FR2843229A1 - Cellule de memoire morte et procedes de programmation et de fabrication de celle-ci - Google Patents
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Abstract
Une cellule de mémoire morte comprend une grille connectée à une ligne de mot (WLi), un drain (ou une source) connecté à une ligne de bit (BLj), et une source (ou un drain) connectée à une ligne de tension de masse, une première ligne de signal de sélection (selj1) ou une seconde ligne de signal de sélection (selj2), ou n'ayant aucune connexion, ce qui permet de programmer la cellule avec des données "00" en connectant la source à la ligne de tension de masse, avec des données "10" en connectant la source à la première ligne de signal de sélection (selj1), avec des données "01" en connectant la source à la seconde ligne de signal de sélection (selj2), et avec des données "11" en ne connectant pas la source. La cellule peut stocker deux bits de données et n'a pas besoin d'un circuit supplémentaire pour diminuer la différence de capacités parasites entre les lignes de bit.
Description
La présente invention concerne un dispositif de mémoire à semiconducteur,
et plus particulièrement une cellule de mémoire morte (ROM) capable de stocker au moins deux bits de données, un procédé de programmation de la cellule de mémoire morte, un procédé d'implantation de la cellule de mémoire morte et un dispositif de mémoire morte
comprenant la cellule de mémoire morte.
Un dispositif de mémoire morte (ROM) classique comprend une multiplicité de cellules de mémoire morte, ayant chacune un transistor NMOS avec une source connectée à une tension de masse, un-drain connecté ou non connecté à une ligne de bit et une grille connectée à une ligne de mot. Des données "0" de la cellule de mémoire morte classique sont programmées en connectant le drain du transistor NMOS à la ligne de bit et des données "1" de la cellule de mémoire morte classique sont programmées en ne connectant pas le drain du transistor NMOS à la ligne de bit. Ainsi, des données "0" sont programmées dans la cellule de mémoire morte en établissant un chemin de décharge à travers le transistor NMOS, et des données "1" sont programmées dans la cellule de mémoire morte en ne formant pas le chemin de décharge à travers le transistor NMOS. De façon générale, une telle programmation est accomplie en utilisant une couche antérieure formant le transistor NMOS de la cellule de mémoire morte, pour intégrer plus fortement les cellules de mémoire morte dans
un dispositif de mémoire morte.
La figure 1 illustre un schéma synoptique d'un dispositif de mémoire morte classique. En se référant à la figure 1, on note que le dispositif de mémoire morte comprend un réseau de cellules de mémoire 10, un décodeur de rangée 12, un circuit de précharge 14, une porte de transmission de données 16, un décodeur de colonne 18 et un circuit de sortie de données 20. Le dispositif de mémoire morte comprend également une multiplicité de lignes de bit BL1-BLj et une multiplicité de lignes de mot WL1-WLi. Le fonctionnement de chaque bloc sur la figure 1 est décrit ci-dessous. Le réseau de cellules de mémoire 10 comprend une multiplicité de cellules de mémoire, chaque cellule ayant une grille connectée à une ligne de mot correspondante parmi les lignes de mot WL1- WLi, une source connectée à une ligne de tension de masse et un drain connecté ou non
connecté à l'une correspondante des lignes de bit BLl-BLj.
La cellule de mémoire morte ayant un drain connecté à la ligne de bit est programmée avec des données 11011. La cellule de mémoire morte ayant un drain non connecté à la ligne de bit est programmée avec des données "1". Le décodeur de rangée 12 décode une adresse de rangée RA et sélectionne l'une des lignes de mot WL1-WLi. Le circuit de précharge 14 précharge les lignes de bit BLl-BLj à un
niveau logique "haut" pendant une opération de précharge.
La porte de transmission de données 16 transfère des données à partir des lignes de bit BLl-BLj vers le circuit de sortie de données 20, en réponse à des signaux de sélection de colonne respectifs Y1-Yj. Le décodeur de colonne 18 décode une adresse de colonne CA et sélectionne un signal de sélection de colonne parmi les signaux de sélection de colonne Yl-Yj. Le circuit de sortie de données reçoit les données provenant de la porte de transmission de données 16 et émet des données de sortie Dout. Le fonctionnement d'ensemble du dispositif de mémoire morte
classique est décrit ci-dessous.
Pendant une opération de lecture, le circuit de précharge 14 précharge les lignes de bit BLl-BLj à un
niveau logique "haut".
Une ligne de mot WL1 est sélectionnée et des transistors NMOS N connectés à la ligne de mot WL1 sont débloqués. Si les lignes de bit BLi et BLj sont connectées à la ligne de tension de masse, un courant circule vers la masse à partir des lignes de bit BLi et BLj. Il en résulte que les lignes de bit BLi et BLj ont un niveau logique "bas". Si une ligne de bit BL2 n'est pas connectée à la ligne de tension de masse, des charges ne sont pas attirées vers la ligne de tension de masse, ce qui fait que la ligne
de bit BL2 maintient un niveau logique "haut".
Si un signal de sélection de colonne Yi est généré, un niveau logique "bas" de la ligne de bit BLl est émis par
la porte de transmission de données 16.
Comme décrit ci-dessus, le dispositif de mémoire morte classique est désavantageux par le fait qu'il stocke
un seul bit de données dans une cellule.
En outre, le dispositif de mémoire morte classique est désavantageux par le fait qu'il y a une différence de capacités parasites entre des lignes de bit, ce qui affecte défavorablement le fonctionnement du circuit. Par conséquent, un circuit supplémentaire pour compenser la différence de capacités parasites est nécessaire. Le circuit supplémentaire peut occasionner des problèmes, comme une augmentation de l'aire d'implantation, une augmentation de consommation de puissance et une faible
vitesse de fonctionnement.
On obtient de la manière suivante la capacité parasite minimale et la parasite capacité maximale de la ligne de bit. Si tous les transistors NMOS connectés à la même ligne de bit sont programmés pour stocker des données "0"1, la capacité parasite de la ligne de bit est obtenue par la relation suivante: Capacité Parasite = i x capacité de drain d'un transistor NMOS + capacité de ligne d'une ligne de bit (1) en désignant par i le nombre de transistors NMOS
connectés à une ligne de bit.
Dans le cas o tous les transistors NMOS connectés à la même ligne de bit sont programmés pour stocker des données "1", la capacité parasite de la ligne de bit est obtenue par la relation suivante Capacité Parasite = O x capacité de drain d'un transistor NMOS + capacité de ligne d'une ligne de bit (2) Il en résulte qu'une différence entre les capacités parasites maximale et minimale de lignes de bit est égale à
i x capacité de drain d'un transistor NMOS.
La figure 2 illustre un autre dispositif de mémoire morte classique. Le dispositif de mémoire morte de la figure 2 est similaire au dispositif de mémoire morte de la figure 1, à l'exception du fait que des transistors NMOS N adjacents ont une source commune, connectée à une ligne de tension de masse. Le dispositif de mémoire morte de la figure 2 emploie une seule ligne de tension de masse, contrairement au dispositif de mémoire morte de la figure 1, dans lequel deux lignes de tension de masse sont employées. Par conséquent, une aire d'implantation du dispositif de mémoire morte de la figure 2 peut être plus petite que celle du dispositif de mémoire morte représenté
sur la figure 1.
Cependant, bien que le dispositif de mémoire morte de la figure 2 ait un avantage consistant en ce que l'aire d'implantation est plus petite, le dispositif de mémoire morte de la figure 2 a les mêmes autres inconvénients que
le dispositif de mémoire morte de la figure 1.
En outre, dans le cas de la programmation de la cellule de la mémoire morte en utilisant une couche postérieure, une aire active est conçue pour être prédominante vis-à-vis d'une aire additionnelle. Par conséquent, une aire d'implantation de la cellule de mémoire morte programmée en utilisant la couche postérieure est plus grande que celle d'une cellule de mémoire de morte programmée en utilisant une couche antérieure. De ce fait, la cellule de mémoire morte est généralement programmée en utilisant la couche antérieure pour augmenter la densité d'intégration. Au moment de la programmation de la cellule de mémoire morte en utilisant une couche antérieure, du fait que la programmation peut être effectuée avant que des données à stocker dans la cellule à mémoire morte soient déterminées ou confirmées, le dispositif de mémoire morte programmé doit être reprogrammé plusieurs fois du fait de la demande d'un client. Par conséquent, la programmation de couche postérieure est plus commode que la programmation de
couche antérieure.
Dans les modes de réalisation donnés à titre d'exemples, la présente invention procure une cellule de mémoire morte (ROM) capable de stocker au moins deux bits de données, dans laquelle des capacités parasites de lignes
de bit respectives sont pratiquement les mêmes.
Dans des modes de réalisation donnés à titre d'exemples, la présente invention comprend également un procédé pour programmer une cellule de mémoire morte et un procédé d'implantation d'une cellule de mémoire morte. Le procédé d'implantation peut réduire la taille d'implantation de la cellule de mémoire morte bien que la cellule de mémoire morte soit programmée en utilisant un
couche postérieure.
Dans des modes de réalisation donnés à titre d'exemples, la présente invention procure en outre un dispositif de mémoire morte comprenant une cellule de
mémoire morte.
Dans un mode de réalisation donné à titre d'exemple, la présente invention procure une cellule de mémoire morte (ROM) ayant une grille connectée à une ligne de mot, un drain (ou une source) connecté à une ligne de bit, et une source (ou un drain) connectée à une ligne de tension de masse, une première ligne de signal de sélection ou une seconde ligne de signal de sélection, ou connectée à aucune ligne de signal. La ligne de mot, la ligne de bit et les première et seconde lignes de signal de sélection peuvent être à un niveau de tension de masse avant qu'une opération de lecture commence, et la ligne de mot, la ligne de bit et l'une des première et seconde lignes de signal de sélection passent à un niveau de tension d'alimentation pendant l'opération de lecture. Dans un mode de réalisation donné à titre d'exemple, la ligne de mot peut être sélectionnée par une adresse de rangée, et la ligne de bit, la première ligne de signal de sélection et la seconde ligne de signal de sélection peuvent être sélectionnées par
une adresse de colonne.
Dans un autre mode de réalisation donné à titre d'exemple, la présente invention procure un procédé pour programmer une cellule de mémoire morte ayant une grille connectée à une ligne de mot, un drain (ou une source) connecté à une ligne de bit et une source (ou un drain). Le procédé comprend les étapes consistant à programmer la cellule de mémoire morte avec des données "00" en connectant la source (ou le drain) à une ligne de tension de masse, à programmer la cellule de mémoire morte avec des données "10" en connectant la source (ou le drain) à une première ligne de signal de sélection, à programmer la cellule de mémoire morte avec des données "01" en connectant la source (ou le drain) à une seconde ligne de signal de sélection, et à programmer la cellule de mémoire morte avec des données "11" en ne connectant la source (ou
le drain) à aucune des lignes de signal.
Dans un autre mode de réalisation donné à titre d'exemple, la présente invention procure un procédé pour former une implantation d'une cellule de mémoire morte ayant une grille connectée à une ligne de mot, un drain (ou une source) connecté à une ligne de bit, et une source (ou un drain) connecté à une ligne de tension de masse, une première ligne de signal de sélection ou une seconde ligne de signal de sélection, ou connectée à aucune des lignes de signal. Le procédé comprend les étapes consistant à établir une zone active de façon qu'elle agisse comme le drain et la source, à établir une zone de grille de façon qu'elle traverse la zone active, à établir la ligne de bit sur le drain (ou la source) de façon qu'elle s'étende dans une direction longitudinale, à établir une ligne de tension de masse de façon qu'elle soit perpendiculaire ou pratiquement perpendiculaire à la ligne de bit, et à établir les première et seconde lignes de signal de sélection dans la même direction ou pratiquement dans la même direction que
la ligne de bit.
Dans un autre mode de réalisation de la présente invention, donné à titre d'exemple, l'étape d'établissement de la ligne de bit comprend les étapes consistant à former un premier contact et un second contact respectivement sur le drain (ou la source) et sur la source (ou le drain), à établir une première ligne de métal remplissant la fonction de la ligne de bit sur le premier contact au drain (ou à la source), de façon qu'elle s'étende en direction longitudinale, et à établir une seconde ligne de métal sur le second contact à la source (ou au drain) de façon
qu'elle s'étende en direction longitudinale.
Dans un autre mode de réalisation de la présente invention, donné à titre d'exemple, l'étape consistant à établir la ligne de tension de masse comprend les étapes consistant à former un troisième contact sur la seconde ligne de métal, et à former une troisième ligne de métal sur le troisième contact et à former une quatrième ligne de métal remplissant la fonction de la ligne de tension de masse sur la première ligne de métal, de façon qu'elle
s'étende dans une direction latérale.
Dans un autre mode de réalisation de la présente invention donné à titre d'exemple, l'étape consistant à établir la ligne de tension de masse comprend l'étape consistant à établir la troisième ligne de métal et la quatrième ligne de métal de façon qu'elles soient connectées l'une à l'autre pour programmer la cellule de
mémoire morte avec des données "00".
Dans un autre mode de réalisation donné à titre d'exemple, l'étape consistant à établir les première et seconde lignes de signal de sélection pour la programmation de la cellule de mémoire morte avec des données "10" comprend les étapes consistant à former un quatrième contact sur la troisième ligne de métal, et à former une cinquième ligne de métal remplissant la fonction de la première ligne de sélection de signal sur le quatrième contact, dans la même direction, ou pratiquement la même direction, que la seconde ligne de métal, et à former une sixième ligne de métal remplissant la fonction de la seconde ligne de sélection, de façon qu'elle s'étende dans la même direction ou pratiquement la même direction que la
première ligne de métal.
Dans un autre mode de réalisation donné à titre d'exemple, l'étape consistant à établir les première et seconde lignes de signal de sélection pour programmer la cellule de mémoire morte avec des données "01" comprend les étapes consistant à former un quatrième contact sur la troisième ligne de métal, et à former une cinquième ligne de métal remplissant la fonction de la seconde ligne de signal de sélection sur le quatrième contact, de façon qu'elle s'étende dans la même direction, ou pratiquement la même direction, que la première ligne de métal, et à former une sixième ligne de métal remplissant la fonction de la première ligne de signal de sélection de façon qu'elle s'étende dans la même direction, ou pratiquement la même
direction, que la seconde ligne de métal.
Dans un autre mode de réalisation donné à titre d'exemple, l'étape consistant à établir les première et seconde lignes de signal de sélection pour programmer la cellule de mémoire morte avec des données "11" comprend les étapes consistant à établir une cinquième ligne de métal remplissant la fonction de la première ligne de signal de sélection de façon qu'elle s'étende dans la même direction, ou pratiquement la même direction, que la seconde ligne de métal, et à établir une sixième ligne de métal remplissant la fonction de la seconde ligne de signal de sélection de façon qu'elle s'étende dans la même direction, ou pratiquement la même direction, que la première ligne de métal. Dans un autre mode de réalisation donné à titre d'exemple, la présente invention procure un dispositif de mémoire morte comprenant une multiplicité de lignes de mot, une multiplicité de lignes de bit, une multiplicité de premières lignes de signal de sélection, une multiplicité de secondes lignes de signal de sélection, une multiplicité de cellules de mémoire morte, incluant chacune une grille connectée à une ligne de mot parmi les lignes de mot, un drain (ou une source) connecté à une ligne de bit parmi les lignes de bit et une source (ou un drain) connectée à une ligne de tension de masse, une première ligne de signal de sélection parmi les premières lignes de signal de sélection, ou une seconde ligne de signal de sélection parmi les secondes lignes de signal de sélection, ou
n'ayant aucune connexion avec une ligne de signal.
Dans un mode de réalisation donné à titre d'exemple, les lignes de mot, les lignes de bit et les première et seconde lignes de signal de sélection sont au niveau de tension de masse avant qu'une opération de lecture commence, et une ligne de mot et une ligne de bit sélectionnées parmi les lignes de mot et les lignes de bit passent au niveau de tension d'alimentation et l'une des première et seconde lignes de signal de sélection passe à la tension d'alimentation après le commencement de
l'opération de lecture.
Dans un autre mode de réalisation donné à titre d'exemple, les lignes de mot sont sélectionnées en décodant une adresse de rangée, les première et seconde lignes de signal de sélection sont sélectionnées en décodant une adresse de colonne incluant une multiplicité de bits, et les lignes de bit sont sélectionnées en décodant l'adresse
de colonne à l'exclusion de son dernier bit.
Dans un autre mode de réalisation donné à titre d'exemple, la cellule de mémoire morte est programmée avec des données "00" lorsque la source est connectée à la ligne
de tension de masse.
Dans un autre mode de réalisation donné à titre d'exemple, la cellule de mémoire morte est programmée avec des données "10" lorsque la source est connectée à une première ligne de signal de sélection parmi les premières
lignes de signal de sélection.
Dans un autre mode de réalisation donné à titre d'exemple, la cellule de mémoire morte est programmée avec des données "01" lorsque la source est connectée à une seconde ligne de signal de sélection parmi les secondes
lignes de signal de sélection.
Dans un autre mode de réalisation donné à titre d'exemple, la cellule de mémoire morte est programmée avec des données "11" lorsque la source n'a aucune connexion
électrique avec une ligne de signal.
D'autres caractéristiques et avantages de l'invention seront mieux compris à la lecture de la
description détaillée qui va suivre de modes de
réalisation, donnés à titre d'exemples non limitatifs. La
suite de la description se réfère aux dessins annexés dans
lesquels: La figure 1 montre un schéma synoptique d'un dispositif de mémoire morte classique; la figure 2 montre un schéma synoptique d'un autre dispositif de mémoire morte classique conforme à un autre exemple de l'art antérieur; la figure 3 montre un schéma synoptique d'un dispositif de mémoire morte incluant des cellules de mémoire morte conformes à un mode de réalisation de la présente invention constituant un exemple; les figures 4A à 4D montrent des schémas d'implantation d'une cellule de mémoire morte programmée avec des données "00", conformément à un mode de réalisation de la présente invention constituant un
exemple;
les figures 5A à 5D montrent des schémas d'implantation d'une cellule de mémoire morte programmée avec des données "10", conformément à un mode de réalisation de la présente invention constituant un
exemple;
les figures 6A à 6D montrent des schémas d'implantation d'une cellule de mémoire morte programmée avec des données "01", conformément à un mode de réalisation de la présente invention constituant un
exemple; et
les figures 7A à 7D montrent des schémas d'implantation d'une cellule de mémoire morte programmée avec des données "11", conformément à un mode de réalisation de la présente invention constituant un
exemple.
La figure 3 montre un schéma synoptique d'un dispositif de mémoire morte (ROM) incluant un réseau de cellules de mémoire morte conforme à un mode de réalisation de la présente invention constituant un exemple. Le dispositif de mémoire morte associé à la figure 3 comprend un réseau de cellules de mémoire 30, un décodeur de rangée 32, un circuit de précharge 34, une porte de transmission de données 36, un premier décodeur de colonne 38, un second décodeur de colonne 40 et un circuit de sortie de données
42. La fonction de chaque bloc est décrite ci-dessous.
Le réseau de cellules de mémoire 30 comprend des transistors NMOS, Ni, N2, N3, N4, programmés respectivement avec des données "00", "10", "01, "11". Le décodeur de rangée 32 décode une adresse de rangée RA et sélectionne l'une des lignes de mot WL1-WLi. Le circuit de précharge 34 précharge l'une sélectionnée de lignes de bit BL1-BLj. La porte de transmission de données 36 transmet des données à partir des lignes de bit BLl-BLj vers le circuit de sortie de données 42, en réponse à des signaux de sélection de colonne Yl-Yj, respectivement. Le premier décodeur de colonne 38 décode de multiples bits d'adresse de colonne CA2-CAy à l'exception du bit le moins significatif CAl d'une adresse de colonne CAl-CAy, et génère les signaux de sélection de colonne Yl-Yj. Le second décodeur de colonne décode une adresse de colonne CAl-CAy et génère des signaux de sélection pour sélectionner des lignes de signal de sélection (selli, sell2),..., (seljl, selj2). Le circuit de sortie de données 42 reçoit des données provenant de la porte de transmission 36 et émet des données de sortie Dout. On décrit ci-dessous un procédé pour programmer la
cellule de mémoire morte représentée sur la figure 3.
Si la cellule de mémoire morte a des connexions électriques comme représenté dans le transistor NMOS Ni associé à la figure 3, la cellule de mémoire morte est programmée de façon à avoir des données "00". Ainsi, la grille du transistor NMOS Ni est connectée à la ligne de mot WL1, le drain du transistor NMOS Ni est connecté à la ligne de bit BLi et la source du transistor NMOS Ni est
connectée à une ligne de tension de masse.
Si la cellule de mémoire morte a des connexions électriques comme celles représentées dans le transistor NMOS N2 associé à la figure 3, la cellule de mémoire morte est programmée de façon à avoir des données "10". Ainsi, la grille du transistor NMOS N2 est connectée à la ligne de mot WL1, le drain du transistor NMOS N2 est connecté à la ligne de bit BLj et la source du transistor NMOS N2 est connectée aux premières lignes de sélection de signal seljl. Si la cellule de mémoire morte a des connexions électriques comme celles représentées dans le transistor NMOS N3 associé à la figure 3, la cellule de mémoire morte est programmée de façon à avoir des données "01". Ainsi, le transistor NMOS N3 a une grille connectée à la ligne de mot WL2, le drain connecté à la ligne de bit BLl et la source
connectée à la seconde ligne de sélection sell2.
Si la cellule de mémoire morte a des connexions électriques comme celles représentées dans le transistor NMOS N4 associé à la figure 3, la cellule de mémoire morte est programmée de façon à avoir des données "11". Ainsi, le transistor NMOS N4 a une grille connectée à la ligne de mot WL2, le drain connecté à la ligne de bit BLj et la source
n'ayant aucune connexion de signal électrique.
On décrit ci-dessous l'opération de lecture du
dispositif de mémoire morte représenté sur la figure 3.
Avant qu'une opération de lecture commence, les lignes de mot WL1-WLi, les lignes de bit BLl-BLj et les
lignes de signal de sélection (selli, sell2),..., (seljlselj2) sont préchargées à un niveau logique "bas".
Pendant l'opération de lecture, dans le cas de l'accès au transistor NMOS NI par l'activation de la première ligne de signal de sélection selli ou de la seconde ligne de signal de sélection sell2, une ligne de mot WL1, une ligne de bit BLi et la première ligne de signal de sélection selil (ou la seconde ligne de signal de sélection sell2) passent à un niveau logique "haut", et les autres lignes de bit BL2-BLj, les autres lignes de signal de sélection sell2,..., seljl, selj2 (ou les autres lignes de signal de sélection selll, sel2l, sel22,..., seljl, selj2) restent à un niveau "bas". Par conséquent, le transistor NMOS Nl est débloqué et une charge de la ligne
de bit BLl est déchargée vers la ligne de tension de masse.
Il en résulte que la ligne de bit BLl a un niveau logique "bas". Si un signal de sélection de colonne Yl est généré, le signal de niveau logique "bas" de la ligne de bit BLl est émis par l'intermédiaire de la porte de transmission de
données 36.
Lorsqu'on accède au transistor NMOS N2 en activant la première ligne de signal de sélection seljl pendant une autre opération de lecture, la ligne de mot WL1, la ligne de bit BLj et la première ligne de signal de sélection selji passent à un niveau "haut", et les autres lignes de bit BLl-BL(j-1) et les autres lignes de signal de sélection selll, sell2,..., selj2 maintiennent un niveau logique "bas". Dans cette situation, du fait qu'une différence de tension entre le drain et la source du transistor NMOS N2 est inférieure à une tension de seuil du transistor NMOS N2, le transistor NMOS N2 est bloqué et la ligne de bit BLj maintient un niveau logique "haut". Par conséquent, lorsqu'un signal de sélection de colonne Yj est généré, un signal de niveau logique "haut" de la ligne de bit BLj est émis par l'intermédiaire de la porte de transmission de
données 36.
Lorsqu'on accède au même transistor NMOS N2 en activant le second signal de sélection selj2, la ligne de mot WL1, la ligne de bit BLj et la seconde ligne de signal de sélection selj2 passent à un niveau logique "haut" et les autres lignes de signal de sélection selli, sell2,..., seljl maintiennent un niveau logique "bas". Par conséquent, le transistor NMOS N2 est débloqué et une charge de la ligne de bit BLj est déchargée vers la première ligne de signal de sélection seljl, ce qui fait que la ligne de bit BLj passe au niveau logique "bas". A ce moment, si le signal de sélection de colonne Yj est généré, un signal de niveau logique "bas" de la ligne de bit BLj est émis par
l'intermédiaire de la porte de transmission de données 36.
Lorsqu'on accède au transistor NMOS N3 en activant la première ligne de signal de sélection selll pendant encore une autre opération de lecture, la ligne de mot WL2, la ligne de bit BLl et la première ligne de signal de sélection selli passent à un niveau logique "haut", et les autres lignes de signal de sélection sell2,..., selj2 maintiennent un niveau logique "bas". Par conséquent, le transistor NMOS N3 est débloqué et une charge de la ligne de bit BLl est déchargée vers la seconde ligne de signal de sélection sell2, ce qui fait que la ligne de bit BLl passe à un niveau logique "bas". Lorsque le signal de sélection de colonne YI est généré, un signal de niveau logique "bas" de la ligne de bit BLi est émis par l'intermédiaire de la
porte de transmission de données 36.
Lorsqu'on accède au même transistor NMOS N3 en activant la seconde ligne de signal de sélection sell2, la ligne de mot WL2, la ligne de bit BLl et la seconde ligne de signal de sélection sell2 passent à un niveau logique "haut" et les autres lignes de signal de sélection selîl, sel2l,..., seljl, selj2 maintiennent un niveau logique "bas". Du fait qu'une différence de tension entre la source et le drain du transistor NMOS N3est inférieure à la tension de seuil du transistor NMOS N3, le transistor NMOS N3 est bloqué et la ligne de bit BLi maintient un niveau logique "haut". Si le signal de sélection de colonne Yi est généré, un signal de niveau logique "haut" de la ligne de bit BLl est émis par l'intermédiaire de la porte de
transmission de données 36.
Lorsqu'on accède au transistor NMOS N4 en activant la première ligne de signal de sélection seljl ou la seconde ligne de signal de sélection selj2 pendant une autre opération de lecture, la ligne de mot WEL2, la ligne de bit BLj et la première ligne de signal de sélection seljl (ou la seconde ligne de signal de sélection selj2) passent à un niveau logique "haut", et les autres lignes de signal de sélection selll, sell2,..., selj2 (ou les lignes de signal de sélection selll, sell2,..., seljl) maintiennent un niveau logique "bas". Du fait qu'aucune connexion n'est établie avec la source du transistor NMOS
N4, la ligne de bit BLj maintient un niveau logique "haut".
Par conséquent, lorsque le signal de sélection de colonne Yj est généré, un signal de niveau logique "haut" de la ligne de bit BLj est émis par l'intermédiaire de la porte
de transmission de données 36.
Des modes de réalisation, donnés à titre d'exemples, du dispositif de mémoire morte de la présente invention, comme représenté sur la figure 3, peuvent réduire un courant de fuite, du fait que les lignes de mot, les lignes de bit et les première et seconde lignes de sélection sont mises à la masse avant que l'opération de
lecture soit effectuée.
En outre, des modes de réalisation, donnés à titre d'exemples, du dispositif de mémoire morte de la présente invention, sont avantageux par le fait qu'une cellule de
mémoire stocke deux bits de données dans une cellule.
En outre, des modes de réalisation, donnés à titre d'exemples, du dispositif de mémoire morte de la présente invention sont avantageux par le fait que la capacité parasite de chaque ligne de bit est presque la même, avec une valeur approximativement égale à N/2 x (capacité de drain d'un transistor NMOS + a) + capacité de la ligne de bit (en désignant par a la capacité de drain accrue qui est
due à la taille de drain accrue du transistor NMOPS).
Ainsi, un transistor NMOS dans un exemple de réalisation du dispositif de mémoire morte de la présente invention a approximativement la moitié de la capacité de drain des transistors NMOS dans des dispositifs de mémoire morte classiques. Par conséquent, les capacités parasites des lignes de bit BLl-BLj sont pratiquement les mêmes, et une différence dans les capacités parasites est
approximativement égale à zéro.
En outre, des modes de réalisation, donnés à titre d'exemples, du dispositif de mémoire morte de la présente invention n'exigent pas un circuit supplémentaire pour
compenser la différence de capacité parasite.
Il en résulte que les problèmes tels qu'une augmentation de l'aire d'implantation, une augmentation de la consommation de puissance et une diminution de la
vitesse de fonctionnement peuvent ne pas être présents.
Les figures 4A à 4D illustrent un exemple de configuration de la cellule de mémoire morte conforme à un mode de réalisation de la présente invention, donné à titre d'exemple, dans lequel la cellule de mémoire est programmée
avec des données "00".
En se référant à la figure 4A, on note qu'une zone active 40 est établie dans une direction diagonale et une zone de grille 42 est formée de façon à traverser la zone active 40. Une région de drain 40a et une région de source b sont formées dans la zone active 40, de part et d'autre de la zone de grille 42. En se référant à la figure 4B, on note qu'un contact 44a et un contact 44b sont formés dans la région de drain 40A et la région de source 40B. Une ligne de métal I 46a, fonctionnant comme une ligne de bit au contact 44a, est formée de façon à s'étendre en direction longitudinale sur la zone de grille 42 et la région de drain 40a, et la zone de drain 40a et la ligne de métal I 46a sont alors connectées électriquement par le contact 44a. Une ligne de métal I 46b est formée sur le contact 44b, et la zone de source 40b et la ligne de métal I 46b sont alors connectées électriquement par le contact 44b. En se référant à la figure 4C, on note qu'un contact de trou d'interconnexion I 48 est formé sur la ligne de métal I 46b. Une ligne de métal II 50 remplissant la fonction d'une ligne de tension de masse est formée dans le contact de trou d'interconnexion I 48 et sur la région de drain 40a et la région de source 40b, ce qui fait qu'elle est connectée électriquement à la ligne de métal I 46b. En se référant à la figure 4D, on note qu'une ligne de métal III 52a remplissant la fonction d'une seconde ligne de signal de sélection est formée sur la région de drain a et s'étend en direction longitudinale. La ligne de métal III 52b remplissant la fonction d'une première ligne de signal de sélection est formée sur la région de source
b et s'étend en direction longitudinale.
Par conséquent, la région de source 40b est connectée à la tension de masse par l'intermédiaire de la
ligne de métal I 46b et de la ligne de métal I 50.
Cependant, les lignes de métal III 52b, 52a remplissant la fonction de la première ligne de signal de sélection et de la seconde ligne de signal de sélection ne sont pas
connectées à la zone de source 40b.
Les figures SA à 5D illustrent une implantation de la cellule de mémoire morte programmée avec des données "10" conformément à un mode de réalisation de la présente invention, donné à titre d'exemple. Des éléments semblables sur les figures 4A à 4D et les figures 5A à 5D sont
désignés par des numéros de référence semblables.
Les figures 5A et 5B sont respectivement les mêmes que les figures 4A et 4B. Par conséquent, l'explication concernant les figures 5A et 5B sera omise. En se référant à la figure 5C, on note qu'un contact de trou d'interconnexion I 48 est formé sur une ligne de métal I 46b. Une ligne de métal I 50a remplissant la fonction d'une ligne de tension de masse est formée sur une région de drain 40a et s'étend dans une direction latérale. Une ligne de métal II 50b est formée dans le contact de trou d'interconnexion I 48, ce qui fait qu'elle est connectée électriquement à la ligne de métal I 46b. Les lignes de
métal II 50a et 50b ne sont pas connectées l'une à l'autre.
En se référant à la figure 5D, on note qu'un contact de trou d'interconnexion II 54 est formé sur la ligne de métal II 50b. Une ligne de métal III 52b, remplissant la fonction d'une première ligne de signal de sélection est formée sur le contact de trou d'interconnexion II 54 et s'étend en direction latérale, ce qui fait qu'elle est connectée électriquement à la ligne de métal II 50b. Une ligne de métal III 52a, remplissant la fonction d'une seconde ligne de signal de sélection, est superposée à la ligne de métal I 46a. Ainsi, la ligne de métal III 52a est formée à la même position et dans la même direction que la ligne de métal I 46a. Par conséquent, la région de source 40b est connectée électriquement à la première ligne de signal de sélection par l'intermédiaire de la ligne de métal I 46b, de la ligne de métal II 50b et
de la ligne de métal III 52b.
Les figures 6A à 6D illustrent une implantation de la cellule de mémoire morte programmée avec des données "o01 conformément à un mode de réalisation de la présente invention donné à titre d'exemple. Des numéros de référence semblables désignent des éléments semblables sur les figures SA à 5D et les figures 6A à 6D. Les figures 6A et
6C sont respectivement les mêmes que les figures 5A et 5C.
L'explication concernant les figures 6A et 6C sera donc omise. En se référant à la figure 6D, on note qu'un contact de trou d'interconnexion II 56 est formé sur une ligne de métal II 50b et une ligne de métal III 52a remplissant la fonction d'une seconde ligne de signal de sélection est formée sur le contact de trou de connexion II 56 et s'étend en direction latérale, de façon que la ligne de métal II 50b et la ligne de métal III 52a soient connectées l'une à l'autre. La ligne de métal III 52b remplissant la fonction d'une première ligne de signal de sélection est superposée à la ligne de métal I 46b. La région de source 40b est connectée électriquement à la seconde ligne de signal de sélection par l'intermédiaire de la ligne de métal I 46b, de la ligne de métal II 50b et de
la ligne de métal III 52a.
Les figures 7A à 7D illustrent une implantation de la cellule de mémoire morte programmée avec des données "11" conformément à un mode de réalisation de la présente invention donné à titre d'exemple. Des numéros de référence semblables désignent des éléments semblables sur les figures 6A à 6D et les figures 7A à 7D. Les figures 7A et
7C sont respectivement les mêmes que les figures 6A et 6C.
L'explication concernant les figures 7A et 7C sera donc omise. En se référant à la figure 7D, on note qu'une ligne de métal III 52a remplissant la fonction d'une seconde ligne de signal de sélection est superposée à une ligne de métal I 46a. Ainsi, la ligne de métal III 52a est formée à la même position et dans la même direction que la ligne de métal I 46a. Une ligne de métal III 52b remplissant la fonction d'une première ligne de signal de sélection est superposée à une ligne de métal I 46b. Ainsi, la ligne de métal III 52b est formée à la même position et dans la même
direction que la ligne de métal I 46b.
Comme décrit ci-dessus, le mode de réalisation de la cellule de mémoire morte de la présente invention, donné à titre d'exemple, comporte la zone active et la zone de grille qui sont disposées en diagonale pour se croiser, de façon que les première et seconde lignes de signal de sélection, la ligne de bit et la ligne de tension de masse puissent être disposées effectivement pour réduire la
taille d'implantation.
En outre, du fait que la ligne de métal remplissant la fonction de la ligne de bit est la ligne de métal du niveau le plus bas (c'est-à-dire que la ligne de métal est formée sous la ligne de tension de masse et les lignes de signal de sélection), dans des exemples de réalisation de la présente invention, la capacité parasite de la ligne de
bit peut être réduite.
En outre, du fait que la cellule de mémoire morte de modes de réalisation de la présente invention donnés à titre d'exemples est programmée en utilisant une couche postérieure, il est plus aisé de corriger des données. En outre, du fait que deux bits de données peuvent être stockés dans une cellule de mémoire morte, le degré d'intégration du dispositif de mémoire morte peut ne pas diminuer, bien que la programmation par la couche postérieure puisse empêcher une augmentation du degré
d'intégration du dispositif de mémoire morte.
Le dispositif de mémoire morte conforme à des modes de réalisation de la présente invention donnés à titre d'exemples emploie deux lignes de signal de sélection et programme deux bits de données dans une cellule de mémoire morte mais n'est pas limité à ceci. Le dispositif de mémoire morte de modes de réalisation de la présente invention donnés à titre d'exemples peut employer n lignes de signal (n = 4, 8,...) et programmer n bits de données
dans une cellule.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif et au procédé décrits
et représentés, sans sortir du cadre de l'invention.
Claims (21)
1. Cellule de mémoire morte (ROM), caractérisée en ce qu'elle comprend: une première borne connectée à une ligne de mot (WLi); une seconde borne connectée à une ligne de bit (BLj); et une troisième borne connectée à une ligne de tension de masse, à une première ligne de signal de sélection (selji) ou à une seconde ligne de signal de sélection (selj2), ou connectée à aucune ligne de signal, grâce à quoi la cellule de mémoire morte stocke deux bits de données conformément à la connexion de la troisième borne.
2. Cellule de mémoire morte selon la revendication 1, caractérisée en ce que la cellule de mémoire morte est
un transistor NMOS (N1-N4).
3. Cellule de mémoire morte selon la revendication 1, caractérisée en ce que la ligne de mot (WLi), la ligne de bit (BLj) et les première et seconde lignes de signal de sélection (seljl, selj2) sont à un niveau de tension de masse avant qu'une opération de lecture commence, et la ligne de mot (WLi), la ligne de bit (BLj) et l'une des première et seconde lignes de signal de sélection (seljl, selj2) passent à un niveau de tension d'alimentation
pendant l'opération de lecture.
4. Cellule de mémoire morte selon la revendication 1, caractérisée en ce que la ligne de mot (WLi) est sélectionnée par une adresse de rangée (RA) et la ligne de bit (Blj), la première ligne de signal de sélection (seljl) et la seconde ligne de signal de sélection (selj2) sont
sélectionnées par une adresse de colonne (CA1-CAy).
5. Procédé de programmation d'une cellule de mémoire morte comprenant une première borne connectée à une ligne de mot (WLi), une seconde borne connectée à une ligne de bit (BLj), et une troisième borne, caractérisé en ce qu'il comprend les étapes suivantes on programme la cellule de mémoire morte avec des données 1100 " en connectant la troisième borne à une ligne de tension de masse; on programme la cellule de mémoire morte avec des données 111011 en connectant la troisième borne à une première ligne de signal de sélection (seljl); on programme la cellule de mémoire morte avec des données 110111 en connectant la troisième borne à une seconde ligne de signal de sélection (selj2); et on programme la cellule de mémoire morte avec des données "11" en ne connectant pas la
troisième borne.
6. Procédé selon la revendication 5, caractérisé en ce que la ligne de mot (WLi) est sélectionnée par une adresse de rangée (RA), et la ligne de bit (BLj) et les première et seconde lignes de signal de sélection (seljl,
selj2) sont sélectionnées par une adresse de colonne (CA1CAy).
7. Procédé pour former une implantation d'une cellule de mémoire morte ayant une première borne connectée à une ligne de mot (WLi), une seconde borne connectée à une ligne de bit (BLj), et une troisième borne connectée à une ligne de tension de masse, une première ligne de signal de sélection (seljl, une seconde ligne de signal de sélection (selj2), ou connectée à aucune ligne de signal, caractérisé en ce qu'il comprend les étapes suivantes: on établit dans une direction diagonale une zone active (40) remplissant la fonction des seconde et troisième bornes (40a, 40b); on établit la première borne (42) de façon qu'elle croise la zone active (40); on établit la ligne de bit (46a) sur la seconde borne (40a) de façon qu'elle s'étende dans une direction longitudinale; on établit une ligne de tension de masse (50) pratiquement perpendiculaire à la ligne de bit (46a); et on établit les première et seconde lignes de signal de sélection (seljl, selj2) pratiquement dans la
même direction que la ligne de bit (56a).
8. Procédé selon la revendication 7, caractérisé en ce que l'étape d'établissement de la ligne de bit (46a) comprend en outre les étapes suivantes on forme un premier contact (44a) et un second contact (44b) respectivement sur l'une de la seconde borne (40a) et d'une zone de la troisième borne (40b); on établit une première ligne de métal (46a) remplissant la fonction de la ligne de bit sur le premier contact (44a) dans la zone de la seconde borne (40a), de façon qu'elle s'étende dans la direction longitudinale; et on établit une seconde ligne de métal (46b) sur le second contact (44b) dans la zone de la troisième borne (40b), de façon qu'elle s'étende dans la
direction longitudinale.
9. Procédé selon la revendication 8, caractérisé en ce que l'étape d'établissement de la ligne de tension de masse comprend les étapes suivantes: on forme un troisième contact (48) sur la seconde ligne de métal (46b); et on forme une troisième ligne de métal (50b) sur le troisième contact (48) et on forme une quatrième ligne de métal (50a), remplissant la fonction de la ligne de tension de masse, sur la première ligne de métal (46a) de façon
qu'elle s'étende dans une direction latérale.
10. Procédé selon la revendication 9, caractérisé en ce que l'étape d'établissement de la ligne de tension de masse comprend en outre: l'établissement de la troisième ligne de métal et de la quatrième ligne de métal (50) de façon qu'elles soient connectées l'une à l'autre pour programmer la cellule de mémoire morte avec des données
"100"1.
11. Procédé selon la revendication 9, caractérisé en ce que l'étape d'établissement des première et seconde lignes de signal de sélection (seljl, selj2) pour programmer la cellule de mémoire morte avec des données "10" comprend les étapes suivantes: on forme un quatrième contact (54) sur la troisième ligne de métal (50b); et on forme une cinquième ligne de métal (52b) remplissant la fonction de la première ligne de signal de sélection sur le quatrième contact (54), pratiquement dans la même direction que la seconde ligne de métal (46b), et on forme une sixième ligne de métal (52a), remplissant la fonction de la seconde ligne de sélection (selj2), de façon qu'elle s'étende pratiquement dans la même direction que la
première ligne de métal (56a).
12. Procédé selon la revendication 9, caractérisé en ce que l'étape d'établissement des première et seconde lignes de signal de sélection (seljl, selj2) pour programmer la cellule de mémoire morte avec des données "01" comprend les étapes suivantes: on forme un quatrième contact (56) sur la troisième ligne de métal (50b); on forme une cinquième ligne de métal (52a), remplissant la fonction de la seconde ligne de signal de sélection (selj2), sur le quatrième contact (56), de façon qu'elle s'étende pratiquement dans la même direction que la première ligne de métal (46a); et on forme une sixième ligne de métal (52b), remplissant la fonction de la première ligne de signal de sélection (seljl), de façon qu'elle s'étende pratiquement dans la même direction que la
seconde ligne de métal (46b).
13. Procédé selon la revendication 9, caractérisé en ce que l'établissement des première et seconde lignes de signal de sélection (seljl, selj2) pour programmer la cellule de mémoire morte avec des données "11" comprend les étapes suivantes: on établit une cinquième ligne de métal (52b), remplissant la fonction de la première ligne de signal de sélection (seljl), de façon qu'elle s'étende pratiquement dans la même direction que la seconde ligne de métal (46b); et on établit une sixième ligne de métal (52a), remplissant la fonction de la seconde ligne de signal de sélection (selj2), de façon qu'elle s'étende pratiquement dans la même direction que la première ligne
de métal (46a).
14. Dispositif de mémoire morte, caractérisé en ce qu'il comprend: une multiplicité de lignes de mot (WL1WLi); une multiplicité de lignes de bit (BLl-BLj); une multiplicité de premières lignes de signal de sélection (selll-seljl); une multiplicité de secondes lignes de signal de sélection (sell2-selj2); et une multiplicité de cellules de mémoire morte, incluant chacune une première borne (42) connectée à une ligne de mot parmi les lignes de mot (Wl-Wi), une seconde borne (40a) connectée à une ligne de bit parmi les lignes de bit (BL1-BLj) et une troisième borne (40b) connectée à une ligne de tension de masse (50), une première ligne de signal de sélection parmi les premières lignes de signal de sélection (selll-seljl), ou à une seconde ligne de signal de sélection parmi les secondes lignes de signal de sélection (sell2-selj2), ou connectée à
aucune ligne de signal.
15. Dispositif de mémoire morte selon la revendication 14, caractérisé en ce que les lignes de mot (WL1-WLi), les lignes de bit (BLl-BLj) et les première et seconde lignes de signal de sélection (selll-seljl; sell2selj2) sont au niveau de tension de masse avant qu'une opération de lecture commence, et une ligne de mot et une ligne de bit sélectionnées parmi les lignes de mot (WL1WLi) et les lignes de bit (BLl-Blj) passent à un niveau de tension d'alimentation, et l'une des première et seconde lignes de signal de sélection (selll-seljl; sell2-selj2) passe à la tension d'alimentation après le commencement de
l'opération de lecture.
16. Dispositif de mémoire morte selon la revendication 14, caractérisé en ce que les lignes de mot (WL1-WLi) sont sélectionnées en décodant une adresse de rangée (RA), les premières et secondes lignes de signal de sélection (selll-seljl; sell2-selj2) sont sélectionnées en décodant une adresse de colonne (CAl-CAy) incluant une multiplicité de bits, et les lignes de bit (BLl-BLj) sont sélectionnées en décodant l'adresse de colonne à
l'exclusion de son bit le moins significatif (CAl).
17. Dispositif de mémoire morte selon la revendication 14, caractérisé en ce que chaque cellule de mémoire morte est programmée avec des données "00" lorsque la source (40b) est connectée à la ligne de tension de masse.
18. Dispositif de mémoire morte selon la revendication 14, caractérisé en ce que chaque cellule de mémoire morte est programmée avec des données "10" lorsque la troisième borne (40b) est connectée à la première ligne de signal de sélection parmi les premières lignes de signal
de sélection (selll-seljl).
19. Dispositif de mémoire morte selon la revendication 14, caractérisé en ce que chaque cellule de mémoire morte est programmée avec des données "01" lorsque la troisième borne (40b) est connectée à la seconde ligne de signal de sélection parmi les secondes lignes de signal
de sélection (sell2-selj2).
20. Dispositif de mémoire morte selon la revendication 14, caractérisé en ce que la cellule de mémoire morte est programmée avec des données "11" lorsque la source (40b) n'a une connexion électrique avec aucune
ligne de signal.
21. Cellule de mémoire morte (ROM) caractérisée en ce qu'elle comprend: une première borne (42) connectée à une ligne de mot (WLi); une seconde borne (40a) connectée à une ligne de bit (BLj); et une troisième borne (40b) connectée à une ligne de tension de masse, ou à l'une de 2n lignes de signal de sélection (selll-seljl; sell2-selj2) (n étant un entier supérieur à 1), ou connectée à aucune ligne de signal, grâce à quoi la cellule de mémoire morte stocke 2n bits de données conformément à la connexion de la
troisième borne (40b).
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20150331 |