FR2857497A1 - Dispositif a memoire a circuit integre - Google Patents
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Abstract
L'invention concerne un dispositif à mémoire à circuit intégré comprenant des cellules de mémoire programmées et des cellules de mémoire programmables et effaçables. Un premier bloc (112) de matrice de mémoire comprend des cellules programmées et un second bloc (114) de matrice de mémoire comprend des cellules programmables et effaçables. Les cellules du premier bloc peuvent être programmées avec des données prédéterminées pendant le procédé de fabrication de semiconducteurs, et les cellules du second bloc peuvent être programmées ou effacées avec des données prédéterminées avec le procédé de fabrication de semiconducteurs.Domaines d'application : mémoires EEPROM, mémoires flash, etc.
Description
L'invention concerne des dispositifs à mémoire à circuit intégré
(semiconducteurs), et plus particulièrement des dispositifs à mémoire rémanente à circuit intégré comprenant des cellules de mémoire qui sont programmées
pendant un processus de fabrication de dispositifs semiconducteurs et des dispositifs à mémoire à circuit intégré comprenant des cellules de mémoire qui sont programmables et effaçables après un processus de fabrication de dispositifs semiconducteurs.
io En général, un logiciel pour faire fonctionner un système sur puce (SOC pour "system-on-chip") et/ou un autre logiciel peuvent être stockés dans des mémoires mortes (ROM), ce qui est appelé micrologiciel. Les mémoires ROM stockent des codes de programme correspondant au micrologiciel dans des cellules de ROM dans un processus de fabrication, c'est-à-dire dans une étape de traitement d'une tranche de semiconducteurs. Par exemple, des mémoires ROM programmées par masquage sont programmées de façon à être "activées" ou "désactivées" dans une région de canal d'un transistor inclus dans une cellule de mémoire, suivant qu'un processus d'implantation est exécuté conformément à un code de programme. Les mémoires ROM programmées par masquage peuvent donc généralement stocker des données une seule fois. Etant donné que les mémoires ROM programmées par masquage ne comportent pas de circuit d'écriture, leur configuration peut être simple. De plus, étant donné que les mémoires ROM programmées par masquage peuvent ne pas utiliser de processus spécial pour une structure de cellules, leurs coûts de fabrication peuvent être bas ou peuvent être les plus bas. La conception de ces mémoires ROM programmées par masquage est bien connue des spécialistes de la technique et il est inutile de la décrire davantage ici.
Des dispositifs à mémoire programmable et effaçable ont été également développés. Ces dispositifs peuvent être utilisés pour corriger le micrologiciel même après que les systèmes sur puce ont été réalisés. Un dispositif à mémoire programmable et effaçable représentatif est une mémoire morte électriquement effaçable et programmable (EEPROM). Une mémoire EEPROM comprend généralement un transistor qui comporte une grille de commande et une grille flottante formées dans une région de canal entre une source et un drain. Une tension de seuil du transistor est commandée par la grandeur de la charge dans la grille flottante. Autrement dit, lorsqu'une tension de déblocage du transistor qui conduit entre la source et le drain est appliquée à la grille de commande, la tension de déblocage est commandée par le niveau de la charge dans la grille flottante. Le transistor est programmé de façon à être "activé" ou "désactivé" par des électrons qui sont piégés sur la grille flottante à travers une couche d'oxyde de grille en provenance de la région de canal dans un substrat.
La programmation dans un état "activé" ou dans un état "désactivé" du transistor de cellule EEPROM est déterminée en détectant le niveau de courant circulant entre la source et le drain après l'application d'une tension de fonctionnement à la grille de commande et aux deux extrémités de la source et du drain. Lorsqu'une intensité de courant appropriée est appliquée à la source et au drain, et à la grille de commande du transistor programmé, des charges sont transférées de la grille flottante vers le drain par un mécanisme d'effet à tunnel, en sorte que les mémoires EEPROM peuvent être effacées électriquement. En particulier, les mémoires EEPROM qui peuvent effacer en une seule fois toutes les cellules de mémoire ou des cellules de mémoire d'un groupe spécifique sont appelées des mémoires flash. La conception des mémoires EEPROM et des dispositifs à mémoire flash et des dispositifs à mémoire flash est bien connue des spécialistes de la technique et il est inutile de la décrire plus en détail ici.
Un procédé classique de production de systèmes sur puce sera maintenant décrit. Lors du développement de programmes pour les systèmes SOC, on peut utiliser des mémoires EEPROM ou des mémoires flash car les mémoires EEPROM ou les mémoires flash peuvent corriger un s micrologiciel même après que des puces à circuits intégrés ont déjà été fabriquées. Lors de la production des systèmes SOC, les programmes développés peuvent être stockés dans des mémoires ROM. De plus, étant donné que divers systèmes SOC ont été développés, il peut y avoir de nombreux cas où certains produits se partagent un micrologiciel alors que certains autres produits utilisent un micrologiciel différent. Par conséquent, on peut utiliser dans les systèmes SOC à la fois des puces de mémoire ROM et des puces de mémoire EEPROM ou des puces de mémoire flash, ce qui permet de stocker le micrologiciel partagé dans les mémoires ROM et de stocker un micrologiciel différent dans les mémoires EEPROM ou les mémoires flash.
Des formes de réalisation de l'invention procurent des dispositifs à mémoire à circuit intégré comprenant des cellules de mémoire qui sont programmées pendant un procédé de fabrication de semiconducteurs du dispositif à mémoire à circuit intégré et des cellules de mémoire qui sont programmables et effaçables après le procédé de fabrication de semiconducteurs des dispositifs à mémoire à circuit intégré. Par exemple, une puce combinée à ROM et à EEPROM peut être produite dans certaines formes de réalisation. Plusieurs lignes de signaux telles que les lignes de bits peuvent s'étendre entre les cellules de mémoire ROM et EEPROM dans certains formes de réalisation.
Conformément à certaines formes de réalisation de l'invention, il est proposé un dispositif à mémoire à circuit intégré qui comprend un premier bloc de matrice de mémoire comportant des cellules de mémoire programmées, et un second bloc de matrice de mémoire comportant des cellules de mémoire programmables et effaçables. Dans certains formes de réalisation, plusieurs lignes de signaux communes, telles que des lignes de bits, s'étendent entre le premier bloc de matrice de mémoire et le second bloc de matrice de mémoire.
Dans certaines formes de réalisation, les cellules de mémoire programmées dans le premier bloc de matrice de mémoire, qui sont programmées avec des données prédéterminées pendant un procédé de fabrication de semiconducteurs, peuvent comprendre des cellules de mémoire morte (ROM) masquées. Les cellules de mémoire programmables et effaçables dans le second bloc de matrice de mémoire, qui sont programmées ou effacées avec des données prédéterminées après le procédé de fabrication de semiconducteurs, peuvent comporter des cellules de mémoire morte électriquement effaçables et programmables (EEPROM) ou des cellules de mémoire flash.
Selon d'autres formes de réalisation de l'invention, il est proposé un dispositif à mémoire à circuit intégré qui comprend un premier bloc de matrice de mémoire comportant des cellules de mémoire programmées et un second bloc de matrice de mémoire comportant des cellules de mémoire programmables et effaçables. Un bloc de matrice de mémoire fictif est interposé entre le premier bloc de matrice de mémoire et le second bloc de matrice de mémoire. Le bloc de matrice de mémoire fictif comporte des cellules de mémoire inactives. Le bloc de mémoire fictif peut être utilisé pour compenser au moins partiellement des différences de hauteur entre les premier et second blocs de matrice de mémoire.
Les cellules de mémoire inactives dans le bloc de matrice de mémoire fictif peuvent être du même type de cellules de mémoire que les cellules de mémoire programmées dans le premier bloc de matrice de mémoire ou du même type de cellules que les cellules de mémoire programmables et effaçables dans le second bloc de matrice de mémoire. Les cellules de mémoire inactives adjacentes au premier bloc de matrice de mémoire peuvent être du même type de cellules de mémoire que les cellules de mémoire programmées dans le premier bloc de matrice de mémoire, et les cellules de mémoire inactives adjacentes au second bloc de matrice de mémoire peuvent être du même type de cellules de mémoire que les cellules de mémoire programmables et effaçables dans le second bloc de matrice de mémoire.
Selon d'autres formes de réalisation encore de l'invention, un dispositif à mémoire à circuit intégré comprend (n+m) lignes de mots, un premier décodeur d'adresses qui est configuré pour recevoir et décoder des premières adresses, et un circuit d'attaque de lignes de mots qui est configuré pour sélectionner une ligne de mots prédéterminée parmi les (n+ m) lignes de mots et pour attaquer la ligne de mots prédéterminée à un niveau de tension prédéterminé en réponse aux premières adresses décodées. Il est également prévu (n+m)/2 lignes de sources, un second décodeur d'adresses qui est configuré pour recevoir et décoder des secondes adresses et un circuit d'attaque de ligne de source qui est configuré pour sélectionner une ligne de source prédéterminée parmi les (n+m)/2 lignes de sources et pour attaquer la ligne de source prédéterminée à un niveau de tension prédéterminé en réponse aux secondes adresses décodées. Il est également prévu i lignes de bits. Un premier bloc de matrice de mémoire est prévu, lequel comporte des cellules de mémoire programmées en des points d'intersection entre n lignes de mots parmi les (n+m) lignes de mots et les i lignes de bits. Un second bloc de matrice de mémoire est également prévu, lequel comporte des cellules de mémoire programmables et effaçables en des points d'intersection entre n lignes de mots parmi les (n+m) lignes de mots et les i lignes de bits. Un décodeur de ligne de bits est configuré pour sélectionner une ligne de bits prédéterminée parmi les i lignes de bits et pour délivrer en sortie des données de cellules de mémoire de premier et second blocs de matrice de mémoire en réponse aux premières adresses décodées.
Selon d'autres formes de réalisation encore de l'invention, un dispositif à mémoire à circuit intégré comprend (n+m) lignes de mots et I lignes de mots fictives.
Un premier décodeur d'adresses est configuré pour recevoir et décoder des premières adresses. Un circuit d'attaque de ligne de mots est configuré pour sélectionner une ligne de mots prédéterminée parmi les (n+m) lignes de mots et pour attaquer la ligne de mots prédéterminée à un niveau de Io tension prédéterminé en réponse aux premières adresses décodées. Sont également prévues (n+m)/2 lignes de source et I/2 lignes de sources fictives. Un second décodeur d'adresses est configuré pour recevoir et décoder des secondes adresses. Un circuit d'attaque de ligne de source est configuré pour sélectionner une ligne de source prédéterminée parmi les (n+m)/2 lignes de sources et pour attaquer la ligne de source prédéterminée à un niveau de tension prédéterminé en réponse aux secondes adresses décodées. i lignes de bits sont également prévues. Un premier bloc de matrice de mémoire est prévu, comportant des cellules de mémoire programmées en des points d'intersection entre n lignes de mots parmi les (n+m) lignes de mots et les i lignes de bits. Un second bloc de matrice de mémoire est prévu, comportant des cellules de mémoire programmables et effaçables en des points d'intersection entre m lignes de mots parmi les (n+m) lignes de mots et les i lignes de bits. Un bloc de matrice de mémoire fictif est interposé entre le premier bloc de matrice de mémoire et le second bloc de matrice de mémoire, comportant des cellules de mémoire inactives en des points d'intersection entre les I lignes de mots fictives et les i lignes de bits. Les cellules de mémoire inactives sont également connectées aux I/2 lignes de sources fictives.
Enfin, un décodeur de ligne de bits est configuré pour sélectionner une ligne de bits prédéterminée parmi les i lignes de bits et pour délivrer en sortie des données de cellules de mémoire des premier et second blocs de matrice de mémoire en réponse aux premières adresses décodées.
Par conséquent, étant donné que des programmes fondamentaux vérifiés de fonctionnement peuvent être stockés dans le premier bloc de matrice de mémoire pendant le procédé de fabrication et que des programmes corrigés ou ajoutés de fonctionnement peuvent être stockés dans le second bloc de matrice de mémoire après le procédé de fabrication, dans certaines formes de réalisation de Io l'invention, le temps total mis pour stocker des programmes peut être réduit et des programmes peuvent être aisément corrigés ou ajoutés. Etant donné que le bloc de matrice de mémoire fictif peut réduire une différence de hauteur entre le premier bloc de matrice de mémoire et le second bloc de matrice de mémoire, le rendement du traitement peut être amélioré dans certaines formes de réalisation de l'invention. Etant donné que certains programmes de micrologiciel partagés par plusieurs systèmes SOC peuvent être stockés dans le premier bloc de matrice de mémoire et que certains programmes de micrologiciel appliqués individuellement à chaque système SOC peuvent être stockés dans le second bloc de matrice de mémoire, des systèmes SOC utilisant des dispositifs de mémoire de certaines formes de réalisation de l'invention peuvent autoriser un temps court de mise sur le marché et/ou une plus grande compétitivité du produit.
L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemples nullement limitatifs et sur lesquels: la figure 1 est un schéma d'un circuit d'un dispositif à mémoire selon les premières formes de réalisation de l'invention; et la figure 2 est un schéma d'un circuit d'un dispositif à mémoire selon les secondes formes de réalisation de 35 l'invention.
Les mêmes références numériques désignent les mêmes éléments sur toutes les figures. On doit comprendre que, bien que les termes premier, deuxième, etc. puissent être utilisés ici pour décrire diverses formes de réalisation, divers éléments, constituants, régions, couches et/ou sections, ces formes de réalisation, éléments, constituants, régions, couches et/ou sections n'entendent pas être limités par ces termes. Ceux-ci ne sont utilisés que pour distinguer une forme de réalisation, un élément, un constituant, une région, une couche ou une section d'une autre région, couche ou section. Ainsi, une première forme de réalisation, région, couche ou section décrites ci-dessous pourraient être appelées seconde forme de réalisation, région, couche ou section et, similairement, une seconde forme de réalisation, région, couche ou section pourraient être appelées première forme de réalisation, région, couche ou section, sans sortir du cadre de l'invention. Le terme "directement" désigne l'absence d'éléments intermédiaires. Enfin, le terme "et/ou" tel qu'utilisé ici, inclut l'une quelconque et la totalité des combinaisons d'un ou plusieurs des éléments énumérés et associés.
La figure 1 est un schéma d'un circuit d'un dispositif à mémoire à circuit intégré selon des premières formes de réalisation de l'invention. En référence à la figure 1, un dispositif à mémoire 100 à circuit intégré (puce) comprend des premier et second décodeurs d'adresses 102 et 104, un circuit 106 d'attaque de ligne de mots, un circuit 108 d'attaque de ligne de source, un bloc 100 de matrice de cellule de mémoires, un décodeur 116 de ligne de bits, un tampon d'écriture 118 et un amplificateur de lecture 120.
Le premier décodeur d'adresses 102 reçoit et décode des premiers signaux d'adresses ADD1 et transmet les premiers signaux d'adresses décodés ADD1 au circuit 106 d'attaque de ligne de mots et au décodeur 116 de ligne de bits. Le circuit 106 d'attaque de ligne de mots sélectionne une ligne de mots prédéterminée WL parmi plusieurs lignes de mots, par exemple 2048 lignes de mots, en réponse aux premier signaux d'adresses décodés P, Q, R et T. Une tension appropriée est appliquée à la ligne de mots sélectionnée WL conformément à un mode de fonctionnement du dispositif à mémoire 100.
Le bloc 100 de matrice de cellules de mémoire comprend un premier bloc de matrice de mémoire 112 et un second bloc de matrice de mémoire 114. Les premier et second blocs de matrice de mémoire 112 et 114 comprennent des cellules de Io mémoire qui sont agencées en des points d'intersection entre les lignes de mots WL et les lignes de bits BL, par exemple 2048 lignes de mots et 2048 lignes de bits. Sur la figure 1, les cellules de mémoire dans le premier bloc 112 de matrice de mémoire sont des cellules de mémoire morte (ROM) de type NON-OU et les cellules de mémoire dans le second bloc de matrice de mémoire 114 sont des cellules de mémoire flash de type NON-OU. Dans le premier bloc 112 de matrice de mémoire, les cellules de mémoire ROM sont agencées en des points d'intersection de n lignes de mots WL et des 2048 lignes de bits BL. Dans le second bloc de matrice de mémoire 114, les cellules de mémoire flash sont agencées en des points d'intersection entre (2048-n) lignes de mots et les 2048 lignes de bits. La présente forme de réalisation montre à titre d'exemple que le premier bloc de matrice de mémoire 112 comprend les cellules de mémoire ROM et que le second bloc de matrice de mémoire 114 comprend les cellules de mémoire flash. Par conséquent, le premier bloc de matrice de mémoire 112 peut être utilisé pour stocker des programmes pendant un procédé de fabrication de semiconducteurs et le second bloc de matrice de mémoire 114 peut être utilisé pour stocker des programmes après le procédé de fabrication de semiconducteurs. On comprendra aussi que d'autres types de cellules de mémoire programmées et programmables et effaçables peuvent être utilisés et que trois ou plus de trois types de cellules peuvent être utilisés dans un circuit intégré unique 100.
Le second décodeur d'adresses 104 décode des seconds signaux d'adresses ADD2, et le circuit 108 d'attaque de ligne de source sélectionne une ligne de source prédéterminée SL parmi les multiples lignes de source, par s exemple 1024 lignes de source, en réponse aux seconds signaux d'adresses décodés S, X, Y et Z. Une tension de masse est appliquée à la ligne de source prédéterminée sélectionnée SL.
Le décodeur 116 de ligne de bits sélectionne une ligne io de bits prédéterminée BL parmi de multiples lignes de bits, par exemple 1024 lignes de bits, en réponse aux premiers signaux d'adresses décodés P, Q, R et T. Les lignes de bits BLO, BL1, BL2,... BL 1023 sont connectées sélectivement à une ligne de données DL<31:0> par l'intermédiaire du décodeur 116 de ligne de bits. Les lignes de bits constituent une forme de réalisation de plusieurs des lignes de signaux communes qui s'étendent à travers le premier bloc de matrice de mémoire 112 et le second bloc de matrice de mémoire 114. D'autres lignes communes de signaux peuvent également être prévues, telles que des lignes de mots, des lignes de source et/ou des lignes de données.
Le tampon d'écriture 118 reçoit un signal d'entrée de données DIN<31:0> et transmet le signal d'entrée de données reçu DIN<31:0> à la ligne de données DL<31:0>.
L'amplificateur de lecture amplifie les données de cellule de mémoire transmises à la ligne de données DL<31:0> et envoie les données de cellule de mémoire amplifiées en tant que signal de sortie de données DOUT<31:0>.
Dans un dispositif 100 à mémoire à circuit intégré construit comme cidessus, le premier bloc de matrice de mémoire 112 peut stocker des programmes déjà vérifiés et le second bloc de matrice de mémoire 114 peut stocker des programmes nouvellement ajoutés ou des programmes non vérifiés. Dans certaines formes de réalisation, la plupart 3s des programmes pour des opérations de base peuvent être programmés dans le premier bloc de matrice de mémoire 112 pendant une étape de traitement de tranche et des programmes pour ajouter des fonctions ou changer des opérations peuvent être programmés dans le second bloc de matrice de mémoire 114 après l'achèvement des étapes de traitement de tranche. Par conséquent, le temps mis pour stocker des programmes après le procédé de fabrication de semiconducteurs peut être réduit, et des programmes peuvent être ajoutés et corrigés.
Lorsqu'un dispositif à mémoire 100 à circuit intégré io selon certaines formes de réalisation de l'invention est utilisé par un système sur puce (SOC), certains programmes de micrologiciel partagés par de nombreux systèmes SOC peuvent être stockés dans le premier bloc de matrice de mémoire 112 et certains programmes de micrologiciel appliqués individuellement à chaque système SOC peuvent être stockés dans le second bloc de matrice de mémoire 114. Par conséquent, un système SOC selon certaines formes de réalisation peut procurer une compétitivité de produit améliorée du fait d'un temps court de mise sur le marché.
La figure 2 est un schéma d'un circuit d'un dispositif à mémoire à circuit intégré selon des secondes formes de réalisation de l'invention où les mêmes références numériques, dans la tranche des 200, désignent les mêmes éléments que précédemment. En référence à la figure 2, un dispositif à mémoire 200 à circuit intégré comprend en outre un bloc de matrice de mémoire fictif 214 dans un bloc de matrice de mémoire 210, par rapport au dispositif à mémoire 100 de la figure 1.
Le bloc 214 de matrice de mémoire fictif est interposé entre un premier bloc de matrice de mémoire 212 et un second bloc de matrice de mémoire 216 et peut réduire une différence de hauteur entre le premier bloc de matrice de mémoire 212 et le second bloc de matrice de mémoire 216.
Autrement dit, étant donné que des cellules. de ROM agencées dans le premier bloc de matrice de mémoire 212 peuvent comprendre une couche de grilles alors que des cellules de mémoire morte électriquement effaçables et programmables (EEPROM) ou des cellules de mémoire flash agencées dans le second bloc de matrice de mémoire 216 peuvent comprendre deux couches de grilles, à savoir des grilles flottantes et des grilles de commande, une grande différence de hauteur peut être présente entre le premier bloc de matrice de mémoire 212 et le second bloc de matrice de mémoire 216. La grande différence de hauteur peut provoquer une coupe de métal dans un processus ultérieur après une étape de traitement de grilles, en particulier dans un processus de dépôt de métal pour la formation des lignes de bits BL.
Par conséquent, le bloc fictif 214 de matrice de mémoire est ajouté dans certaines formes de réalisation de l'invention, ce qui permet de réduire la forte différence potentielle de hauteur entre le premier bloc de matrice de mémoire 212 et le second bloc de matrice de mémoire 216. Des cellules fictives (inactives) agencées dans le bloc fictif 214 de matrice de mémoire peuvent être du même type de cellules de mémoire ROM que celles du premier bloc de matrice de mémoire 212, du même type de cellules de mémoire EEPROM ou de cellules de mémoire flash que celles dans le second bloc de matrice de mémoire 216, ou des cellules combinées formées des cellules de mémoire ROM, des cellules de mémoire EEPROM et des cellules de mémoire flash. Dans certaines formes de réalisation, lorsqu'on utilise des cellules combinées, les cellules de mémoire inactives adjacentes au premier bloc de matrice de mémoire comprennent un même type de cellules de mémoire que les cellules de mémoire programmées dans le premier bloc de 3o matrice de mémoire, et les cellules de mémoire inactives adjacentes au second bloc de matrice de mémoire comprennent un même type de cellules de mémoire que les cellules de mémoire dans le second bloc de matrice de mémoire.
Dans le bloc fictif 214 de matrice de mémoire, les cellules de mémoire EEPROM ou les cellules de mémoire flash sont agencées en des points d'intersection entre des lignes de mots fictives DWLO et DWL1, et des lignes de bits BLO, BL1, BL2,... BL1023. Etant donné que les lignes de mots fictives DWLO et DWL1 ne sont pas décodées par les premiers signaux d'adresses reçus ADD1 et que les lignes de source s fictives DSL ne sont pas décodées par les seconds signaux d'adresses ADD2, les cellules fictives ne sont pas sélectionnées, c'est-à-dire qu'elles sont inactives.
Dans certaines formes de réalisation, les lignes de mots fictives DWLO et DWL1 et les lignes de source fictives io DSL peuvent être rendues flottantes ou connectées à une tension de masse VSS par un circuit d'attaque 206 de ligne de mots et un circuit d'attaque 208 de ligne de source.
Etant donné que des dispositifs à mémoire 200 à circuit intégré selon certaines formes de réalisation peuvent utiliser le bloc fictif 214 de matrice de mémoire pour réduire la différence de hauteur entre le premier bloc de matrice de mémoire 212 et le second bloc de matrice de mémoire 216, on peut améliorer le rendement de traitement. Enfin, on comprendra que, bien que les cellules de mémoire décrites ici soient des cellules de mémoire de type NON-OU, les cellules de mémoire peuvent être de type NONET et/ou d'autres types.
Il va de soi que de nombreuses modifications peuvent être apportées au dispositif à mémoire à circuit intégré 25 décrit et représenté, sans sortir du cadre de l'invention.
Claims (36)
1. Dispositif à mémoire à circuit intégré caractérisé en ce qu'il comporte: un premier bloc (112) de matrice de mémoire comportant 5 des cellules de mémoire programmées; et un second bloc (114) de matrice de mémoire comportant des cellules de mémoire programmables et effaçables.
2. Dispositif à mémoire selon la revendication 1, caractérisé en ce qu'il comporte en outre plusieurs lignes communes de signaux qui s'étendent à travers le premier bloc de matrice de mémoire et le second bloc de matrice de mémoire.
3. Dispositif à mémoire selon la revendication 1, caractérisé en ce que le premier bloc de matrice de mémoire est programmé avec des données prédéterminées pendant la fabrication du dispositif à mémoire (100).
4. Dispositif à mémoire selon la revendication 3, caractérisé en ce que les cellules de mémoire programmées dans le premier bloc de matrice de mémoire comprennent des cellules de mémoire morte (ROM) programmées par masquage.
5. Dispositif à mémoire selon la revendication 1, caractérisé en ce que le second bloc de matrice de mémoire est programmé ou effacé avec des données prédéterminées après la fabrication du dispositif à mémoire.
6. Dispositif à mémoire selon la revendication 5, caractérisé en ce que les cellules de mémoire programmables et effaçables dans le second bloc de matrice de mémoire comprennent des cellules de mémoire morte électriquement effaçables et programmables (EEPROM).
7. Dispositif à mémoire selon la revendication 5, caractérisé en ce que les cellules de mémoire programmables et effaçables dans le second bloc de matrice de mémoire comprennent des cellules de mémoire flash.
8. Dispositif à mémoire à circuit intégré 35 caractérisé en ce qu'il comporte: un premier bloc de matrice de mémoire (212) comportant des cellules de mémoire programmées; un second bloc de matrice de mémoire (216) comportant des cellules de mémoire programmables et effaçables; et un bloc fictif (214) de matrice de mémoire interposé entre le premier bloc de matrice de mémoire et le second bloc de matrice de mémoire, comportant des cellules de mémoire inactives.
9. Dispositif à mémoire selon la revendication 8, caractérisé en ce que le premier bloc de matrice de mémoire io est programmé avec des données prédéterminées pendant la fabrication du dispositif à mémoire (200).
10. Dispositif à mémoire selon la revendication 9, caractérisé en ce que les cellules de mémoire programmées dans le premier bloc de matrice de mémoire comprennent des cellules de mémoire morte (ROM) programmées par masquage.
11. Dispositif à mémoire selon la revendication 7, caractérisé en ce que le second bloc de matrice de mémoire est programmé ou effacé avec des données prédéterminées après la fabrication du dispositif à mémoire.
12. Dispositif à mémoire selon la revendication 11, caractérisé en ce que les cellules de mémoire programmables et effaçables dans le second bloc de matrice de mémoire comprennent des cellules de mémoire morte électriquement effaçables et programmables (EEPROM).
13. Dispositif à mémoire selon la revendication 11, caractérisé en ce que les cellules de mémoire programmables et effaçables dans le second bloc de matrice de mémoire comprennent des cellules de mémoire flash.
14. Dispositif à mémoire selon la revendication 8, caractérisé en ce que les cellules de mémoire inactives dans le bloc fictif de matrice de mémoire comprennent un même type de cellules de mémoire que les cellules de mémoire programmées dans le premier bloc de matrice de mémoire.
15. Dispositif à mémoire selon la revendication 8, caractérisé en ce que les cellules de mémoire inactives dans le bloc fictif de matrice de mémoire comprennent un même type de cellules de mémoire que les cellules de mémoire programmables et effaçables dans le second bloc de matrice de mémoire.
16. Dispositif à mémoire selon la revendication 8, caractérisé en ce que les cellules de mémoire inactives adjacentes au premier bloc de matrice de mémoire comprennent un même type de cellules de mémoire que les cellules de mémoire programmées dans le premier bloc de matrice de mémoire, et les cellules de mémoire inactives adjacentes au second bloc de matrice de mémoire comprennent un même type de cellules de mémoire que les cellules de mémoire dans le second bloc de matrice de mémoire.
17. Dispositif à mémoire à circuit intégré caractérisé en ce que qu'il comporte (n+m) lignes de mots (WL) ; un premier décodeur (102) d'adresses qui est configuré pour recevoir et décoder des premières adresses (ADD1) ; un circuit d'attaque (106) de ligne de mots qui est configuré pour sélectionner une ligne de mots prédéterminée parmi les (n+m) lignes de mots et pour attaquer la ligne de mots prédéterminée à un niveau de tension prédéterminé en réponse aux premières adresses décodées; (n+m)/2 lignes de sources (SL) ; un second décodeur (104) d'adresses qui est configuré pour recevoir et décoder des secondes adresses (ADD2) ; un circuit (108) d'attaque de ligne de source qui est configuré pour sélectionner une ligne de source prédéterminée parmi les (n+m)/2 lignes de sources et pour attaquer la ligne de source prédéterminée à un niveau de tension prédéterminé en réponse aux secondes adresses décodées; i lignes de bits (BL) ; un premier bloc (112) de matrice de mémoire comportant des cellules de mémoire programmées en des points d'intersection entre n lignes de mots parmi les (n+m) lignes de mots et les i lignes de bits; un second bloc (114) de matrice de mémoire comportant des cellules de mémoire programmables et effaçables en des points d'intersection entre m lignes de mots parmi les (n+m) lignes de mots et les i lignes de bits; et un décodeur (116) de ligne de bits qui est configuré pour sélectionner une ligne de bits prédéterminée parmi les i lignes de bits et pour délivrer en sortie des données de cellules de mémoire des premier et second blocs de matrice de mémoire en réponse aux premières adresses décodées.
18. Dispositif à mémoire selon la revendication 17, caractérisé en ce que le premier bloc de matrice de mémoire est programmé avec des données prédéterminées pendant la fabrication du dispositif à mémoire.
19. Dispositif à mémoire selon la revendication 18, caractérisé en ce que les cellules de mémoire programmées dans le premier bloc de matrice de mémoire comprennent des cellules de mémoire morte (ROM) programmées par masquage.
20. Dispositif à mémoire selon la revendication 17, caractérisé en ce que le second bloc de matrice de mémoire est programmé ou effacé avec des données prédéterminées après la fabrication du dispositif à mémoire.
21. Dispositif à mémoire selon la revendication 20, caractérisé en ce que les cellules de mémoire programmables et effaçables dans le second bloc de matrice de mémoire comprennent des cellules de mémoire morte électriquement effaçables et programmables (EEPROM).
22. Dispositif à mémoire selon la revendication 20, caractérisé en ce que les cellules de mémoire programmables et effaçables dans le second bloc de matrice de mémoire comprennent des cellules de mémoire flash.
23. Dispositif à mémoire selon la revendication 17, caractérisé en ce que les cellules de mémoire dans les premier et second blocs de matrice de mémoire comprennent 35 des cellules de mémoire de type NON-OU.
24. Dispositif à mémoire à circuit intégré caractérisé en ce qu'il comporte: (n+m) lignes de mots (WL) ; I lignes de mots fictives (DWLO et DWL1) ; un premier décodeur (202) d'adresses qui est configuré pour recevoir et décoder des premières adresses (ADD1) ; un circuit d'attaque (206) de ligne de mots qui est configuré pour sélectionner une ligne de mots prédéterminée parmi les (n+m) lignes de mots et pour attaquer la ligne de mots prédéterminée à un niveau de tension prédéterminé en zo réponse aux premières adresses décodées; (n+m)/2 lignes de sources (SL) ; I/2 lignes de sources fictives (DSL) ; un second décodeur (204) d'adresses qui est configuré pour recevoir et décoder des secondes adresses (ADD2) ; un circuit d'attaque (208) de ligne de source qui est configuré pour sélectionner une ligne de source prédéterminée parmi les (n+m) /2 lignes de sources et pour attaquer la ligne de source prédéterminée à un niveau de tension prédéterminé en réponse aux secondes adresses décodées; i lignes de bits (BL) ; un premier bloc (212) de matrice de mémoire comportant des cellules de mémoire programmées en des points d'intersection entre n lignes de mots parmi les (n+m) lignes de mots et les i lignes de bits; un second bloc (216) de matrice de mémoire comportant des cellules de mémoire programmables et effaçables en des points d'intersection entre m lignes de mots parmi les (n+m) lignes de mots et les i lignes de bits; un bloc fictif (214) de matrice de mémoire interposé entre le premier bloc de matrice de mémoire et le second bloc de matrice de mémoire, comportant des cellules de mémoire inactives en des points d'intersection entre les I lignes de mots fictives et les i lignes de bits, les cellules de mémoire inactives étant connectées aux I/2 lignes de sources fictives; et 2857497 19 un décodeur (216) de ligne de bits qui est configuré pour sélectionner une ligne de bits prédéterminée parmi les i lignes de bits et pour délivrer en sortie des données de cellules de mémoire des premier et second blocs de matrice de mémoire en réponse aux premières adresses décodées.
25. Dispositif à mémoire selon la revendication 24, caractérisé en ce que les I lignes de mots fictives ne sont pas sélectionnées par le circuit d'attaque de lignes de mots.
io
26. Dispositif à mémoire selon la revendication 24, caractérisé en ce que les I/2 lignes de sources fictives ne sont pas sélectionnées par le circuit d'attaque de ligne de source.
27. Dispositif à mémoire selon la revendication 24, caractérisé en ce que les I lignes de mots fictives et les I/2 lignes de sources fictives flottent ou sont connectées à une tension de masse (VSS).
28. Dispositif à mémoire selon la revendication 24, caractérisé en ce que le premier bloc de matrice de mémoire est programmé avec des données prédéterminées pendant la fabrication du dispositif à mémoire (200).
29. Dispositif à mémoire selon la revendication 24, caractérisé en ce que les cellules de mémoire programmées dans le premier bloc de matrice de mémoire comprennent des cellules de mémoire morte (ROM) programmées par masquage.
30. Dispositif à mémoire selon la revendication 24, caractérisé en ce que le second bloc de matrice de mémoire est programmé ou effacé avec des données prédéterminées après la fabrication du dispositif à mémoire.
31. Dispositif à mémoire selon la revendication 30, caractérisé en ce que les cellules de mémoire programmables et effaçables dans le second bloc de matrice de mémoire comprennent des cellules de mémoire morte électriquement effaçables et programmables (EEPROM).
32. Dispositif à mémoire selon la revendication 30, caractérisé en ce que les cellules de mémoire programmables 2857497 20 et effaçables dans le second bloc de matrice de mémoire comprennent des cellules de mémoire flash.
33. Dispositif à mémoire selon la revendication 24, caractérisé en ce que les cellules de mémoire inactives dans le bloc fictif de matrice de mémoire comprennent un même type de cellules de mémoire que les cellules de mémoire programmées dans le premier bloc de matrice de mémoire.
34. Dispositif à mémoire selon la revendication 24, Io caractérisé en ce que les cellules de mémoire inactives dans le bloc fictif de matrice de mémoire comprennent un même type de cellules de mémoire que les cellules de mémoire programmables et effaçables dans le second bloc de matrice de mémoire.
35. Dispositif à mémoire selon la revendication 24, caractérisé en ce que les cellules de mémoire inactives adjacentes au premier bloc de matrice de mémoire comprennent un même type de cellules de mémoire que des cellules de mémoire programmées dans le premier bloc de matrice de mémoire, et les cellules de mémoire inactives adjacentes au second bloc de matrice de mémoire comprennent un même type de cellules de mémoire que les cellules de mémoire programmables et effaçables dans le second bloc de matrice de mémoire.
36. Dispositif à mémoire selon la revendication 24, caractérisé en ce que les cellules de mémoire dans les premier et second blocs de matrice de mémoire et dans le bloc fictif de matrice de mémoire comprennent des cellules de mémoire de type NON-OU.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030047417A KR100555506B1 (ko) | 2003-07-11 | 2003-07-11 | 프로그램된 메모리 셀들과 프로그램 및 소거 가능한메모리 셀들을 포함하는 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2857497A1 true FR2857497A1 (fr) | 2005-01-14 |
| FR2857497B1 FR2857497B1 (fr) | 2006-05-19 |
Family
ID=33536444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0407708A Active FR2857497B1 (fr) | 2003-07-11 | 2004-07-09 | Dispositif a memoire a circuit integre |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US7102926B2 (fr) |
| JP (1) | JP4610951B2 (fr) |
| KR (1) | KR100555506B1 (fr) |
| CN (1) | CN1577605B (fr) |
| DE (1) | DE102004033444B8 (fr) |
| FR (1) | FR2857497B1 (fr) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555506B1 (ko) * | 2003-07-11 | 2006-03-03 | 삼성전자주식회사 | 프로그램된 메모리 셀들과 프로그램 및 소거 가능한메모리 셀들을 포함하는 메모리 장치 |
| JP2005327339A (ja) * | 2004-05-12 | 2005-11-24 | Matsushita Electric Ind Co Ltd | マスクｒｏｍ |
| JP4839714B2 (ja) * | 2005-07-25 | 2011-12-21 | セイコーエプソン株式会社 | シーケンシャルアクセスメモリ |
| JP4804133B2 (ja) * | 2005-12-06 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| KR100784862B1 (ko) | 2006-01-09 | 2007-12-14 | 삼성전자주식회사 | 더미 셀을 포함하는 플래시 메모리 장치 |
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-
2003
- 2003-07-11 KR KR1020030047417A patent/KR100555506B1/ko active IP Right Grant
-
2004
- 2004-06-30 US US10/880,800 patent/US7102926B2/en active Active
- 2004-07-08 DE DE102004033444A patent/DE102004033444B8/de active Active
- 2004-07-08 JP JP2004202155A patent/JP4610951B2/ja active Active
- 2004-07-09 FR FR0407708A patent/FR2857497B1/fr active Active
- 2004-07-12 CN CN200410068445XA patent/CN1577605B/zh active Active
-
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- 2006-07-24 US US11/459,547 patent/US7379332B2/en active Active
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|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100555506B1 (ko) | 2006-03-03 |
| US20050007822A1 (en) | 2005-01-13 |
| DE102004033444B4 (de) | 2008-07-10 |
| US7102926B2 (en) | 2006-09-05 |
| CN1577605B (zh) | 2012-07-11 |
| US20060250844A1 (en) | 2006-11-09 |
| US7379332B2 (en) | 2008-05-27 |
| DE102004033444B8 (de) | 2008-10-16 |
| KR20050007817A (ko) | 2005-01-21 |
| FR2857497B1 (fr) | 2006-05-19 |
| JP4610951B2 (ja) | 2011-01-12 |
| CN1577605A (zh) | 2005-02-09 |
| JP2005032422A (ja) | 2005-02-03 |
| DE102004033444A1 (de) | 2005-02-10 |
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Legal Events
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Year of fee payment: 13 |
|
| PLFP | Fee payment |
Year of fee payment: 14 |
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|
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Year of fee payment: 17 |
|
| PLFP | Fee payment |
Year of fee payment: 18 |
|
| PLFP | Fee payment |
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|
| PLFP | Fee payment |
Year of fee payment: 20 |