JP2005032422A - プログラムされたメモリセルとプログラム及び消去可能なメモリセルを含むメモリ装置 - Google Patents

Abstract

【課題】プログラムされたメモリセルとプログラム及び消去可能なメモリセルとを含むメモリ装置を提供する。
【解決手段】メモリセルのうちプログラムされたメモリセルが配列される第１群のメモリアレイブロックとメモリセルのうちプログラム及び消去可能なメモリセルが配列される第２群のメモリアレイブロックとを含む複数のメモリセルが配列されるメモリ装置。第１群のメモリアレイブロックは半導体製造工程中に所定データでプログラムされるマスクＲＯＭセルで構成され、第２群のメモリアレイブロックは半導体製造工程後に所定データでプログラムされるか、または消去されるＥＥＰＲＯＭセルまたはフラッシュメモリセルで構成される。検証された基本的な動作プログラムは製造工程中に第１群メモリに保存し、修正または追加される動作プログラムは製造工程後に第２群メモリに保存して、全体プログラム保存時間を減らし、プログラムの修正及び追加を容易にする。
【選択図】図１

Description

本発明は、半導体メモリ装置に係り、特に半導体工程中にプログラムされたメモリセルと半導体工程後にプログラム及び消去可能なメモリセルとを含む不揮発性メモリ装置に関する。

内蔵型システム（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ:ＳＯＣ）において、内蔵型システムを動作させるソフトウェアは一般的にＲＯＭに保存され、いわゆる”ファームウェア”と呼ばれる。ＲＯＭはファームウェアに該当するプログラムコードを製造工程段階、すなわちウェーハ工程段階でＲＯＭセルに保存する。特に、マスクＲＯＭはメモリセルを構成するトランジスタのチャンネル領域にプログラムコードによるインプラント工程の有無によって”オン”または”オフ”にプログラムされる。これによってマスクＲＯＭはデータを一回のみ保存できる。そして、マスクＲＯＭは書込み回路がなくて回路構成が単純であり、メモリセル構造上、特別な工程を要求しないために、マスクＲＯＭは製造工程上、最も経済的である。

マスクＲＯＭの一回性プログラミング特性を克服し、内蔵型システムの開発以後にもファームウェアを修正可能にするために、プログラム及び削除可能な不揮発性メモリ装置が開発された。その代表的な例としてＥＥＰＲＯＭが挙げられる。ＥＥＰＲＯＭはソースとドレイン間のチャンネル領域上に位置する浮遊ゲートと制御ゲートとを有するトランジスタ構造よりなる。トランジスタのスレショルド電圧特性が浮遊ゲートに保有されたチャージ量により制御される。すなわち、ソースとドレイン間を導通させるトランジスタのターンオン電圧が制御ゲートに印加されるが、浮遊ゲートのチャージレベルによってターンオン電圧が制御される。トランジスタは基板のチャンネル領域からゲート酸化膜を通じて浮遊ゲートにトラップされる電子により”オン”及び”オフ”の２状態のうち何れか１つにプログラムされる。

ＥＥＰＲＯＭセルトランジスタの状態はソースとドレイン両端と制御ゲートとに動作電圧を印加してから、ソースとドレイン間に流れる電流レベルを検出することによって、”オン”または”オフ”にプログラムされたかを読取るようになる。プログラムされたＥＥＰＲＯＭセルトランジスタはトランジスタのソース、ドレイン及び制御ゲートに適した電圧を印加すれば、トンネリングにより浮遊ゲートからトランジスタドレイン側にチャージ伝送されて電気的に削除される。特に、全体メモリセルまたは特定グループのメモリセルを一括削除するＥＥＰＲＯＭをフラッシュメモリと称する。

ＳＯＣの開発過程を説明すれば、内蔵型システムの性能に合うプログラムを開発する過程では数回の施行錯誤を勘案してプログラム及び削除可能なＥＥＰＲＯＭやフラッシュメモリを利用してプログラムを開発し、開発完了して量産過程ではＥＥＰＲＯＭまたはフラッシュメモリにプログラムを書込むのに長時間がかかって大量生産に適していないためにプログラムをＲＯＭに保存してＳＯＣを生産する。例えば、フラッシュメモリの場合、４バイトのデータを書込むのに約４０ｕｓの時間がかかり、１Ｍバイトのプログラムを書込むのには約１０秒がかかる。

一方、ＳＯＣの多様な製品展開動向によって、ファームウェアの一部は共通に使用し、一部は製品によって異なる場合が多い。こういう場合、ＥＥＰＲＯＭまたはフラッシュメモリにファームウェアを保存すれば、プログラム書込み時間が長くかかる短所のために生産性が落ちる問題点が発生する。

したがって、内蔵型システム内のメモリを柔軟に一部はＲＯＭとして一部はＥＥＲＯＭまたはフラッシュメモリとして使用できるならば、共通的なファームウェア部分はＲＯＭに保存し、製品によって個別的な部分はＥＥＰＲＯＭまたはフラッシュメモリに保存する方案が要求される。

本発明の目的は、半導体工程中にプログラムされたセルと半導体工程後にプログラム及び消去可能なメモリセルとを有するメモリ装置を提供するところにある。

前記目的を達成するために、本発明の第１例は複数のメモリセルが配列されるメモリ装置において、メモリセルのうちプログラムされたメモリセルが配列される第１群のメモリアレイブロックと、メモリセルのうちプログラム及び消去可能なメモリセルが配列される第２群のメモリアレイブロックと、を含む。

望ましくは、第１群のメモリアレイブロックは半導体製造工程中に所定のデータでプログラムされるマスクＲＯＭセルで構成され、第２群のメモリアレイブロックは半導体製造工程後に所定のデータでプログラムされるか、または消去されるＥＥＰＲＯＭセルまたはフラッシュメモリセルで構成される。

前記目的を達成するために、本発明の第２例は複数のメモリセルが配列されるメモリ装置において、メモリセルのうちプログラムされたメモリセルが配列される第１群のメモリアレイブロックと、メモリセルのうちプログラム及び消去可能なメモリセルが配列される第２群のメモリアレイブロックと、第１メモリアレイブロックと前記第２メモリアレイブロック間に、所定のメモリセルが配列されるダミーメモリアレイブロックと、を含む。

さらに望ましくは、ダミーメモリアレイブロックは第１群のメモリアレイブロックを構成するメモリセルで構成されるか、第２群のメモリアレイブロックを構成するメモリセルで構成されるか、または第１群のメモリアレイブロックと隣接した側には第１群のメモリアレイブロックを構成するメモリセルで構成され、第２群のメモリアレイブロックと隣接した側には第２群のメモリアレイブロックを構成するメモリセルで構成される。

前記目的を達成するために、本発明の第３例は複数のメモリセルが配列されるメモリ装置において、（ｎ＋ｍ）個のワードラインと、第１アドレスを受信してデコーディングするアドレスデコーダと、所定のデコーディングされた第１アドレスに応答してワードラインを選択し、所定の電圧レベルで駆動するワードラインドライバと、（ｎ＋ｍ）／２個のソースラインと、第２アドレスをデコーディングして所定のソースラインを選択し、所定の電圧レベルで駆動するソースラインドライバと、ｉ個のビットラインと、メモリセルのうちｎ個のワードラインとｉ個のビットラインとの交差点にプログラムされたメモリセルが配列される第１群のメモリアレイブロックと、メモリセルのうちｍ個のワードラインとｉ個のビットラインとの交差点にプログラム及び消去可能なメモリセルが配列される第２群のメモリアレイブロックと、所定のデコーディングされた第１アドレスに応答してビットラインを選択して第１及び第２群のメモリアレイブロックのメモリセルデータを出力するビットラインデコーダと、を含む。

前記目的を達成するために、本発明の第４例は複数のメモリセルが配列されるメモリ装置において、（ｎ＋ｍ）個のワードラインと、ｌ個のダミーワードラインと、第１アドレスを受信してデコーディングする第１アドレスデコーダと、デコーディングされた第１アドレスに応答して（ｎ＋ｍ）個のワードラインのうち所定のワードラインを選択し、所定の電圧レベルで駆動するワードラインドライバと、（ｎ＋ｍ）／２個のソースラインと、ｌ／２個のダミーソースラインと、第２アドレスを受信してデコーディングする第２アドレスデコーダと、デコーディングされた第２アドレスに応答して（ｎ＋ｍ）／２個のソースラインのうち所定のソースラインを選択し、所定の電圧レベルで駆動するソースラインドライバと、ｉ個のビットラインと、メモリセルのうちｎ個のワードラインとｉ個のビットラインとの交差点にプログラムされたメモリセルが配列される第１群のメモリアレイブロックと、メモリセルのうちｍ個のワードラインとｉ個のビットラインとの交差点にプログラム及び消去可能なメモリセルが配列される第２群のメモリアレイブロックと、第１メモリアレイブロックと第２メモリアレイブロック間に、ｌ個のワードラインとｉ個のビットラインとの交差点に所定のメモリセルが配列され、メモリセルがｌ／２個のダミーソースラインと連結されるダミーメモリアレイブロックと、所定のデコーディングされた第１アドレスに応答してビットラインを選択して第１及び第２群のメモリアレイブロックのメモリセルデータを出力するビットラインデコーダと、を含む。

本発明のメモリ装置によれば、検証された基本的な動作プログラムは製造工程中に第１群メモリに保存し、修正または追加される動作プログラムは製造工程後に第２群メモリに保存し、全体プログラム保存時間を減らし、プログラムの修正及び追加が容易であり、ダミーセルメモリをおいて第１群メモリと第２群メモリ間の工程段差を緩和させて工程収率を向上させる。そして、本発明のメモリ装置を採用した内蔵型システムは、内蔵型システムのファームウェアのうちいろいろな製品に共通的な動作プログラムは第１群メモリに保存し、いろいろな製品に個別的な動作プログラムは第２群メモリに保存して短い商品開発時間を要求するＳＯＣの製品競争力を高める。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を例示する図面及び図面に記載された内容を参照せねばならない。

以下、図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。

図１は、本発明の一実施例による不揮発性メモリ装置を説明する図面である。これを参照すれば、不揮発性メモリ装置１００は第１及び第２アドレスデコーダ１０２、１０４、ワードラインドライバ１０６、ソースラインドライバ１０８、メモリセルアレイブロック１１０、ビットラインデコーダ１１６、書込みバッファ１１８、そしてセンスアンプ１２０を含む。第１アドレスデコーダ１０２はメモリ装置１００に受信される第１アドレス信号Ａｄｄ１をデコーディングしてワードラインドライバ１０６とビットラインデコーダ１１２とに伝送する。ワードラインドライバ１０６はデコーディングされたアドレス信号Ｐ、Ｑ、Ｒ、Ｔに応答して、例えば２０４８個のワードラインのうち所定のワードラインＷＬを選択する。選択されたワードラインＷＬにはメモリ装置１００の動作モードによって適切な電圧が印加される。

メモリセルアレイブロック１１０は、例えば２０４８個のワードラインＷＬｓと２０４８個のビットラインＢＬｓとの交差点にメモリセルが配列され、ＮＯＲ型ＲＯＭセルで構成された第１群のメモリ１１２とＮＯＲ型フラッシュメモリセルとで構成された第２群のメモリ１１４とに分けられている。第１群のメモリ１１２にはｎ個のワードラインＷＬと２０４８個のビットラインＢＬとの交差点にＲＯＭセルが配列される。第２群のメモリ１１４は（２０４８−ｎ）個のワードラインＷＬと２０４８個のビットラインＢＬとの交差点にフラッシュメモリセルが配列される。本実施例では第１群のメモリ１１２としてＲＯＭセルを、そして第２群のメモリ１１４としてフラッシュメモリセルを例示的に提示している。これより、第１群のメモリ１１２は半導体製造工程中にプログラムが内蔵できるメモリを、そして第２群のメモリ１１４は半導体製造工程後にプログラムが保存できるメモリに拡大できることは当業者に自明である。

第２アドレスデコーダ１０４は第２アドレス信号Ａｄｄ２をデコーディングし、ソースラインドライバ１０８はデコーディングされたアドレス信号Ｓ、Ｘ、Ｙ、Ｚに応答して、例えば１０２４個のソースラインのうち所定のソースラインＳＬを選択する。選択されたソースラインＳＬに接地電圧が印加される。

ビットラインデコーダ１１６はデコーディングされたアドレス信号Ｐ、Ｑ、Ｒ、Ｔに応答して、例えば１０２４個のビットラインのうち所定のビットラインＢＬを選択する。ビットラインＢＬ０、ＢＬ１、ＢＬ２、…、ＢＬ１０２３はビットラインデコーダ１１６を通じてデータラインＤＬ＜３１：０＞と選択的に連結される。

書込みバッファ１１８はデータ入力信号ＤＩＮ＜３１：０＞を受信してデータラインＤＬ＜３１：０＞に伝送する。センスアンプ１２０はデータラインＤＬ＜３１：０＞に伝送されたメモリセルデータを感知増幅してデータ出力信号ＤＯＵＴ＜３１：０＞に送り出す。

このような構造のメモリ装置１００で、第１群メモリ１１２には既に検証されたプログラムを保存し、第２群メモリ１１４には新しく追加すべきプログラムや検証されていないプログラムを保存する。すなわち、全体プログラムのうち基本的な動作に関係するプログラムの大部分はウェーハ工程段階で第１群メモリ１１２領域にプログラミングし、その後、若干の追加的な機能や動作変更に関係するプログラムは製造工程後、第２群メモリ１１４にプログラミングする。これによって、従来の技術のように半導体製造工程後に全体プログラム保存によってかかる長い書込み時間が除去でき、プログラムの追加及び修正が製造工程後にも容易な利点がある。

そして、本実施例のメモリ装置１００はＳＯＣに採用されて、ＳＯＣのファームウェアのうち幾つかの製品に共通的な動作プログラムは第１群のメモリ１１２に保存し、幾つかの製品に個別的な動作プログラムは第２群のメモリ１１４に保存する。これによって短い商品開発時間を要求するＳＯＣの製品競争力を高める。

図２は、本発明の第２実施例によるメモリ装置を説明する図面である。これを参照すれば、メモリ装置２００は図１のメモリ装置１００と比較してメモリアレイブロック２１０にダミーセルメモリ２１４をさらに具備するという点で差がつく。

ダミーセルメモリ２１４は第１群のメモリ２１２と第２群のメモリ２１６間の工程段差を考慮して挿入される。すなわち、第１群のメモリ２１２に配列されるＲＯＭセルは１層のゲートで構成されるものであるに対して、第２群のメモリ２１６に配列されるＥＥＰＲＯＭセルまたはフラッシュメモリセルは２層のゲート、浮遊ゲートと制御ゲートと、で構成されて、第１群メモリ２１２と第２群メモリ２１６との境界面で急激な段差を形成する。急激な段差はゲート工程以後の工程、特にビットラインＢＬの形成のための金属配線工程で金属配線が途切れるなどの問題を誘発する。

したがって、第１群メモリ２１２と第２群メモリ２１６間の急激な段差を緩和させる役割のダミーセルメモリ２１４が追加される。ダミーセルとしては、第１群メモリ２１２のようなＲＯＭセルであるか、第２群メモリ２１６のようなＥＥＰＲＯＭセルまたはフラッシュメモリセル、またはＲＯＭセルとＥＥＰＲＯＭセル及びフラッシュメモリセルでありうる。

ダミーセルメモリ２１４はダミーワードラインＤＷＬ０、ＤＷＬ１とビットラインＢＬ０、ＢＬ１、ＢＬ２、…、ＢＬ１０２３との交差点にＥＥＰＲＯＭセルまたはフラッシュメモリセルが配列される。ダミーワードラインＤＷＬ０、ＤＷＬ１は受信される第１アドレス信号Ａｄｄ１によりデコーディングされず、ダミーソースラインＤＳＬは第２アドレス信号Ａｄｄ２によりデコーディングされないために、ダミーセルは選択されない。

一方、ダミーワードラインＤＷＬ０、ＤＷＬ１とダミーソースラインＤＳＬとはワードラインドライバ２０６とソースラインドライバ２０８とにより接地電圧ＶＳＳに連結されるか、フローティングされるように設計されうる。

本実施例のメモリ装置２００はダミーセルメモリ２１４をおいて第１群メモリ２１２と第２群メモリ２１６間の工程段差を緩和させて工程収率を向上させる。

本発明は図面に示された一実施例を参考として説明されたが、これは例示的なものに過ぎず、本実施例でのメモリセルはＮＯＲ型に構成されることについて記載しているが、ＮＯＲ型以外にＮＡＮＤ型に構成できることは言うまでもない。

本技術分野の当業者であれば、これより多様な変形及び均等な他の実施例が可能である点が理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。

本発明は内蔵型システムのファームウェアのうちいろいろな製品に共通的な動作プログラムは半導体製造工程中にプログラミングされるメモリに保存し、幾つかの製品に個別的な動作プログラムは半導体製造工程後にプログラムされるか、消去されるメモリに保存して、短いタイムートゥーマーケットを要求する内蔵型子システムに適用される。

本発明の第１実施例によるメモリ装置を説明する図面である。 本発明の第２実施例によるメモリ装置を説明する図面である。

符号の説明

１００ 不揮発性メモリ装置
１０２、１０４ 第１及び第２アドレスデコーダ
１０６ ワードラインドライバ
１０８ ソースラインドライバ
１１０ メモリセルアレイブロック
１１２ ビットラインデコーダ
１１６ ビットラインデコーダ
１１８ 書込みバッファ
１２０ センスアンプ
ＷＬ０、ＷＬ１、ＷＬｎ-２、ＷＬｎ-１、ＷＬｎ、ＷＬｎ＋１、ＷＬ２０４６、ＷＬ２０４７ ワードライン
ＳＬ０、ＳＬｉ、ＳＬｉ＋１、ＳＬ１０２３ ソースライン
ＢＬ０、ＢＬ１、ＢＬ２、 、ＢＬ１０２３ ビットライン
ＡＤＤ１ 第１アドレス信号
ＡＤＤ２ 第２アドレス信号
Ｓ、Ｘ、Ｙ、Ｚ ディコーディングされたアドレス信号
ＤＬ〈３１：０〉 データライン
ＤＩＮ〈３１：０〉 データ入力信号
ＤＯＵＴ〈３１：０〉 データ出力信号

Claims (36)

1. 複数のメモリセルが配列されるメモリ装置において、
   前記メモリセルのうちプログラムされたメモリセルが配列される第１群のメモリアレイブロックと、
   前記メモリセルのうちプログラム及び消去可能なメモリセルが配列される第２群のメモリアレイブロックと、を具備することを特徴とするメモリ装置。
2. 前記メモリ装置は、
   前記第１群のメモリアレイブロックと前記第２群のメモリアレイブロック間に多数の共通信号ラインが連結されることを特徴とする請求項１に記載のメモリ装置。
3. 前記第１群のメモリアレイブロックは、
   半導体製造工程中に所定のデータでプログラムされることを特徴とする請求項１に記載のメモリ装置。
4. 前記第１群のメモリアレイブロックは、
   マスクＲＯＭセルで構成されることを特徴とする請求項３に記載のメモリ装置。
5. 前記第２群のメモリアレイブロックは、
   半導体製造工程後に所定のデータでプログラムされるか、消去されることを特徴とする請求項１に記載のメモリ装置。
6. 前記第２群のメモリアレイブロックは、
   ＥＥＰＲＯＭセルで構成されることを特徴とする請求項５に記載のメモリ装置。
7. 前記第２群のメモリアレイブロックは、
   フラッシュメモリセルで構成されることを特徴とする請求項５に記載のメモリ装置。
8. 複数のメモリセルが配列されるメモリ装置において、
   前記メモリセルのうちプログラムされたメモリセルが配列される第１群のメモリアレイブロックと、
   前記メモリセルのうちプログラム及び消去可能なメモリセルが配列される第２群のメモリアレイブロックと、
   前記第１メモリアレイブロックと前記第２メモリアレイブロック間に、所定のメモリセルが配列されるダミーメモリアレイブロックと、を具備することを特徴とするメモリ装置。
9. 前記第１群のメモリアレイブロックは、
   半導体製造工程中に所定のデータでプログラムされることを特徴とする請求項８に記載のメモリ装置。
10. 前記第１群のメモリアレイブロックは、
    マスクＲＯＭセルで構成されることを特徴とする請求項９に記載のメモリ装置。
11. 前記第２群のメモリアレイブロックは、
    半導体製造工程後に所定のデータでプログラムされるか、または消去されることを特徴とする請求項８に記載のメモリ装置。
12. 前記第２群のメモリアレイブロックは、
    ＥＥＰＲＯＭセルで構成されることを特徴とする請求項１１に記載のメモリ装置。
13. 前記第２群のメモリアレイブロックは、
    フラッシュメモリセルで構成されることを特徴とする請求項１１に記載のメモリ装置。
14. 前記ダミーメモリアレイブロックは、
    前記第１群のメモリアレイブロックを構成するメモリセルで構成されることを特徴とする請求項８に記載のメモリ装置。
15. 前記ダミーメモリアレイブロックは、
    前記第２群のメモリアレイブロックを構成するメモリセルで構成されることを特徴とする請求項８に記載のメモリ装置。
16. 前記ダミーメモリアレイブロックは、
    前記第１群のメモリアレイブロックと隣接した側には前記第１群のメモリアレイブロックを構成するメモリセルで構成され、前記第２群のメモリアレイブロックと隣接した側には前記第２群のメモリアレイブロックを構成するメモリセルで構成されることを特徴とする請求項８に記載のメモリ装置。
17. 複数のメモリセルが配列されるメモリ装置において、
    （ｎ＋ｍ）個のワードラインと、
    第１アドレスを受信してデコーディングする第１アドレスデコーダと、
    前記デコーディングされた第１アドレスに応答して前記（ｎ＋ｍ）個のワードラインのうち所定のワードラインを選択し、所定の電圧レベルで駆動するワードラインドライバと、
    （ｎ＋ｍ）／２個のソースラインと、
    第２アドレスを受信してデコーディングする第２アドレスデコーダと、
    前記デコーディングされた第２アドレスに応答して前記（ｎ＋ｍ）／２個のソースラインのうち所定のソースラインを選択し、所定の電圧レベルで駆動するソースラインドライバと、
    ｉ個のビットラインと、
    前記（ｎ＋ｍ）個のワードラインのうちｎ個のワードラインと前記ｉ個のビットラインとの交差点にプログラムされたメモリセルが配列される第１群のメモリアレイブロックと、
    前記（ｎ＋ｍ）個のワードラインのうちｍ個のワードラインと前記ｉ個のビットラインとの交差点にプログラム及び消去可能なメモリセルが配列される第２群のメモリアレイブロックと、
    前記デコーディングされた第１アドレスに応答して前記ビットラインを選択して前記第１及び第２群のメモリアレイブロックのメモリセルデータを出力するビットラインデコーダと、を具備することを特徴とするメモリ装置。
18. 前記第１群のメモリアレイブロックは、
    半導体製造工程中に所定のデータでプログラムされることを特徴とする請求項１７に記載のメモリ装置。
19. 前記第１群のメモリアレイブロックは、
    マスクＲＯＭセルで構成されることを特徴とする請求項１８に記載のメモリ装置。
20. 前記第２群のメモリアレイブロックは、
    半導体製造工程後に所定のデータでプログラムされるか、または消去されることを特徴とする請求項１７に記載のメモリ装置。
21. 前記第２群のメモリアレイブロックは、
    ＥＥＰＲＯＭセルで構成されることを特徴とする請求項２０に記載のメモリ装置。
22. 前記第２群のメモリアレイブロックは、
    フラッシュメモリセルで構成されることを特徴とする請求項２０に記載のメモリ装置。
23. 前記第１及び第２群のメモリアレイブロック内のメモリセルは、
    ＮＯＲ型に構成されることを特徴とする請求項１７に記載のメモリ装置。
24. 複数のメモリセルが配列されるメモリ装置において、
    （ｎ＋ｍ）個のワードラインと、
    ｌ個のダミーワードラインと、
    第１アドレスを受信してデコーディングする第１アドレスデコーダと、
    前記デコーディングされた第１アドレスに応答して前記（ｎ＋ｍ）個のワードラインのうち所定のワードラインを選択し、所定の電圧レベルで駆動するワードラインドライバと、
    （ｎ＋ｍ）／２個のソースラインと、
    ｌ／２個のダミーソースラインと、
    第２アドレスを受信してデコーディングする第２アドレスデコーダと、
    前記デコーディングされた第２アドレスに応答して前記（ｎ＋ｍ）／２個のソースラインのうち所定のソースラインを選択し、所定の電圧レベルで駆動するソースラインドライバと、
    ｉ個のビットラインと、
    前記メモリセルのうち前記ｎ個のワードラインと前記ｉ個のビットラインとの交差点にプログラムされたメモリセルが配列される第１群のメモリアレイブロックと、
    前記メモリセルのうち前記ｍ個のワードラインと前記ｉ個のビットラインとの交差点にプログラム及び消去可能なメモリセルが配列される第２群のメモリアレイブロックと、
    前記第１メモリアレイブロックと前記第２メモリアレイブロック間に、前記ｌ個のワードラインと前記ｉ個のビットラインとの交差点に所定のメモリセルが配列され、前記メモリセルは前記ｌ／２個のダミーソースラインと連結されるダミーメモリアレイブロックと、
    前記デコーディングされた第１アドレスに応答して前記ビットラインを選択して前記第１及び第２群のメモリアレイブロックのメモリセルデータを出力するビットラインデコーダと、を具備することを特徴とするメモリ装置。
25. 前記ｌ個のダミーワードラインは、
    前記ワードラインドライバにより選択されないことを特徴とする請求項２４に記載のメモリ装置。
26. 前記ｌ／２個のダミーソースラインは、
    前記ソースラインデコーダ及びドライバにより選択されないことを特徴とする請求項２４に記載のメモリ装置。
27. 前記ｌ個のダミーワードラインと前記ｌ／２個のダミーソースラインとは、
    接地電圧で連結されるか、またはフローティングされることを特徴とする請求項２４に記載のメモリ装置。
28. 前記第１群のメモリアレイブロックは、
    半導体製造工程中に所定のデータでプログラムされることを特徴とする請求項２４に記載のメモリ装置。
29. 前記第１群のメモリアレイブロックは、
    マスクＲＯＭセルで構成されることを特徴とする請求項２８に記載のメモリ装置。
30. 前記第２群のメモリアレイブロックは、
    半導体製造工程後に所定のデータでプログラムされるか、または消去されることを特徴とする請求項２４に記載のメモリ装置。
31. 前記第２群のメモリアレイブロックは、
    ＥＥＰＲＯＭセルで構成されることを特徴とする請求項３０に記載のメモリ装置。
32. 前記第２群のメモリアレイブロックは、
    フラッシュメモリセルで構成されることを特徴とする請求項３０に記載のメモリ装置。
33. 前記ダミーメモリアレイブロックは、
    前記第１群のメモリアレイブロックを構成するメモリセルで構成されることを特徴とする請求項２４に記載のメモリ装置。
34. 前記ダミーメモリアレイブロックは、
    前記第２群のメモリアレイブロックを構成するメモリセルで構成されることを特徴とする請求項２４に記載のメモリ装置。
35. 前記ダミーメモリアレイブロックは、
    前記第１群のメモリアレイブロックと隣接した側には前記第１群のメモリアレイブロックを構成するメモリセルで構成され、前記第２群のメモリアレイブロックと隣接した側には前記第２群のメモリアレイブロックを構成するメモリセルで構成されることを特徴とする請求項２４に記載のメモリ装置。
36. 前記第１群及び第２群のメモリアレイブロックとダミーメモリアレイブロック内のメモリセルは、
    ＮＯＲ型に構成されることを特徴とする 請求項２４に記載のメモリ装置。
    
    

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