JPH03230397A - 不揮発生メモリ装置 - Google Patents
不揮発生メモリ装置Info
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- JPH03230397A JPH03230397A JP2026585A JP2658590A JPH03230397A JP H03230397 A JPH03230397 A JP H03230397A JP 2026585 A JP2026585 A JP 2026585A JP 2658590 A JP2658590 A JP 2658590A JP H03230397 A JPH03230397 A JP H03230397A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 7
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000005684 electric field Effects 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 2
- 101100400378 Mus musculus Marveld2 gene Proteins 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野ｊ
この発明は電気的に消去、書込み可能な不運発注メモリ
装置に関し、特にブロック単位での消去全町′：巨とす
る不運発注メモリ装置に関するものである。
装置に関し、特にブロック単位での消去全町′：巨とす
る不運発注メモリ装置に関するものである。
［従来の技術］
不揮発性メモリ装置として、電気的に書込みでさ、さら
に電気的に一括消去可能なフラッシュＥＥ Ｐ ＲＯＭ
（Ｅｌｅｃ ｔｒｉｃ ：ｌ１ｌｙ Ｅｒａｓａ ｌ
ｂ ａｎｄ ＰｒｏｇｒａｍｍａｌｂＲｅａｄ Ｏｔ＋
１ａ； Ｍｅｍｏｒｙ ）がある。
に電気的に一括消去可能なフラッシュＥＥ Ｐ ＲＯＭ
（Ｅｌｅｃ ｔｒｉｃ ：ｌ１ｌｙ Ｅｒａｓａ ｌ
ｂ ａｎｄ ＰｒｏｇｒａｍｍａｌｂＲｅａｄ Ｏｔ＋
１ａ； Ｍｅｍｏｒｙ ）がある。
第２菌は従来のフラッシュＥ’ＥＰＲＯＩＡの構成を示
すメモリセルの断面図、第３図は第２図のメモリセルを
マトリックス状に配列したメモリアレイの回路図である
。図において、（１）はメモリセル、（２）はコントロ
ールゲート（６）が接続されたワードライン、（３）は
ドレイン（８）が接続されたビットライン、（４）はメ
モリセルのソース（９）が共通に接続されたソースライ
ン、（７）はフローティングゲート、（１０）はＰ型の
基板である。
すメモリセルの断面図、第３図は第２図のメモリセルを
マトリックス状に配列したメモリアレイの回路図である
。図において、（１）はメモリセル、（２）はコントロ
ールゲート（６）が接続されたワードライン、（３）は
ドレイン（８）が接続されたビットライン、（４）はメ
モリセルのソース（９）が共通に接続されたソースライ
ン、（７）はフローティングゲート、（１０）はＰ型の
基板である。
次にａ乍について説明する。第２図において、書込みを
行うには、ドレイン（８）に高電圧（約８ｖ）、ソース
（９）を接地レベル（ＯＶ）、コントロールゲート（６
）に高電圧（約１２Ｖ）を印加し、フローティングゲー
ト（７）下のチャネルに発生したホツトエレクトロンを
フローティングゲー） （７）に注入することにより行
なわれる。これによりメモリセル（１）のしきｈ値は高
くなり、この状態を情報の”０＃とする。消去は、ソー
ス（９）に高電圧（約１２Ｖ）、コントロールゲート（
６）を接地レベル（ＯＶ）にし、７０−ティングゲート
（７）とソース（９）拡散層間のトンネルゲート酸化膜
を介して、フローティングゲート（７）中のエレクトロ
ンを引キ抜くことによって行なわれる。これによりメモ
リセル（１）のしきい値は低くなり、この状態を情報の
１＃とする。
行うには、ドレイン（８）に高電圧（約８ｖ）、ソース
（９）を接地レベル（ＯＶ）、コントロールゲート（６
）に高電圧（約１２Ｖ）を印加し、フローティングゲー
ト（７）下のチャネルに発生したホツトエレクトロンを
フローティングゲー） （７）に注入することにより行
なわれる。これによりメモリセル（１）のしきｈ値は高
くなり、この状態を情報の”０＃とする。消去は、ソー
ス（９）に高電圧（約１２Ｖ）、コントロールゲート（
６）を接地レベル（ＯＶ）にし、７０−ティングゲート
（７）とソース（９）拡散層間のトンネルゲート酸化膜
を介して、フローティングゲート（７）中のエレクトロ
ンを引キ抜くことによって行なわれる。これによりメモ
リセル（１）のしきい値は低くなり、この状態を情報の
１＃とする。
次に第３図でメモリセル（１） Ｖ２２についての書込
み 書込みは、ビットライン（３） ＢＬ２を高電圧（約８
Ｖ）にし、池のビットライン（３） ｔ ＯＶにし、ワ
ードライン（２）ＷＬ２を高電圧（約１２Ｖ）にし、他
のワードライン（２）をＯｖにし、ソースライン（４）
Ｓ ＬをＯＶにする。
み 書込みは、ビットライン（３） ＢＬ２を高電圧（約８
Ｖ）にし、池のビットライン（３） ｔ ＯＶにし、ワ
ードライン（２）ＷＬ２を高電圧（約１２Ｖ）にし、他
のワードライン（２）をＯｖにし、ソースライン（４）
Ｓ ＬをＯＶにする。
これにより、メモリセル（１） １１１１２２のドレイ
ン（８）に高電圧（約８ｖ）、コントロールゲート（６
）に高電圧（約１２７）、ソース（９）にＯｖが印加さ
れ、書込みが行なわれる。
ン（８）に高電圧（約８ｖ）、コントロールゲート（６
）に高電圧（約１２７）、ソース（９）にＯｖが印加さ
れ、書込みが行なわれる。
次に消去について説明する。
各メモリセル（１）のソース（９）は共通にソースライ
ン（４） Ｓ Ｌに接続されているため、メモリセル（
１） Ｖ。
ン（４） Ｓ Ｌに接続されているため、メモリセル（
１） Ｖ。
〜”Ｄａｌは同時に消去される。
ワードフィン（２）ＷＬ＋〜ＷＬ、を全てＯＶにし、ソ
ースライン（４） Ｓ Ｌに高電圧（約１２７）を印加
するうこれにより各メモリセル（１）のフローティング
ゲート（７）とソース（９）拡散層間のトンネルゲート
酸化膜に高電界がかかり、フローティングゲート（７）
中のエレクトロンがソース（９）へ引き抜かれ、全ての
メモリセル（１）のしきい値が低くなり消去が行なわれ
る。
ースライン（４） Ｓ Ｌに高電圧（約１２７）を印加
するうこれにより各メモリセル（１）のフローティング
ゲート（７）とソース（９）拡散層間のトンネルゲート
酸化膜に高電界がかかり、フローティングゲート（７）
中のエレクトロンがソース（９）へ引き抜かれ、全ての
メモリセル（１）のしきい値が低くなり消去が行なわれ
る。
読み出しは、例えばメモリセル（１）す２２を選択した
場合、 ワードライン（２） ＷＬ２を選択（約５Ｖ印加）、他
のワードライン（２）を非選択（ＯＶ）にし、７−スラ
イン（４）ＳＬをＯｖにし、ビットライフ（３）ＢＬ２
をセンスアンプに接続してメモリセル（１） Ｍ２ｚに
流れるセル電流の有無または大小により情報の＃１＃／
＃０′ を読み出す。
場合、 ワードライン（２） ＷＬ２を選択（約５Ｖ印加）、他
のワードライン（２）を非選択（ＯＶ）にし、７−スラ
イン（４）ＳＬをＯｖにし、ビットライフ（３）ＢＬ２
をセンスアンプに接続してメモリセル（１） Ｍ２ｚに
流れるセル電流の有無または大小により情報の＃１＃／
＃０′ を読み出す。
［発明が解決しようとする課題］
従来のフラッシュＥＥＰＲＯＭは以上のように構成され
ているので、メモリアレイの一部を消去したくても、全
体が一度に消去されてしまうなどの問題があったつ この詫明は、上記のような問題点を解消するためになさ
れたもので、メモリアレイを分割したブロック単位での
消去を可能とした不揮発性メモリ装着を得ることを目的
とする。
ているので、メモリアレイの一部を消去したくても、全
体が一度に消去されてしまうなどの問題があったつ この詫明は、上記のような問題点を解消するためになさ
れたもので、メモリアレイを分割したブロック単位での
消去を可能とした不揮発性メモリ装着を得ることを目的
とする。
この発明に係る不揮発性メモリ装置は、ソースラインを
ビットラインと直交させ、ワードライン方向と同じ方向
（てメモリセルのソースを接続し、各ソースラインはそ
れぞれ分離され、ワードラインやビットラインと同様に
デコードされたものである。
ビットラインと直交させ、ワードライン方向と同じ方向
（てメモリセルのソースを接続し、各ソースラインはそ
れぞれ分離され、ワードラインやビットラインと同様に
デコードされたものである。
この全開ＩＣおける不揮発性メモリ装置は、消去時には
、選択されたソースラインに接続されたメモリセルだけ
が消去可能となり、ブロック単位の消去が可能となる。
、選択されたソースラインに接続されたメモリセルだけ
が消去可能となり、ブロック単位の消去が可能となる。
以下、この発明の一実施例を図について説明する。第１
図はメモリセルをマトリックス状に配列し、接続したメ
モリアレイの回路図である５図において（１）〜（４）
は第３図の従来例に示したものと同等であるので説明を
省略する。（５−１）〜（５−１）はブロックである。
図はメモリセルをマトリックス状に配列し、接続したメ
モリアレイの回路図である５図において（１）〜（４）
は第３図の従来例に示したものと同等であるので説明を
省略する。（５−１）〜（５−１）はブロックである。
次にｊＥ！１作について説明する１例えばメモリセル（
１）Ｍｚ２への書込みは、ビットライン（３） ＢＬ２
’ｆ−高電圧（約８ｖ）、他のビットライン（３）を
ＯＶ（またはフローティング）にし、ワードライン（２
） ＷＬ２ ｔ”高電圧（約１２Ｖ）、他のワードライ
ン（２）をＯＶにし、ソースラインＬ４）ＳＬ＋をＯＶ
１池のソースライン（４）ｔ−ＯＶ（またはフローティ
ング）にする。
１）Ｍｚ２への書込みは、ビットライン（３） ＢＬ２
’ｆ−高電圧（約８ｖ）、他のビットライン（３）を
ＯＶ（またはフローティング）にし、ワードライン（２
） ＷＬ２ ｔ”高電圧（約１２Ｖ）、他のワードライ
ン（２）をＯＶにし、ソースラインＬ４）ＳＬ＋をＯＶ
１池のソースライン（４）ｔ−ＯＶ（またはフローティ
ング）にする。
これによりメモリセｌＬ／（１） １２２のドレイン（
８）に高電圧（約８ｖ）、コントロールゲート（６）に
高電圧（約１２Ｖン、ソース（９）にＯｖが印加され、
チャネルに発生したホットエレクトロンがフローティン
グゲート（７）に注入され、情報の＃Ｏ“が書込まれる
。
８）に高電圧（約８ｖ）、コントロールゲート（６）に
高電圧（約１２Ｖン、ソース（９）にＯｖが印加され、
チャネルに発生したホットエレクトロンがフローティン
グゲート（７）に注入され、情報の＃Ｏ“が書込まれる
。
次に消去は、例えばメモリセルｔｌ）’ｉｔ〜Ｍ２０を
持つブロック（５−１）を消去する場合の動作は、ワー
ドライン（２）ＷＬ＋及びＷＬ２をＯｖ、他のワードラ
イン（２）もＯＶにし、ソースライン（４）ＳＬ＋に高
電圧（約１２Ｖ）、他のソースライン（４）はＯＶまた
はフローティングにする。ピットライン（３） ＢＬ
＋ −ＢＬ（１）はＯｖまたはフローティングにしてお
く。これによりメモリセル（１１Ｍ＋ｓ〜Ｖ２ｆｎのブ
ロック（５−１）の各メモリセル（１）のソース（９）
に高電圧（約１２ｖ）コントロールゲート（６）にＯｖ
が印加され、フローティングデート（７）とソース（９
）拡散層間のトンネｌレゲート濶化膜に高電界がかかり
、フローティングゲート（７）中のエレクトロンがソー
ス（９）へ引き抜かれ、ｌ肖去される。
持つブロック（５−１）を消去する場合の動作は、ワー
ドライン（２）ＷＬ＋及びＷＬ２をＯｖ、他のワードラ
イン（２）もＯＶにし、ソースライン（４）ＳＬ＋に高
電圧（約１２Ｖ）、他のソースライン（４）はＯＶまた
はフローティングにする。ピットライン（３） ＢＬ
＋ −ＢＬ（１）はＯｖまたはフローティングにしてお
く。これによりメモリセル（１１Ｍ＋ｓ〜Ｖ２ｆｎのブ
ロック（５−１）の各メモリセル（１）のソース（９）
に高電圧（約１２ｖ）コントロールゲート（６）にＯｖ
が印加され、フローティングデート（７）とソース（９
）拡散層間のトンネｌレゲート濶化膜に高電界がかかり
、フローティングゲート（７）中のエレクトロンがソー
ス（９）へ引き抜かれ、ｌ肖去される。
同様にしてブロック（５−２）を消去する場合は、ソー
スライン（４） ＳＬ２を高電圧（約１２Ｖ）、他のソ
ースライン（４）はＯＶまたはフローティングにし、他
は同様にして、消去される。
スライン（４） ＳＬ２を高電圧（約１２Ｖ）、他のソ
ースライン（４）はＯＶまたはフローティングにし、他
は同様にして、消去される。
読み出しは、例えばメモリセル（１）Ｍ２２を選択した
場合 ワードライン（２）ＷＬ２を選択（約５ｖ印加）、他の
ワードライン（２）を非選択（Ｏｖ）にし、ソースライ
：／（４）ＳＬ＋をＯＶにし、ビットフィン（３）ＢＬ
２をセンスアンプに接続して、メモリセル（１） Ｖ２
２ Ｋ流れるセル電流の有無、または大小により、セン
スアンプで情報の＃１２／“Ｏ＃を読み出す。
場合 ワードライン（２）ＷＬ２を選択（約５ｖ印加）、他の
ワードライン（２）を非選択（Ｏｖ）にし、ソースライ
：／（４）ＳＬ＋をＯＶにし、ビットフィン（３）ＢＬ
２をセンスアンプに接続して、メモリセル（１） Ｖ２
２ Ｋ流れるセル電流の有無、または大小により、セン
スアンプで情報の＃１２／“Ｏ＃を読み出す。
また、上記実施例では、ブロック（５−１）〜（５−１
）単位の消去について説明したが、ソースライン（４）
ＳＬ Ｉ−ＳＬＩを全て同時に高電圧（約１２Ｖ）に
し、ワードライン（２）ＷＬ＋〜ＷＬｒ３をＯｖにする
ことで全て一括して消去することも可能である。
）単位の消去について説明したが、ソースライン（４）
ＳＬ Ｉ−ＳＬＩを全て同時に高電圧（約１２Ｖ）に
し、ワードライン（２）ＷＬ＋〜ＷＬｒ３をＯｖにする
ことで全て一括して消去することも可能である。
［発明の効果Ｊ
以上のように、この発明によればチップ全体の一括消去
だけでなく、ブロック単位の消去が可能になり、より使
い易い不揮発注メモリ装置が得られる効果がある。
だけでなく、ブロック単位の消去が可能になり、より使
い易い不揮発注メモリ装置が得られる効果がある。
第１図は、この発明に係る不揮発注メモリ装置の、一実
施例によるフラッシュＥＥＰＲＯＭのメモリアレイの回
路図、第２図は、従来のフラッシュＥＥＰＲＯ％ｌのメ
モリセルの断面図、第３区は、第２図のメモリセルをマ
トリックス状に配列したメモリアレイの回路図である。 図において、（１）はメモリセル、（２）はワードライ
ン、（３）はピットライン、（４）はソースライン、（
５−１）〜（５１）はブロックである。 なお、図中、同一符号は、同一または相当部分を示すっ 代 理 人 大 岩 増 雄手 豹Ｃ 補 正 ｔ （自発） 平成 ２年 ５月２１日 １、事件の表示 平 特願昭 ２−２６５８５ 号 ２、発明の名称 不揮発性メモリ装置 １３、補正をする者 連絡先［Ｊ、３！２１．３．’３４２１持許部）５．
補正の対象 明４ａｌ書の発明の詳細な説明の−１及び図面の簡単な
説明の梶。 ６、 補正の内容 （１）明細書第６頁第９行の「（５−１）〜（５−１）
」を「（５−１）〜（５−ｅ）Ｊと訂正する。 （２）明細書第８頁第９行〜第１０行のｒ（５−１）〜
（ｓ−１）Ｊを［（５−１）〜（５−４）ｊと訂正する
。 （３）明細書第８頁第１１行のｒｓＬ１〜５ＬＩＪを「
ＳＬ１〜ＳＩＡ’Ｊと訂正する。 （４）明細書第９頁第７行〜第８行の［（５−１）〜（
５−１）Ｊをｌ’−（５−１）〜（５−１）Ｊと訂正す
る。 以 上
施例によるフラッシュＥＥＰＲＯＭのメモリアレイの回
路図、第２図は、従来のフラッシュＥＥＰＲＯ％ｌのメ
モリセルの断面図、第３区は、第２図のメモリセルをマ
トリックス状に配列したメモリアレイの回路図である。 図において、（１）はメモリセル、（２）はワードライ
ン、（３）はピットライン、（４）はソースライン、（
５−１）〜（５１）はブロックである。 なお、図中、同一符号は、同一または相当部分を示すっ 代 理 人 大 岩 増 雄手 豹Ｃ 補 正 ｔ （自発） 平成 ２年 ５月２１日 １、事件の表示 平 特願昭 ２−２６５８５ 号 ２、発明の名称 不揮発性メモリ装置 １３、補正をする者 連絡先［Ｊ、３！２１．３．’３４２１持許部）５．
補正の対象 明４ａｌ書の発明の詳細な説明の−１及び図面の簡単な
説明の梶。 ６、 補正の内容 （１）明細書第６頁第９行の「（５−１）〜（５−１）
」を「（５−１）〜（５−ｅ）Ｊと訂正する。 （２）明細書第８頁第９行〜第１０行のｒ（５−１）〜
（ｓ−１）Ｊを［（５−１）〜（５−４）ｊと訂正する
。 （３）明細書第８頁第１１行のｒｓＬ１〜５ＬＩＪを「
ＳＬ１〜ＳＩＡ’Ｊと訂正する。 （４）明細書第９頁第７行〜第８行の［（５−１）〜（
５−１）Ｊをｌ’−（５−１）〜（５−１）Ｊと訂正す
る。 以 上
Claims (1)
- フローティングゲートを有するメモリセルをマトリクス
状に配置しドレイン拡散領域に接続されたビットライン
に高電圧を印加し書込み、ソース拡散領域に接続された
ソースラインに高電圧を印加し消去する不揮発性メモリ
装置において、ソース拡散領域を複数のソースラインに
分割接続し、該ソースラインは、ビットラインと直交し
、ワードラインと平行するように配線され、分割された
ソースラインに接続されたメモリセルのブロック単位で
消去することを特徴とする不揮発性メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026585A JPH03230397A (ja) | 1990-02-06 | 1990-02-06 | 不揮発生メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2026585A JPH03230397A (ja) | 1990-02-06 | 1990-02-06 | 不揮発生メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03230397A true JPH03230397A (ja) | 1991-10-14 |
Family
ID=12197626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2026585A Pending JPH03230397A (ja) | 1990-02-06 | 1990-02-06 | 不揮発生メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03230397A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314496A (ja) * | 1993-04-30 | 1994-11-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5426611A (en) * | 1992-05-08 | 1995-06-20 | Seiko Epson Corporation | Non-volatile semiconductor device |
| US5553026A (en) * | 1993-12-28 | 1996-09-03 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| US5798546A (en) * | 1992-06-09 | 1998-08-25 | Seiko Epson Corporation | Nonvolatile semiconductor device |
| JP2005032422A (ja) * | 2003-07-11 | 2005-02-03 | Samsung Electronics Co Ltd | プログラムされたメモリセルとプログラム及び消去可能なメモリセルを含むメモリ装置 |
-
1990
- 1990-02-06 JP JP2026585A patent/JPH03230397A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426611A (en) * | 1992-05-08 | 1995-06-20 | Seiko Epson Corporation | Non-volatile semiconductor device |
| US5798546A (en) * | 1992-06-09 | 1998-08-25 | Seiko Epson Corporation | Nonvolatile semiconductor device |
| JPH06314496A (ja) * | 1993-04-30 | 1994-11-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5553026A (en) * | 1993-12-28 | 1996-09-03 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| JP2005032422A (ja) * | 2003-07-11 | 2005-02-03 | Samsung Electronics Co Ltd | プログラムされたメモリセルとプログラム及び消去可能なメモリセルを含むメモリ装置 |
| JP4610951B2 (ja) * | 2003-07-11 | 2011-01-12 | 三星電子株式会社 | プログラムされたメモリセルとプログラム及び消去可能なメモリセルを含むメモリ装置 |
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