JPH06314496A

JPH06314496A - 不揮発性半導体記憶装置

Info

Publication number: JPH06314496A
Application number: JP10440693A
Authority: JP
Inventors: Nobuaki Otsuka; 伸朗大塚; Junichi Miyamoto; 順一宮本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-04-30
Filing date: 1993-04-30
Publication date: 1994-11-08
Anticipated expiration: 2015-10-16
Also published as: EP0622806A2; US5412609A; EP0622806B1; EP0622806A3; KR970002068B1; JP3099926B2

Abstract

(57)【要約】【目的】この発明の目的は、セクタ単位の消去を可能と
し、しかも、ワード線分割に伴うチップサイズ増大を最
小限に抑えることができ、コストを低廉化が可能な不揮
発性半導体記憶装置を提供することである。【構成】ワード線は、列方向に複数のブロックBLK1〜BL
Knに分割され、行方向に例えば４本ずつのセクションSE
C1〜SECnに分割されている。１セクタSCT は、４本のワ
ード線WL1 〜WL4 によって構成されている。このセクタ
SCT はロウアドレス信号に応じてソースメインデコーダ
SMD から出力されるセクタ選択信号SIと、カラムアドレ
ス信号に応じてソースサブデコーダSSD1〜SSDnから出力
されるブロック選択信号B0、/B0 〜Bn、/Bn によって選
択される。ソースメインデコーダSMD の構成は簡単であ
るため、チップサイズ増大を抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば不揮発性半導
体記憶装置に係わり、特に、ソース端子を選択し、記憶
データを一括して消去することが可能なフラッシュメモ
リに関する。

【０００２】

【従来の技術】フラッシュメモリは、データの書込み及
び消去を電気的に行うことができる不揮発性半導体メモ
リ（ＥＥＰＲＯＭ：Electrically Erasable Programmab
le Read Only Memory）であり、特にデータを所定の単
位で一括消去するものをいう。従来のフラッシュメモリ
は、チップ消去と称し、チップ内の全てのメモリセルに
記憶されたデータを一括して消去していた。しかし、メ
モリの大容量化に伴い、チップ内のメモリセルに対し
て、小さな単位でデータの書替えを可能とすることが求
められるようになっている。このため、最近では、ブロ
ック消去と称し、チップを幾つかのブロックに分け、各
ブロック単位でデータを消去することが可能とされてい
る。

【０００３】また、フラッシュメモリの大容量化が進
み、フラッシュメモリによって、磁気ディスクが代替さ
れようとしている。これに伴い、データの書換え単位
を、磁気ディスクのセクタサイズに揃えることが望まれ
ている。このため、セクタ消去と称する５１２Ｂ（Ｂ：
バイト）といった単位での消去が必要となっている。こ
のようにフラッシュメモリの消去単位は、チップ消去、
ブロック消去、セクタ消去と次第に小さくされる傾向に
あり、特に大容量フラッシュメモリでは、セクタ単位の
消去が重要となっている。

【０００４】ここで、フラッシュメモリにおけるセルデ
ータの書込み、消去方式について説明する。データの書
込み、消去とは、すなわちセルトランジスタの閾値を変
化させることである。

【０００５】図９は、現在、主流となっているフラッシ
ュメモリのセルを示すものである。このメモリセルは、
二層ゲート構造を有するＥＰＲＯＭ（Erasable Program
mable Read Only Memory：紫外線消去型ＰＲＯＭ）と同
一構造とされている。データの書込みは、ＥＰＲＯＭと
全く同様である。すなわち、ソース端子Ｓを接地、コン
トロールゲートＣＧとドレインＤにそれぞれ書込み用の
高電位を印加し、ドレインＤ近傍で発生したホットエレ
クトロンをフローティングゲートＦＧに注入し、セルト
ランジスタの閾値が上昇される。

【０００６】データの消去は、代表的な二つの方法につ
いて説明する。第１の方法は、ソース消去（以下、ＳＥ
と略称する）と呼ばれる方法である。この方法は、図１
０（ａ）に示すように、コントロールゲートＣＧを接
地、ドレインＤをオープンとし、ソースＳに消去用高電
位Ｖ_E （＞０）を印加し、ソースとフローティングゲー
トＦＧの間に高電界を印加させ、トンネル電流を発生さ
せることにより、フローティングゲートＦＧ内のエレク
トロンをソースＳに引き抜くものである。

【０００７】第２の方法は、ソースゲート消去（以下、
ＳＧＥと略称する）と呼ばれる方法である。この方法
は、図１０（ｂ）に示すように、ドレインＤは同図
（ａ）と同様の状態であるが、ソースＳをＶ_E1（＞０）
にバイアスし、コントロールゲートＣＧを負電位Ｖ
_E2（＜０）にバイアスする。このソースゲート消去は、
トンネル現象を起こすのに必要なソース・フローティン
グゲート間の電界を、コントロールゲートを負にバイア
スすることにより発生しているため、ソースに印加する
電位を同図（ａ）に比べて低くできるというメリットを
有している。したがって、コントロールゲート、つまり
ワード線へ負バイアスを供給する必要があるが、微細化
に伴うソースの耐圧低下という問題を回避できるととも
に、消去電圧の低電位化により、単一電源化が容易にな
る点で、ＳＧＥが優れていると言える。いずれの方法
も、フローティングゲート内のエレクトロンを引き抜き
セルトランジスタの閾値を下げることでデータの消去が
行われる。

【０００８】次に、実際のチップ上でのメモリセルアレ
イの構成について述べる。メモリセルアレイ内には、多
数のワード線と多数のビット線が直行するように交わっ
て配列されており、その一部を拡大すると図１１に示す
ようになっている。ドレインＤは、図示縦方向に隣接す
る２セル毎に、コンタクトホールＣＨを介してＡｌ配線
からなるビット線ＢＬに接続されている。ソースＳは、
図示縦方向に隣接する２セル毎に接続され、また、拡散
層によって横方向に隣接する図示せぬメモリセルのソー
スと接続されている。コントロールゲートＣＧは、横方
向に隣接する図示せぬメモリセルに接続されワード線Ｗ
Ｌを形成している。ソースＳは２本のワード線ＷＬの相
互間で、且つ、これらワード線ＷＬより図示紙面と直交
方向下方に配設されている。

【０００９】ここで、メモリセルアレイ部の分割につい
て考える。メモリセルアレイ部の分割が必要となる要因
には、先ず、アクセスタイムがある。ビット線あたりの
セル数、ワード線あたりのセル数は、その寄生容量、寄
生抵抗がコア部における信号遅延を左右する大きな要因
となる。このため、アクセスタイムへの影響を考慮した
うえで、メモリセルアレイは必要に応じて分割される。

【００１０】次に、消去単位の大きさに応じたメモリセ
ルアレイ部の分割について考える。前述したように、チ
ップ消去の場合、全セルが一括して消去されるため、ソ
ース、コントロールゲート（ワード線）ともに分割する
必要はない。しかし、ブロック消去において、ＳＥの場
合、ソースを消去ブロックごとに分割する必要があり、
ＳＧＥの場合、ソースおよびワード線を消去ブロックご
とに分割する必要がある。分割したブロック内ではソー
スを共通としてブロック毎に消去電位を印加できるよう
に制御される。ＳＧＥの場合、さらに、ワード線をブロ
ック毎に別々に制御可能とするため、ロウデコード回路
を各ブロックに設けることが必要となる。しかし、ワー
ド線の分割数は、チップの容量と消去ブロックのサイズ
にもよるが、通常、アクセスタイムに応じた分割とリン
クさせて決定する。このため、ワード線の分割数は、ブ
ロック消去によるチップ面積の増加の影響が問題となら
ない範囲に抑えるように決定される。

【００１１】これに対して、前記セクタ消去の場合、消
去単位が５１２Ｂと小さいため、ワード線数本単位でセ
クタを構成するのが普通である。図１１に示したよう
に、ソースは縦方向に隣接する２セルで共有しているた
め、ＳＥ，ＳＧＥいずれの場合も、ソースを共有する２
行は同時に消去されることになり、通常は少なくとも２
行単位でセクタを構成することとなる。この場合、５１
２Ｂのセクタサイズを実現するためには、１本のワード
線に接続されるメモリセルの数が２Ｋｂであれば２行単
位、１Ｋｂであれば４行単位というようになる。すなわ
ち、２Ｋｂ×２＝１Ｋｂ×４＝５１２Ｂとなる。

【００１２】また、次のようにすれば１行単位のセクタ
に分割することも可能となり、ワード線あたりのメモリ
セル数は４Ｋｂでよい。すなわち、ＳＥの場合、ソース
を共有する２行のうち、一方のワード線を接地して消去
状態とし、他方のワード線は中間電位にバイアスするこ
とにより、フローティングゲートとソース間の電界を緩
和して消去が起こらないようにすればよい。但し、中間
電位にバイアスするワード線に接続される全てのメモリ
セルにおいて、書込み状態にあるメモリセルのデータが
消去されないだけでなく、もともと消去状態にあるセル
に書込みが行われないようにしなくてはならない。した
がって、これらを両立する適当な中間電位が存在するこ
とが前提条件である。

【００１３】図１２はセクタに応じたワード線の分割、
すなわち、セクタ分割を示すものである。このセクタ分
割の場合、メモリセルアレイＭＣＡ内に配設されたワー
ド線ＷＬと同一方向に設けられたソース線ＳＬ（拡散
層）について、セクタ毎に消去電位を印加することが必
要となる。このため、図１２に示すように、ロウデコー
ダＲＤによって選択されたアドレスに応じてソースを選
択するためのソースデコーダＳＤが必要である。ソース
デコーダＳＤはロウアドレスに応じてソースを選択する
とともに、この選択信号を消去用高電位へレベル変換す
る機能を有している。ＳＥ，ＳＧＥとも消去時はソース
にバンド間トンネル電流に起因する電流が流れるため、
ソースデコーダＳＤを構成するトランジスタには電流駆
動力が要求され、十分なサイズを確保することが必要と
なる。

【００１４】ここで、大容量化に伴い一層重要度を増す
と考えられるセクタ消去について考える。前述したよう
に、セクタ消去の場合、１ワード線あたりのメモリセル
数はセクタサイズによって制限される。図１２に示す例
では、１ワード線あたりのメモリセル数は２Ｋｂであ
り、ワード線を分割することなしに５１２Ｂのセクタサ
イズを得ることが可能である。仮に、１ビット線あたり
のメモリセル数も２Ｋｂとすると、このチップは４Ｍｂ
の容量となり、この容量であればワード線を分割しなく
とも実現可能である。現在製品化されているフラッシュ
メモリは、この程度の容量であるが、既に１６Ｍｂ，６
４Ｍｂといった容量のものの開発が進められており、大
容量化はさらに進むことが予想されている。大容量化に
伴い１ワード線あたりのメモリセル数がさらに増える
と、セクタサイズの制約により１ワード線あたりのメモ
リセル数を前記２Ｋｂに抑えるためには、ワード線分割
が必須となる。また、大容量化だけでなく、アクセスタ
イムの高速化も強く求められるようになっている。ワー
ド線の遅延はアクセスタイムを左右する大きな要因とな
る。これを抑制するためにワード線あたりのメモリセル
数を少なくすることが必要となり、高速化の面からもワ
ード線の分割が求められている。これらの理由から、ワ
ード線を分割して複数のブロックに分け、ソース線はロ
ウアドレスによりデコードするだけでなく、ブロック毎
に選択制御することが必須となる。

【００１５】

【発明が解決しようとする課題】上述したように、セク
タ消去の場合、ブロック毎にロウデコーダＲＤだけでな
くソースデコーダＳＤが必要となる。このため、ワード
線を単純に分割した場合、図１３に示すように、分割数
に比例してロウデコーダＲＤ、ソースデコーダＳＤの数
が増加する。よって、セクタ消去においては、ソースデ
コーダ数の増加に伴いチップサイズが大きくなり、製造
コストの高騰を招来するという問題が生じる。さらに、
大容量メモリの場合、チップサイズの大型化は製造装置
の露光エリアサイズや、パッケージサイズなどの制約を
受けるため、十分な考慮が必要となり、得策ではないも
のである。

【００１６】この発明は、上記課題を解決するものであ
り、その目的とするところは、チップサイズの増加を抑
制し、製造コストの高騰を最小限に抑えてセクタ消去を
可能とする不揮発性半導体記憶装置を提供しようとする
ものである。

【００１７】

【課題を解決するための手段】この発明は、行方向に配
置された複数のワード線と、このワード線と交差して列
方向に配置された複数のビット線と、同一の前記ワード
線にゲートがそれぞれ接続され、各ビット線に電流通路
の一端が接続され、電流通路の他端が互いに共通に接続
されたメモリセルを構成する複数のトランジスタとを有
するセクタが行方向、列方向に複数配置されたメモリセ
ルアレイと、アドレス信号に応じて、行方向に配置され
た前記セクタ群を選択し、消去電位を出力する第１の選
択手段と、アドレス信号に応じて、列方向に配置された
前記セクタ群を選択する第２の選択手段と、前記各セク
タに設けられ、第１、第２の選択手段によって選択され
たセクタに含まれる前記トランジスタの共通接続された
電流通路の他端に前記消去電位を供給する供給手段とを
具備している。

【００１８】また、この発明は、行方向に配置された複
数のワード線と、このワード線と交差して列方向に配置
された複数のビット線と、同一の前記ワード線にゲート
がそれぞれ接続され、各ビット線に電流通路の一端が接
続され、電流通路の他端が互いに共通に接続されたメモ
リセルを構成する複数のトランジスタとを有するセクタ
が行方向、列方向に複数配置されたメモリセルアレイ
と、アドレス信号に応じて、前記ワード線をセクタ群単
位で選択する第１の選択手段と、アドレス信号に応じ
て、列方向に配置された前記セクタ群を選択する第２の
選択手段と、前記第１の選択手段の出力信号を消去電位
に変換するレベル変換手段と、前記各セクタに設けら
れ、第１、第２の選択手段によって選択されたセクタに
含まれる前記トランジスタの共通接続された電流通路の
他端に前記レベル変換手段から出力される消去電位を供
給する供給手段と、前記各セクタに設けられ、前記第１
の選択手段の出力信号に応じて前記各ワード線を選択す
る第３の選択手段とを具備している。

【００１９】さらに、第１、第２の選択手段はアドレス
信号に応じて、同時に複数のセクタを選択可能とされて
いる。また、供給手段は、消去電位を転送するトランス
ファーゲートによって構成されている。

【００２０】

【作用】すなわち、第１の選択手段はアドレス信号に応
じて行方向に配置されたセクタ群を選択し、消去電位を
出力する。第２の選択手段はアドレス信号に応じて列方
向に配置された前記セクタ群を選択する。供給手段は各
セクタに設けられ、第１、第２の選択手段によって選択
されたセクタに含まれるトランジスタの共通接続された
電流通路の他端に前記消去電位を供給している。供給手
段は例えばトランスファーゲートによって構成され、消
去電位を出力する第１の選択手段に比べて簡単な構成で
あるため、各セクタ毎に配置してもチップサイズの増大
を防止できる。

【００２１】また、第１の選択手段はアドレス信号に応
じて行方向に配置されたワード線をセクタ群単位で選択
する。第２の選択手段はアドレス信号に応じて列方向に
配置されたセクタ群を選択する。レベル変換手段は第１
の選択手段の出力信号を消去電位に変換する。供給手段
は各セクタに設けられ、第１、第２の選択手段によって
選択されたセクタに含まれるトランジスタの共通接続さ
れた電流通路の他端にレベル変換手段から出力される消
去電位を供給する。第３の選択手段は各セクタに設けら
れ、第１の選択手段の出力信号に応じてワード線を選択
する。このように、二重ワード線方式とし、第１の選択
手段によりセクタ単位にワード線を選択すると共に、行
方向に配置されたセクタを選択することにより、行方向
に配置されたセクタを選択するデコーダが不要となるた
め、チップサイズの増大を防止できる。

【００２２】

【実施例】以下、この発明の実施例について、図面を参
照して説明する。図１はこの発明の第１の実施例を示す
ものである。図１において、ワード線は、列方向に複数
のブロックＢＬＫ１〜ＢＬＫｎに分割され、さらに、行
方向に例えば４本ずつのセクションＳＥＣ１〜ＳＥＣｎ
に分割されている。１つのブロックと１つのセクション
の交差する領域にはセクタＳＣＴが配置されている。し
たがって、１つのブロックおよび１つのセクションはそ
れぞれ複数のセクタからなるセクタ群によって構成され
ている。１つのセクタＳＣＴは、各ブロックＢＬＫ１〜
ＢＬＫｎ内の４本のワード線ＷＬ１〜ＷＬ４によって構
成され、１本のワード線に接続されたメモリセルＭＣの
数は、例えば１Ｋｂとされている。したがって、１つの
セクタＳＣＴは５１２Ｂである。このセクタが前述した
ように複数個配置され、メモリセルアレイを構成してい
る。メモリセルＭＣの構成は図９に示す通りである。セ
クタの構成は１行毎あるいは４行以上とすることも可能
である。但し、メモリセルＭＣを構成するトランジスタ
のソースは、セクタを構成する１行乃至数行において共
通接続される。

【００２３】前記各ブロックＢＬＫ１〜ＢＬＫｎにおい
て、ワード線ＷＬ１〜ＷＬ４にはメモリセルＭＣの図示
せぬコントロールゲートが接続されている。このメモリ
セルＭＣの図示せぬドレインは列線（ビット線）ＣＬ１
〜ＣＬｎに接続され、ソースはソース線ＳＬ１、ＳＬ２
にそれぞれ接続されている。すなわち、ワード線ＷＬ
１、ＷＬ２の相互間に配設されたメモリセルＭＣのソー
スはソース線ＳＬ１に共通に接続され、ワード線ＷＬ
３、ＷＬ４の相互間に配設されたメモリセルＭＣのソー
スは、ソース線ＳＬ２に共通に接続されている。各ブロ
ックＢＬＫ１〜ＢＬＫｎには、それぞれロウデコーダＲ
Ｄ１〜ＲＤｎが設けられ、このロウデコーダＲＤによ
り、各ブロック内のワード線がアドレスに応じて選択さ
れる。

【００２４】一方、前記ソース線ＳＬ１、ＳＬ２を選択
するソースデコーダは、１つのソースメインデコーダＳ
ＭＤと複数のソースサブデコーダＳＳＤに分けられてい
る。ソースメインデコーダＳＭＤは前記ローデコーダＲ
Ｄ１に隣接して配設され、ソースサブデコーダＳＳＤ１
〜ＳＳＤｎは各ブロックＢＬＫ１〜ＢＬＫｎに配設され
ている。前記ソースメインデコーダＳＭＤには、各セク
ションＳＥＣ１〜ＳＥＣｎに対応して、デコーダ１１、
レベル変換器１２が設けられている。デコーダ１１はロ
ウアドレス信号をデコードし、レベル変換器１２はデコ
ーダ１１のデコード出力を消去電位ＶＳＥにレベル変換
し、この電位をセクタ選択信号ＳＩとして出力する。こ
のセクタ選択信号ＳＩは各ソースサブデコーダＳＳＤ１
〜ＳＳＤｎに供給される。これらソースサブデコーダＳ
ＳＤ１〜ＳＳＤｎはブロック選択信号Ｂ０、／Ｂ０、Ｂ
１、／Ｂ１〜Ｂｎ、／Ｂｎ（／は反転信号を示す）に応
じて、所定のブロックのソース線に前記セクタ選択信号
ＳＩを供給する供給回路ＳＣ１〜ＳＣｎを含んでいる。
各ソースサブデコーダＳＳＤ１〜ＳＳＤｎの図示下方に
は、ブロックデコーダ１３１、１３２〜１３ｎが設けら
れている。これらデコーダ１３１、１３２〜１３ｎは、
カラムアドレス信号をデコードし、ブロックＢＬＫ１〜
ＢＬＫｎを選択するための前記各ブロック選択信号Ｂ
０、／Ｂ０、Ｂ１、／Ｂ１〜Ｂｎ、／Ｂｎを生成する。

【００２５】上記ソースメインデコーダＳＭＤおよびソ
ースサブデコーダＳＳＤ１〜ＳＳＤｎにより、１つのセ
クタを選択することができ、このセクタ内のソース線Ｓ
Ｌ１、ＳＬ２に共通接続されたメモリセルＭＣを一意に
選択できる。

【００２６】図２は上記ソースメインデコーダＳＭＤの
一例を示すものであり、図３は上記ソースサブデコーダ
ＳＳＤ１を構成する供給回路ＳＣ１の一例を示すもので
ある。

【００２７】図２に示すソースメインデコーダＳＭＤに
おいて、デコーダを構成するアンド回路２１にはロウア
ドレス信号ＡＩ、／ＡＩ（Ｉ＝０〜ｎ、／は反転信号を
示す）が入力されている。アンド回路２１に供給される
ロウアドレス信号ＡＩ、／ＡＩは各セクションＳＥＣ１
〜ＳＥＣｎに設けられたデコーダ毎に組合わせが変えら
れており、ロウアドレス信号に応じて１つのアンド回路
の出力信号のみがハイレベルとなる。アンド回路２１の
出力端はトランスファゲート２２の入力端に接続されて
いる。このトランスファゲート２２を構成するＮチャネ
ルトランジスタのゲートには消去制御信号Ｅが供給さ
れ、Ｐチャネルトランジスタのゲートには反転された消
去制御信号／Ｅが供給されている。消去制御信号Ｅは消
去時にハイレベルとされる。このトランスファゲート２
２の出力端にはリセット用のＮチャネルトランジスタ２
３のドレインが接続されている。このトランジスタ２３
のソースは接地され、ゲートは前記Ｐチャネルトランジ
スタのゲートに接続されている。前記アンド回路２１か
らトランスファゲート２２の出力端までの信号は電源レ
ベルＶcc系の信号である。

【００２８】また、トランスファゲート２２の出力端
は、レベル変換器２４を構成するＮチャネルトランジス
タ２５のゲートに接続されるとともに、インバータ回路
２６を介してＮチャネルトランジスタ２７のゲートに接
続されている。これらトランジスタ２５、２７のソース
は接地されている。トランジスタ２５のドレインはＰチ
ャネルトランジスタ２８のドレインに接続されると共
に、Ｐチャネルトランジスタ２９のゲートに接続され、
トランジスタ２７のドレインはＰチャネルトランジスタ
２９のドレインに接続されると共に、Ｐチャネルトラン
ジスタ２８のゲートに接続されている。これらトランジ
スタ２８、２９のソースには消去用の電源ＶＳＥがそれ
ぞれ供給されている。前記セクタ選択信号ＳＩはトラン
ジスタ２７、２９のドレインから出力される。

【００２９】上記構成において、消去時、消去制御信号
Ｅはハイレベルに設定されるため、トランジスタ２３は
非導通、トランスファゲート２２は導通状態となる。一
方、ロウアドレス信号に応じて選択されたアンド回路２
１の出力信号はハイレベルとなる。このアンド回路２１
の出力信号はトランスファゲート２２を介してレベル変
換器２４に供給される。このレベル変換器２４は入力さ
れた電位Ｖccのハイレベル信号を電位ＶＳＥに変換し、
この変換出力を消去電位ＳＩとして出力する。したがっ
て、選択されたセクタのセクタ選択信号ＳＩは電位ＶＳ
Ｅとなり、非選択セクタの消去電位ＳＩは接地レベルと
なる。

【００３０】一方、非消去時は、消去制御信号Ｅがロー
レベルとなるため、トランスファゲート２２は非導通状
態となり、トランジスタ２３が導通状態となるため、レ
ベル変換器２４の入力端は接地される。したがって、ロ
ウアドレス信号ＡＩ、／ＡＩによらずセクタ選択信号Ｓ
Ｉは接地レベルとなる。

【００３１】図３に示す供給回路ＳＣ１において、メイ
ンソースデコーダＭＳＤから出力されたセクタ選択信号
ＳＩはトランスファーゲート３１の入力端に供給され
る。このトランスファーゲート３１の出力端はソース線
ＳＬに接続されると共に、リセット用のトランジスタ３
２のドレインに接続されている。このトランジスタ３２
のソースは接地され、ゲートはトランスファーゲート３
１を構成するＰチャネルトランジスタのゲートに接続さ
れている。トランスファーゲート３１を構成するＮチャ
ネルトランジスタおよびＰチャネルトランジスタのゲー
トにはブロックデコーダ１３１から出力されるブロック
選択信号Ｂ０、／Ｂ０がそれぞれ供給されている。

【００３２】ブロックデコーダ１３１はカラムアドレス
信号ＡＩ、／ＡＩ（Ｉ＝０〜ｎ）と前記消去制御信号Ｅ
とをデコードするアンド回路３３と、このアンド回路３
３から出力される電源Ｖcc系の出力信号を電源ＶＳＥ系
へレベル変換するレベル変換器３４によって構成されて
いる。すなわち、アンド回路３３の出力信号は、レベル
変換器３４を構成するＮチャネルトランジスタ３５のゲ
ートに接続されるとともに、インバータ回路３６を介し
てＮチャネルトランジスタ３７のゲートに接続されてい
る。これらトランジスタ３５、３７のソースは接地され
ている。トランジスタ３５のドレインはＰチャネルトラ
ンジスタ３８のドレインに接続されると共に、Ｐチャネ
ルトランジスタ３９のゲートに接続され、トランジスタ
３７のドレインはＰチャネルトランジスタ３９のドレイ
ンに接続されると共に、Ｐチャネルトランジスタ３８の
ゲートに接続されている。これらトランジスタ３８、３
９のソースには消去用の電源ＶＳＥがそれぞれ供給され
ている。前記ブロック選択信号Ｂ０はトランジスタ３
７、３９のドレインから出力され、ブロック選択信号／
Ｂ０はトランジスタ３５、３８のドレインから出力され
る。

【００３３】上記構成において、消去時、カラムアドレ
スによりこのブロックデコーダが選択された場合、アン
ド回路３３からハイレベル信号が出力され、この信号は
レベル変換器３４によってレベル変換される。したがっ
て、ブロック選択信号Ｂ０は電源ＶＳＥレベルとなり、
ブロック選択信号／Ｂ０は接地レベルとなる。このと
き、非選択ブロックはブロック選択信号のレベルが逆と
なっている。また、非消去時、消去制御信号Ｅはローベ
ルとされるため、ブロック選択信号のレベルは全ブロッ
クとも非選択の場合と同様である。

【００３４】供給回路ＳＣ１は、ブロック選択信号Ｂ
０、／Ｂ０によって選択されると、トランスファゲート
３１が導通状態となり、このトランスファゲート３１を
介してソースメインデコーダＳＭＤから出力されるセク
タ選択信号ＳＩがソース線ＳＬに供給される。また、ブ
ロック選択信号Ｂ０、／Ｂ０によって非選択とされる
と、トランスファゲート３１が非導通状態、リセット用
トランジスタ３２が導通状態となるため、ソース線ＳＬ
は接地される。

【００３５】上記のように、非消去時は、全てのセクタ
においてソースサブデコーダを構成する供給回路のトラ
ンスファゲートが非導通状態、リセット用トランジスタ
が導通状態となるため、ソース線はアドレス信号に関係
なく接地される。一方、消去時、列方向はセクタ選択信
号ＳＩにより、列方向はブロック選択信号により選択さ
れたセクタのブロックについてのみ、ソース線ＳＬが電
源ＶＳＥレベルとなり、その他は接地レベルとなる。つ
まり、セクタ選択信号ＳＩが選択でもブロック選択信号
が非選択であれば、供給回路のトランスファゲートは非
導通となり、リセット用トランジスタが導通してソース
線ＳＬは接地される。また、ブロック選択信号が選択状
態、セクタ選択信号ＳＩが非選択状態の場合は、セクタ
選択信号ＳＩが接地レベルであるため、供給回路のトラ
ンスファゲートが導通状態であっても、ソース線ＳＬは
接地レベルである。

【００３６】図２、図３は一種類のセクタ選択信号Ｓ
Ｉ、および相反するブロック選択信号Ｂ０、／Ｂ０を用
いてセクタを選択したが、これに限定されるものではな
く、相反するセクタ選択信号ＳＩ、／ＳＩ、一種類のブ
ロック選択信号Ｂ０を用いてセクタを選択することもで
きる。

【００３７】図４はソースメインデコーダＳＭＤの他の
例を示すものであり、図５はソースサブデコーダＳＳＤ
を構成する供給回路ＳＣ１の他の例を示すものである。
図４、図５において、図２、図３と同一部分には同一符
号を付し異なる部分についてのみ説明する。

【００３８】図４において、ソースメインデコーダＳＭ
Ｄのトランジスタ２７、２９のドレインからはセクタ選
択信号ＳＩが出力され、トランジスタ２５、２８のドレ
インからはセクタ選択信号／ＳＩが出力される。

【００３９】図５において、ブロックデコーダ１３１か
らはブロック選択信号Ｂ０のみが出力される。供給回路
ＳＣ１のトランスファゲート３１の入力端にはブロック
選択信号Ｂ０が供給される。このトランスファゲート３
１を構成するＮチャネルトランジスタのゲートには、セ
クタ選択信号ＳＩが供給され、Ｐチャネルトランジスタ
のゲートには、セクタ選択信号／ＳＩが供給されてい
る。さらに、リセット用のＮチャネルトランジスタ３２
のゲートにもセクタ選択信号／ＳＩが供給されている。

【００４０】上記構成によれば、所要のセクタはソース
メインデコーダＳＭＤから出力されるセクタ選択信号Ｓ
Ｉ、／ＳＩとブロックデコーダから出力されるブロック
選択信号Ｂ０によって選択される。すなわち、供給回路
ＳＣ１のトランスファゲート３１はセクタ選択信号Ｓ
Ｉ、／ＳＩに応じて導通され、この導通されたトランス
ファゲート３１を介して電源ＶＳＥレベルのブロック選
択信号Ｂ０がソース線ＳＬに供給される。このような構
成としても、図２、図３と同様の効果を得ることができ
る。

【００４１】図６は、上記各動作モードにおけるセルト
ランジスタの各端子の電位関係を示すものである。ソー
スは、読出し時および書込み時は全セクタについて接地
され、消去時は、選択されたセクタのみソースに消去電
位（ＶＳＥ）が供給され、非選択セクタは接地レベルと
なる。

【００４２】上記実施例によれば、従来、各ブロック毎
に設けられたソースデコーダを１つのソースメインデコ
ーダＳＭＤと複数のソースサブデコーダＳＳＤとに分割
し、ソースサブデコーダＳＳＤのみを各ブロック毎に配
置している。しかも、ソースメインデコーダＳＭＤはア
ドレス信号に応じた行方向のデコーダと、このデコーダ
のデコード出力を消去電位へレベル変換し、前記セクタ
選択信号ＳＩを出力するレベル変換器とを有しているの
に対して、ソースサブデコーダＳＳＤは消去電位ＳＩを
ブロックへ選択的に伝達する供給回路ＳＣ１〜ＳＣｎの
みから構成されているため、パターン面積が小さいもの
である。したがって、ワード線分割に伴うソースデコー
ダの増加を防止でき、チップサイズの大型化を抑えてセ
クタ内の所定のブロックに記憶されたデータを消去でき
る。

【００４３】また、ワード線分割によるチップサイズへ
の影響を大幅に軽減できるため、セクタサイズとアクセ
スタイムの両方から、ワード線に接続されるセル数の制
約を緩和でき、メモリセルアレイの分割方式に自由度が
増すことになる。

【００４４】上記実施例は、５１２Ｂ単位のセクタ消去
について説明した。このため、上記実施例では、セクタ
選択信号ＳＩおよびブロック選択信号ＢＩ（Ｉ＝０〜
ｎ）は、入力されたアドレス信号に応じて１組づつが選
択され、これらの信号によって選択された１つのセクタ
のみが消去される。しかし、この方式は、多数のセクタ
を順次消去するため、消去すべきデータが多い場合、消
去時間はセクタの個数倍かかり効率が悪い。したがっ
て、消去すべきデータが多い場合は、同時に複数個のセ
クタを選択して消去することにより、消去データ量に係
わらず消去時間をセクタ消去と同等に抑えることが望ま
れる。

【００４５】図７は、この発明の第２の実施例を示すも
のであり、同時に複数個のセクタを選択可能とする例を
示すものである。図７は図２、図４に示すソースメイン
デコーダの一部を示すものである。図７において、２１
ａ〜２１ｄはソースメインデコーダＳＭＤの各セクタに
対応して設けられたアンド回路であり、これらアンド回
路２１ａ〜２１ｄの出力端は、図２、図４に示すトラン
スファーゲートにそれぞれ接続されている。これらアン
ド回路２１ａ〜２１ｄの入力端には入力アドレス信号Ａ
０ＩＮ、Ａ１ＩＮからアドレス信号Ａ０、／Ａ０、Ａ
１、／Ａ１を制御するアドレス制御回路５１が設けられ
ている。

【００４６】アドレス制御回路５１において、入力アド
レス信号Ａ０ＩＮはオア回路５２の一方入力端に供給さ
れると共に、インバータ回路５３を介してオア回路５４
の一方入力端に供給されている。これらオア回路５２、
５４の他方入力端には消去制御信号ＥＮ０が供給されて
いる。オア回路５２の出力端は、前記アンド回路２１
ｂ、２１ｄの一方入力端に接続され、オア回路５４の出
力端は、前記アンド回路２１ａ、２１ｃの一方入力端に
接続されている。

【００４７】また、入力アドレス信号Ａ１ＩＮはオア回
路５５の一方入力端に供給されると共に、インバータ回
路５６を介してオア回路５７の一方入力端に供給されて
いる。これらオア回路５５、５７の他方入力端には消去
制御信号ＥＮ１が供給されている。オア回路５５の出力
端は、前記アンド回路２１ｃ、２１ｄの他方入力端に接
続され、オア回路５７の出力端は、前記アンド回路２１
ａ、２１ｂの他方入力端に接続されている。

【００４８】上記構成において、セクタを選択するため
の消去制御信号ＥＮ０，ＥＮ１が両方ともローレベルの
場合、アドレス制御回路５１は入力アドレス信号Ａ０Ｉ
Ｎ、Ａ１ＩＮに応じてアドレス信号Ａ０、／Ａ０、Ａ
１、／Ａ１を出力する。このため、１つのアンド回路か
らハイレベル信号が出力され、１つのセクタが選択され
る。

【００４９】一方、消去制御信号ＥＮ０のみがハイレベ
ルとなると、アドレス信号Ａ０、／Ａ０は入力アドレス
信号Ａ０ＩＮに係わらず両信号ともハイレベルとなるた
め、Ａ１ＩＮがローレベルであればアンド回路２１ａ、
２１ｂ選択され、その出力信号Ｓ０，Ｓ１がハイレベル
となる。また、入力アドレス信号Ａ１ＩＮがローレベル
の場合、アンド回路２１ａ、２１ｂ選択され、その出力
信号Ｓ２，Ｓ３がハイレベルとなる。さらに、消去制御
信号ＥＮ１をハイレベルとした場合、アンド回路２１ａ
と２１ｃ、あるいはアンド回路２１ｂと２１ｄが同時に
選択される。さらに、消去制御信号ＥＮ０とＥＮ１を両
方共ハイレベルとすることにより、全てのアンド回路２
１ａ〜２１ｄを同時に選択することができる。

【００５０】このように、本来互いに逆論理となる内部
アドレス信号ＡＩ，／ＡＩ（Ｉ＝０、１）を、同時にハ
イレベルとすることにより、複数のセクタ選択信号を同
時選択することができる。したがって、複数のセクタを
同時に選択し、消去できる。

【００５１】また、図７に示すアドレス制御回路５１を
図３、図５に示すブロックデコーダ１３１（〜１３ｎ）
のアンド回路３３の入力端に接続すれば、複数のブロッ
ク選択信号を同時に選択することができる。選択するセ
クタ数、ブロック数は、上記制御するアドレスの本数に
より、２のべき乗の中から任意に設定することができ
る。このような構成とすることにより、消去時間を増大
することなしに、５１２Ｂの倍数単位のサイズでデータ
を消去できる。

【００５２】図８は、この発明の第３の実施例を示すも
のであり、二重ワード線方式とこの発明を組合わせたも
のである。二重ワード線方式は、ワード線の遅延を抑制
するとともに、ロウデコーダによるチップサイズの増加
を防止するため、従来から用いられている。

【００５３】図８において、ロウデコーダはロウメイン
デコーダＲＭＤとロウサブデコーダＲＳＤに分けられて
いる。ロウメインデコーダＲＭＤはソースメインデコー
ダＳＭＤに隣接して設けられ、ロウサブデコーダＲＳＤ
は分割されたワード線のブロック毎に設けられている。
ロウメインデコーダＲＭＤはロウアドレス信号をデコー
ドするデコーダ８０、およびレベル変換器８１によって
構成されている。デコーダ８１の出力信号はワード線用
のレベル変換器８１に供給され、このレベル変換器８１
によりワード線の電位Ｖｒに変換される。このレベル変
換器８１の出力端には複数のロウサブデコーダＲＳＤが
接続されている。これらロウサブデコーダＲＳＤには例
えば４本のワード線ＷＬ１〜ＷＬ４が接続されている。
これらワード線ＷＬ１〜ＷＬ４には図１と同様に、メモ
リセルＭＣが接続されている。

【００５４】また、前記ロウメインデコーダＲＭＤの出
力信号はソースメインデコーダＳＭＤに供給される。こ
のソースメインデコーダＳＭＤには前述したようにレベ
ル変換器８２が設けられており、このレベル変換器８２
により、入力信号が消去電位ＶＳＥに変換される。この
変換出力は各ソースサブデコーダＳＳＤを構成する供給
回路ＳＣに供給される。

【００５５】上記構成において、前記ロウメインデコー
ダＲＭＤは、ロウアドレス信号をデコードし、例えば４
行単位でワード線を選択する。ロウサブデコーダＲＳＤ
は、ロウメインデコーダＲＭＤの出力にロウアドレス信
号をさらにデコードし、１本のワード線を選択する。

【００５６】上記実施例によれば、ロウメインデコーダ
ＲＭＤで選択するワード線の単位を、１つのセクタを構
成する行数に合わせている。したがって、ロウメインデ
コーダＲＭＤのデコーダ８０によってソースメインデコ
ーダＳＭＤのデコーダを兼用できるため、ソースメイン
デコーダをレベル変換器のみとすることができ、一層チ
ップサイズの増加を抑えることができる。尚、この発明
は上記実施例に限定されるものではなく、この発明の要
旨を変えない範囲において種々変形実施可能なことは勿
論である。

【００５７】

【発明の効果】以上、詳述したようにこの発明によれ
ば、ソースデコーダをソースメインデコーダとソースサ
ブデコーダに分け、簡単な構成のソースサブデコーダを
分割されたワード線に対応して配置することにより、セ
クタ単位の消去を可能とし、しかも、ワード線分割に伴
うチップサイズ増大を最小限に抑えることができ、コス
トを低廉化が可能な不揮発性半導体記憶装置を提供でき
る。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示す概略構成図。

【図２】図１に示すソースメインデコーダの一例を示す
回路図。

【図３】図１に示すソースサブデコーダの一例を示す回
路図。

【図４】図１に示すソースメインデコーダの他の例を示
す回路図。

【図５】図１に示すソースサブデコーダの他の例を示す
回路図。

【図６】図１の各動作モードにおける電位の関係を示す
図。

【図７】この発明の第２の実施例を示すものであり、複
数のセクタを同時に選択可能とするアドレス制御回路の
一例を示す回路図。

【図８】この発明の第３の実施例を示すものであり、二
重ワード線方式とこの発明を組合わせた概略構成図。

【図９】フラッシュメモリのセルを示す図。

【図１０】図１０（ａ）（ｂ）はそれぞれフラッシュメ
モリのデータの消去方法を説明するために示す図。

【図１１】フラッシュメモリのパターンを示す平面図。

【図１２】セクタに応じたワード線の分割方法を示す概
略構成図。

【図１３】従来のフラッシュメモリの構成を示す概略
図。

【符号の説明】

ＢＬＫ１〜ＢＬＫｎ…ブロック、ＳＥＣ１〜ＳＥＣｎ…
セクション、ＷＬ１〜ＷＬ４…ワード線、ＭＣ…メモリ
セル、ＳＣＴ…セクタ、ＳＬ１、ＳＬ２…ソース線、Ｒ
Ｄ…ロウデコーダ、ＳＭＤ…ソースメインデコーダ、１
１…デコーダ、１２…レベル変換器、ＳＩ…セクタ選択
信号、ＳＳＤ１〜ＳＳＤｎ…ソースサブデコーダ、１３
１、１３２〜１３ｎ…ブロックデコーダ、ＳＣ１〜ＳＣ
ｎ…供給回路、Ｂ０、／Ｂ０、Ｂ１、／Ｂ１〜Ｂｎ、／
Ｂｎ…ブロック選択信号。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】行方向に配置された複数のワード線と、
このワード線と交差して列方向に配置された複数のビッ
ト線と、同一の前記ワード線にゲートがそれぞれ接続さ
れ、各ビット線に電流通路の一端が接続され、電流通路
の他端が互いに共通に接続されたメモリセルを構成する
複数のトランジスタとを有するセクタが行方向、列方向
に複数配置されたメモリセルアレイと、アドレス信号に応じて、行方向に配置された前記セクタ
群を選択し、消去電位を出力する第１の選択手段と、アドレス信号に応じて、列方向に配置された前記セクタ
群を選択する第２の選択手段と、前記各セクタに設けられ、第１、第２の選択手段によっ
て選択されたセクタに含まれる前記トランジスタの共通
接続された電流通路の他端に前記消去電位を供給する供
給手段とを具備することを特徴とする不揮発性半導体記
憶装置。
【請求項２】行方向に配置された複数のワード線と、
このワード線と交差して列方向に配置された複数のビッ
ト線と、同一の前記ワード線にゲートがそれぞれ接続さ
れ、各ビット線に電流通路の一端が接続され、電流通路
の他端が互いに共通に接続されたメモリセルを構成する
複数のトランジスタとを有するセクタが行方向、列方向
に複数配置されたメモリセルアレイと、アドレス信号に応じて、前記ワード線をセクタ群単位で
選択する第１の選択手段と、アドレス信号に応じて、列方向に配置された前記セクタ
群を選択する第２の選択手段と、前記第１の選択手段の出力信号を消去電位に変換するレ
ベル変換手段と、前記各セクタに設けられ、第１、第２の選択手段によっ
て選択されたセクタに含まれる前記トランジスタの共通
接続された電流通路の他端に前記レベル変換手段から出
力される消去電位を供給する供給手段と、前記各セクタに設けられ、前記第１の選択手段の出力信
号に応じて前記各ワード線を選択する第３の選択手段と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項３】前記第１、第２の選択手段はアドレス信
号に応じて、同時に複数のセクタを選択することを特徴
とする請求項１または２記載の不揮発性半導体記憶装
置。
【請求項４】前記供給手段は、消去電位を転送するト
ランスファーゲートによって構成されていることを特徴
とする請求項１または２記載の不揮発性半導体記憶装
置。