JPH02292798A - フラッシュＥＥｐｒｏｍシステム - Google Patents

フラッシュＥＥｐｒｏｍシステム

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JPH02292798A
JPH02292798A JP2099114A JP9911490A JPH02292798A JP H02292798 A JPH02292798 A JP H02292798A JP 2099114 A JP2099114 A JP 2099114A JP 9911490 A JP9911490 A JP 9911490A JP H02292798 A JPH02292798 A JP H02292798A
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cache memory
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ハラリ エリヤホウ
Robert D Norman
ロバート　ディー．ノーマン
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メーロトラ サンジェイ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は一般的には半導体の電気的に消去可能なプログ
ラムリードオンリーメモリ　（ＥＥｐｒｏｍ）＋　　さ
らに詳しくいえばフラッシュＥＥｐ　ｒ　ｏｍチップ回
路を集積したシステムに関する。
（従来の技術） コンピュータシステムは典型的には大量のデータが蓄積
のために磁気ディスクを使用する。
しかしながら，ディスクドライブはそれらが大型である
こと，およびそれらが高度に精密な機械的な駆動機構を
必要とする点において欠点を持っている。
したがって，それらは頑丈なものではなく，信頼性につ
いて問題があるばかりでなく，かなりの電力を消費する
。
固体記憶装置であるＤＲＡＭとＳＲＡＭはこれらの欠点
を持ち合わせていない。しかしながら，それらばかなり
高価なものであり，それらの記憶（揮発性）を維持する
ためには定常的に電力を必要とし，かつ高価である。
ＥＥｐｒｏｍとフラッシュＥＥｐｒｏｍは同様に固体記
憶装置である。しかしながら，不揮発性であり．そして
電力が落とされた後でも．その記憶を維持している。し
かしながら．通常のフラッシュＥＥｐｒｏｍは，それら
が耐えられる書込み（またはプログラム）／消去回数の
数において有限の寿命をもっている。典型的にはそれら
の装置は１０２から１０’の書込み／消去回数を過ぎる
と信頼できなくなる。
そこで従来そのような素子，それらは半永久的なデータ
とかプログラムの蓄積が要求される場合であって．再プ
ログラムの必要性にある種の制限があってもいい場合に
おいて利用されている。
（発明の目的） したがって．本発明の一つの目的はかなりの数の書込み
／消去回数に耐えて信頼性を維持することができる機能
を拡張したフラッシュＥＥｐ　ｒ　ｏｍ記憶システムを
提供することである。
さらに他の目的はコンピュータシステムにあける不揮発
性メモリとして使用することができる改良されたフラッ
シュＥＥｐｒｏｍシステムを提供することである。
本発明のさらに他の目的は，コンピュータシステムの磁
気ディスク装置の代わりに使用することができる改良さ
れたフラッシュＥＥｐｒｏｍシステムを提供することで
ある。
本発明のさらに他の目的は，消去動作において改良を施
されたフラッシュＥＥｐｒｏｍシステムを提供すること
にある。
本発明のさらに他の目的は，改良された誤り修正を行な
うことができるフラッシュＥＥｐｒｏｍシステムを提供
することにある。
本発明のさらに他の目的は，書込み動作を改良すること
によりフラッシュＥＥｐｒｏｍシステムに対するストレ
スを最小にすることができるフラツシ：ＬＥＥｐｒｏｍ
を提供することにある。
本発明のさらに他の目的は書込み動作において向上させ
たフラッシュＥＥｐｒｏｍシステムを提供することにあ
る。
（発明の要約） これらの目的はＥＥｐｒｏｍチップのシステムの構造や
回路や技術における改良によって達成される。
本発明の一つの特徴はチップ上のＥＥｐｒｏｍセルのア
レイがセクタに構成され，そしてその各々のセルに含ま
れる全てのセルが同時に消去されることである。フラッ
シュＥＥｐ　ｒｏｍ記憶システムは，コントローラの制
御下にある１またはそれ以上のフラッシュＥＥ　ｐ　ｒ
　ｏｍチップを持っている。本発明においては，チップ
間のセクタの任意の組合せを選択し，それらを同時に消
去することを許容している。
これにより，本発明によるシステムは従来のすべてのセ
クタが毎回消されるか．または一つのセクタが一時に消
される従来の構成に比べて，より早くかつ効果的になっ
ている。
本発明においては．セクタの消去のための任意の組合せ
，または，消去動作において．さらに消去されることを
阻止するために，選ばれないとい・う任意の組合せを可
能にしている。
この特徴は最初に正確に“消去”の状態にされたセクタ
を余分に消去することを停止することにおいて重要であ
り，これによりフラッシュＥＥｐｒｏｍシステムに不必
要なストレスを与えることを防止している。
本発明においては，全システムにおける全てのセクタを
全体として選ばないことを許容することにより，消去の
ために全てのセクタが選ばれないという状態を可能にし
ている。
この全体的なリセットは，このシステムをその当初の消
去のために選ばれるべきセクタを選択する状態に早急に
戻すということである。
本発明のさらに他の特徴は特定のチップを書込み，読み
または書込みの動作に選択するチップセレクト信号と独
立して選択が行なわれることである。
したがって．ＥＥｐｒｏｍチップのあるチップを他の読
み．または書込み動作が行なわれている他のチップに含
まれないものを消去のために選択できるということであ
る。
本発明の他の特徴によれば，欠陥のあるフラッシュＥＥ
　ｐ　ｒ　ｏｍ記憶素子から発生する誤りを訂正するた
めに使用する改良された誤り訂正回路または，技術が使
用されることである。
本発明の一つの特徴はセルのレベルにおいて，欠陥セル
のマッピングを許容することであり，それによって同じ
セクタのセルで欠陥のセルを置き換えることを可能にし
ている。欠陥セルを置き換えられたセルのアドレスに接
続するための欠陥ポインタは欠陥マップに貯蔵されてい
る。欠陥のあるセルはアクセスされるたびごとに．その
悪いデータは，代替のセルの良いデータに置き換えられ
る。
本発明のさらに他の特徴はセクタレベルにおいて欠陥マ
ッピングを許容することである。
一つのセクタにふける欠陥セルの数がある一定の数を越
えたときにその欠陥セルを含むセクタは他のセクタによ
って代替えされる。
本発明の重要な特徴は．欠陥のあるセルや欠陥のあるセ
クタが発見されると，直ちにリマップされることである
。これにより，誤差修正コードを適当に修正することに
より，そのシステムで持ち上がってくるであろう誤差を
最小にすることができる。
本発明のさらに他の特徴によれば，書込みキャッシュを
設けることにより，フラッシュＥＥｐｒｏｍへの書込み
の回数を最小にすることができることである。
これ１こより，このフラッシュＥＥｐｒｏｍメモリは書
込み／消去回数によって発生させられる．より少ないス
トレスに従属させることにより，その老朽化を防止する
ことである。最もアクティブなデータファイルは．フラ
ッシュＥＥｐｒｏｍメモリの代わりにキャッシュメモリ
に書込まれる。
活動のレベルが予め定められたレベルに減少されたとき
は．データファイルがキャッシュメモリからフラッシュ
ＥＥｐｒｏｍメモリに書込まれる。
本発明の他の利点はより早いキャッシュメモリを使用す
ることによって増大させられる。
本発明のさらに他の特徴によれば，コンピュータシステ
ムメモリとして長い間，不揮発性貯蔵のためにコントロ
ーラとＥＥｐｒｏｍ回路チップを持つプリント回路基板
が提供されるが．ハードディスクシステムの代わりに提
供されることである。
そしてそのプリント回路カードは本発明の他のいろいろ
な特徴を単独で．または組合せて盛り込むことができる
。
さらに他の目的とか，特徴とか本発明の利点は，本発明
の好適な実施例の記述にしたがって，理解されるであろ
う。そしてその記述は，添付図面等に関連して行なわれ
ている。
（実施例） ＥＥｐｒｏｍシステムの公的な具体例の記述本発明の種
々の特徴が盛り込まれているコンピュータシステムが一
般的に第ＩＡ図に示されている。典型的なコンビュータ
システムはバスライン２３に接続されているマイクロプ
ロセサ２１，それにより主システムメモリ２５にランダ
ムアクセスすることができ，そして少なくとも１または
２以上の入出力装置２７，例えばキーボード，モニタ．
モデム等々が設けられている。典型的なコンピュータシ
ステムバス２３に接続されている他の主たるコンピュー
タの要素は大量の長期間使用可能な不揮発性メモリ２９
である。
典型的にそのようなメモリは１０メガバイトのデータ蓄
積能力をもつディスク駆動システムである。
データは，システムの中の揮発性メモリ２５の中に容易
に引き出されて利用され，容易に補充されたり，または
変えられたり，変更されたりする。
本発明の一つの側面は．前記のようなディスクドライブ
のシステムをある半導体メモリに変えることであるが，
その際に不揮発性とか，メモリを消去するとか再書込み
の容易性とか，アクセスの速度とか，コストとか信頼性
を犠牲にしないことである。これは電気的に消去可能で
あり，プログラムできるリードオンリーメモリ　（ＥＥ
ｐｒｏｍ）の半導体回路チップを用いることによって，
完成される。
この形式のメモリはハードディスクで磁気的なメモリ媒
体を駆動するものに比較して．動作電力が少ないとか，
非常に軽いという付加的な利点を備えるものであり．こ
れにより電池で動作させられる可搬型のコンビ二ータに
適しているということができる。
全体の記憶装置２９はコンピュータのシステムバス２３
に接続されているメモリコントローラ３１とＥＥｐｒｏ
ｍの集積回路チップのアレイ３３から構成されている。
データと命令はコントローラ３１からシリアルデータ線
３５を介して一義的にＥＥ　ｐ　ｒ　ａｍアレイ３３に
通信される。
同様にして，データとステータス信号は．ＥＥｐｒｏｍ
３３からコントローラ３０にシリアルデータ線３７を介
して通信される。
その他の制御とかステータス回路，第ＩＡ図にはコント
ローラ３１とＥＥｐ　ｒ　ｏｍアレイ３３間のその他の
制御とかステータス回路は示されていない。
第ＩＢ図を参照するとコントローラ３１は．好ましくは
一つの集積回路チップ上に形成されている。システムバ
ス２３の一部であるシステムアドレスとデータバス３９
はシステム制御線４１に接続されており，そのシステム
制御線４１は読込み，書込みと，その他通常のコンピュ
ータシステム制御線を含んでいる。
ＥＥｐｒｏｍアレイ３３はＥＥｐ　ｒ　ｏｍの集積回路
チップ４３．４５．４７等々を複数個含んでいる。それ
ぞれはインタフェース回路４０からのそれぞれのチップ
セレクトおよびイネーブル線４９．５１．５３を含んで
いる。
インタフェース回路４０は，さらに回路５７とシリアル
データ線３５．３７とのインタフェースとして働＜．Ｅ
Ｅｐｒｏｍチップ４３．４５．４７に書込まれるか，ま
たは読出されるメモリの位置アドレスとデータはバス５
５，論理およびレジスタ回路５７，さらに他のバス５９
を通してメモリチップ４３．４５．４７等々に伝達され
る。
第ＩＡ図と第ＩＢ図に示されている全体のメモリ２９は
１枚のプリント回路カード・に適当なメモリの大きさで
製造されている。第ＩＢ図の種々のシステムバス３９と
４１は他のコンビュータシステムとともに，そのような
カードのコネクト接続ピンに接続されている。さらに前
記カードやその要素には種々の標準的な電力供給電圧（
図示せず）が接続されている。
大量のメモリのためには，一つのアレイ３３に形成され
ているものでは十分でない場合があり得る。そのような
場合には，制御チップ３１のシリアルデータ線３５．３
７に付加的なＥＥｐｒｏｍアレイを接続することができ
る。
このことは好ましくは一つのプリント回路カードによっ
て行なわれることが望ましいのであるが，それをするた
めに十分なスペースのない場合には，１またはそれ以上
のＥＥｐｒｏｍアレイを第２のプリント回路カードの上
に形成し，そしてそれを物理的に第１のものの上に設け
るか，設けてそれを共通のコントローラチップ３１に接
続することによって行なうことができる。
メモリ構造の消去 蓄積されるデータがファイルまたはブロックとして行な
われるシステムデザインにおいては，そのデータは定期
的に改定されたり，または新しい情報が挿入される必要
がある。
そして，もはや不必要となった情報の上に，さらに書込
みを行なうことにより，追加の情報を収容することが望
まれる場合がある。フラッシュＥＥｐｒｏｍメモリにお
いてはメモリセルは，まず初めに情報を蓄積する前に消
される必要がある。すなわち．このことは書込み（また
はプログラム）の操作の前に常に消去の動作が先行され
るということである。
通常のフラッシュ消去メモリ装置においては，消去の動
作はいくつかの方法があり，その一つより行なわれる。
例えば，インテル　コーボレイションの２　７Ｆ−２　
５　６，ＣＭＯＳはフラッシュＥＥｐｒｏｍにおいては
，全体のチップが一時に消去される。
もし，チップの中の情報の全てが消去されるべきではな
いときには，まず初めに一時的にその情報が救済されな
くてはならない。そしてそれは，他のメモリ　（典型的
にはＲＡＭ）に書込まれる。
そしてその情報はその装置に再度プログラムすることに
よって，不揮発性のフラッシュ消去メモリの中に回復さ
れる。
これは時間を要することであり，費用もかかり，作業空
間も必要である。
他の装置，例えばシーク　テクノロジー　インコーポレ
イテッドのモデル４８５１２フラッシュＥＥ　ｐ　ｒ　
ａｍチップにおいては，メモリはブロック（またはセク
タ）に分割されており，それらは別々に分離して消去可
能である。しかしながら．毎回一つずつ行なわなければ
ならない。希望するセクタの選択により．消去の段階に
入り，指定された領域が消去される。
一時的な記憶装置の必要はなくなるのであるが，種々の
メモリ領域の消去は依然として時間がかかる逐次作業を
必要とする。
本発明においては，フラッシュＥＥｐ　ｒｏｍメモリは
いくつかのセクタに分割され，そこにおいてそのセクタ
に含まれるセルは同時に消去することができる。各々の
セクタは，別々にアドレスされ，そして選択的に消去さ
れる。最も重要な特徴は一緒に消去すべきいくつかのセ
クタの組合せを選択できることである。これにより，各
々を独立して消去するという従来の技術に見られるもの
に比較してより早い消去システムを提供することができ
るのである。
第２図は，消去のために選ばれたいくつかのセクタを略
図している。一つのフラッシュＥＥｐｒｏｍシステムは
，例えば．２０１，２０３．２０５のように１またはそ
れ以上のフラッシュＥＥｐｒｏｍチップを含んでいる。
それらは線２０９を介してコントローラ３１と通信して
いる。典型的にはコントローラ３１それ自身は図示され
ていないマイクロプロセサシステムと通信している。
各フラッシュＥＥｐ　ｒａｍチップの中のメモリはセク
タに分離されており，その一つのセクタの中の全ての記
憶セルは同時に消去できる。使用者に利用可能なものと
して．例えば各々のセクタが５１２バイト（すなわち５
　１　２Ｘ８セル）があり，一つのチップは１０２４セ
クタを持っている。各セクタは独立してアドレス可能に
分割されており，そして例えばセクタに２１１，２１３
，２１５，２１７というように複数のセクタが消去可能
に選択される。
第２図に図示されているように，選択されたセクタは一
つのＥＥｐ　ｒ　ｏｍチップに限られるか，またはシス
テム中のいくつかのチップ内に分散させられることがで
きる。選ばれたセクタは同時に消去されるであろう。こ
の能力は，この発明によるメモリシステムに従来の構造
のものよりも，より早い操作を許容するものである。
第３Ａ図は．フラッシュＥＥｐｒｏｍ（例えば第２図の
チップ２０１など）で、１または，それ以上のセクタが
消去のために選択または選択されなかった状態を示すブ
ロックダイヤグラムである。
実際上は各セクタ，例えば２１１．または２１３が各セ
クタに関連して設けられている，例えば２１１，２１３
のような消去可能レジスタの状態の設定または，設定に
よるタグをつけるとか選択されるかによって，各々のセ
クタ２２１．２２３が選ばれている。
選択と引き続く消去動作は，コントローラ３１　（第２
図参照）のコントロールの下に行なわれる。
回路２２０はコントローラ３１と複数の線２０９によっ
て通信させられている。コントロールからのコマンド情
報は直列インタフェース２２７を介してコマンドレジス
タ２２５によって，回路２２０内で捕捉される。そして
それは，コマンドデコーダ２２９によってデコードされ
，コマンドデコーダ２２９は種々の制御信号を出力する
。同様にアドレス情報はアドレスレジスタ２３１によっ
て補足され，そしてアドレスデコーダ２３３によってデ
コーダされる。
一例としてセクタ２１１を消去のために選択するために
は，前記コントローラはセクタ２１１のアドレスを回路
２２０に送る。このアドレスは，線２３５の中にデコー
ドされ，そしてそれは，レジスタ２２１の出力２３９を
ハイ　（ＨＩＧＨ）にセットするためにイネーブルバス
２３７の消去イネーブル信号と共同して組み合わせて用
いられる。
これにより，セクタ２１１は引き続く消去動作が可能に
なる。同様にしてもしセクタ２１３も同様に消去される
べきであると要求されているときは，レジスタ２２３の
その関連するレジスタ２３もハイにセットされるであろ
う。
第３Ｂ図は，レジスタ２２１または２２３の構造をより
詳細に示してある。消去イネーブルレジスタ２２１はセ
ットリセットラッチである。そのセット人力端子２４１
はアドレスデコード線２３５によってゲートされたバス
２３７の消去イネーブル信号セットから得られる。同様
にして，リセット人力２４３は線２３５中のアドレスデ
コードによってゲートされるバス２３７中の消去イネー
ブル信号をクリアするものから得られる。
このようにして消去イネーブル信号または消去イネーブ
ル信号をクリアする信号がすべてのセクタに発生させら
れたときにアドレスされたセクタのみにその信号が有効
となる。
全ての消去されるべきセクタが選択された後にコントロ
ーラは回路２２０．同様に全てのグローバル消去コマン
ドが２５１によって現れているときに線２０９に沿って
消去のための高電圧が発生させられる。
かくしてその装置は，全ての選択されたセクタ（例えば
セクタ２１１と２１３）が同時に消されるでろう。チッ
プ内の希望するセクタが消去されることに加えて本発明
による構造では，同時消去のために異なる種類のチップ
上のセクタの選択を許容している。
第４図の（１）〜（６）は，第３Ａ図の回路２２０に関
連して用いられるアルゴリズムを図示している。
第４図の（１）でコントローラは回路２２０の中でデコ
ードされた消去されるべきセクタに関連させられている
消去イネーブルレジスタにアドレスをシフトさせる。第
４図の（２）においてコントローラはアドレスされたセ
クタの消去イネーブルレジスタヘアドレスデコードされ
た信号をラッチするために用いられる消去イネーブルコ
マンドをセットするためにデコードする。このタグはそ
のセクタの引き続く消去のためである。第４図の（３）
において，もしそれ以上のより多くのセクタがタグが付
されるべきであるときには消去されるべき全てのセクタ
にタグが付加されるまで第４図の（１）から第４図の（
２）に示されている関連して記述されている操作を繰り
返す。消去されるべき全てのセクタにタグが付された後
にコントローラは第４図の（４）に示されている消去の
サイクルを開始させる。
最適化された消去の構成は同時継続中の米国特許出願に
開示されている。それらは同時出願継続中の米国特許出
願．出願番号Ｎα２０４．１７５．エリャホウ　ハラリ
博士によって１９８８年６月８日に出願されたものと本
出願と同時に，サンジャイ　メハロトラとハラリ博士に
よって出願された“多状態ＥＥｐｒｏｍ読み書き回路お
よびその技術”に示されているものである。フラッシュ
ＥＥｐｒｏｍセルは消去パルスを印加することによって
消去され．引続く読みによりそのセルが消去されて消去
状態にあるかどうかということが検証される。もしそう
でなかったらそのセルが消された状態にあると検証され
るまでパルスの印加と検証が繰り返される。
この制御された方法によって消去することによりセルは
ＥＥｐｒｏｍを老化させるかまたはプログラムを困難に
するであろう過剰消去にさらされないようにする。
選ばれたセクタのグループが消去サイクルにあるときに
他のものはより早く消去された状態に達することがある
であろう。本発明の他の重要な特徴は選択されたグルー
プの中から消去されたと検証されたセクタを除去する能
力であり，これにより過剰消去を防いでいる。
第４図の（４）に戻って，全ての消去されるべきセクタ
にタグが付されるとコントローラはタグが付されたセク
タのグループの消去サイクルを開始する。第４図の（５
），消去が行なわれるべきであるタグＥＥｐｒｏｍチッ
プの中にグローバル消去イネーブルと呼ばれるグローバ
ルコマンドをシフトさせる。これは第４図の（５）にお
いてコントローラが一定の持続する期間，一定の値だけ
消去電圧（■Ｅ）を上げるということになる。コントロ
ーラはこの電圧を消去期間経過の終わりに低下させる。
第４図の（６）においてコントローラは消去のために選
ばれたセクタの読み出し検証を実行する。第４図の（７
）においてセクタのいずれもが検証されない場合には第
４図の（５）から（７）に図示されているシーケンスが
繰り返される。第４図の（８）から第４図の（９）にお
いて，もし１または２以上のセクタが消去されたと検証
されたときは，それらはそのシーケンスから取り出され
る。同様に第３図Ａを参照するとこのことは各検証され
たセクタに対応するコントローラのアドレスをバス２３
７の中の消去コマンドをクリアすることによって，消去
可能なレジスタを低電圧にする。第４図の（５）からσ
ロに示されているシーケンスは第４図の００に示されて
いるようにそのグループが消去されたと検証されるまで
繰り返される。
その消去サイクルの完了によってコントローラは不動作
状態（ＮＯＰ）命令に移行し、そして，グローバル消去
可能コマンドは引き上げられて誤った消去から保護され
る。
どのセクタを消去すべきであるか，消去すべきでないか
を選択する能力は，どの消去を止めることが有効である
かと同様に有効である。これにより遅く消去されるセク
タより前に消去が完了されたものが消去のシーケンスか
ら分離されてその装置により以上のストレスを与えるこ
とから保護することができる。
このことにより，システムの信頼性を向上させることが
できるであろう。もし，セクタが良くないものであると
き，あるいはある理由によって使用できないときそのセ
クタをとばし，そのセクタにおいて消去が起こらないよ
うにすることに利点がある。
例えばもしあるセクタが欠陥をもっていて回路の短絡が
あったならば，それはより多くの電力を消去するであろ
う。本発明によっては消去サイクルをとばすことにより
，そのチップの中で消去に必要とする電力を減少させる
ことができるという有意義なシステムの利点を得ること
ができる。
その装置の中で消去されるべきセクタを選びだす能力を
持つことはそのシステムの電力消費を少な《するという
他の配慮に繋がる。
本発明における消去構造の弾力性により，そのシステム
の電力の能力にしたがって，消去の要求を採用すること
ができる。これは，このシステムをソフトウェアによっ
て，異なった消去の状態を与えるか，または他のシステ
ムとの間の基本的な構造によって与えるかによって成し
遂げられるであろう。それは例えばラップトップコンピ
ュータのようなシステムで電圧のレベルを監視すること
によって消去の量を変化するようにコントローラにさせ
ることもできるだろう。
本発明におけるシステムのさらに他の動作上の能力は，
より以上の消去サイクルを防ぐために全ての消去イネー
ブルラッチをクリアするというコマンドをリセットする
ことができることである。
これは第２Ａ図および第２Ｂ図に線２６１のリセット信
号によって図示されている。
全てのチップに不変的にこの作業を行なうことによって
全ての消去イネーブルレジスタをリセットする時間を短
くすることができるであろう。
その他の付加的な能力はチップセレクトに無関係に消去
動作をする能力をもつことである。あるメモリチップに
おいて消去動作が開始されるとコントローラは他のメモ
リチップにアクセスしてそれらの読み．書きの動作をさ
せることができる。
加得るに消去装置の消去を行なっているということが選
択され，そして次の消去のためのコマンドのアドレスを
蓄積することもできる。
欠陥のマッピング メモリ装置における物理的な欠陥は困難な誤動作を巻き
起こす。データは，欠陥のあるセルに蓄積される度に破
壊されてしまう。
通常のメモリ装置，例えばラムやディスクにおいてはそ
のような物理的な欠陥はそのような製造の過程において
招来する物理的な欠陥は工場において修正されている。
ラムにおいては，余分の冗長メモリセルがチップに設け
られていて，それが欠陥セルの代わりに接続される。従
来のディスクドライブ装置において媒体が不完全である
ときには，欠陥の問題となりやすかった。これらの問題
を解決するために製造業者は存在するこれらの欠陥につ
いてのいろいろな方法を案出しており，そしてもっとも
通常用いられるものはセクタの欠陥のマッピングである
。
通常のディスクシステムにおいては，媒体はシリンダと
セクタに分割されている。セクタはデータが蓄積される
基礎的な単位である。システムに右いて，種々のセクタ
に分けられ，悪いものであると印をつけられたものは，
そのシステムにおいては使用されないようにする。これ
は，種々の方法によって実現されている。欠陥マップの
テーブルが使用されるディスクの特定の位置に設けられ
ており．インタフェースコントローラを介して利用され
る。加得るに，欠陥のある悪いセクタは物理的に特殊な
ＩＤが施されて，ＩＤとフラッグマーカーが付されてい
る。
欠陥のあるものがアドレスされたときは．そのデータは
通常は他の代替位置に配置されている。この代わりのセ
クタの要請のために，余分なセクタがある間隔で．また
はある位置離れて設けられている。これは，メモリの容
量を減少させるものであり，どのように代わりのセクタ
を設けられているかという問題を提供している。
本発明の一つの重要な応用は，フラッシュＥＥｐｒｏｍ
チップのアレイによって実現されるシステムによって，
通常のディスク記憶装置を置き換えることである。この
ＥＥｐｒｏｍシステムは通常のディスクと同等，または
それ以上であることが好ましく，そうであれば固体素子
のディスクとみなして取り扱うことができる。
そのような固体メモリ装置により作られた“ディスク”
システムにおいては，欠陥を効率的に処理するために．
低価格でそれが成し遂げられるという配慮が必要となる
。本発明の他の重要な特徴は，より多くのメモリを可能
な限り保存することができるように誤差修正を可能にす
ることである。
現実問題としてそれはセルごとに欠陥セルが捜し出され
ることにより全体のセクタ，例えば（典型的には５１２
バイト）において，欠陥が起こる度に捨ててしまうこと
をなくすことである。この提案は特にフラッシュＥＥｐ
ｒｏｍ媒体に適している。
なぜならば，大多数のエラーはビットエラーとして起こ
り，通常のディスク媒体において典型的にみられる長く
続く近接する欠陥ではないことによる。
ラムと磁気ディスクの両方の先行技術にあいては，一度
その装置が工場から出荷されるとそこでは．通常の動作
の後に現れる物理的欠陥から生ずるハードエラーを置き
換えるための手段は．ほとんどか全くないことである。
そのために，欠陥の修正は主として誤差修正コード（Ｅ
ＣＣ）を用いることに依存して行なわれている。
フラッシュＥＥｐｒｏｍ装置の性質上．書込み／消去の
回数が増加するにしたがって，セルの欠陥が次第に増加
することが予想できる。
このようなハードの誤差が次第に蓄積されていってＥＥ
Ｃに打ち勝って，そしてその装置を使用不能なものにし
てしまうのである。
本発明の一つの重要な特徴は．そのシステムのハードエ
ラーが発生するごとに，そのシステムのハードエラーを
修正するという能力をもっていることである。
また，読出し操作の期間においても，欠陥セルは発見さ
れ，そしてＦＣＣに位置させられる。
欠陥のセルが特定されると直ちにコントローラはその欠
陥セルを通常はそれと同じセクタに存在する空きセルに
よって置き換えるための欠陥マッピングを供給するであ
ろう。この動的なハードエラーの修正は，通常のエラー
修正スキームに加えて装置の寿命を有効に引き延ばすこ
とができる。
本発明の他の特徴は，エラー修正へのアプローチに適し
ていることである。エラー修正コード（ＥＣＣ）は常時
ソフトエラーを修正するとともに，発生するであろうハ
ードエラーの修正に利用される。ハードエラーが検出さ
れるや否や，欠陥マッピングはその欠陥セルをその同じ
セクタブロックに存在する予備のセルと置き換えるため
に使用される。欠陥セルの数がその特定のセクタのため
の欠陥マッピングの能力を越えた場合においてのみ，そ
の全体のセクタは，通常のディスクシステムに置き換え
られる。この計画により，信用性を損なうことなく最小
の損失で食い止めることができる。
第５図は，セルをリマッピングする計画のメモリ構造を
図示したものである。前述したように，このフラッシュ
ＥＥｐ　ｒ　ｏｍメモリはセクタに分けられており，各
セクタに属するセルは同時に消去可能である。典型的な
セクタ４０１のメモリ構造はデータ部分４０３と補助の
（または影の）部分４０５に組織されている。データ部
分４０３はユーザーによって使用可能なメモリ空間であ
る。
予備の部分４０５はさらに欠陥データの代替部分領域４
０７，欠陥マッピング領域４０９，ヘッダ領域４１１．
およびＥＣＣと他の領域４１３に組織されている。これ
らの領域はコントローラが欠陥領域とか他の上位の情報
，例えばヘッダとかＥＣＣを操作する場合に利用するこ
とができる。
セクタの中で，一つの欠陥セルが発見される度に欠陥デ
ータ領域の代替部４０７の中の一つの良品のセルが欠陥
セルと指定されたデータをバックアップするために割当
てられる。かくして，もし仮に，欠陥セルにデータが誤
って貯蔵されたとしてもバックアップセルの中には誤差
のないコピーが蓄積される。欠陥セルとバックアップセ
ルのアドレスは欠陥マップ４０９の中の欠陥ポインタに
記録される。
ユーザーデータ領域４０３と余分なスペース部分４０５
０間は厳格に区別される必要がないというように理解さ
れたい。各々に割当られた領域の相対的な大きさは論理
的に再割当することができる。さらにまた，種々の領域
のグループ分けは，主として議論のために必要であって
，物理的に必要なものではない。例えば欠陥データ領域
の代替部４０７は，予備の領域４５の中にそれが専有す
る領域はユーザーは利用できないものであることを示す
だけのものである。
読みの動作においてコント口・−ラは！初にヘッダ，欠
陥マップ，それから代替欠陥データ部分を読む。それか
ら現実のデータを読む。
それは欠陥マップによって欠陥セルのトラックと代替デ
ータの位置を保っている。欠陥セルに遭遇するために，
コントローラはその悪いデータを欠陥代替セルの良いデ
ータで代用する。
第６図は，好ましい実施例のリードデータバスコントロ
ールを図示している。メモリ装置３３はコントローラ３
１の支配下にある複数のフラッシュＥＥｐｒｏｍチップ
を含んでいる。
コントローラ３１それ自体は，マイクロプロセサ（図示
せず）の制御下にあるマイクロプロセサシステムの一部
を形成している。
セクタの読みを開始するにあたり，マイクロプロセサは
コントローラ中のアドレス発生器５０３に読み操作を開
始するためのアドレスをロードする。
この情報は．マイクロプロセサのインタフェースポート
５０５を介してロードされる。
それから，マイクロプロセサはＤＭＡコントローラ５０
７にバッファメモリまたはデータリードが送られるべき
アドレスバスのスタート位置をロードする。それからマ
イクロプロセサはヘッダの情報（ヘッド，シリンダ．セ
クタ）をホールディングレジスタファイル５０９にロー
ドする。最終的にマイクロプロセサはコマンドシーケン
サ５１１にコントローラ３１へのバッシングコントロー
ルの前にリードコマンドをロードする。
コントロールを開始した後に，コントローラ３１はまず
初めにセクタのヘッダにアドレスし，そしてユーザーが
指定したアドレスの位置でメモリがアクセスされたこと
を検証する。
これは次のシーケンスによって実現される。コントロー
ラはメモリ装置３３の中の一つのメモリチップ（チップ
セレクト）を選択し．そしてヘッダ領域のアドレスをア
ドレス発生器−５０３の出力からメモリ装置３３の選択
されたメモリヘシフトする。
コントローラはマルチプレクサ５１３をスイッチし，そ
してメモリ装置３３にリードコマンド出力をシフトする
。
それからメモリ装置は送られたアドレスを読み，そして
コントローラにアドレスされたセクタからの直列データ
の送信を開始する（送り戻しを開始する）。
コントローラ中のレシーバ５１５はこのデータを受け，
そしてそれを並列のフォーマットにする。
一つの実施形態においては，１バイト（８ビット）が一
度にコンパイルされ．マイクロプロセサによってホール
ディングレジスタファイル５０９に予め記憶されたヘッ
ダ情報と受信したデータとを比較する。もし，その比較
の結果が正しければ，正しい情報，正しい位置がベリフ
ァイ　（検証）されて動作は継続する。
次にコントローラ３１は欠陥ポインタを読み，これらの
悪いアドレスの位置をホールディングレジスタファイル
５０９にロードする。
これにコントローラの欠陥データの読み取りが続き，そ
の欠陥データの代替は，それが書込まれたときに，その
誤ったビットを置き換えるために．書込まれているもの
であった。
代替ビットは，欠陥データの代替ファイル５１７の中に
蓄積されており、それはデータピット，そのデータピッ
トが読まれたときに．アクセスされるであろう。
ヘッダがマッチしており．そして欠陥ポインタと代替ビ
ットのロードが完了すると．コントローラは読まれるべ
き希望するセクタの最低のアドレスのシフトアウトを開
始する。
メモリ装置３３の中のセクタからのデータはコントロー
ラチップ３１に移送される。受信機５１５はそのデータ
を並列形式に変換し，各バイトを一時的なホールダであ
るＰＩＦＯ５１９ヘコントローラから送り出されるべく
移送する。
パイプライン構造が受信機５１５から，ＦＩＦ０５１９
ヘコントローラを開始してデータがゲートされるときの
有効な処理能力を提供するために用いられる。
各々のデータピットがメモリから受信されたときに．コ
ントローラは送られるべきデータのアドレス（アドレス
発生器５０７に蓄積された）を欠陥ポインタマップ（レ
ジスタファイル５０９に蓄積された）と比較を続ける。
もし，比較器５２１の出力のマッチにより，そのアドレ
スが悪い位置にあると決定されると，受信器５１５によ
り受信されたメモリからの悪いビットは，その位置の良
いビットと置き換えられる。良いビットは欠陥データ代
替ファイルから得られる。これは受信機５１５からの悪
いビットの代わりに，欠陥データ代替ファイルからの良
いビットを受信するようにマルチブレクサ５２３をスイ
ッチングすることによってなされる。
ＦＩＦＯＯ中に修正されたデータがあるときに，それは
バッファメモリまたはシステムメモリ　（図示せず）へ
送られるべき状態にある。
そのデータはコントローラのＰＩＦ０５１９からコント
ローラのＤＭＡコントローラ５０７によってシステムメ
モリへ送られる。
このコントローラ５０７はそれからリクエストしてシス
テムバスへのアクセスを得、そして一つのアドレスを出
し．そしてデータを出力インタフェース２５５経由でゲ
ートしてシステムバスヘ出す。
これは各バイトがＦＩＦＯ５１９ヘロードすることによ
ってなされる。
修正されたデータがＦＩＦＯにロードされると，それは
またＥＣＣハードウエア５２７にもゲートされ，そこで
データファイルはＥＣＣによって処理される。
このように前述した方法により，メモリ装置３３から読
まれたデータはコントローラ３１を介して前記システム
に送り出されるべくゲートされる。
このプロセスはアドレスされたデータの最後のビットが
移送されるまで続く。
前もって検出された欠陥セルの欠陥マッピングにもかか
わらず，最後のマッピング移行に新しいハードの誤りが
発生するかもしれない。ダイナミック欠陥マッピングが
恒久的に新しい欠陥セルを押し出すにしたがって欠陥マ
ッピングの間に発生するであろう最新のハードの誤りは
ＥＣＣによって十分に取り扱われる。
データがコントローラ３１によってゲートされるにした
がってコントローラは蓄積されていた値がちょうど計算
された残りの値とマッチするかどうかを決定するために
，ＥＣＣビットをＥＣＣハードウエア２２７ヘゲートと
して入れる。
もしそれがマッチすればシステムメモリに移送されたデ
ータは正しいものであったとして，読み込み動作は完成
させられた。
しかしながら，もしＥＣＣレジスタに誤りがあったなら
ば．システムメモリに送られるデータについての修正計
算が行なわれる。そして修正されたデータが再送信され
る。
誤りを計算する方法はハードウエアでもソフトウェアで
も通常の方法によって行なわれる。ＥＣＣは誤差に原因
する欠陥セルについての計算と位置出しをすることがで
きる。これはコントローラ３１によって欠陥セルが発見
されたセクタに関連して欠陥マップを更新するのに用い
られる。このようにしてハードエラーは常にフラッシュ
ＥＥｐｒｏｍシステムから除かれる。
第７図は，好ましい具体例における書込みデータバス制
御を図示している。
書込みの順序の最初の部分は既に説明した読みのシーケ
ンスと共通している。マイクロプロセサはまず初めに読
みのシーケンスと同様にメモリ装置３３とＤＭＡのため
のアドレスポインタをロードする。
それは望まれるヘッダをアドレス発生器５０３にロード
し，そしてコマンドキューをコマンドシーケンサ５１１
にロードする。コマンドキコーはリードヘッダコマンド
ファーストと一緒にロードされる。
その後，制御はコントローラ３１に渡される。
コントローラはそれからアドレスとコマンドをメモリ装
置３３にリードシーケンスと同様にゲートする。
メモリ装置は，ヘッダデータをコントローラの受信機５
１５を介して戻す。コントローラは受信したヘッダデー
タを予期された値（ホールディングレジスタ５０９に蓄
積されていたもの）と比較する。
もし比較の結果が正しかったならば，正常な位置がベリ
ファイ　（検証）されたものであって．シーケンスが連
続する。それからコントローラはメモリ装置３３からの
欠陥アドレスポインタをホールディングレジスタファイ
ル５０９にロードし，代替データを欠陥データ代替ファ
イル５２７ヘロードする。
次にコントローラはシステムメモリ　（図示せず）から
書込みデータのフェッチを開始する。
コントローラはこれをシステムバスにアクセスすること
により行い，記憶またはバスアドレスを出力し，リード
サイクルを行なう。
コントローラはデータをインプット入力インタフェース
６０３を介してＰＩＦＯ６０１に引き込む。
そしてコントローラはそれから，スターティングセクタ
のアドレス（最も低いバイトのアドレス）をアドレス発
生器５０３から選ばれたメモリ装置３３ヘシフトする。
これはＰＩＦＯ６０１からのデータによって追従される
。
これらのデータはマルチブレクサ６０５と５１３を通じ
て送られ．そしてメモリ装置３３に送り出される前に直
列フォーマットに変換される。
このシーケンスは書きサイクルのためのすべてのバイト
が選ばれたメモリにロードされるまで続く。
データがＦＩＦＯからゲートされて，選択されたメモリ
３３にゲートされるときに効果的な有効な処理能力を提
供するためにパイプライン構造が採用されている。
データはＰＩＦＯ６０１からゲートされてＥＣＣハード
ウエア５２７へ送られ、ここにおいて．残りの値はＥＣ
ＣＯ中で計算されるであろう。
次のステージにおいてデータがマルチプレクサ６０５と
５１３を介してメモリ装置に送られているときに比較器
５２１はアドレス発生器５０３からのそのアドレスをホ
ールディングレジスタファイル５０９にある欠陥ポイン
タのアドレスと比較する。
マッチが発生したときは，欠陥位置が書込まれようとし
ていることを示し、コントローラはこのビットを欠陥デ
ータ代替ファイル５１７へ貯蔵する。
同時にメモリに送られる全ての誤りビットは０として送
られるであろう。
選ばれたメモリ装置の中に書込みサイクルのバイトがロ
ードされた後に，コントローラはプログラムコマンドを
メモリ装置に発生して書込みサイクルを開始する。
フラッシュＥＥｐｒｏｍ装置のための書込み操作の理想
的な構造は先に引用した同時継続中の米国特許出願，出
願番号ＮＩ：Ｌ２０４．１７５等であって，一つは多状
態ＥＥｐｒｏｍの読み．書き回路と技術と呼ばれている
ものに示されており，前記関連する部分をここで参考と
して挙げる。
簡単に言えば，書込みのサイクルの間中にコントローラ
はプログラム（または書込み）電圧パルスを供給してい
ることである。
これは，全てのビットのプログラムが適当であるかとい
うことを決定するためのべリファイ　（検証）読みが続
く。
もし，そのビットがベリファイ（検証）されなかったと
きは．コントローラはプログラム／ベリファイ　（検証
）サイクルを全てのビットが正しくブログラムされるま
で繰り返す。
もし，一つのビットがプログラム／ベリファイ（検証）
サイクルを延ばした後でもベリファイ（検証）に失敗し
たときは，コントローラはそのビットを欠陥ビットであ
ると指定し，そしてそれにしたがって欠陥マップを更新
するであろう。更新は欠陥セルが検出されるや否や，ダ
イナミックに行なわれる。同様な操作が消去ベリファイ
（検証）の失敗の場合においても，採用される。
全てのビットがプログラムされてベリファイ　（検証）
された後に．コントローラはＰＩＦＯ６０１から次のデ
ータピットをロードし，アドレスセクタの中の次の位置
をアドレスする。そしてコントローラはそれから他のプ
ログラム／ベリファイ（検証）シーケンスを次のバイト
について行なう。
このシーケンスはそのセクタの最後のデータまで，連続
して行なわれる。
一度このことが発生するとセクタ（第５図参照）に関連
する影のメモリ　（ヘッダ領域）をアドレスし，そして
ＥＣＣレジスタの内容をこの領域に書込む。
さらに，欠陥があるとしてフラグがたてられそして欠陥
データ代替ファイル５１６の中に蓄積されたピットの集
合は代替欠陥データ位置（第５図参照）に書き込まれ，
これによって引き続く読みに使用される良いビットの価
値を保つ。一度これらのデータグループが書込まれ，そ
して検証されるとそのセクタの書込みは完全なものと考
えられる。
この発明は全体のセクタの欠陥をマッピングする規定を
もっているが，しかしそれはその特定のセクタの欠陥セ
クタマッピング能力を越える欠陥が存在した後のことで
ある。各セクタの中における欠陥セルの数としてカウン
トが保存される。
あるセクタの中の数がある一定量を越えたときに，コン
トローラはそのセクタは欠陥としてそれを他のセクタに
マップする。
関連するセクタの欠陥ポインタは欠陥セクタマップの中
に保存されるであろう。セクタ欠陥マップは最初の欠陥
セクタにおいて，その余分な領域が欠陥がない場合にお
いて設け，そのセクタの中に設けられる。しかしながら
，セクタのデータ領域が大量の欠陥が発生した場合にお
いては．その余白の領域も同時に欠陥が多くなる可能性
が強い。
そのような理由により，他の実施例においては，コント
ローラに保持される他のメモリの中に，セクタマップを
位置させることが好ましい。
メモリはコントローラのハードウエアか．またはフラッ
シュＥＥｐｒｏｒｎのメモリから離れた部分に位置させ
られるであろう。コントローラがアクセスで多領域のア
ドレスを与えられると，そのコントローラはこのアドレ
スをセクタ欠陥マップと比較する。
もし，マッチが起こるならば欠陥セクタへのアクセスが
拒否され，そして欠陥マップの中に存在する代替アドレ
スが入力され，そして対応する代替セクタが代わりにア
クセスされる。
さらに他の具体例においてはセクタの再マッピングはマ
イクロプロセサによって遂行される。マイクロプロセサ
は入ってきたアドレスとアドレスを見てそれをセクタ欠
陥マップと比較する。もしマッチがあれば，それはコン
トローラにコマンドを発生する代わりに，新しいコマン
ドとして他の位置を代替する。
固体ディスクのより速いスピードから離れて，さらに他
の利点は，機械的な部分が存在しないということである
。
ディスク駆動に本来的に存在する回転性に原因する長い
サーチ時間は存在しない。さらにこれに加得るに，長い
同期時間，同期マークの検出時間，書込みギャップ等も
必要でない。
かくして．どこに読出されるべきデータが存在するか，
またはどこに書込まれるべきであるかという位置にアク
セスするために必要なオーバーヘッド時間はより少なく
なる。
これらの単純性，および無理がないということは，オー
バーヘッドを少なくしたより速いシステムとして現れる
。加得るに，ファイルはメモリの中に希望する任意のア
ドレスの順序で配列され，そしてコントローラには必要
なデータにどうして得るかということが必要なだけであ
る。
本発明のさらに他の特徴は欠陥マッピングは，セクタに
またはセクタからの移動させられるデータの流れを妨げ
る必要がない状態で構成されていることである。
ブロック中で誤りを含むデータはそれに係わらず返送さ
れ，そしてそれは後に修正される。順次アドレスを保存
することによって，それ自身高い速い速度を得ることが
できるであろう。
さらにまた，それはその装置の読み書きのデータバスに
おける効果的なパイプライン構造の実現を許容する。
書込みキャッシュシステム キャッシュメモリは一般的に遅いアクセスの装置のシス
テムの能力の速度を上げるために用いられている。例え
ば，コンビュータシステムにおいてディスク貯蔵からの
データのアクセスは遅い。
そしてもしデータがより速いラム（ＲＡＭ）から得られ
るならば，スピードはより速くなるであろう。典型的に
，ラムのシステムの部分はディスクからもっとも最近に
アクセスされたものを仮に保持するためにキャッシュが
使用されている。
次にそのデータが要るときには遅いディスクの代わりに
より速いキャッシュからそれを得ることができる。その
システムは，同じデータが繰り返されて使用されるよう
な状況において１　うまく動作する。
これは最も多くの構成やプログラムにおいて見られるも
のであり，これはコンビ二ータというものはプログラム
を走らせているときには．非常に狭い記憶領域でのみ働
く傾向があるからである。
キャッシングの他の例は通常より安いが．しかし遅いＤ
ＲＡＭにアクセスする時間を速くするために，より速い
ＳＲＡＭキャッシュを利用することである。
通常のキャッシュの設計は，メモリからの読み取りのス
ピードアップのためのリードキャッシュである。
ある状況においては，メモリに書き込む速度を上げるた
めに．書込みキャッシュが使用される。
しかしながら，キャッシュには同時に書込まれるのに対
して．システムメモリ　（例えばディスク）への書込み
の場合においては，データはそれらが発生するごとにそ
の都度直接書込まれる。これは電力がなくなったときに
更新され，ファイルが無くなってしまうという懸念のた
めに．このことが成されるのである。
もし書込みデータがキャッシュメモリ　（揮発性）にの
み貯蔵されているときに，電力が無くなるということは
新しく更新されたデータが，システムメモリ　（不揮発
性）の中の古いデータを更新する前に，キャッシュメモ
リから更新されたファイルがなくなってしまうというこ
とである。
これらのファイルが引き続き利用されるときには．その
システムは古いデータに基づいて操作されるということ
になるであろう。主メモリを毎回書き込む必要性は．キ
ャッシュ機構を書込みのために壊してしまうことになる
。リード（読み出し）キャッシュにおいては，この懸念
は全くなく，キャッシュからなくなるであろうデータは
ディスクでバックアップされているからである。
本発明においては，フラッシュＥＥｐｒｏｍのシステム
は従来のディスク形の貯蔵装置をもつシステムに置き換
えられて用いられる。
しかしながら，フラッシュＥＥｐｒｏｍは過度のプログ
ラム（消去サイクル）による消耗に曝されている。
同時継続中の米国特許出願，出願番号Ｎα２０４，１７
５，発明の名称“多状態のＥＥｐｒｏｍ読みおよび書き
サーキットとその技術”，サンジャイメハ口ボラとエリ
ャホウ　ハラリ博士により本発明と同時に出願された願
書に開示されている改良されたフラッシュＥＥｐ　ｒ　
ｏｍメモリ装置においてさえ，耐久力の限界はほぼ１０
６のプログラム／消去サイクルに限定されている。この
装置の寿命を１０年に引き延ばして考えてみると５分間
に１回ずつの消去に限定される。
これは通常のコンピュータの使用においては限界的なも
のである。
この問題を解決するために．キャッシュメモリシステム
は，多過ぎるプログラム／消去の回数に耐えることから
切り離すことができるように新規な方法で用いられる。
キャッシュの第１次的な機能は，フラッシュＥＥｐｒｏ
ｍメモリに書込むために用いられ，従来のキャッシュの
使用とは違ってフラッシュＥＥｐｒｏｍメモリからの読
みには用いない。
フラッシュＥＥｐｒｏｍメモリに書込む代わりに，毎回
データは更新され．そのデータはフラッシュＥＥｐｒｏ
ｍメモリへ送られる前に，キャッシュの中で，数回動作
させられるであろう。
これにより，フラッシュＥＥｐ　ｒ　ｏｍメモリへの書
込みの回数を減らすことができる。さらにまた，主とし
てより速いキャッシュメモリの中に書込むことにより，
より遅いフラッシュＥＥ　ｐ　ｒ　ｏｍへの書込みの回
数を減らし，全体のシステムにおける書込み効率を増強
させることができるという利点が得られる。
本発明を実現するにあたって，比較的小さい大きさのキ
ャッシュメモリが極めて有効である。
これは電源断の間に揮発性のキャッシュメモリの中にお
けるデータ損失の問題を克服するのに役立つ。
そのようなときには．キャッシュメモリを十分長い時間
，十分な電源で維持することと，フラツシ：ＬＥＥｐｒ
ｏｍメモリの中に特別に予約された空間である不揮発性
メモリの中にそれらのデータを詰め込んでおくというこ
ともできる。
このシステムにおける電力断．または電力障害において
．書込みキャッシュシステムは全体のシステムから切り
離されて，準備されていた再充電可能な電力供給はキャ
ッシュシステムの電源とフラッシュＥＥｐｒｏｍメモリ
に準備された空間への電源にのみ利用される。
第８図は，本発明による装置のコントローラの一部を形
成するキャッシュシステム７０１を略図的に示した図で
ある。
キャッシュシステム７０１の一方側はフラッシュＥＥｐ
ｒｏｍメモリアレイ３３に接続されている。
一方側において，それはマイクロプロセサシステム（図
示せず）にホストインタフェース７０３を介して接続さ
れている。このキャッシュシステム７０８は２つのメモ
リをもっている。
１つは一時的に書込みデータファイルを保持するキャッ
シュメモリ７０５である。他はキャッシュメモリ７０５
の中に保持されるデータファイルに関連する情報を貯蔵
するためのタグメモリ７０９である。メモリタイミング
／コントロール回路７１３はキャッシュメモリ７０５か
らフラッシュＥＥｐｒｏｍメモリ３３へのデータファイ
ルの書込みを制御する。
メモリコントロール回路７１３はタグメモリの中に蓄積
されている情報と同様にマイクロプロセサシステムの電
源装置にホストインタフェース７０３と線７１７を介し
て接続されている電力検出入力７１５に応答させられる
。
マイクロプロセサシステムの電力の劣化はメモリコント
ロール回路７１３によって検出され．それは揮発性のキ
ャッシュメモリ７０５の中のデータファイルの全てを不
揮発性のフラッシュＥＥｐｒｏｍメモリ３３にダウンロ
ードするであろう。
本発明において，フラッシュＥＥｐｒｏｍメモリアレイ
３３は，セクタ（典型的には５１２バイトの大きさ）に
組織されており，各セクタ内の全てのメモリセルは．一
緒に消去可能である。
かくして各々のセクタは，データファイルとみなされ．
そしてメモリアレイ上の書込み操作は，１または２以上
のそのようなファイルにおいて行なわれる。
フラッシュＥＥｐｒｏｍメモリ３３の中における新しい
セクタの読みの間，データファイルは読み出されて直接
的にホストを介してコントローラに送られる。
このファイルは通常のキャッシュシステムにおいて行な
われていたようにキャッシュメモリ７０５を満たすため
に使用されない。
ホストシステムがファイルの中のデータの処理を完了し
て，それをフラッシュＥＥ　ｐ　ｒ　ｏｍメモリ３３の
中に書き戻そうと希望したときに，それはキャッシュシ
ステム７０１に書込みサイクルの要求によりアクセスす
る。
コントローラはこれによりこの要求を受け入れてそのサ
イクルで動作させる。
本発明の１つの具体例においてはデータファイルはキャ
ッシュメモリ７０５へ書込まれる。
同時にデータファイルに関連する他の２つの情報片はタ
グメモリ７０９に書込まれる。第１のものはファイルポ
インタであってキャッシュメモリ７０５の中に存在する
ファイルを規定する。
第２のものはタイムスタンプであり，それはキャッシュ
メモリの中に最も最後にファイルされたかの時間を物語
るものである。
このようにしてホストがフラッシュＥＥｐｒｏｍメモリ
３３に書込みを欲するときはいつでも，そのデータファ
イルはポインタとタグメモリ７０９の中のタイムスタン
プとともにキャッシュメモリ７０５の中に最初に現実に
貯蔵されたものである。
本発明のさらに他の具体例によれば，ホストからの書込
みがあったときは，コントローラはまず初めにそのファ
イルが既にキャッシュメモリの中に存在していたもので
あったのか，またはタグメモリ７０９の中においてタグ
が着けられたもののいずれかであったかを見ることによ
りチェックする。もしそれがタグが着けられていなかっ
たならばフラッシュメモリ３３に書込まれる。一方，そ
の標識とタイムスタンプはタグメモリ７０９に書込まれ
る。
もし，そのファイルすでにキャッシュメモリの中に存在
するか．タグが着けられたものであったならば．それは
キャッシュメモリの中で更新され，フラッシュメモリの
中には書込まれない。
この方法によりしばしば用いられないデータファイルの
みがフラッシュメモリに書込まれる一方，しばしば用い
られるデータファイルはキャッシュメモリの中に捉えら
れている。
本発明のさらに他の具体例によれば，ホストからの書込
みがあったときは，予め定めた時間（例えば５分間のみ
）の間にどこかでさらに書込まれたデータファイルであ
るかどうかを見てチェックする。
もしそうでなかったならばフラッシュメモリ３３に書込
まれる。一方，その標識とタイムスタンプはタグメモリ
７０９に書込まれる。
もし，そのデータファイルが予め定めた時間間隔内に書
込まれたものであったならば，それはキャッシュメモリ
７０５の中に書込まれ，フラッシュメモリへは書込まれ
ない。
同時に．そのａ識とタイムスタンプはタグメモリ７０９
へ他の実施例と同様に書込まれる。この方法においても
同様にほとんど使用されないデータファイルのみがフラ
ッシュメモリに記録される一方，しばしば使用されるデ
ータファイルはキャッシュの中に捉えられている。
全ての具体例において，いつでもキャッシュメモリ７０
５は充填されるように使われる。
コントローラが予め決めた十分に満たされた状態に達し
たことを検出したときにはコントローラはキャッシュメ
モリ７０５の中のその他のファイルに優先してフラッシ
ュメモリ３３の中に書込むことによって保存することを
開始する。
いずれの具体例にあいても，キャッシュメモリ７０５は
いつでも充填される方向にスタートさせられている。コ
ントローラがある定められた満たされた状態に達したこ
とを検出したときにはコントローラはキャッシュメモリ
７０５の中に他のものに優先してあるファイルの保存を
フラッシュメモリ３５の中にそれらを書込むことによっ
て開始する。
これらのファイルのためのファイルの標識であるタグピ
ットはそのときにリセットさせる。そしてこれらのファ
イルが書き終わったものであることを示す。これにより
，キャッシュメモリに入ろうとする新しいデータのため
の空間が形成される。
コントローラは新しいよく働くファイルのための空間を
形成するために，最初に動かされた最も活用されないフ
ァイルをフラッシュメモリ３３にもどすことに対する責
任ももたされている。
各ファイルの活動の水準を追跡して保持するために各フ
ァイルのためのタイムスタンプはそのファイルの新しい
活動のためにリセットされない限り，動作させられる度
ごとにコントローラによって集積される。
このタイミングはタイマ７１１によって提供されている
。すべてのタイムステップ（カウント）にコントローラ
はキャッシュメモリの中のデータファイルに系統的にア
クセスしてこのデータファイルのために，最後に書き込
まれスタンプを読む。
コントローラはそれからこのタイムスタンプを他のタイ
ムステップ（すなわちカウントを１上昇）で加算する。
ファイルのタイムスタンプに対して，そのファイルの活
動にしたがって２つのことが起こる。
１つの可能性は，そのタイムスタンプが新しい活動が発
生したという事象によってリセットされることである。
他の可能性はそのファイルについて新しい活動を発生し
ないで，そのタイムスタンプがキャッシュから除去され
るまで加算されることである。現実問題として最大の限
界は，もしファイルが更新（新しい活動が発生したこと
）のときにビットの位置は，“シフトレジスタの当初の
位置にセットされるであろう。
一方．ファイルが不活動状態にあるときにはある場合に
おいてビットは次第に最終的なシフト位置に向かってシ
フトされるであろう。各ファイルのカウント値は各タイ
ムステップごとに貯蔵され，それから加算されていく。
各加算の後で，カウント値はマスターカウンタと比較さ
れ，その差は問題の時間遅れである。
かくして．もしファイルが活動状態であれば，その加算
されたタイムスタンプはデータファイルが書き換えられ
る度に当初の値にリセットされてもどされる。
この方法により，常に更新されているファイルは低いス
タンプ標識を持ち，そしてその動作が減少するまで，キ
ャッシュメモリの中に保存されるであろう。不活動の期
間が経過した後に．それらは最大のタイムスタンプ標識
を得る。
使われていないファイルは次第にフラッシュメモリの中
に貯蔵され．新しい，より使用されるファイルのために
キャッシュメモリの中のスペースを空けていく。
タグメモリの中においてもスペースはこれらの不活性な
ファイルがフラッシュメモリに移動されるにしたがって
あけられていく。
いつでもキャッシュメモリに入ろうとする新しいデータ
ファイルのために場所が空けられている必要があり，コ
ントローラはいくつかの古いファイルを除去してそれを
フラッシュメモリ３３の中に保存する。
スケジューリングはコントローラの中のメモリタイミン
グ／コントロール回路７１３によってなされる。ファイ
ルを保存することについての決定はいろいろな領域に基
礎づけられている。コントローラがそのシステムにおけ
る書込みの発生頻度をいつも監視しており，キャッシュ
がどの程度満たされているかをみている。
もし，キャッシュの中に，空き部屋，空間，空き間がと
きには保存がされる必要はない。もし，より多くの空き
部屋が要求されるときは，最も速い時間のタイムスタン
プをもつファイルが最初に移動され，フラッシュメモリ
に貯蔵される。
本発明はコントローラの中のハードウエアの中の構成に
関連して記述されてきたが，他の構成が可能であるとい
うようにも理解されたい。
例ｔｌｆ．　−１−ヤツシュメモリはそのシステムの中
のどこに存在してもよいし，また現存するマイクロプロ
セサシステムに用いられるソフトウェアによって実現さ
れても良い。そのような変形は本発明の方の範囲内にあ
る。
いかに多くの回数データがフラッシュメモリに書き戻さ
れたかというプロファイルはいろいろな要素のもとで決
定される。
それは，キャッシュメモリの大きさとそのシステムにお
ける書込みの発生頻度に依存する。
小さなキャッシュメモリシステムの場合では．最も頻度
の高いファイルのみがキャッシュ化されるだろう。より
少ない頻度でアクセスされるファイルはキャッシュメモ
リの大きさを増大することに関連してキャッシュ化され
るであろう。本発明，すなわち比較的安くて小さい量の
キャッシュメモリを使用する場合においては，好ましく
は１メガバイト程度のものの利用が有効である。
最も良く用いられるファイル（例えば上位５％）に定常
的に書込まないようにすることにより．フラッシュＥＥ
　ｐ　ｒ　ｏｍの書込み頻度は，各ミリ秒ごとのものを
５分毎秒程度に減少させることができるであろう。
これにより，メモリの使い尽くし時間は．ほとんど永久
というように延ばすことができる。この改良は書込み時
間中のシステムの動作能率を向上させるという改良にな
って現れる。
タイムタグをライトキャッシュの概念の中に実現すると
いうことは，ライトキャッシュバッファメモリを比較的
小さくするという利点となり．その理由は．それがしば
しば，書かれるデータファイルの貯蔵に用いられ，その
他のファイルはフラッシュＥＥｐｒｏｍメモリに直接書
込まれるのである。第２の特徴は，ライトキャッシュバ
ッファの人出で，ある移動データファイルの管理は．次
にどのデータファイルが呼ばれるかという進んだ知識を
要求されないので，自動化できることである。
本発明のいろいろな側面がフラッシュＥＥｐｒｏｍシス
テムの中で，フラッシュＥＥｐｒｏｍシステムを通常の
不揮発性大量記憶測定の有力な新しい代替物となるとい
うことについて記述されてきた。
しかしながら，いろいろ説明されてきた本発明の種々の
側面は好ましい実施例形態であって，当業者はそれらの
変形例はそれらについて種々の変形が可能であると理解
できるであろう。
したがって．本発明は添付の特許請求の範囲の全範囲内
において保護が与えられるべきものである。
【図面の簡単な説明】
第ＩＡ図は，本発明によるフラッシュＥＥｐｒｏｍメモ
リシステムを含むマイクロプロセサシステムのブロック
図である。 第ＩＢ図は，ある数のフラッシュＥＥｐｒｏｍメモリチ
ップと一つのコントローラチ，ツブを含むシステムを示
すブロック図である。 第２図は．消去されるべく選択されるメモリセクタを含
むフラッシュＥＥｐｒｏｍチップシステムの略図である
。 第３Ａ図は．本発明による多数のセクタの選択的消去を
実現するためのコントローラの回路を示すブロック図で
ある。 第３Ｂ図は，第２Ａ図に示された消去のために一つのセ
クタを選択するために使用される典型的なレジスタの詳
細を示す回路図である。 第４図は，複数のセクタ消去選択の消去シーケンスを図
示した流れ図である。 第５図は，一つのフラッシュＥＥｐｒｏｍセクタをデー
タ領域と予備の冗長領域に分けたことを示す略図である
。 第６図は，本発明による欠陥マッピングを使用した読込
み操作中におけるデータバスを示したブロック図である
。 第７図は．本発明による欠陥マッピングを使用した書込
み時におけるデータの制御パスを図示したブロック図で
ある。 第８図は，コントローラの中の書込みキャッシュ回路を
図示したブロック図である。 ２１・・・マイクロプロセサ ２３・・・システムバス　　　　２５・・・ＲＡＭ２７
・・・Ｉ　／Ｏ装置　　　　　２９・・・バルクメモリ
３１・・・メモリコントローラ ３　３・・・ＥＥｐ　ｒ　ｏｍアレイ　（メモリ）３５
．３７・・・シリアルデータ線 ３９・・・データパス ４０・・・インタフェース回路 ４１・・・システム制御線 ４３．４５．４７＝ＥＥｐｒｏｍチップ４９，５１，５
３・・・チップセレクト　（イネイブル）５７・・・論
理およびレジスタ回路　　　５９・・・バス２０１，２
０３．２０５−ＥＥｐｒｏｍチップ２０９・・・線 ２１１．２１３・・・セクタ ２２１．２２３・・・レジスタ ２２５・・・コマンドレジスタ ２２７・・・シリアルインタフェース ２２９・・・コマンドデコーダ ２３１・・・アドレスレジスタ ２３３・・・アドレスデコーダ ５０３・・・メモリアドレス発生器 ５０５・・・ホー｝（μｐインタフェース）５０７・・
・ＤＭＡコントローラ ５０９・・・ホールディングレジスタファイル５１１・
・・コマンドシーケンサ ５１３・・・マルチプレクサ　　　　５１５・・・受信
器５１７・・・欠陥データ代替ファイル ５１９・・・ＦＩＦＯ ５２１・・・コンパレータ ５２３・・・マルチブレクサ ５２５・・・出力インタフェース ５２７・・・ＥＣＣハードウエア ６０１・・・ＦＩＦＯ ６０３・・・インタフェース ６０５・・・マルチブレクサ 特許出願人　サンディスク　コーボレイション代理人　
　弁理士　　井　ノ　ロ　　　壽一一−一→一一

Claims (62)

    【特許請求の範囲】
  1. （１）フラッシュＥＥｐｒｏｍシステムで、それぞれは
    フラッシュＥＥｐｒｏｍセルのアレイをもち、そのアレ
    イは複数のセクタに分けられており、各セクタはその中
    に含まれている全てのセルを同時に消去できるようにア
    ドレス可能である１以上の集積回路チップと、 消去動作のために１または２以上のチップから複数のセ
    クタを選択する手段と、そして 選択された前記セクタに対してのみ、同時消去を実行す
    る手段と、 からなるフラッシュＥＥｐｒｏｍシステム。
  2. （２）請求項１記載のフラッシュＥＥｐｒｏｍであつて
    、 チップに関する読みまたは書きの操作はチップセレクト
    信号により可能にされており、チップに対しての消去操
    作はチップセレクト信号に無関係に行なわれるフラッシ
    ュＥＥｐｒｏｍシステム。
  3. （３）請求項１記載のフラッシュＥＥｐｒｏｍシステム
    であって、 消去操作のために選ばれた複数個のセクタについて消去
    の操作が行なわれ、 一方、消去操作により選ばれなかった他の装置について
    は、読み書きその他の操作が行なわれるフラッシュＥＥ
    ｐｒｏｍシステム。
  4. （４）請求項１記載のフラッシュＥＥｐｒｏｍシステム
    であって、 選択された複数のセクタから１または２以上のセクタの
    組合せを個々に取り除き、前記取り除かれたセクタが前
    記消去操作中にさらに消去されることを防ぐようにする
    手段をさらに含むフラッシュＥＥｐｒｏｍシステム。
  5. （５）請求項１記載のフラッシュＥＥｐｒｏｍシステム
    であって、 全てのセクタを同時に選択しない手段をさらに含むフラ
    ッシュＥＥｐｒｏｍシステム。
  6. （６）請求項１記載のフラッシュＥＥｐｒｏｍシステム
    であって、 前記選択手段は、各々のセクタに関連してステータスを
    保持するために設けられ、そのセクタが選択されたか、
    されないかを指示するための個々のレジスタをさらに含
    むフラッシュＥＥｐｒｏｍシステム。
  7. （７）請求項６記載のフラッシュＥＥｐｒｏｍシステム
    であって、 前記同時消去手段は、前記個々のレジスタの各々のステ
    ータスに応答し、選ばれたセクタのみが消去に含まれる
    ようにするフラッシュＥＥｐｒｏｍシステム。
  8. （８）請求項６記載のフラッシュＥＥｐｒｏｍシステム
    であって、 選ばれた状態を指示する個々のレジスタの１または２以
    上の組合せは、個々に選ばれなかった状態にリセット可
    能であるフラッシュＥＥｐｒｏｍシステム。
  9. （９）請求項６記載のフラッシュＥＥｐｒｏｍシステム
    であって、 前記全ての個々のレジスタは、関連するセクタが選択さ
    れなかったことを示すステータスへ同時にリセット可能
    なものであるフラッシュＥＥｐｒｏｍシステム。
  10. （１０）フラッシュＥＥｐｒｏｍセルのアレイの中の欠
    陥セルから誤りを修正するためのシステムであって、 代替セルと、 １または２以上の欠陥セルを対応する数の代替セルに代
    替するための手段から構成したシステム。
  11. （１１）請求項１０記載のＥＥｐｒｏｍセルのアレイに
    含まれる欠陥セルから誤差を修正するためのシステムで
    あって、 前記代替手段は新しく発見された欠陥セルに対しても直
    ちに適用されるものであるシステム。
  12. （１２）請求項１０記載のＥＥｐｒｏｍのアレイの中の
    欠陥セルから誤差を修正するためのシステムであって、 前記アレイは各セクタに含まれるセルが同時に請求され
    るように複数のフラッシュ消去可能なセクタに分割され
    ており、 前記代替セルは欠陥セルと同じセクタの中に設けられて
    いるシステム。
  13. （１３）請求項１１記載のフラッシュＥＥｐｒｏｍセル
    のアレイに含まれる欠陥セルから誤り修正のためのシス
    テムであつて、 前記欠陥セルのアドレスを対応する代替セルに結びつけ
    るための欠陥ポインタを蓄積するための欠陥マップをさ
    らに含むシステム。
  14. （１４）請求項１３記載のフラッシュＥＥｐｒｏｍセル
    のアレイに含まれる欠陥セルの中の誤ったデータを修正
    するためのシステムであって、 前記欠陥セルのための欠陥マップは前記欠陥セルと同じ
    セクタに設けられているシステム。
  15. （１５）請求項１０記載のフラッシュＥＥｐｒｏｍセル
    のアレイの中の欠陥セルから誤りを修正するためのシス
    テムであつて、 前記アレイは複数のフラッシュ消去可能なセクタに分け
    られており、各セルの中の全てのセルは同時に消去可能
    であり、 そのセクタの中の欠陥セルの数が予め定められた数を越
    えない限りにおいて、代替セルは同じセクタ内に設けら
    れ、 前記数を越える場合においては、代替セルは異なったセ
    クタに設けられるシステム。
  16. （１６）請求項１５記載のフラッシュＥＥｐｒｏｍセル
    のアレイの中に含まれる欠陥セルから誤りを修正するた
    めのシステムであって、 前記数を越えるときに、前記セクタはそのままそっくり
    代替セルによって置き換えられるシステム。
  17. （１７）請求項１５記載のフラッシュＥＥｐｒｏｍセル
    のアレイの中に含まれる欠陥セルから誤りを修正するた
    めのシステムであって、 前記代替手段は新しい欠陥セルが検出されるや否やその
    セルにもまた自動的に適用されるものであるシステム。
  18. （１８）請求項１７記載のフラッシュＥＥｐｒｏｍセル
    のアレイの中の欠捲セルから誤りを修正するためのシス
    テムであつて、 誤差修正コードを使用することを含むシステム。
  19. （１９）フラッシュＥＥｐｒｏｍセルのアレイの中の欠
    陥セルの中の悪いデータを修正するためのシステムであ
    って、 欠陥セルのために予定される良いデータを保存するため
    の代替セルと、 １または２以上の欠陥セルの中のデータをその欠陥セル
    がアクセスされたときに対応する代替セルの中の良いデ
    ータに置き換えるための手段とからなるシステム。
  20. （２０）請求項１０記載のフラッシュＥＥｐｒｏｍセル
    のアレイの中に含まれる欠陥セルの中の悪いデータを修
    正するためのシステムであって、 欠陥セルに書き込まれるべく予定されている良いデータ
    を対応する代替セルに自動的に蓄積することにより、良
    いデータの完全性を保つシステム。
  21. （２１）請求項２０記載のフラッシュＥＥｐｒｏｍセル
    のアレイの中の欠陥セルの中の悪いデータを修正するた
    めのシステムであって、 前記代替手段は新しい欠陥セルが発見されると同時にそ
    のセルに自動的に適用されるシステム。
  22. （２２）請求項２０記載のフラッシュＥＥｐｒｏｍセル
    のアレイの中の欠陥セルの中の悪いデータを修正するた
    めのシステムであって、 各セクタの中の全てのセルが同時に消去できるというフ
    ラッシュ消去可能なセクタの複数個に分割されており、
    そこにはデータが蓄積されている前記アレイと、 悪いデータが含まれているデータがアクセスされた後に
    、前記代替手段が適用するシステム。
  23. （２３）請求項２０記載のフラッシュＥＥｐｒｏｍセル
    のアレイの中の欠陥データの中の悪いデータを修正する
    ためのシステムであって、 前記アレイは各セクタの中の全てのセルが同時に消去さ
    れるようなフラッシュ消去セクタの複数個に分割されて
    おり、 前記代替セルは欠陥セルと同じセクタの中に設けられて
    いるシステム。
  24. （２４）請求項２０記載のフラッシュＥＥｐｒｏｍセル
    のアレイの中の欠陥セルの中の悪いデータを修正するた
    めのシステムであって、 欠陥セルのアドレスと対応する代替セルのそれを関連づ
    ける欠陥ポインタを記憶するための欠陥マップをさらに
    含むシステム。
  25. （２５）請求項２４記載のフラッシュＥＥｐｒｏｍセル
    のアレイの中の欠陥セルの中の悪いデータを修正するた
    めのシステムであって、 前記欠陥セルのための欠陥マップは前記欠陥セルと同じ
    セクタの中に位置させられているシステム。
  26. （２６）請求項１９記載のフラッシュＥＥｐｒｏｍセル
    のアレイの中の欠陥セルの中の悪いデータを修正するた
    めのシステムであって、 各々のセクタの中に含まれる全てのセルが同時に消去さ
    れるようなフラッシュ消去セクタの複数組に分割されて
    いる前記アレイと、 セクタの中の欠陥セルの数が予め定められた値を越えて
    いないときには前記代替セルは前記欠陥セルと同じセク
    タの中にあり、 前記数を越える場合には、前記代替セルは異なったセク
    タの中にあるシステム。
  27. （２７）請求項２６記載のフラッシュＥＥｐｒｏｍセル
    のアレイの中の欠陥セルの中の悪いデータを修正するた
    めのシステムであって、 前記数を越える場合には前記セクタは全体として代替セ
    クタに置き換えられるシステム。
  28. （２８）請求項２６記載のフラッシュＥＥｐｒｏｍセル
    のアレイの中の欠陥セルの中の悪いデータを修正するた
    めのシステムであって、 前記代替手段は新しく発生する欠陥セルに自動的に適用
    されるシステム。
  29. （２９）請求項２８記載のフラッシュＥＥｐｒｏｍセル
    のアレイの中の欠陥セルの中の悪いデータを修正するた
    めのシステムであって、 誤差修正コードを使用するシステム。
  30. （３０）フラッシュＥＥｐｒｏｍメモリの中にデータフ
    ァイルを書込むための改良されたシステムであって、 前記フラッシュＥＥｐｒｏｍメモリのために予定された
    データを一時的に蓄積するためのキャッシュメモリは前
    記フラッシュＥＥｐｒｏｍメモリよりもより多くの読み
    ／消去回数に有効に耐えるものであるキャッシュメモリ
    と、 あるシステムに応答し、前記フラッシュＥＥｐｒｏｍメ
    モリの代わりにデータファイルを書き込むための手段と
    、 前記キャッシュメモリの中の各データファイルを識別す
    るための手段と、 各データファイルが最後に書き込まれたときからの時間
    を決定するための手段と、 前記キャッシュメモリの中に新しいデータファイルが要
    求されて余分な空間が必要になったときに前記キャッシ
    ュメモリからフラッシュＥＥｐｒｏｍメモリへ最後に書
    込まれて以来の最も長い時間を持つ、第１移動データフ
    ァイルのための手段と、 からなる改良されたシステム。
  31. （３１）請求項３０記載の改良されたシステムであって
    、 キャッシュメモリの中のファイルをダウンロードするた
    めのバックアップされた不揮発性メモリと、 起こった電源の欠陥に応答して、キャッシュメモリの中
    のデータファイルをバックアップメモリにダウンロード
    するための手段で、これにより揮発性のキャッシュメモ
    リからデータファイルを救う手段と、 から構成した改良されたシステム。
  32. （３２）請求項３０記載の改良されたシステムであって
    、 そこにおいて、バックアップメモリはフラッシュＥＥｐ
    ｒｏｍメモリの一部である改良されたシステム。
  33. （３３）請求項３０記載の改良されたシステムであって
    、 キャッシュメモリはフラッシュＥＥｐｒｏｍメモリのア
    クセス時間よりも明らかに速い応答時間を持つものであ
    る改良されたシステム。
  34. （３４）請求項３０記載の改良されたシステムであって
    、 フラッシュＥＥｐｒｏｍメモリの操作を制御するための
    コントロール回路チップを持ち、 これにより改良されたシステムはコントローラ回路チッ
    プの一部である改良されたシステム。
  35. （３５）請求項３０記載の改良されたシステムであって
    、 マイクロプロセサシステムとランダムアクセスメモリを
    持ち、前記改良されたシステムはランダムアクセスメモ
    リをもつマイクロプロセサの中にソフトウェアによって
    組み込まれているものである改良されたシステム。
  36. （３６）フラッシュＥＥｐｒｏｍメモリにデータファイ
    ルを書込むための改良されたシステムであって、データ
    ファイル書込みのために、フラッシュＥＥｐｒｏｍ、Ｅ
    Ｅｐｒｏｍの代わりにキャッシュメモリに書く、あるシ
    ステムに応答する手段と、前記フラッシュＥＥｐｒｏｍ
    メモリに書込むシステムに応答する手段と、 データファイルの識別子と各データファイルが最後に書
    込まれたときを記憶するためのタグメモリと、 前記キャッシュメモリの中に新しいデータファイルのた
    めの余分なスペースが要求されたときに前記キャッシュ
    メモリから前記フラッシュＥＥｐｒｏｍメモリに最後に
    書き込まれた時間が最も長いものを持つ最初に動いたデ
    ータファイルのための手段であり、これによって現実に
    書き込む回数を自主的に減少させることにより、フラッ
    シュＥＥｐｒｏｍメモリに開運するストレスを減少させ
    る手段とからなる改良されたシステム。
  37. （３７）請求項３６記載の改良されたシステムであって
    、 キャッシュメモリの中のデータファイルをダウンロード
    するためのバックアップされた不揮発性メモリと、 前記バックアップメモリにキャッシュメモリの中のデー
    タをダウンロードするために電圧欠陥の発生に応答する
    手段であって、これにより揮発性のキャッシュメモリか
    らデータを救済する改良された手段。
  38. （３８）請求項３６記載の改良されたシステム、におい
    て、 バックアップメモリはフラッシュＥＥｐｒｏｍの一部で
    ある改良されたシステム。
  39. （３９）請求項３６記載の改良されたシステムにおいて
    、キャッシュメモリはフラッシュＥＥｐｒｏｍメモリの
    アクセスタイムよりも実質的に速いものである改良され
    たシステム。
  40. （４０）請求項３６記載の改良されたシステムであって
    、 フラッシュＥＥｐｒｏｍの操作をコントロールするため
    のコントロールチップを含み、 これにより改良されたシステムはコントローラ回路チッ
    プの一部を形成する改良されたシステム。
  41. （４１）請求項３６記載の改良されたシステムであって
    、 マイクロプロセサシステムとランダムアクセスメモリを
    含み、 ここにおいて改良されたシステムはランダムアクセスメ
    モリを持つマイクロプロセサシステムの中にソフトウェ
    アによって構築されたものである改良されたシステム。
  42. （４２）フラッシュＥＥｐｒｏｍメモリの中にデータフ
    ァイルを書込むための改良されたシステムであって、 フラッシュＥＥｐｒｏｍメモリのためを意図して、一時
    的にデータファイルを蓄積するためのキャッシュメモリ
    であって、このキャッシュメモリは前記フラッシュＥＥ
    ｐｒｏｍメモリの書込み／消去サイクルよりかなり多い
    回数に耐えることができるキャッシュメモリと、 あるシステムに応答する手段であってデータファイルを
    フラッシュＥＥｐｒｏｍメモリかその代わりにキャッシ
    ュメモリに書込む手段と、 前記キャッシュメモリの中に予めコピーした前記データ
    ファイルが存在しないときに、前記フラッシュＥＥｐｒ
    ｏｍに書込み、そして前記キャッシュメモリの中に前記
    データファイルの前のコピーが存在しているときに、キ
    ャッシュメモリに書込む前記応答手段と、 前記キャッシュメモリの中に新しくデータファイルのた
    めの余分な空間が必要になったときに、前記キャッシュ
    メモリから前記フラッシュＥＥｐｒｏｍメモリに最後に
    書込まれた最も長い時間をもつ最初に移動したデータフ
    ァイルのための手段とからなる改良されたシステム。
  43. （４３）請求項４２記載の改良されたシステムであって
    、 キャッシュメモリの中のファイルをバックアップされた
    不揮発性メモリの中にダウンロードするためのバックア
    ップされた不揮発性メモリと、キャッシュメモリの中の
    データファイルをバックアップメモリヘダウンロードす
    るために電力欠陥に応答する手段で、これにより不揮発
    性キャッシュメモリで発生する問題からデータファイル
    を救済する改良されたシステム。
  44. （４４）請求項１２記載の改良されたシステムにおいて
    、 前記バックアップメモリはフラッシュＥＥｐｒｏｍの一
    部であるシステム。
  45. （４５）請求項４２記載のフラッシュＥＥｐｒｏｍメモ
    リの中へデータを書込むための改良されたシステムであ
    って、 書込みのための前記応答手段は、データファイルの識別
    子と各データファイルが最後に書込まれた時間を記憶す
    るためのタグメモリとを含み、前記応答手段は前記デー
    タファイルがタグメモリの中にタグされていないときに
    、フラッシュメモリに書込み、タグメモリの中に前記デ
    ータファイルがタグされているときはキャッシュメモリ
    に書込むものである改良されたシステム。
  46. （４６）フラッシュＥＥｐｒｏｍメモリにデータファイ
    ルを書込むための改良されたシステムであって、フラッ
    シュＥＥｐｒｏｍメモリのために意図されたデータファ
    イルを一時的に記憶するキャッシュメモリであって、前
    記キャッシュメモリは前記フラッシュメモリの書込み／
    消去回数よりも、はるかに耐力を持つキャッシュメモリ
    と、 あるシステムに応答して、フラッシュＥＥｐｒｏｍメモ
    リまたはその代わりにキャッシュメモリのいずれかにデ
    ータファイルを書込むためにＥＥｐｒｏｍメモリに書込
    む手段であって、前記応答手段は前記予め定めた時間よ
    り後に前記アァイルに最後に書込まれたときに前記フラ
    ッシュＥＥｐｒｏｍに書込み、予め定められた期間内に
    最後に書込まれたファイルであるときに、前記キャッシ
    ュメモリに書込む応答手段と、 キャッシュメモリに新しいデータファイルの余分な空間
    が要求されたときに、前記キャッシュメモリからフラッ
    シュＥＥｐｒｏｍメモリに最後に書込まれた最も長い時
    間を持つ最初に移動したデータファイルのための手段で
    あって、これにより、現実の書込みの回数を減らして、
    フラッシュＥＥｐｒｏｍメモリへ関連するストレスを最
    小にする最初に移動したデータファイルのための手段と
    から構成された改良されたシステム。
  47. （４７）請求項４６記載の改良されたシステムにおいて
    、 前記キャッシュメモリは前記フラッシュＥＥｐｒｏｍメ
    モリのアクセスタイムよりかなり速いアクセスタイムを
    持っている前記改良されたシステム。
  48. （４８）請求項４６記載の改良されたシステムであって
    、 フラッシュＥＥｐｒｏｍの動作を制御するための制御回
    路チップを含み、ここにおいて改良されたシステムはコ
    ントロール回路チップの一部である改良されたシステム
    。
  49. （４９）請求項４６記載の改良されたシステムであって
    、 マイクロプロセサシステムとランダムアクセスメモリを
    含み、ここにおいて改良されたシステムはランダムアク
    セスメモリを持つマイクロプロセサの中にソフトウェア
    によって構成されるものである改良されたシステム。
  50. （５０）フラッシュＥＥｐｒｏｍメモリにデータファイ
    ルを書込むための改良されたシステムであって、フラッ
    シュＥＥｐｒｏｍメモリを意図するデータファイルを一
    時的に記憶／貯蔵するためのキャッシュメモリであって
    、前記キャッシュメモリは前記フラッシュＥＥｐｒｏｍ
    メモリが書込み／消去のサイクルで耐える回数よりもか
    なり多くの回数に耐え得るものであるキャッシュメモリ
    と、データファイルの標識と各データファイルが最初に
    書込まれた時間を蓄積するためのタグメモリと、 あるシステムに応答してデータファイルを前記フラッシ
    ュＥＥｐｒｏｍメモリかまたはその代わりにキャッシュ
    メモリに書込むためのフラッシュＥＥｐｒｏｍヘ書込む
    手段であって、前記応答手段は前記データファイルが前
    記タグメモリの中で標識されないときに、前記フラッシ
    ュＥＥｐｒｏｍに書込み、データファイルがタグメモリ
    の中で標識されたときには、キャッシュメモリに書込む
    応答手段と、 キャッシュメモリに新しいデータファイルのための余分
    なスペースが要求されたときに、キャッシュメモリから
    前記フラッシュメモリに最後に書込まれたときから最も
    長い時間を持つ最初に移動したデータファイルのための
    手段であって、これにより、現実の書込みの回数を減ら
    し、フラッシュＥＥｐｒｏｍに加えられるであろうスト
    レスを減少させる手段を含む改良されたシステム。
  51. （５１）請求項５０記載の改良されたシステムであって
    、 キャッシュの中のデータファイルをダウンロードするた
    めのバックアップ不揮発性メモリと、発生した電力欠陥
    に応答してキャッシュメモリの中のデータファイルをバ
    ックアップメモリにダウンロードするための手段であっ
    て、これによりキャッシュメモリの中の揮発からデータ
    ファイルを救済する応答手段からなる改良されたシステ
    ム。
  52. （５２）請求項５０記載の改良されたシステムであって
    、ここにおいてバックアップメモリは前記フラッシュＥ
    Ｅｐｒｏｍメモリの一部である改良されたシステム。
  53. （５３）請求項５０記載の改良されたシステムであって
    、 ここにおいてキャッシュメモリは、前記フラッシュＥＥ
    ｐｒｏｍメモリのアクセスタイムよりもかなり速いアク
    セスタイムを持つものである改良されたシステム。
  54. （５４）請求項５０記載の改良されたシステムにおいて
    、 前記フラッシュＥＥｐｒｏｍの操作を制御するためのコ
    ントローラ回路チップを含み、これにより改良されたシ
    ステムはコントローラ回路チップの一部分である改良さ
    れたシステム。
  55. （５５）請求項５０記載の改良されたシステムであって
    、 マイクロプロセサシステムとランダムアクセスメモリを
    含み、ここにおいて、改良されたシステムはランダムア
    クセスメモリを持つマイクロプロセサの中にソフトウェ
    アによって構築されたシステムである改良されたシステ
    ム。
  56. （５６）システムバスと標準電源通信連絡するようにコ
    ンピュータシステムに差し込まれるのに適したメモリカ
    ードであって、次のものを含む、 複数のＥＥｐｒｏｍの集積回路チップであって、それぞ
    れのチップは、 大きな数の個々にアドレス可能な蓄積セルであって、そ
    れらは複数のセクタに分割され各セクタは複数の前記記
    憶セルを含み、 前記任意のセクタの中に含まれる複数の予備の記憶セル
    と、 前記システムバス上の信号に応答する手段であって、１
    またはそれ以上の指定されたセクタの全てのセルを消去
    するために前記セクタの他のセルを消去しない応答手段
    、 アドレスされた蓄積セルの状態を読むために、前記シス
    テムバスの信号に応答する手段と、アドレスされた蓄積
    セルを予め定められた状態にプログラムするために前記
    システムバス上の信号に応答する手段と、 　前記１つのセクタの中の蓄積セルに企てられたプログ
    ラムまたは消去が不成功であったことに応答して予備の
    セルを代替させる手段であって、それにより前記セクタ
    の残りのセルの動作を保持させる応答手段からなるメモ
    リカード。
  57. （５７）請求項５６にしたがうメモリカードであって、
    それは前記カードに設けられたキャッシュメモリをさら
    に含み、そして前記プログラム手段は前記ＥＥｐｒｏｍ
    よりはむしろ前記キャッシュメモリを初期的にプログラ
    ムする手段を含み、 前記読み込み手段は前記キャッシュメモリが読出される
    べきデータを含んでいるかどうかを初期的に決定する手
    段を含み、そして前記キャッシュメモリが書込みのため
    に満たされ、その最も古い使用されていないブロックの
    データを前記ＥＥｐｒｏｍメモリに書込むための手段と
    、これにより前記キャッシュメモリの中に新しいデータ
    の余地を形成するようにしたメモリカード。
  58. （５８）請求項５６記載のメモリカードであって、前記
    チップは複数の予備のセクタを含み、ここにおいて、前
    記代替手段は前記セクタの中のセルの数が一定値に達し
    たときに前記セクタの一つのために前記予備のセクタを
    代替する手段を含むメモリカード。
  59. （５９）請求項５８記載のメモリカードであって、誤差
    修正コードを用いる誤り修正を行なう手段を含むメモリ
    カード。
  60. （６０）請求項５６記載のメモリカードであって、前記
    システムバスに接続されているコントローラとインタフ
    ェースを含み、前記コントローラは前記コンピュータシ
    ステムに接続可能である標準的な磁気ディスク駆動装置
    のための命令に応答可能なものであり、これにより前記
    ディスク駆動システムと同等、またはそれ以上のもので
    あるメモリカード。
  61. （６１）請求項５６記載のメモリカードであって、その
    中にはＥＥｐｒｏｍチップの種々の操作のために種々の
    動作電圧が要求されており、標準電源から種々の動作電
    圧を発生させる手段を含むメモリカード。
  62. （６２）請求項１６記載のメモリカーカードをその中に
    含んでいる貯蔵システムであって、 前記ＥＥｐｒｏｍチップの動作を制御するためのコント
    ローラと、 前記ＥＥｐｒｏｍチップの動作のための電圧発生手段と
    、 前記貯蔵システムの動作中に誤差を修正する手段と、 前記貯蔵システムをコンピュータシステムにインタフェ
    ースするための手段とからなる蓄積システム。
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