JP2709751B2 - 不揮発性半導体記憶装置およびそのデータ消去方法 - Google Patents

不揮発性半導体記憶装置およびそのデータ消去方法

Info

Publication number
JP2709751B2
JP2709751B2 JP12787391A JP12787391A JP2709751B2 JP 2709751 B2 JP2709751 B2 JP 2709751B2 JP 12787391 A JP12787391 A JP 12787391A JP 12787391 A JP12787391 A JP 12787391A JP 2709751 B2 JP2709751 B2 JP 2709751B2
Authority
JP
Japan
Prior art keywords
data
erase
memory
memory cell
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP12787391A
Other languages
English (en)
Other versions
JPH04228193A (en
Inventor
武志 中山
知士 二ッ谷
好和 宮脇
康 寺田
真一 小林
正紀 林越
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP15835890 priority Critical
Priority to JP2-158358 priority
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP12787391A priority patent/JP2709751B2/ja
Publication of JPH04228193A publication Critical patent/JPH04228193A/ja
Application granted granted Critical
Publication of JP2709751B2 publication Critical patent/JP2709751B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/10Programming or data input circuits
    • G11C16/14Circuits for erasing electrically, e.g. erase voltage switching circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/10Programming or data input circuits
    • G11C16/14Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に、電気的に書込みおよび消去可能な不揮発
性半導体記憶装置に関する。

【0002】

【従来の技術】半導体記憶装置は、DRAM(ダイナミ
ックランダムアクセスメモリ)やSRAM(スタティッ
ク型ランダムアクセスメモリ)等の揮発性メモリと、不
揮発性メモリとがある。揮発性メモリの記憶データは、
電源が切られるとすべて消える。しかし、不揮発性メモ
リの記憶データは、電源が切れても消えない。このよう
な不揮発性半導体記憶装置として代表的なものにPRO
M(programmable read only
memory)がある。PROMは、ユーザ側で情報を
書込める半導体記憶装置である。このPROMには、書
込んだ情報を電気的消去して何度でも情報を書換えるこ
とができるEEPROM(electrically
erasable and programmable
ROM)がある。すべてのメモリセルの記憶データを
一括して電気的に消去することができるEEPROM
は、フラッシュメモリ(以下、この明細書では便宜上フ
ラッシュメモリをフラッシュEEPROMと称す)と呼
ばれる。

【0003】図21は、従来のフラッシュEEPROM
の基本構成を示す概略ブロック図である。図21を参照
して、フラッシュEEPROMは、メモリアレイ1,ロ
ーデコーダ4,Yゲート2,およびコラムデコーダ5を
含む。

【0004】メモリアレイ1は、行方向,列方向にマト
リクス状に配列された複数のメモリセルMCを含む。各
メモリセルMCは、メモリアレイ1において、対応する
ビット線30およびワード線50に接続される。各メモ
リセルMCには、フローティングゲートに電荷を蓄える
ことができるメモリトランジスタが用いられる。

【0005】図22は、メモリトランジスタ構造を示す
断面図である。図22を参照して、メモリトランジスタ
は、コントロールゲート200と、フローティングゲー
ト210と、P型基板240上に形成されたN型領域2
20および230と、絶縁層250とを含む。フローテ
ィングゲート210は、P型基板240上に、N型領域
220とN型領域230とにまたがるように、絶縁層2
50を介して形成される。コントロールゲート200
は、フローティングゲート210上に絶縁層250を介
して形成される。コントロールゲート200およびフロ
ーティングゲート210は、いずれもポリシリコンによ
って形成される。絶縁層250は、SiO2 などの酸化
膜によって形成される。P型基板240とフローティン
グゲート210との間の酸化膜250の厚さは通常10
0Å程度であり非常に薄い。コントロールゲート200
は、図21において対応するワード線50に接続され
る。2つのN型領域の内の一方220は、このMOSト
ランジスタのドレインとして図21における対応するビ
ット線30に接続される。もう一方のN型領域230
は、このMOSトランジスタのソースとして図21にお
けるすべてのメモリセルMCに共通のソース線80に接
続される。P型基板240は接地される。

【0006】データ書込時には、コントロールゲート2
00およびドレイン220に各々ワード線50に12V
程度、およびビット線30に6V程度が印加され、一
方、ソース230がソース線80を介して接地される。
ドレイン220に高圧パルスが印加され、かつ、ソース
230が接地されることによって、ドレイン220とP
型基板240との界面付近でチャネルホットエレクトロ
ンが生じる。これによって、ドレイン220へ電流が流
れる。一方、コントロールゲート200にも高圧パルス
が印加されているため、ホットエレクトロンはコントロ
ールゲート200からの電界によって加速されフローテ
ィングゲート210とP型基板240との間の薄い酸化
膜250を透過してフローティングゲート210に注入
される。

【0007】フローティングゲート210に注入された
電荷は、フローティングゲート210が酸化膜250に
よって電気的に絶縁されているため、逃げることができ
ない。したがって、フローティングゲート210に一端
注入された電子は、電源が切られた後もフローティング
ゲートに210から長期間流出せず蓄積される。フロー
ティングゲート210に電子が蓄積されている状態がデ
ータ“0”に対応し、フローティングゲート210に電
子が蓄積されていない状態がデータ“1”に対応する。
したがって、メモリセルMCの記憶データは電源が切ら
れた後も保持される。さて、フローティングゲート21
0に電子が蓄積されると、蓄積された電子からの電界に
よってコントロールゲートから見たしきい値が正方向に
シフトする。このため、チャネル領域に負極性の反転層
が生じにくくなる。したがって、フローティングゲート
210に電子が蓄積されると、このMOSトランジスタ
にチャネルを生じさせるのに要するゲート電圧(このト
ランジスタのしきい値電圧)がフローティングゲート2
10に電子が蓄積されていない場合よりも高くなる。つ
まり、コントロールゲート200に、フローティングゲ
ート210に電子が蓄積されていない場合よりも高い電
圧を与えないとチャネル領域に反転層は生じない。

【0008】記憶データが消去される場合には、ソース
230にソース線80を介して高圧が印加され、一方、
コントロールゲート200はワード線50を介して接地
される。これによって、フローティングゲート210と
ソース230との間に、ソース230を高電位側とした
高電界が印加される。この結果、フローティングゲート
210とソース230とを絶縁する酸化膜250にトン
ネル現象が生じ、フローティングゲート210とソース
230との間に流れる電流(トンネル電流)が生じる。
すなわち、フローティングゲート210からソース23
0に酸化膜250を介して電子が流出する。これによっ
て、フローティングゲート210に蓄積された電子が除
去され、このMOSトランジスタのしきい値電圧は低下
する。図21に示されるように、ソース線80は各メモ
リセルMCのソースに共通に接続されるため、図21に
おいてメモリアレイ1内のすべてのメモリセルMCの記
憶データは一括して消去される。

【0009】データ読出時には、コントロールゲート2
00およびドレイン220にそれぞれ、対応するワード
線50およびビット線30を介して電源電圧(通常、5
V)または、それに比較的近い電圧が印加され、一方、
ソース230がソース線80を介して接地される。フロ
ーティングゲート210に電子が蓄積されていなければ
(記憶データが“1”であれば)、このMOSトランジ
スタのしきい値電圧は低いのでコントロールゲート20
0に印加された電源電圧によってソース230・ドレイ
ン220間にチャネルが生じる。しかし、フローティン
グゲート210に電子が蓄積されていれば(記憶データ
が“0”であれば)、このMOSトランジスタのしきい
値電圧は高いので、コントロールゲート200に電源電
圧が印加されてもソース230・ドレイン220間にチ
ャネルは生じない。したがって、記憶データが“1”で
あるメモリセルを構成するMOSトランジスタは、デー
タ読出時にON状態となり対応するビット線30からソ
ース線80に電流が流れる。しかし、記憶データが
“0”であるメモリセルを構成するMOSトランジスタ
は、データ読出時においてもOFF状態であるので、対
応するビット線30からソース線80に流れる電流は生
じない。そこで、データ読出時にはデータを読出される
べきメモリセルに対応するビット線に電流が流れるか否
かがセンスアンプによって検出される。この検出の結果
に基づいて、記憶データが“1”および“0”のうちの
いずれであるかが判定される。

【0010】ただし、データ読出時にビット線30に与
えられる電位が高過ぎると、フローティングゲート21
0とドレイン220との間の酸化膜250に高電界がか
かるため、フローティングゲート210に蓄積されてい
た電子がドレイン220側に抜けてしまう。そのため、
ビット線30に与えられる電位は1〜2V程度である。
したがって、データ読出時に記憶データが“1”である
メモリセルに流れる電流は小さい。そこで、この電流を
検知するために電流センスアンプが用いられる。

【0011】再度図21を参照して、アドレス入力端子
A0〜AKに外部から与えられるアドレス信号を受け
る。アドレス信号は、メモリアレイ1内のメモリセルM
Cのうちのいずれに対してデータ読出またはデータ書込
を行なうかを指示する信号である。アドレスバッファ6
は、与えられたアドレス信号をバッファリングしてロー
デコーダ4およびコラムデコーダ5に与える。

【0012】入出力バッファ9は、入力データおよび出
力データを受ける入出力端子I/O 0 〜I/ON に接続
される。入出力バッファ9は、入出力端子I/O0 〜I
/O N に外部より与えられる書込データを書込回路7に
与える。さらに、入出力バッファ9は、センスアンプ8
から出力されるデータを読出データとして入出力端子I
/O0 〜I/ON に導出する。

【0013】書込回路7は、入出力バッファ9から与え
られる書込データに応じた電圧をYゲート2に与える。
センスアンプ8は、Yゲート2の出力を検知してその検
知結果に応じてデータ“0”または“1”に対応する信
号電圧を読出データとして入出力バッファ9に与える。

【0014】ローデコーダ4は、アドレスバッファ6か
らのアドレス信号に応答して、メモリアレイ1内のワー
ド線50のうちのいずれか1本を選択する。コラムデコ
ーダ5は、アドレスバッファ6からのアドレス信号に応
答して、メモリアレイ1内のビット線30のうちのいず
れか1本を選択する。

【0015】制御回路140は、Yゲート2,コラムデ
コーダ5,書込回路7,アドレスバッファ6,入出力バ
ッファ9,およびセンスアンプ8をこれらが各モードに
応じた動作を行なうように制御する。

【0016】端子TPPには外部からの高圧VPPが与えら
れる。端子TCCには外部から通常レベルの電源電圧VCC
が与えられる。スイッチ回路400は、端子TPPおよび
CCにそれぞれ与えられる高圧VPPおよび電源電圧VCC
のうちのいずれか一方を選択的に所定の回路部に出力す
る。

【0017】スイッチ回路400は、制御回路140に
よって制御されて、データ書込時には端子TPPからの高
圧VPPをローデコーダ4に与える。さらに、スイッチ回
路400は、制御回路140によって制御されて、デー
タ読出時に電源電圧VCCをローデコーダ4に与える。さ
らに、スイッチ回路400は、制御回路140によって
制御されて、データ消去時に高圧VPPをソース線スイッ
チ3に与える。

【0018】データ書込時において、Yゲート2は、コ
ラムデコーダ5によって選択されたビット線に、書込回
路7から与えられる電圧を与える。具体的には、書込デ
ータが“0”であれば、Yゲート2は選択されたビット
線に高圧VPPを印加する。書込データが“1”であれ
ば、Yゲート2は、選択されたビット線の電位を接地電
位に保持する。データ書込時において、ローデコーダ4
は、選択したワード線に高圧スイッチ回路400からの
PPを印加する。一方、データ書込時において、ソース
線スイッチ3は、ソース線80に接地電位を与える。し
たがって、書込データが“0”であれば、ローデコーダ
4によって選択されたワード線とコラムデコーダ5によ
って選択されたビット線との交点に位置するメモリトラ
ンジスタ(選択されたメモリトランジスタ)のフローテ
ィングゲート210にのみ、アバランシェ崩壊によって
生じた電子が注入される。しかし、書込データが“1”
であれば、選択されたメモリトランジスタにおいて、コ
ントロールゲート200が昇圧されないためフローティ
ングゲート210に電子は注入されない。

【0019】データ読出時において、ローデコーダ4
は、選択したワード線に前記高圧VPPよりも低いスイッ
チ回路400からの電源電圧VCCを印加する。データ書
込時において、Yゲート2は、コラムデコーダ5によっ
て選択されたビット線に1〜2Vの低い電圧を印加す
る。一方、データ読出時において、ソース線スイッチ3
はデータ書込時と同様に、ソース線80に接地電位を与
える。したがって、選択されたメモリトランジスタの記
憶データが“0”であれば、選択されたビット線からソ
ース線80に選択されたメモリセルのドレイン220,
チャネル領域,およびソース230を介して電流が流れ
る。選択されたメモリトランジスタの記憶データが
“1”であれば、選択されたメモリトランジスタは5V
程度のゲート電圧によってON状態とならないため、選
択されたビット線に電流は流れない。さて、Yゲート2
は、選択されたビット線に電源電圧を印加するととも
に、選択されたビット線のみをセンスアンプ8に電気的
に接続する。これによって、センスアンプ8は、選択さ
れたビット線に流れる電流の有無を検知することができ
る。

【0020】データ消去時には、Yゲート2は、メモリ
アレイ1内のすべてのビット線30を開放状態に保つ。
データ消去時において、ローデコーダ4は、メモリアレ
イ1内のすべてのワード線50に接地電位を与える。デ
ータ消去時において、ソース線スイッチ3は、ソース線
80にスイッチ回路400からの高圧VPPをパルス信号
に変換して印加する。したがって、データ消去時には、
メモリアレイ1内のすべてのメモリセルMCの各々にお
いて、トンネル現象が生じ、記憶データが“0”である
メモリトランジスタのフローティングゲート210に蓄
積されていた電子がフローティングゲート210から除
去される。したがって、データ消去終了時において、メ
モリアレイ1内のすべてのメモリセルMCの記憶データ
は“1”となる。

【0021】なお、以下の説明において、電源電位およ
び接地電位が各々、論理レベル“H”および“L”に対
応するものとする。

【0022】このように、EEPROMでは、データ消
去時にメモリトランジスタのコントロールゲート200
とソース230との間に高電圧を印加することによっ
て、フローティングゲート210とソース230との間
でのエネルギバンドの曲がりを、フローティングゲート
210からソース230に電子がトンネルするように強
制することによって、データ消去が行われる。このた
め、フローティングゲート210から引抜かれる電子の
量は、ソース線80に印加される高圧の大きさや高圧を
印加する時間(高圧パルスのパルス幅)や、フローティ
ングゲート210とソース230との間に存在する酸化
膜250の厚さおよび、フローティングゲート210と
コントロールゲート200との間に存在する酸化膜25
0の厚さ等によって異なる。

【0023】一方、メモリアレイ1を構成するメモリト
ランジスタには製造上のばらつきが生じる。このばらつ
きによって、酸化膜250の厚さやコントロールゲート
200およびフローティングゲート210の形状,チャ
ネル領域の長さなどが、すべてのメモリトランジスタに
おいて完全に一致しない。このようなメモリトランジス
タ間の製造上のばらつきや、さらには実際の回路構成上
の原因など種々の要因によって、前述のような一括消去
でメモリアレイ1内のすべてのメモリセルMCの記憶デ
ータを同時に“0”にすることは実際には困難である。
つまり、記憶データが“0”であるメモリトランジスタ
のうちのいくつかにおいては、一括消去時に与えられた
高圧によってフローティングゲート210から蓄積され
た電子のみが完全に除去されるが、あるものにおいて
は、一括消去時に与えられた高圧パルスによってフロー
ティングゲート210からデータ書込時に蓄積された以
上の量の電子が引抜かれる。後者の場合のように、フロ
ーティングゲートから電子が過剰に引抜かれる現象は過
消去もしくは過剰消去と呼ばれる。

【0024】過消去が生じると、フローティングゲート
210が正に帯電してしまうため、ソース230・ドレ
イン220間に反転層が生じる。この結果、データ読出
時には非選択状態であるにもかかわらず、このメモリト
ランジスタに対応するビット線に電流が流れる。このた
め、過消去されたメモリトランジスタと同じビット線に
接続されるメモリセルが選択されると、選択されたメモ
リトランジスタの記憶データが“0”である場合にも過
消去されたメモリトランジスタを介して電流が流れるた
め読出データが“1”となる。また、データ書込時にお
いては、過消去されたメモリセルまたは過消去されたメ
モリセルと同一のビット線に接続されるメモリセルにデ
ータ“0”を書込もうとすると、過消去されたメモリセ
ルのチャネル電流としてリークする。このため、選択さ
れたメモリセルのフローティングゲート210に電子が
十分に注入されない。したがって、過消去されたメモリ
セルが存在すると、データ書込時の書込特性が劣化し、
さらには書込不能となる。このように、過消去は、メモ
リトランジスタのしきい値の極性を負に反転させて、そ
の後のデータ読出およびデータ書込に支障を来す。

【0025】そこで、このような過消去を防ぐために、
現在次のような方法が用いられている。すなわち、デー
タ消去のためにソース線80に印加する高圧パルス(以
下、消去パルスと呼ぶ)のパルス幅を短くし、このパル
ス幅の短い消去パルスをソース線80に一回印加するご
とにメモリアレイ1内のすべてのメモリセルの記憶デー
タを読出してメモリアレイ内のすべてのメモリセルMC
の記憶データがすべて“1”となったか否かを確認す
る。そして、記憶データが“1”でないメモリセルが1
つでもあれば、再度前記短いパルス幅の消去パルスをソ
ース線80に印加する。消去パルスがソース線80に印
加されることによってメモリセルの記憶データが“1”
になったか否か、すなわち、メモリセルの記憶データが
完全に消去されたか否かを確認することを消去ベリファ
イという。このような消去ベリファイと消去パルスのソ
ース線80への印加とが、メモリアレイ1内のすべての
メモリセルMCに対するデータ消去が完了するまで繰返
される。図23は、このような方法で過消去を防ぐフラ
ッシュEEPROMの構成を示すブロック図である。こ
のフラッシュEEPROMは、「ISSCC ダイジェ
スト・オブ・テクニカルペーパーズ(1990)」のp
p.60−61および「電子情報通信学会技術研究報告
1990年5月21日」のpp.73−77に示され
る。

【0026】図23を参照して、このフラッシュEEP
ROMは、消去ベリファイを行なうための消去制御回路
11を含む。消去制御回路11は、ソース線スイッチ
3,ローデコーダ4,コラムデコーダ5,アドレスバッ
ファ6,センスアンプ8,およびモード制御回路10に
接続される。図24に、消去制御回路11の内部構成が
詳細に示される。図25は、メモリアレイ1が3行3列
のマトリクス状に配列された9個のメモリトランジスタ
を含む場合を例にとって、メモリアレイ1およびYゲー
ト2の構成ならびにこれらと周辺回路との間の接続関係
を示す回路図である。図26は、このフラッシュEEP
ROMのデータ消去時の動作を示すタイミングチャート
図である。以下、図24ないし図26を参照しながら、
このフラッシュEEPROMの構成および動作を、デー
タ消去時を中心に説明する。

【0027】図24を参照して、消去制御回路11は、
コマンド信号ラッチ回路112,シーケンス制御回路1
13,ベリファイ電圧発生器114,および電圧スイッ
チ115を含む。コマンド信号ラッチ回路112は、モ
ード制御回路10から与えられる制御信号のうち、この
フラッシュEEPROMが消去モードに入ったことを示
すステータスポーリングコマンド信号のみを受付ける。
シーケンス制御回路113は、消去パルスの発生および
消去ベリファイのための動作を制御するための回路部で
ある。ベリファイ電圧発生器114は、通常の電源電圧
5Vよりも低い電圧3.4Vを電圧スイッチ115に供
給する。電圧スイッチ115は、データ書込時に、選択
されたワード線およびビット線に供給されるべき高圧V
PP(=12V;図26(b)),通常の電源電圧V
CC(=5V;図26(a)),およびベリファイ電圧発
生器114から供給される3.4Vをそれぞれ、データ
書込時,通常のデータ読出時,および消去ベリファイ時
に切換えて出力する。電圧スイッチ115の出力はロー
デコーダ4,コラムデコーダ5,およびセンスアンプ8
に供給される。

【0028】シーケンス制御回路113は、アドレスカ
ウンタ116,消去ベリファイ制御回路117,デコー
ダ制御回路119,および消去パルス発生器118を含
む。アドレスカウンタ116は、コマンド信号ラッチ回
路112および消去ベリファイ制御回路117によって
制御されて、データ消去モードにおいて、メモリアレイ
1内のメモリセルをアドレス順に順次指示するアドレス
信号をアドレスバッファ6に出力する。消去ベリファイ
制御回路117は、コマンド信号ラッチ回路112によ
って制御されて、センスアンプ8から与えられる読出デ
ータに基づいてベリファイ電圧発生器114,アドレス
カウンタ116,デコーダ制御回路119,および消去
パルス発生器118を制御する。消去パルス発生器11
8は、消去ベリファイ制御回路117によって制御され
て、必要に応じて10msecのパルス幅の消去パルス
をソース線スイッチ3に供給する。デコーダ制御回路1
19は、モード制御回路10および消去ベリファイ制御
回路117によって制御されて、消去パルス発生器11
8から消去パルスが発生されている期間にのみローデコ
ーダ4に“L”レベルの電圧の出力を指示する。

【0029】モード制御回路10は、イレースイネーブ
ル信号EE,チップイネーブル信号CE,アウトプット
イネーブル信号OE,およびプログラム信号PGM等の
外部制御信号に応答して、このフラッシュEEPROM
のモード設定を行なう。イレースイネーブル信号EE
は、このフラッシュEEPROMの消去動作を能動化/
不能化するための制御信号である。チップイネーブル信
号CEは、このフラッシュEEPROMチップの動作を
能動化/不能化するための制御信号である。アウトプッ
トイネーブル信号OEは、このフラッシュEEPROM
のデータ出力動作を能動化/不能化するための制御信号
である。プログラム信号PGMは、このフラッシュEE
PROMのデータ書込動作を能動化/不能化するための
制御信号である。イレースイネーブル信号EE,チップ
イネーブル信号CE,アウトプットイネーブル信号O
E,およびプログラム信号PGMは、いずれもローアク
ティブな信号である。すなわち、イレースイネーブル信
号EEは“L”レベルであるときに消去動作の能動化を
指示し、“H”レベルであるときに消去動作の不能化を
指示する。チップイネーブル信号CEも、“L”レベル
であるときにのみチップ動作の能動化を指示する。アウ
トプットイネーブル信号OEも、“L”レベルであると
きにのみ信号出力動作の能動化を指示する。プログラム
信号PGMも、“L”レベルであるときにのみ書込動作
の能動化を指示する。

【0030】アドレスカウンタ116は、そのカウント
値が1だけ増大するごとに、それまで出力していたアド
レス信号が示すアドレスの1つ後のアドレスを示すアド
レス信号を出力する。したがって、アドレスカウンタ1
16からは、アドレス信号が一定時間ごとにインクリメ
ントされながら出力される。

【0031】図26を参照して、チップイネーブルCE
(図26(d))が“L”レベルでありこのフラッシュ
EEPROMチップが能動化されているときに、イレー
スイネーブル信号EE(図26(g))が一定時間tEW
(=50nsec)“L”レベルに保持されると、この
フラッシュEEPROMは消去モードに入る。なお、こ
のとき、外部から与えられたデータがメモリアレイ1に
書込まれたり、メモリアレイ1の記憶データが外部に読
出されたりしないように、アウトプットイネーブル信号
OE(図26(e))とプログラム信号PGM(図26
(f))とはいずれも“H”レベルとされる。つまり、
モード制御回路10が、アウトプットイネーブル信号O
Eおよびプログラム信号PGMがともに“H”レベルで
あり、かつチップイネーブル信号CEが“L”レベルで
あるときにイレースイネーブル信号EEが一定時間tEW
“L”レベルとなったことを検出し、この検出に応答し
て、コマンド信号ラッチ回路112およびデコーダ制御
回路119に消去モードを指示する信号を出力する。

【0032】消去モードに入ると、まず、メモリアレイ
1内のすべてのメモリセルにデータ“0”が書込まれ
る。この書込のための回路動作について説明する。

【0033】モード制御回路10によって消去モードが
指示されると、コマンド信号ラッチ回路112はモード
制御回路10の消去モード指示出力をラッチするととも
に、アドレスカウンタ116および消去ベリファイ制御
回路117に与える。アドレスカウンタ116は、消去
モード指示出力に応答して、カウント動作を開始してア
ドレス信号(図26(c))を発生する。アドレスカウ
ンタ116から発生されるアドレス信号は、カウント値
の変化に追従してインクリメントされる。

【0034】消去モードにおいて、アドレスバッファ6
はアドレスカウンタ116から発生されるアドレス信号
を取込んでローデコーダ4およびコラムデコーダ5に与
える。一方、消去ベリファイ制御回路117は、与えら
れた消去モード指示出力に応答して、ローデコーダ4,
コラムデコーダ5,および書込回路7を制御する。ロー
デコーダ4は、消去ベリファイ制御回路117によって
制御されて、アドレスバッファ6によって取込まれたア
ドレス信号に応答して、メモリアレイ1内の一本のワー
ド線を選択する。コラムデコーダ5は、消去ベリファイ
制御回路117によって制御されて、アドレスバッファ
6によって取込まれたアドレス信号に応答して、メモリ
アレイ1内の1本のビット線を選択する。

【0035】ここで、メモリアレイ1およびYゲート2
の内部構成について説明する。図25を参照して、メモ
リアレイ1は、ローデコーダ4に接続されるワード線W
L1〜WL3と、Yゲート2に接続されるビット線BL
1〜BL3と、ワード線WL1〜WL3とビット線BL
1〜BL3との交点の各々に対応して設けられるメモリ
トランジスタMCとを含む。メモリトランジスタMC
は、図22に示される構造を有する。すべてのメモリト
ランジスタMCのソースは、ソース線スイッチ3に接続
されるソース線80に共通に接続される。Yゲート2
は、書込回路7およびセンスアンプ8に接続されるI/
O線27と、I/O線27とビット線BL1〜BL3の
各々との間にトランスファゲートとして設けられるNチ
ャネルMOSトランジスタTR1〜TR3とを含む。ト
ランジスタTR1〜TR3のゲートは互いに異なる接続
線Y1〜Y3を介してコラムデコーダ5に接続される。
このように、接続線Y1〜Y3は、ビット線BL1〜B
L3と1対1に対応するように設けられる。

【0036】ローデコーダ4は、与えられたアドレス信
号に応答して、メモリアレイ1内のワード線WL1〜W
L3のうちのいずれか1本に、選択的に高圧VPPを出力
する。コラムデコーダ5は、与えられたアドレス信号に
応答して、Yゲート2内の接続線Y1〜Y3のうちのい
ずれか1本にのみ選択的に“H”レベルの電圧を印加す
る。これによって、トランスファゲートTR1〜TR3
のうち、選択された接続線に対応して設けられたものの
みがON状態となり、ビット線BL1〜BL3のうち選
択された接続線に対応するもののみがI/O線27に電
気的に接続される。

【0037】書込回路7は、消去/消去ベリファイ制御
回路117によって制御されて、I/O線27に高圧V
PPを印加する。一方、I/O線27はコラムデコーダ5
によって選択されたビット線にのみ電気的に接続され
る。したがって、I/O線27に印加された高圧V
PPは、前記選択されたビット線(BL1〜BL3のいず
れか)にのみ印加される。ソース線スイッチ3は、ソー
ス線80に接地電位を与える。

【0038】このような回路動作の結果、メモリアレイ
1内のメモリトランジスタMCのうち、アドレスカウン
タ116から発生されたアドレス信号に対応する1つの
メモリトランジスタにおいてのみ、アバランシェ崩壊に
よって生じた電子がフローティングゲートに注入され
る。アドレスバッファ6に与えられるアドレス信号は、
アドレスカウンタ116のカウント動作によって、メモ
リアレイ1内のメモリトランジスタMCを全部選択し終
わるまでインクリメントされる。したがって、ローデコ
ーダ4およびコラムデコーダ5の選択動作によって、メ
モリアレイ1内のメモリトランジスタMCはアドレス順
に順次選択状態となって、フローティングゲートに電子
を注入される。この結果、メモリアレイ1内のすべての
メモリセルMCにデータ“0”が書込まれる。アドレス
カウンタ116から出力されるアドレス信号が最終値ま
でインクリメントされると、メモリアレイ1へのデータ
書込は終了する。データ書込が終了すると、データ消去
のための回路動作が開始される。次に、データ消去のた
めの回路動作について説明する。

【0039】まず、消去/消去ベリファイ制御回路11
7が、消去パルス発生器118に消去パルスの発生を指
示する。これに応答して、消去パルス発生器118は、
ソース線スイッチ3に所定のパルス幅10msecの高
圧パルスを消去パルスとして与える。ソース線スイッチ
3は、与えられた消去パルスを図25におけるソース線
80に印加する。

【0040】同時に、消去/消去ベリファイ制御回路1
17は、デコーダ制御回路119に消去動作の開始を指
示する信号を与える。デコーダ制御回路119は、これ
に応答して、消去パルス発生器118から消去パルスを
受けている期間、ローデコーダ4の出力をすべて“L”
レベルに強制するための制御信号を出力する。これによ
って、図25におけるワード線WL1〜WL3に、ソー
ス線80に高圧パルスが印加されている期間“L”レベ
ルの電位が与えられる。この結果、メモリアレイ1内の
すべてのメモリトランジスタMCにおいて、データ書込
時にフローティングゲートに注入された電子が絶縁層を
介してソース領域へ引抜かれるトンネル現象が生じる。

【0041】ソース線80への高圧パルスの印加が終了
すると、この高圧パルスの印加によってメモリアレイ1
内のすべてのメモリセルMCのデータ“0”が消去され
たか否かが調べられる。つまり、消去ベリファイが行な
われる。次に、消去ベリファイ時の回路動作について説
明する。

【0042】消去パルス発生器118から高圧パルスが
出力され終わると、消去/消去ベリファイ制御回路11
7が、アドレスカウンタ116にカウント動作の開始を
指示するとともに、デコーダ制御回路119に消去ベリ
ファイ動作の開始を指示する。さらに、消去/消去ベリ
ファイ制御回路117は、ベリファイ電圧発生器114
に3.4Vの電圧の発生・出力を指示する。アドレスカ
ウンタ116は、消去/消去ベリファイ制御回路117
の指示に応答して、アドレス信号を発生する。一方、デ
コーダ制御回路119は、消去/消去ベリファイ制御回
路117の指示に応答して、ローデコーダ4およびコラ
ムデコーダ5を通常のデータ読出時と同様に動作させる
ための制御信号を出力する。ベリファイ電圧発生器11
4は、消去/消去ベリファイ制御回路117からの指示
に応答して、3.4Vの電圧を電圧スイッチ115に与
える。

【0043】アドレスカウンタ116から発生されたア
ドレス信号はアドレスバッファ6によって取込まれ、ロ
ーデコーダ4およびコラムデコーダ5に与えられる。一
方、電圧スイッチ115は、ベリファイ電圧発生器11
4から与えられた3.4Vをローデコーダ4およびセン
スアンプ8に供給する。

【0044】ローデコーダ4はデコーダ制御回路119
によって制御されて、メモリアレイ1内のワード線WL
1〜WL3のうちアドレスバッファ6から与えられるア
ドレス信号に対応するワード線1本にのみ、電圧スイッ
チ115から与えられる3.4Vを供給し、かつ、他の
ワード線の電位を“L”レベルに保持する。これによっ
て、メモリアレイ1において、選択されたワード線に接
続されるすべてのメモリトランジスタのコントロールゲ
ートに3.4Vが印加される。コラムデコーダ5はデコ
ーダ制御回路119によって制御されて、Yゲート2内
の接続線Y1〜Y3のうちアドレスバッファ6から与え
られるアドレス信号に対応するもののみに“H”レベル
の電圧を印加し、かつ他の接続線の電位を“L”レベル
に保持する。これによって、Yゲート2において、トラ
ンスファゲートTR1〜TR3のうち選択された接続線
に対応して設けられたもののみがON状態となる。この
結果、ビット線BL1〜BL3のうち、選択されたビッ
ト線のみがI/O線27に電気的に接続される。一方、
センスアンプ8は、電圧スイッチ115から与えられる
3.4Vによって駆動されてI/O線27に流れる電流
を検知する。また、ソース線スイッチ3は、消去パルス
発生器118から消去パルスが与えられないときにはソ
ース線80を接地する。したがって、消去ベリファイ時
においてはメモリアレイ1内の選択されたメモリトラン
ジスタのコントロールゲートおよびソースにそれぞれ、
3.4V,および0Vが印加される。

【0045】選択されたメモリトランジスタのフローテ
ィングゲートに電子が蓄積されていなければ、すなわち
選択されたメモリトランジスタのしきい値電圧が所定値
よりも低ければ、ローデコーダ4から与えられる3.4
Vの電圧によって選択されたメモリトランジスタは導通
する。よって、I/O線27から、選択されたトランス
ファゲートおよび選択されたビット線を介してソース線
80に電流が流れる。前記所定値は、データが書込まれ
ていないメモリトランジスタの平均的なしきい値電圧に
設定される。したがって、選択されたメモリトランジス
タのフローティングゲートに、データ書込時に蓄積され
た電子が先程の消去パルスによって完全に除去されてい
れば、選択されたビット線に電流が流れる。しかし、選
択されたメモリトランジスタのフローティングゲートに
電子が残留していれば、選択されたメモリトランジスタ
のしきい値は前記所定値まで下がらない。このため、選
択されたメモリトランジスタは、ローデコーダ4から与
えられる3.4Vのゲート電圧によって導通せず、選択
されたビット線に電流は流れない。したがって、選択さ
れたメモリセルの記憶データが完全に消去されていれ
ば、I/O線27に電流が流れ、選択されたメモリセル
の記憶データが完全に消去されていなければ、I/O線
27に電流は流れない。

【0046】センスアンプ8は、通常のデータ読出時と
同様に動作して、選択されたビット線に電流が流れてい
るか否かを、I/O線27に流れる電流の有無に基づい
て判別する。そして、センスアンプ8は、選択されたビ
ット線に電流が流れていなければ、データ“1”に対応
する信号を、逆に、選択されたビット線に電流が流れて
いれば、データ“0”に対応する信号を、読出データと
して消去/消去ベリファイ制御回路117に与える。消
去/消去ベリファイ制御回路117は、センスアンプ8
から与えられたデータが“1”であることに応答して、
アドレスカウンタ116にアドレス信号のインクリメン
トを指示するとともに、ベリファイ電圧発生器114お
よびデコーダ制御回路119に対してそれまでと同じ制
御動作を引続き行なう。さらに、消去/消去ベリファイ
制御回路117は、センスアンプ8によって読出されて
データが“0”であることに応答して、ローデコーダ4
によってメモリアレイ1内のすべてのワード線WL1〜
WL3が接地され、かつ、ソース線80に高圧パルスが
印加されるように、先の消去パルス印加時と同様に消去
パルス発生器118およびデコーダ制御回路119を制
御する。

【0047】したがって、選択されたメモリセルの記憶
データが“1”であれば、すなわち、選択されたメモリ
トランジスタのフローティングゲートから電子が完全に
除去されていれば、アドレスカウンタ116から発生さ
れるアドレス信号がインクリメントされる。そして、イ
ンクリメント後のアドレス信号に対応するメモリセルの
記憶データがセンスアンプ8によって読出される。逆
に、選択されたメモリセルの記憶データが“0”であれ
ば、すなわち、選択されたメモリトランジスタのフロー
ティングゲートから電子が完全に除去されていなけれ
ば、メモリアレイ1内のすべてのメモリトランジスタM
Cに再度消去パルスが印加される。このように、消去/
消去ベリファイ制御回路117は、消去モードにおい
て、データ書込終了後、センスアンプ8から与えられる
読出データの各々に応じて、新たなメモリセルからデー
タを読出すための制御動作または、メモリアレイ1に再
度消去パルスを印加するための制御動作を実行する。つ
まり、消去/消去ベリファイ制御回路117は、センス
アンプ8の出力に基づいて、データ消去されていないメ
モリセルを検出し、この検出に応答して消去パルスを再
度発生させる。

【0048】具体的には、メモリアレイ1に1回目の消
去パルスが印加されると、センスアンプ8から与えられ
る読出データが“0”でない限り消去/消去ベリファイ
制御回路117は消去パルスの再発生を指示しない。こ
のため、センスアンプ8によって読出されるデータが
“0”となるまで、1回目の消去パルス印加後のメモリ
アレイ1から、アドレス順にデータが読出される。そし
て、読出データが“0”となると、消去/消去ベリファ
イ制御回路117の制御動作によってメモリアレイ1に
2度目の消去パルスが印加される。2度目の消去パルス
印加後、メモリアレイ1から再度データが読出される。
このとき、アドレスカウンタ116から出力されるアド
レス信号はインクリメントされていないため、2度目の
消去パルス印加後に最初に読出されるデータは、先の読
出でデータが“0”であったメモリセルの記憶データで
ある。2度目の消去パルスによって、このメモリセルの
記憶データが“1”となれば、消去/消去ベリファイ制
御回路117によってアドレス信号がインクリメントさ
れて次のアドレス1からデータが読出される。しかし、
このメモリセルのデータが2回目の消去パルス印加後も
なお“0”のままであれば、消去/消去ベリファイ制御
回路117の制御動作によってメモリアレイ1に3回目
の消去パルスが印加される。

【0049】このように、メモリアレイ1に1回目の消
去パルスが印加された後、メモリセルの記憶データがア
ドレス順に順次読出され、1回目の消去パルスによって
データを完全に消去されなかったメモリセルが検出され
た時点でデータ読出が中断される。そして、この検出さ
れたメモリセルの記憶データが“1”となるまでメモリ
アレイ1に消去パルスが繰返し印加される。この結果、
検出されたメモリセルの記憶データが完全に消去される
と、前記検出されたメモリセルのアドレスの次のアドレ
スからデータ読出が再開される。そして、その後、読出
されるデータが“0”となって、データが完全に消去さ
れていないメモリセルが検出されるごとに、このような
回路で、動作が繰返される。したがって、アドレスカウ
ンタ116から出力されるアドレスが最大値までインク
リメントされてメモリアレイ1内のすべてのメモリセル
MCからのデータ読出が終了することは、メモリアレイ
1内のすべてのメモリセルMCの記憶データが完全に消
去されたことを意味する。

【0050】そこで、メモリアレイ1内のすべてのメモ
リセルMCからのデータ読出が終了すると、消去/消去
ベリファイ制御回路117はコマンド信号ラッチ回路1
12のラッチデータをリセットする。さて、コマンド信
号ラッチ回路112にラッチされた信号は、ステータス
信号として入出力端子I/O7 を介して外部に出力され
る。したがって、データ消去のための回路動作(消去パ
ルスの印加および消去ベリファイ動作)が継続されてい
るか否かは入出力端子I/O7 の電位から知ることがで
きる。具体的には、図26を参照して、イレースイネー
ブル信号EEが一定期間tEW“L”レベルとなって消去
モードに入った後、このフラッシュEEPROMの外部
信号に応答して動作を能動化すべくチップイネーブル信
号CEが“L”レベルとされ、かつ、このフラッシュE
EPROMの入出力端子I/O0 〜I/O7 からの信号
出力動作を能動化すべくアウトプットイネーブル信号O
Eが“L”レベルとされ、さらに、イレースイネーブル
信号EEが“L”レベルとされる。これに応答して、こ
のフラッシュEEPROMは、入出力端子I/O7 に、
内部回路動作に応じて“L”または“H”レベルの信号
が現われるステータスポーリングモードに入る。ステー
タスポーリングモードにおいて、入出力端子I/O7
現われる信号は、図26(h)に示されるように、デー
タ消去のための回路動作が継続されている場合に“L”
レベルとなり、データ消去のための回路動作が終了すれ
ば“H”レベルとなる。このフラッシュEEPROMに
よれば、メモリアレイ1内のすべてのメモリセルMCへ
のデータ書込を含むデータ消去のための一連の動作に要
する時間(消去時間)は、イレースイネーブル信号EE
が一定期間tEW“L”レベルとなってから、ステータス
ポーリングモードにおいて入出力端子I/O7 に現われ
る信号が“H”となるまでの時間tETであり、典型的に
は1sec程度である。

【0051】なお、消去ベリファイ時において、データ
読出のためにメモリトランジスタのコントロールゲート
およびドレインに与えられる電圧が通常の電源電圧5V
よりも低い電圧3.4Vとされるのは、データ読出時の
動作マージンを確保するためである。つまり、消去ベリ
ファイ時のデータ読出が本来の電源電圧5V程度の高い
電圧をメモリトランジスタのコントロールゲートに与え
ることによって行なわれると、次のような問題が生じる
可能性がある。

【0052】すなわち、ゲート電圧を本来の電源電圧5
V程度まで昇圧しない限り導通しないようなメモリトラ
ンジスタは、消去ベリファイ時にはデータ“1”を読出
されるが、通常のデータ読出時に電源電圧が本来のレベ
ル5Vよりも低下するとデータ“0”を読出される場合
がある。また、このようなメモリトランジスタが、本来
の電源電圧よりも低い電圧をコントロールゲートに受け
て導通したとしても、完全なON状態にならないため、
ビット線に流れる電流は少ない。このため、センスアン
プによって読出されるデータが正しいデータ“1”とな
るまでの時間が長くなる。つまり、読出時のアクセスタ
イムの遅延が引起こされる。そこで、消去ベリファイ時
においてしきい値電圧の十分に低いメモリトランジスタ
のみがデータ消去が完了したメモリトランジスタと判別
されるように、選択されたワード線に本来の電源電圧よ
りも低い電圧が印加されてデータ読出が行なわれる。

【0053】なお、このフラッシュEEPROMは、消
去モードにおいて、消去パルスの印加および消去ベリフ
ァイ動作を自動的に繰返すので、外部制御信号を必要と
しない。

【0054】なお、通常のデータ読出時には、アドレス
バッファ6はアドレス端子A0〜A16に外部から与え
られるアドレス信号を取込んで、ローデコーダ4および
コラムデコーダ5に与える。

【0055】

【発明が解決しようとする課題】以上のように、従来の
フラッシュEEPROMは、過消去を防ぐために、短い
パルス幅の消去パルスをメモリアレイに印加した後、消
去ベリファイを行なうというサイクルを繰返す。このた
め、消去ベリファイ動作によってデータが完全に消去さ
れていないメモリセルが検出されると、メモリアレイ内
のすべてのメモリセルに再度消去パルスが印加される。
したがって、メモリアレイに再度印加された消去パルス
は、まだデータを完全に消去されていないメモリトラン
ジスタにおいて、データ書込時にフローティングゲート
に蓄積された電子を除去するように働くが、既にデータ
を完全に消去されたメモリトランジスタにおいては、も
ともとフローティングゲートに存在した電子をフローテ
ィングゲートから引抜くように働く。この結果、データ
を消去されにくいメモリセルに対するデータ消去が完了
したときには、データを消去されやすいメモリセルにお
いて過消去が生じる。

【0056】メモリアレイを構成するメモリセル間で
の、データ消去のされやすさのばらつきが大きいほど、
データを完全に消去するのに必要な消去パルスの印加回
数がメモリアレイ1を構成するメモリセル間で大きくば
らつく。消去ベリファイによって検出されたメモリセル
のデータを完全に消去すべく再印加される消去パルス
は、検出されたメモリセルよりもデータ消去されにくい
メモリセルに対しては完全なデータ消去を行なうことが
できない場合がある。この場合には、次の消去ベリファ
イによってこのデータ消去されにくいメモリセルが消去
ベリファイによって検出された時点で、メモリアレイ内
のすべてのメモリセルに再度消去パルスが印加される。
したがって、メモリアレイを構成するメモリセル間で、
データ消去のされやすさのばらつきが大きいほど、最も
データ消去されにくいメモリセルに対するデータ消去が
完了するまで(メモリアレイ内のすべてのメモリセルの
データが完全に消去されるまで)の、メモリアレイへの
消去パルスの印加回数が増える。このため、消去動作完
了時に多くのメモリセルに過消去が生じる可能性が高
い。

【0057】1つのメモリアレイを構成するメモリセル
間における、データ消去のされやすさのばらつきは前述
したように、製造上および回路構成上の種々の要因によ
るものである。このようなばらつきは、1つのメモリア
レイを構成するメモリセルの数の増大に伴って大きくな
る。したがって、近年の、半導体記憶装置の大容量化す
なわちビット数の増大は上述のような問題をより顕著に
する。

【0058】ところで、NチャネルMOSトランジスタ
においてゲート電圧が0Vであるとき、ゲートとドレイ
ン拡散領域との重なり領域にバンド間トンネリングとい
う現象が生じる。この現象は、ソース電位が高い場合に
ゲートとソース拡散領域との重なり領域においても生じ
る。バンド間トンネリングは、ゲート電圧が0Vである
ために、N型のドレイン拡散領域およびソース拡散領域
の表面が深いデプリケーション状態となることによって
生じる。これらN型拡散領域の表面が深いデプリケーシ
ョン状態となると、ゲート下の酸化膜と基板との境界部
分におけるエネルギバンドの曲りが急峻になる。このた
め、N型拡散領域において価電子帯の電子が伝導帯にト
ンネルする。このとき生じたホールは設置された基板に
流れ、一方、伝導帯にトンネルした電子はN型拡散領域
に集まる。基板にホールが流込むことによって生じる電
流は、このNチャネルMOSトランジスタのリーク電流
となる。データ消去時には、メモリトランジスタのソー
ス230に高圧が印加されコントロールゲート200が
接地されるので、このようなバンド間トンネリングが生
じる。

【0059】再度図22を参照して、データ消去時には
基板240と酸化膜250との間の境界面のソース23
0近傍部分260においてバンド間トンネリング現象が
生じることが知られている。基板240は接地されるの
で、この減少によって生じたホールは基板240側にリ
ーク電流として流れ、電導体にトンネルした電子はフロ
ーティングゲート210から引抜かれた電子とともにソ
ース230側に流れる。このようなフラッシュEPRO
Mにおけるバンド間トンネル現象についてはJ.Chen et
al.,"Subbreakd own drain leakage current in MOSFE
T," IEEEELectron Device lett.,vol.EDL-8,pp.515-51
7,1987.および、H.Kume et al.,"AFLASH-ERASE EEPROM
CELL WITH AN ASYMMETRIC SOURCE AND DRAIN STRUCTUR
E"IEEETech.Dig.of IEDM1987,25.8,pp.560-563 などに
述べられている。このような文献によれば、バンド間ト
ンネリング現象によって生じるリーク電流はソース23
0の電位が10V程度である場合に1つのメモリトラン
ジスタに付き10-8A程度である。したがって、1Mb
itのフラッシュEEPROMの場合、10Vの高圧パ
ルスをソース230に印加してデータ消去を行なうと、
データ消去時に生じるリーク電流は10mAとなる。

【0060】このようなリーク電流は、消費電力の増大
によるチップの発熱や電源電圧の低下など種々の問題を
発生させる。一般に、このようなリーク電流の許容範囲
は数十mA以下である。しかしながら、近年の半導体装
置の大容量化にともない、フラッシュEEPROMのメ
モリトランジスタの数も増大しつつあり、フラッシュE
EPROMの容量も現在16Mbit程度まで大きくな
りつつある。たとえば16MbitのフラッシュEEP
ROMの場合、10Vの高圧パルスによってデータ消去
が行なわれると、データ消去時のリーク電流は10mA
×16、すなわち、160mAと許容範囲を大きく越え
る。実際には、データ消去のためにソース230に印加
される電圧は12Vであるから、実際のリーク電流の大
きさはこの値よりもさらに大きい。このような現状か
ら、データ消去時に生じるリーク電流はできるだけ低減
される必要がある。

【0061】また、たとえ、このようなバンド間トンネ
リング現象によるリーク電流の発生をともなうことな
く、トンネル現象を利用したデータ消去が行われたとし
ても、同時にデータ消去されるメモリセルの数が多い
と、1回の消去パルス印加時にフローティングゲート2
10からソース230への電子の引抜きによって生じる
電流は多大となる。したがって、消費電力の点から、各
消去パルス印加時にこのような電子の引抜きによって生
じる電流の総量も小さいことが望ましい。

【0062】このように、1つのメモリアレイを構成す
るメモリセル数の増大にともない、データ消去時の消費
電力の増大という問題も顕著となる。

【0063】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、消去パルスの印加および消去ベリフ
ァイの繰返しによってメモリセルに過消去が生じる危険
性が少なく、かつ、データ消去時の消費電力が低減され
た不揮発性半導体記憶装置を提供することである。

【0064】

【課題を解決するための手段】上記のような目的を達成
するために本発明に係る不揮発性半導体記憶装置は、少
なくとも第1および第2のブロックに分割されたメモリ
セルアレイを含む。第1および第2のブロックは各々複
数のメモリセルを含む。これらのメモリセルの各々は、
アバランシェ崩壊を利用してデータ書込を行ない、か
つ、トンネル現象を利用してデータ消去を行なうことが
できる電界効果半導体素子を含む。本発明に係る不揮発
性半導体記憶装置は、さらに、データ消去モードにおい
て、第1のブロックに含まれるすべてのメモリセルに、
トンネル現象が生じるのに十分な高電圧を一括して印加
する第1の高圧印加手段と、データ消去モードにおい
て、第2のブロックに含まれるすべてのメモリセルに、
トンネル現象が生じるのに十分な高電圧を一括して印加
する第2の高圧印加手段と、データ消去モードにおい
て、第1および第2のブロックに含まれるメモリセルの
記憶データを読出す手段と、この読出手段によって読出
されたデータに基づいて、第1および第2の高圧印加手
段を個別に能動化/不能化する手段とを備える。

【0065】上記のような目的を達成するために本発明
に係る不揮発性半導体記憶装置のデータ消去方法は、前
述のような電界効果半導体素子を含むメモリセルが複数
個含まれ、かつ、少なくとも第1および第2のブロック
に分割されたメモリセルアレイを備えた不揮発性半導体
記憶装置に適用されて、データ消去モードにおいて第1
のブロックに含まれるすべてのメモリセルにトンネル現
象が生じるのに十分な高電圧を一括して印加するステッ
プと、データ消去モードにおいて第2のブロックに含ま
れるすべてのメモリセルにトンネル現象が生じるのに十
分な高電圧を一括して印加するステップと、第1および
第2のブロックに含まれるメモリセルの記憶データを読
出すステップと、この読出によって読出されたデータに
基づいて、第1のブロックに含まれるすべてのメモリセ
ルおよび第2のブロックに含まれるすべてのメモリセル
に個別にかつ選択的に、トンネル現象が生じるのに十分
な高電圧を印加するステップとを備える。

【0066】

【作用】本発明に係る不揮発性半導体記憶装置は、上記
のように、メモリセルアレイが少なくとも第1および第
2のブロックに分割され、かつ、トンネル現象が生じる
のに十分な高電圧を印加する手段が第1および第2のブ
ロックの各々に対応して設けられる構成を有する。さら
に、本発明に係る不揮発性半導体記憶装置は、第1およ
び第2のブロックに含まれるメモリセルから読出された
記憶データに基づいて、第1のブロックに対応して設け
られた第1の高圧印加手段と第2のブロックに対応して
設けられた第2の高圧印加手段とを個別に能動化/不能
化する手段を含んで構成される。このため、第1および
第2のブロックに含まれるメモリセルから読出されたデ
ータが“データ消去不良”を示すものであった場合、第
1および第2のブロックのうち、この“データ消去不
良”のメモリセルが存在するブロックにのみ、対応する
高圧印加手段によってデータ消去のための高圧を印加す
ることが可能となる。

【0067】本発明に係る半導体記憶装置のデータ消去
方法は、上記のように構成されるため、データ消去のた
めの高圧が印加された第1および第2のブロックに含ま
れるメモリセルから読出されたデータに応じて、データ
消去のための高圧が、第1および第2のブロックの両
方、または、第1および第2のブロックのうちのいずれ
か一方にのみ印加されたり、あるいは、第1および第2
のブロックのいずれにも印加されなかったりする。

【0068】

【実施例】図1は、本発明の一実施例のフラッシュEE
PROMの構成を示す部分概略ブロック図である。図1
には、このフラッシュEEPROMの消去動作に関与す
る部分が中心に示される。

【0069】図1を参照して、このフラッシュEEPR
OMにおいて、メモリアレイは2つのサブアレイ1aお
よび1bに分割される。そして、メモリアレイ1aに対
応して、ローデコーダ4a,Yゲート2a,コラムデコ
ーダ5a,センスアンプ8a,ベリファイ/消去制御回
路17a,および消去電圧印加回路18aが設けられ
る。同様に、メモリアレイ1bに対応して、ローデコー
ダ4b,Yゲート2b,コラムデコーダ5b,センスア
ンプ8b,ベリファイ/消去制御回路17b,および消
去電圧印加回路18bが設けられる。

【0070】メモリアレイ1aおよび1bは各々、従来
と同様の構成を有する。すなわち、メモリアレイ1aに
おいて、メモリトランジスタによって構成されるメモリ
セルMCa は、ワード線50aおよびビット線30aに
沿って行方向および列方向にマトリクス状に配列され
る。メモリアレイ1a内のすべてのメモリセルMCa
各々を構成するトランジスタのソースはソース線80a
に共通に接続される。各メモリセルMCa を構成するト
ランジスタのコントロールゲートおよびドレインは各
々、対応するワード線50aのおよびビット線30aに
接続される。同様に、メモリアレイ1bにおいて、メモ
リトランジスタによって構成されるメモリセルMCb
ワード線50bおよびビット線30bに沿って行方向お
よび列方向にマトリクス状に配列される。メモリアレイ
1b内のすべてのメモリセルMCb の各々を構成するト
ランジスタのソースはソース線80bに共通に接続され
る。各メモリセルMCb のコントロールゲートおよびド
レインは各々、対応するワード線50bおよびビット線
30bに接続される。なお、メモリセルMCa およびM
b の構造は、図22に示されるものと同一である。し
たがって、本実施例のフラッシュEEPROMにおいて
も、データ消去はソース線80aおよび80bに高圧パ
ルスを与え、かつ、ワード線50aおよび50bを接地
することによって行なうことができる。

【0071】メモリアレイ1aからのデータ読出のため
の、ローデコーダ4a,Yゲート2a,コラムデコーダ
5a,およびセンスアンプ8aの動作は従来と同様であ
るので説明は省略する。メモリアレイ1bからのデータ
読出のための、ローデコーダ4b,Yゲート2b,コラ
ムデコーダ5b,およびセンスアンプ8bの動作も従来
と同様であるので説明は省略する。

【0072】このフラッシュEEPROMは、上述の回
路部に加えて、ブロック選択/マスク回路800,アド
レスバッファ6,入出力バッファ9,アドレスカウンタ
19,およびスイッチ回路20を含む。

【0073】アドレスバッファ6には、外部アドレス端
子A0〜AKが接続される。入出力バッファ9には、外
部入出力端子I/O0 〜I/ONが接続される。通常の
データ書込時において、アドレスバッファ6は、アドレ
ス端子A0〜AKに外部より与えられるアドレス信号を
取込んでスイッチ回路20に与える。入出力バッファ9
は、通常のデータ書込時に、入出力端子I/O0 〜I/
N に外部から与えられる入力データを取込み、かつ、
通常のデータ読出時に、メモリアレイ1aおよび1bか
らの読出データ等の出力データを入出力端子I/O0
I/ON に導出する。

【0074】通常のデータ書込時およびデータ読出時に
おいて、スイッチ回路20はアドレスバッファ6の出力
およびアドレスカウンタ9の出力のうち、アドレスバッ
ファ6からのアドレス信号を選択的にローデコーダ4a
および4bと、コラムデコーダ5aおよび5bと、ブロ
ック選択/マスク回路800とに与える。本実施例にお
いて、アドレス信号は、メモリセルの行方向および列方
向のアドレスをそれぞれ示すローアドレス信号およびコ
ラムアドレス信号に加えて、いずれのメモリセルアレイ
に含まれるメモリセルを選択するかを示すブロックアド
レス信号を含むものとする。ローデコーダ4aおよび4
bならびにコラムデコーダ5aおよび5bは、スイッチ
回路20出力およびブロック選択/マスク回路800の
出力をデコードする。

【0075】通常のデータ書込時およびデータ読出時に
おいて、ブロック選択/マスク回路800は、スイッチ
回路20からのアドレス信号に含まれるブロックアドレ
ス信号をローデコーダ4aおよび4bと、コラムデコー
ダ5aおよび5bとに与える。

【0076】以下、このフラッシュEEPROMのデー
タ消去モードにおける動作について、図2,図4,およ
び図11を参照しながら詳細に説明する。図2は、消去
電圧印加回路18aおよび18bの具体的構成の一例を
示す回路図である。図4は、このフラッシュEEPRO
Mの消去モードにおける動作の流れを示す動作フロー図
である。

【0077】図11は、本実施例のフラッシュEEPR
OMのデータ消去モードにおけるデータ読出方式を概念
的に示す図である。

【0078】このフラッシュEEPROMが消去モード
に入ると、アドレスバッファ6および入出力バッファ9
が不活性化され、一方、アドレスカウンタ19が活性化
される。活性化されたアドレスカウンタ19は、カウン
ト動作によってアドレス信号を発生することができる。
アドレスカウンタ19から発生されたアドレス信号はス
イッチ回路20に与えられる。消去モードにおいて、ス
イッチ回路20は、アドレスカウンタ19の出力および
アドレスバッファ6の出力のうち、アドレスカウンタ1
9の出力を選択的にローデコーダ4aおよび4bならび
にコラムデコーダ5aおよび5bと、ブロック選択/マ
スク回路800とに与える。なお、アドレスカウンタ1
9のカウント値が最大値を示すとき、アドレスカウンタ
19が出力するアドレス信号はメモリアレイ1aおよび
1bの最終アドレスを示すものとする。

【0079】消去モードにおいて、ブロック選択/マス
ク回路800は、スイッチ回路20からのアドレス信号
に含まれるブロックアドレス信号を、メモリアレイ1a
に含まれるメモリセルおよびメモリアレイ1bに含まれ
るメモリセルの両方を選択することを指示するものに変
換し、変換したブロックアドレス信号をローデコーダ4
aおよび4bとコラムデコーダ5aおよび5bとに与え
る。図3は、この変換のためにブロック選択/マスク回
路800内に設けられる回路(マスク回路)の一例を示
す回路図である。

【0080】図3を参照して、マスク回路は、2入力O
RゲートOR1およびOR2を含む。ORゲートOR1
の一方の入力端およびORゲートOR2の一方の入力端
にはそれぞれ、相補な論理値のブロックアドレス信号A
およびその反転信号が与えられる。ORゲートOR1の
他方の入力端およびORゲートOR2の他方の入力端
は、ともに、マスク信号を受ける。マスク信号電位は、
通常のデータ書込みおよびデータ読出時には、論理値
“0”に対応する論理レベルとされ、データ消去モード
においては、論理値“1”に対応する論理レベルとされ
る。したがって、マスク回路の出力信号M1およびM2
の論理値は、通常のデータ書込時およびデータ読出時に
おいて、それぞれブロックアドレス信号Aおよびその反
転信号の論理値に応じたものとなるが、データ消去モー
ドにおいては、ブロックアドレス信号Aおよびその反転
信号の論理値にかかわらず、ともに論理値“1”とな
る。ローデコーダおよびコラムデコーダは一般に、アド
レス信号として与えられる複数の信号を異なる組合せで
入力とする複数のNANDゲート等の複数の論理ゲート
によって構成される。このため、ローデコーダ4aおよ
び4bならびにコラムデコーダ5aおよび5bにブロッ
ク選択/マスク回路からブロックアドレス信号として与
えられる複数の信号が同一の論理値を示すならば、ロー
デコーダ4aおよびコラムデコーダ5aによるメモリア
レイ1aからのワード線50aおよびビット線30aの
選択と、ローデコーダ4bおよびコラムデコーダ5bに
よるメモリアレイ1bからのワード線50bおよびビッ
ト線30bの選択とが同時に行なわれる。これによっ
て、データ消去モードにおいて、メモリアレイ1aおよ
び1bから同時にデータが読出されるので、消去ベリフ
ァイがメモリアレイ1aおよび1bに対して同時に行な
われる。

【0081】消去モードにおいて、ベリファイ/消去制
御回路17aおよび17bが各々消去電圧印加回路18
aおよび18bに消去パルスとして高圧パルスを供給す
るサイクル(以下、消去サイクルと呼ぶ)と、ベリファ
イ/消去制御回路17aおよび17bが各々メモリアレ
イ1aおよび1bに対して消去ベリファイを行なうサイ
クル(以下、消去ベリファイサイクルと呼ぶ)とが繰返
される。

【0082】図11を参照して、本実施例では1回の消
去ベリファイサイクルにおいて、メモリアレイ1aおよ
び1bから同時に、アドレス順(図中矢印の方向)にす
べてのメモリセルの記憶データが読出される。そして、
この読出によってデータ未消去のメモリセル×が検出さ
れた時点で、このデータ未消去のメモリセルを含むメモ
リアレイに対応して設けられたラッチ回路300にの
み、データ未消去のメモリセルが存在することを示すデ
ータ“1”がセットされる。

【0083】スイッチ回路400は、消去ベリファイサ
イクルにおいて端子TCCからの電源電圧VCCをローデコ
ーダ4aに与える。消去サイクルにおいて、スイッチ回
路400は端子TPPからの高圧VPPを高圧パルス源70
0に与える。

【0084】消去ベリファイサイクルにおいて、ベリフ
ァイ/消去制御回路17aは、ローデコーダ4aおよび
コラムデコーダ5aが通常のデータ読出時と同様に動作
するように、これらを制御する。これによって、ローデ
コーダ4aは与えられるアドレス信号に応答して、メモ
リアレイ1a内のワード線50aのうちの1本にのみス
イッチ回路400からの“H”レベルの電源電圧VCC
供給する。一方、コラムデコーダ5aは、与えられたア
ドレス信号に応答して、メモリアレイ1a内のビット線
30aのうちの1本にのみ“H”レベルの電圧を供給す
るとともに、この1本のビット線のみをセンスアンプ8
aに電気的に接続する。同様に、ベリファイ/消去制御
回路17bは、ローデコーダ4bおよびコラムデコーダ
5bが通常のデータ読出時と同様に動作するように、こ
れらを制御する。これによって、ローデコーダ4bは、
与えられるアドレス信号に応答して、メモリアレイ1b
内のワード線50bのうちの1本にのみ選択的に“H”
レベルの電圧を供給する。コラムデコーダ5bは与えら
れたアドレス信号に応答して、メモリアレイ1b内のビ
ット線30bのうちの1本にのみ“H”レベルの電圧を
与えるとともに、この1本のビット線のみをセンスアン
プ8bに電気的に接続する。同時に、ベリファイ/消去
制御回路17aおよび17bはそれぞれ、消去電圧印加
回路18aおよび18bから高圧パルスが出力されない
ように、消去電圧印加回路18aおよび18bを制御す
る。

【0085】消去電圧印加回路18aおよび18bは各
々、たとえば図2に示されるような構成を有する。図2
を参照して、消去電圧印加回路18aおよび18bは各
々、ラッチ回路300と、高圧スイッチ500とを含
む。高圧スイッチ500は、電源電圧5Vをゲートに受
けるNチャネルMOSトランジスタ310と、Pチャネ
ルMOSトランジスタ320,330,および350
と、NチャネルMOSトランジスタ340および360
とを含む。前記トランジスタ330および340は、高
圧パルス源700と接地との間に直列に接続されてイン
バータINV1を構成する。同様に、前記トランジスタ
350および360は、高圧パルス源700と接地との
間に直列に接続されてインバータINV2を構成する。
前記トランジスタ320は、高圧パルス源700とイン
バータINV1の入力端との間に接続される。トランジ
スタ320のゲートはインバータINV1の出力端に接
続される。トランジスタ310は、ラッチ回路300の
出力端とインバータINV1の入力端との間に接続され
る。もう1つのインバータINV2は、インバータIN
V1の出力端と、メモリアレイ1a(1b)のソース線
80a(80b)との間にもうけられる。

【0086】ラッチ回路300は、図1におけるベリフ
ァイ/消去制御回路17a(17b)から与えられるデ
ータ信号をラッチする。さらに、ラッチ回路300は、
外部からのリセット信号によってラッチデータを“0”
にリセットされるように構成される。高圧パルス源70
0は、消去サイクルにおいて、スイッチ回路400から
の高圧VPPを短いパルス幅の高圧パルスに変換して消去
パルスとして出力し、消去ベリファイサイクルにおいて
は通常の電源電圧を出力する。本実施例では、消去ベリ
ファイサイクルの初めに、ラッチ回路300にベリファ
イ/消去制御回路17a(17b)からリセット信号が
与えられる。これによって、ラッチ回路300の出力電
圧が論理値“0”に対応するレベル“L”となる(図4
の動作ステップS4)。トランジスタ310は電源電圧
5Vをゲートに受けて常にON状態であるので、ラッチ
回路300から出力された“L”レベルの電圧はインバ
ータINV1のトランジスタ330を導通させる。この
結果、インバータINV1の出力端に高圧パルス源70
0から出力される“H”レベルの電圧が供給される。こ
の、インバータINV1の出力端の電圧はインバータI
NV2によって“L”レベルの接地電圧に反転されてソ
ース線80a(80b)に付与される。つまり、ソース
線80a(80b)が接地される。

【0087】このように、消去電圧印加回路18aおよ
び18bが図2に示されるように構成される場合、消去
ベリファイサイクルの初めにラッチ回路300が対応す
るベリファイ/消去制御回路17aまたは17bにリセ
ットされることによって、ソース線80aおよび80b
は接地され、高電位にならない。

【0088】上記のような回路動作によって、消去ベリ
ファイサイクルにおいては、メモリアレイ1aおよび1
bから同時に、データが読出される。メモリアレイ1a
から読出されたデータはセンスアンプ8aによってセン
スされてベリファイ/消去制御回路17aに与えられ
る。同様に、メモリアレイ1bから読出されたデータ
は、センスアンプ8bによってセンスされてベリファイ
/消去制御回路17bに与えられる。ベリファイ/消去
制御回路17aは、センスアンプ8aから与えられた読
出データがフローティングゲートから電子を完全に除去
された状態に対応するもの“1”であるか否かを判別す
る。

【0089】つまり、図4を参照して、消去ベリファイ
サイクルにおいて、メモリアレイ1aからデータが読出
され(動作ステップS5)、次に、読出されたデータに
基づいて、現在選択されているメモリセルにおいてデー
タ消去は完了したか否かが判別される(動作ステップS
6)。読出データが“0”であれば、現在選択されてい
るメモリセルにおいてデータ消去は不完全であると判断
できる。この場合には、ベリファイ/消去制御回路17
aは、消去電圧印加回路18a内のラッチ回路300
(第2図参照)にデータ“1”をセットするために
“H”レベルのデータ信号ERSを発生する(動作ステ
ップS7)。そして、ベリファイ/消去制御回路17a
は、アドレスカウンタ19のカウント値をインクリメン
トする信号を出力する。これによって、アドレスカウン
タ19のカウント値がインクリメントされて、アドレス
カウンタ19から発生されるアドレス信号がインクリメ
ントされる(動作ステップS8)。ただし、読出された
データが“1”であれば、現在選択されているメモリセ
ルに対するデータ消去は完了したと判断されるので、ベ
リファイ/消去制御回路17aはデータ信号ERSを出
力しない。

【0090】アドレスカウンタ19のカウント値が既に
最大値であり、動作ステップS8におけるインクリメン
トによってそれ以上カウント値をインクリメントするこ
とができなければ、消去ベリファイサイクルにおけるデ
ータ読出動作は終了する(動作ステップS9)。しか
し、アドレスカウント19のカウント値がまだ最大値に
達していなければ(動作ステップS9の判別結果が“N
o”の場合)、このインクリメントによってアドレス信
号は更新される。この場合には、ベリファイ/消去制御
回路17aはローデコーダ4aおよびコラムデコーダ5
aを、メモリアレイ1aからのデータ読出しが実現され
るように、引続き制御する。したがって、メモリアレイ
1aから、更新されたアドレス信号が示すアドレスに対
応するメモリセルの記憶データが読出される。ベリファ
イ/消去制御回路17aは、この新たに読出されたデー
タに基づいて、現在選択されているメモリセルがデータ
消去不良であるか否かを判別し、この判別結果に応じ
て、消去電圧印加回路18a内のラッチ回路300にデ
ータ“1”をセットするか、あるいは、リセット状態に
保持する。つまり、更新されたアドレスのメモリセルに
対する消去ベリファイのための一連の回路動作、すなわ
ち、図4における動作ステップS5〜S7が行なわれ
る。その後、アドレスカウンタ19から発生されるアド
レス信号がベリファイ/消去制御回路17aによってさ
らにインクリメントされる(動作ステップS8)。そし
て、アドレスカウンタ19のカウント値を、このインク
リメントによってさらにインクリメントすることができ
れば、再度動作ステップS5〜S9で示される回路動作
が繰返されて、インクリメントされたアドレス信号が示
すアドレスのメモリセルに対して消去ベリファイが行な
われる。

【0091】このように、消去ベリファイサイクルにお
いては、1つのアドレスからデータが読出され、読出さ
れたデータがデータ消去不良を示すものである場合にの
み消去電圧印加回路18a内のラッチ回路300をデー
タ“1”にセットするという回路動作が繰返される。一
方、ベリファイ/消去制御回路17bも、ベリファイ/
消去制御回路17aと同一の動作を行なう。なお、アド
レスカウンタ19のカウント値はこのフラッシュEEP
ROMが消去モードには入ったことに応答してリセット
される(図4の動作ステップS2)。アドレスカウンタ
19のカウント値が最大値までインクリメントされて、
アドレス信号が最終アドレスを示すまでインクリメント
され終わると、メモリアレイ1aおよび1b内のすべて
のメモリセルMCa およびMCb がデータ消去不良の有
無をチェックされ終わる。

【0092】消去ベリファイサイクルにおいて、ベリフ
ァイ/消去制御回路17aがメモリアレイ1aにおいて
データ消去不良のメモリセルを検出すると、この時点で
消去電圧印加回路18a内のラッチ回路300にデータ
“1”をセットする。ラッチ回路300は、最初に与え
られたデータを外部からリセット信号を与えられない限
り保持し続ける。このため、メモリアレイ1a内に1つ
でもデータ消去不良のメモリセルがあると、メモリアレ
イ1a内のすべてのメモリセルMCa がチェックされ終
わった時点において、消去電圧印加回路18a内のラッ
チ回路300のラッチデータは“1”である。しかし、
メモリアレイ1a内にデータ消去不良のメモリセルが存
在しなければ、消去ベリファイサイクルにおいてベリフ
ァイ/消去制御回路17aから信号ERSは一度も出力
されない。このため、この場合には、メモリアレイ1a
内のすべてのメモリセルMCaがチェックされ終わった
時点において、消去電圧印加回路18a内のラッチ回路
300のラッチデータは“0”のままである。

【0093】同様に、メモリアレイ1b内に1つでもデ
ータ消去不良のメモリセルがあれば、ベリファイ/消去
制御回路17bから“H”レベルのデータ信号ERSが
出力され、メモリアレイ1b内にデータ消去不良のメモ
リセルが存在しなければ、消去ベリファイサイクルにお
いてベリファイ/消去制御回路17bから信号ERSは
発生されない。したがって、メモリアレイ1b内のすべ
てのメモリセルMCb がチェックされ終わった時点での
消去電圧印加回路18b内のラッチ回路300のラッチ
データは、メモリアレイ1bにデータ消去不良のメモリ
セルが存在する場合に“1”となり、存在しない場合に
“0”となる。

【0094】それゆえ、アドレスカウンタ19のカウン
ト値が最大値までインクリメントされて図4における動
作ステップS4〜S9の回路動作が終了すると、データ
消去不良のメモリセルが存在したメモリアレイに対応す
る消去電圧印加回路内のラッチ回路300にのみデータ
“1”がセットされる。

【0095】アドレスカウンタ19のカウント値が最大
値までインクリメントされてメモリアレイ1aおよび1
b内のすべてのメモリセルMCa およびMCb がチェッ
クされ終わると、このフラッシュEEPROMは消去サ
イクルに移る。消去サイクルにおいて、ベリファイ/消
去制御回路17aは、ローデコーダ4aがメモリアレイ
1内のすべてのワード線50aに接地電位を与えるよう
に、ローデコーダ4aを制御する。同時に、ベリファイ
/消去制御回路17bも、ローデコーダ4bがメモリア
レイ1b内のすべてのワード線50bに接地電位を与え
るように、ローデコーダ4bを制御する。これによっ
て、メモリアレイ1aおよび1b内のすべてのメモリセ
ルMCa およびMCb の各々を構成するトランジスタの
コントロールゲートに“L”レベルの接地電位が与えら
れる。

【0096】このとき、図2を参照して、消去電圧印加
回路18a内のラッチ回路300がデータ“1”にセッ
トされていれば、ラッチ回路300の出力電圧は“H”
レベルである。したがって、この“H”レベルの電圧に
よってインバータINV1内のトランジスタ340がO
N状態にあり、インバータINV1の出力端が接地電位
となる。この接地電位によって、インバータINV2内
のトランジスタ350がON状態となって、インバータ
INV2の出力端に高圧パルス源700の出力が伝達さ
れる。なお、トランジスタ320は、インバータINV
1の出力端の電位をゲートに受けてON状態となり、イ
ンバータINV1の入力端の電位を高圧パルス源700
の出力によって“H”レベルに固定する。これによっ
て、インバータINV2の出力端に高圧パルス源700
の出力が確実に供給される。消去サイクルにおいて、高
圧パルス源700は通常の電源電圧5Vよりもはるかに
高い電位VPPの高圧パルスを出力する。したがって、消
去電圧印加回路18a内のラッチ回路300にデータ
“1”がセットされていれば、消去サイクルにおいて、
メモリアレイ1a内のソース線80aにインバータIN
V2から高圧パルスが印加される。しかし、消去電圧印
加回路18a内のラッチ回路300にデータ“1”がセ
ットされていなければ、ラッチ回路300の出力電圧は
“L”レベルのままであるので、ソース線80aはイン
バータINV2内のトランジスタ360を介して接地さ
れたままである。このように、消去電圧印加回路18a
内のラッチ回路300にデータ“1”がセットされてい
る場合に限り、消去サイクルにおいて、メモリアレイ1
a内のソース線80aに高圧パルスが印加される。つま
り、メモリアレイ1aにデータ消去不良のメモリセルが
存在する場合に限りメモリアレイ1a内のすべてのメモ
リセルMCa 消去パルスが印加される。

【0097】同様に、消去電圧印加回路18b内のラッ
チ回路300にデータ“1”がセットされていれば、高
圧パルス源700から発生された高圧パルスが消去電圧
印加回路18b内のトランジスタ350を介してメモリ
アレイ1b内のソース線80bに印加される。そして、
消去電圧印加回路18b内のラッチ回路300にデータ
“1”がセットされていなければ、メモリアレイ1b内
のソース線80bは消去電圧印加回路18b内のトラン
ジスタ360を介して接地されたままである。したがっ
て、メモリアレイ1bにデータ消去不良のメモリセルが
存在する場合に限り、消去電圧印加回路18bからメモ
リアレイ1b内のすべてのメモリセルMCb に消去パル
スが印加される。

【0098】このように、メモリアレイ1aおよび1b
内のすべてのメモリセルMCa およびMCb がチェック
され終わると、消去電圧印加回路18a内のラッチ回路
300にデータ“1”がセットされているか否かに応じ
てメモリアレイ1aに選択的に消去パルスが印加され、
かつ、消去電圧印加回路18b内のラッチ回路300に
データ“1”がセットされているか否かに応じてメモリ
アレイ1bに選択的に消去パルスが印加される(図4に
おける動作ステップS10およびS3)。消去電圧印加
回路18aおよび18bのいずれのラッチ回路300に
もデータ“1”がセットされていなければ、メモリアレ
イ1aおよび1bのいずれにもデータ消去不良のメモリ
セルが存在しないと判断できる。したがって、この場合
に限り、このフラッシュEEPROMのデータモードに
おけるすべての動作が終了する。

【0099】消去電圧印加回路18aおよび18bのう
ちの少なくともいずれか一方のラッチ回路300にデー
タ“1”がセットされており、メモリアレイ1aおよび
1bのうちの少なくともいずれか一方に消去パルスが印
加されると(動作ステップS3)、このフラッシュEE
PROMは再度消去ベリファイサイクルおよびこれに続
く消去サイクルに入る。すなわち、図4における処理ス
テップS4〜S10およびS2に対応する回路動作が再
開される。しかしながら、従来と異なり、消去ベリファ
イ後に発生される消去パルスはデータ消去不良のメモリ
セルが含まれるメモリアレイにのみ印加される。このた
め、既にデータ消去が完了したメモリセルのみを含むメ
モリアレイには消去パルスが印加されないので、消去パ
ルスの再印加によって過消去現象が生じるメモリセルの
数が従来に比べ低減される。

【0100】動作ステップS3〜S10に対応する回路
動作は、メモリアレイ1aおよび1bのいずれにもデー
タ消去不良のメモリセルが存在しなくなるまで繰返され
る。つまり、最後の消去ベリファイサイクルにおいて
は、メモリアレイ1aおよび1bのいずれに対応して設
けられたラッチ回路300にもデータ“1”がラッチさ
れずに、メモリアレイ1aおよび1bに含まれるすべて
のメモリセルからデータが読出される(図11参照)。

【0101】さて、1つのメモリアレイを2つのメモリ
アレイ1aおよび1bに分割することによって、各メモ
リアレイにおけるメモリセル間でのデータ消去されやす
さのばらつきが小さくなる。このため、メモリアレイ1
aおよび1bの各々において、過消去が生じる危険性も
小さい。したがって、このフラッシュEEPROMの消
去モードにおける回路動作終了後にメモリアレイ1aお
よび1b内のメモリセルに過消去が生じる危険性が従来
に比べ大幅に低減される。

【0102】なお、このフラッシュEEPROMは、任
意の方法で消去モードに設定されてよい。たとえば、こ
のフラッシュEEPROMは、図24に示される従来の
フラッシュEEPROMの場合と同様に、イレースイネ
ーブル信号EE等の外部制御信号に応答して消去モード
に設定されるように構成されることも可能である。

【0103】本実施例では、消去ベリファイサイクルに
おいてデータ消去不良のメモリセルが検出されても、各
メモリセルアレイ内のすべてのメモリセルMCがチェッ
クされるまで、メモリアレイに消去パルスが再印加され
ない。また、消去パルスがメモリアレイに再印加された
後の消去ベリファイサイクルにおいて、各メモリアレイ
のメモリセルは、再度、アドレス順にすべてチェックさ
れる。このため、データ消去不良のメモリセルが検出さ
れてから、実際にこのメモリセルに消去パルスが印加さ
れるまでに時間がかかるとともに、データ消去が完了し
ていることが既に確認されているメモリセルまでもが再
度チェックされる。したがって、より効率的なデータ消
去が実現されにくい。

【0104】図5は、上記実施例のフラッシュEEPR
OMを改良してより効率よくデータ消去を行なうことが
できるようにしたフラッシュEEPROMの構成を示す
部分概略ブロック図であり、本発明の他の実施例を示
す。図5には、データ消去に関連する回路部分が中心に
示される。図6は、図5に示されるフラッシュEEPR
OMのデータ消去モードにおける動作の流れを示す動作
フロー図である。図13は、図4のフラッシュEEPR
OMのデータ消去モードにおけるデータ読出方式を概念
的に示す図である。以下、図6および図13を参照しな
がら、図5に示されるフラッシュEEPROMのデータ
消去のための構成および動作について詳細に説明する。

【0105】図5を参照して、このフラッシュEEPR
OMは、先の実施例の場合と同様に、メモリアレイが2
つのサブアレイ1aおよび1bに分割される。メモリア
レイ1aに対応して、Yゲート2a,ソース線スイッチ
3a,書込回路7a,センスアンプ8a、コンパレータ
101a,およびローカル不良ラッチ回路102aが設
けられる。同様に、メモリアレイ1bに対応して、Yゲ
ート2b,ソース線スイッチ3b,書込回路7b,セン
スアンプ8b,コンパレータ101b,およびローカル
不良ラッチ回路102bが設けられる。メモリアレイ1
aおよび1bの各々の構成は、上記実施例におけるもの
と同一である。本実施例では、ローデコーダ4がメモリ
アレイ1aおよび1bの両方に共通に設けられる。同様
に、コラムデコーダ5も、Yゲート2aおよび2bの両
方に共通に設けられる。

【0106】消去制御回路110は、グローバル不良ラ
ッチ回路103と、第1アドレスカウンタ104と、第
2のアドレスカウンタ105と、消去パルス発生制御回
路106とを含む。第1アドレスカウンタ104は、メ
モリアレイ1aおよび1bのコラムアドレスを指示する
コラムアドレス信号を発生する。第2アドレスカウンタ
105は、メモリアレイ1aおよび1bのローアドレス
を指示するローアドレス信号を発生する。アドレスバッ
ファ6は、外部アドレス端子A0〜AKからの外部アド
レス信号と、第1アドレスカウンタ104から発生され
るコラムアドレス信号および第2アドレスカウンタ10
5から発生されるローアドレス信号とを受ける。入出力
バッファ9は、書込回路7aおよび7bならびにセンス
アンプ8aおよび8bと、外部入出力端子I/O0 〜I
/ONとの間に設けられる。モード制御回路10は、外
部端子からの、イレースイネーブル信号EE,チップイ
ネーブルCE,アウトプットイネーブル信号OE,プロ
グラム信号PGM等の制御信号を受ける。スイッチ回路
400は、外部より与えられる、データ消去およびデー
タ書込みのために必要な高圧VPPを受ける。なお、第1
アドレスカウンタ104のカウンタ値が最大値を示すと
き、第1アドレスカウント104が出力するコラムアド
レス信号はメモリアレイ1aおよび1bの最終コラムア
ドレスを示すものとする。同様に、第2アドレスカウン
タ105のカウント値が最大値を示すとき、第2アドレ
スカウンタ105が出力するローアドレス信号はメモリ
アレイ1aおよび1bの最終ローアドレスを示すものと
する。

【0107】本実施例においても、データ消去モードに
おける回路動作は、メモリアレイに消去パルスを印加す
る消去サイクルと、メモリアレイ内の各メモリセルから
データを読出し、読出したデータに基づいてデータ消去
が完了したか否かを確認する消去ベリファイサイクルと
の繰返しによって構成される。

【0108】図13を参照して、本実施例によれば、1
回の消去ベリファイサイクルにおいて、メモリアレイ1
aおよび1bから同時に、1行分のメモリセルの記憶デ
ータがアドレス順に読出される。この読出によってデー
タ未消去のメモリセルが検出された時点で、このデータ
未消去のメモリセルが含まれるメモリアレイに対応する
ラッチ回路(10a,102b)に、データ未消去のメ
モリセルが存在することを示すデータ“1”がセットさ
れる。

【0109】モード制御回路10は、図23および図2
5に示される従来のフラッシュEEPROMの場合と同
様に、外部制御信号EE,CE,OE,およびPGMに
応答して、このフラッシュEEPROMの動作モードを
指定する信号を出力する。モード制御回路10によっ
て、消去モードが指定されると、これに応答して、消去
制御回路110が消去サイクルと消去ベリファイサイク
ルとが交互に繰返されるようにデータ消去に関連の回路
部を制御する。

【0110】消去モードにおいて、アドレスバッファ6
は消去制御回路110によって不活性化され、一方、第
1アドレスカウンタ104および第2アドレスカウンタ
105が活性化される。これによって、第1アドレスカ
ウンタ104および第2アドレスカウンタ105はそれ
ぞれ、カウント動作を開始して、コラムアドレス信号お
よびローアドレス信号を発生することが可能となる。第
1アドレスカウンタ104より発生されたコラムアドレ
ス信号はコラムデコーダ5に与えられる。第2アドレス
カウンタ105によって発生されたローアドレス信号は
ローデコーダ4に与えられる。

【0111】消去サイクルにおいて、スイッチ回路40
0は、外部からの高圧VPPをソース線スイッチ3aおよ
び3bに与える。消去パルス発生制御部106は、消去
サイクルにおいて一定の短いパルス幅のパルス信号を出
力する。ここで、ソース線スイッチ3aは、ローカル不
良ラッチ回路102aにデータ“1”がラッチされてい
るときにのみ、スイッチ回路400から与えられる高圧
PPを消去パルス発生制御回路106からパルス信号が
与えられている期間メモリアレイ1a内のソース線(図
示せず)に印加する。同様に、ソース線スイッチ3b
は、ローカル不良ラッチ回路102bにデータ“1”が
ラッチされている場合にのみ、与えられる高圧VPPを消
去パルス発生制御回路106からパルス信号が与えられ
ている期間メモリアレイ1b内のソース線80b(図示
せず)に印加する。一方、消去サイクルにおいて、ロー
デコーダ4はメモリアレイ1aおよび1b内のワード線
50aおよび50bにすべて接地電位を与える。したが
って、ソース線スイッチ3aは、ローカル不良ラッチ回
路102aにデータ“1”がラッチされている場合にの
み、メモリアレイ1aに消去パルスを印加し、ソース線
3bは、ローカル不良ラッチ回路102bにデータ
“1”がラッチされている場合にのみメモリアレイ1b
に消去パルスを印加する(図6の動作ステップS1
3)。

【0112】ローカル不良ラッチ回路102aおよびソ
ース線スイッチ3aと、ローカル不良ラッチ回路102
bおよびソース線スイッチ3bとは、それぞれ、先の実
施例における消去電圧印加回路18aと消去電圧印加回
路18bとに対応する。ソース線スイッチ3aおよび3
bはいずれも、たとえば図2に示される高圧スイッチ5
00および高圧パルス源700を含む。そして、ローカ
ル不良ラッチ回路102aおよび102bはいずれも、
たとえば図2におけるラッチ回路300に相当する。

【0113】メモリアレイ1aおよび1bに消去パルス
が印加され終わると、このフラッシュEEPROMは消
去ベリファイサイクルに移る。次に、消去ベリファイサ
イクルにおける回路動作について説明する。

【0114】まず、消去ベリファイサイクルの初めに第
1アドレスカウンタ104のカウント値がリセットされ
る(図6における動作ステップS14)。同時に、消去
制御回路110が、ローカル不良ラッチ回路102aお
よび102bのラッチデータを“0”にリセットする
(前記動作ステップS14)。消去ベリファイサイクル
において、スイッチ回路400は電源電圧VCCをローデ
コーダ4に与える。

【0115】次に、メモリアレイ1aおよび1bから通
常のデータ読出しが行なわれるように、ローデコーダ
4,コラムデコーダ5,センスアンプ8aおよび8bが
消去制御回路110によって制御される。これによっ
て、ローデコーダ4は、メモリアレイ1aおよび1b内
のワード線のうち、第2アドレスカウンタ105から与
えられるローアドレス信号に対応したワード線1本にの
みスイッチ回路400からの“H”レベルの電源電圧を
与える。一方、コラムデコーダ5は、メモリアレイ1a
内のビット線およびメモリアレイ1b内のビット線のう
ちから各々、第1アドレスカウンタ104からのコラム
アドレス信号の対応するビット線1本を選択する。セン
スアンプ8aおよび8bは各々、コラムデコーダ5によ
って選択されたビット線に流れる電流の有無を判別し、
この判別結果に応じたデータ信号を出力する。この結
果、第1アドレスカウンタ104が出力するコラムアド
レス信号が示すコラムアドレスおよび第2アドレスカウ
ンタ105が出力するローアドレス信号が示すローアド
レスによって決定される位置にあるメモリセルのデータ
がメモリアレイ1aおよび1bから同時に読出される
(図6の動作ステップS15)。

【0116】次に、コンパレータ101aは、センスア
ンプ8aの出力データ、すなわち、メモリアレイ1aに
おいて現在選択されているメモリセルの記憶データを、
データ消去が完了したことを示すデータ“1”と比較す
る(図6の動作ステップS16)。そして、これら2つ
のデータが一致すれば、メモリアレイ1aにおいて現在
選択されているメモリセルに対するデータ消去は完了し
たと判断できるので、コンパレータ101aはローカル
不良ラッチ回路102aをリセット状態に保持する。し
かし、これら2つのデータが一致しなければ、現在選択
されているメモリセルに対するデータ消去は完了してい
ないと判断できるので、コンパレータ101aはローカ
ル不良ラッチ回路102aにデータ“1”をセットする
(図6の動作ステップS17)。

【0117】前記動作ステップS15およびS16に対
応する回路動作はコンパレータ101bおよびローカル
不良ラッチ回路102bにおいても同時に行なわれる。
つまり、コンパレータ101bは、センスアンプ8bの
出力データ、すなわち、メモリアレイ1bにおいて現在
選択されているメモリセルの記憶データとデータ消去完
了を示すデータ“1”とを比較して、現在選択されてい
るメモリセルに対するデータ消去が完了したか否かを判
別する(動作ステップS16)。これら2つのデータが
一致すれば、コンパレータ101bはローカル不良ラッ
チ回路102bをリセット状態に保持する。しかし、こ
れら2つのデータが一致しなければ、コンパレータ10
1bがローカル不良ラッチ回路102bにデータ“1”
をセットする(動作ステップS17)。

【0118】動作ステップS17において、ローカル不
良ラッチ回路102aおよび102bのうちの少なくと
もいずれか一方にデータ“1”がセットされると、セッ
ト状態となったローカル不良ラッチ回路のラッチデータ
によってグローバル不良ラッチ回路103にデータ
“1”がセットされる。

【0119】図6の動作ステップS16およびS17に
おける回路動作が終了すると、消去制御回路110にお
いて、第1アドレスカウンタ104のカウント値がイン
クリメントされる(図6の動作ステップS18)。次
に、インクリメントされたカウント値が、最終のコラム
アドレスを示すコラムアドレス信号に対応する値を越え
ているか否かが判別される(図6の動作ステップS1
9)。前記インクリメントされたカウント値が最終のコ
ラムアドレスで対応する値を越えていないければ、メモ
リアレイ1aおよび1b内にそれぞれ、今回の消去ベリ
ファイサイクルにおいてまだ選択されていないビット線
があると考えられる。

【0120】そこで、この場合には、このインクリメン
ト後に第1アドレスカウンタ104から出力されるコラ
ムアドレス信号および、第2アドレスカウンタ105か
ら出力されるローアドレス信号に応答して、メモリアレ
イ1aおよび1bからデータが読出される(図6の動作
ステップS19およびS15)。つまり、図6における
動作ステップS15〜S19に対応する回路動作が再開
される。このとき、第2アドレスカウンタ105のカウ
ント値はインクリメントされていないので、メモリアレ
イ1aおよび1bからは、前回選択されたワード線と同
一のワード線と、前回選択されたビット線の次のビット
線との交点に配列されるメモリセルの記憶データが読出
される。そして、このメモリセルから読出されたデータ
に基づいて、メモリアレイ1aおよび1bにおいて各々
今回選択されたメモリセルがデータ消去不良のメモリセ
ルであるか否かが判別され、この判別結果に応じてロー
カル不良ラッチ回路102aおよび102bがセットさ
れる。

【0121】このような回路動作は、第1アドレスカウ
ンタ104のカウント値が最大値に達するまで繰返され
る。つまり、メモリアレイ1aのメモリセルのうち、第
2アドレスカウンタ105が現在出力しているローアド
レス信号に対応する1行分のメモリセルおよび、メモリ
アレイ1b内のメモリセルのうち、第2アドレスカウン
タ105が現在出力しているローアドレス信号に対応す
る1行分のメモリセルの各々に対して消去ベリファイが
行なわれる。そして、メモリアレイ1aにおける前記1
行分のメモリセルに1つでもデータ消去不良のメモリセ
ルがあれば、ローカル不良ラッチ回路102aおよびグ
ローバル不良ラッチ回路103にデータ“1”がセット
される。同様に、メモリアレイ1bの前記1行分のメモ
リセルに1つでもデータ消去不良のメモリセルがあれ
ば、ローカル不良ラッチ回路102bおよびグローバル
不良ラッチ回路103にデータ“1”がセットされる。
したがって、メモリアレイ1aおよび1bの各々におけ
る前記1行分のメモリセルに1つでもデータ消去不良の
メモリセルがあればグローバル不良ラッチ回路103に
データ“1”がセットされる。

【0122】第1アドレスカウンタ104のカウント値
が最大値に達し、図6における動作ステップS15〜S
19に対応する回路動作がすべてのコラムアドレスに関
して完了すると、グローバル不良ラッチ回路103にデ
ータ“1”がセットされているか否かが判別される(図
6の動作ステップS20)。グローバルラッチ回路10
3にデータ“1”がセットされていれば、今回消去ベリ
ファイが行なわれた、メモリアレイ1a内の1行分のメ
モリセルおよびメモリアレイ1b内の1行分のメモリセ
ルのいずれかにデータ消去不良のメモリセルが存在する
と考えられる。そこで、グローバル不良ラッチ回路10
3にデータ“1”がセットされている場合には、このフ
ラッシュEEPROMの回路動作は消去サイクルに戻
る。つまり、図6における動作ステップS13〜S20
に対応する一連の回路動作が再開される。しかし、グロ
ーバル不良ラッチ回路103にデータ“1”がセットさ
れていなければ、今回消去ベリファイが行なわれた、メ
モリアレイ1a内の1行分のメモリセルおよびメモリア
レイ1b内の1行分のメモリセルのいずれにもデータ消
去不良のメモリセルが存在しないと考えられる。そこ
で、この場合には、第2アドレスカウンタ105が現在
出力しているローアドレス信号が示すアドレスの次のア
ドレスに対応する行にデータ消去不良のメモリセルがあ
るか否かをチェックするために、第2アドレスカウンタ
105のカウンタ値がインクリメントされる(図6の動
作ステップS21)。

【0123】第2アドレスカウンタから出力されるロー
アドレス信号が、このインクリメントによってインクリ
メントされれば、メモリアレイ1aおよび1bにまだ消
去ベリファイが行なわれていない行がある。そこで、こ
の場合には、図6における動作ステップS14〜S22
に対応する回路動作が再度行なわれる(図6の動作ステ
ップS22)。

【0124】このように、本実施例では、メモリアレイ
1aおよび1bの各々に関して、1行分のメモリセルが
チェックされるごとに、チェックされた行にデータ消去
不良のメモリセルが存在するメモリアレイにのみ消去パ
ルスが再印加される。そして、この行にデータ消去不良
のメモリセルが存在しなくなると(動作ステップS20
における判別結果が“No”となると)、第2アドレス
カウンタ105のカウント値がインクリメントされる。
したがって、データ消去不良のメモリセルが存在する行
が検出されると、このメモリセルのデータが完全に消去
されるまで消去パルスが再印加される。そして、このメ
モリセルのデータが完全に消去されると、次の行に対し
て消去ベリファイが行なわれる(図13参照)。なお、
第2アドレスカウンタ105のカウント値は、このフラ
ッシュEEPROMが消去モードには入ったことに応答
してリセットされる(図6の動作ステップS12)。し
たがって、第2アドレスカウンタ105のカウント値が
最大値となって、メモリアレイ1aおよび1bの各々に
おける最終アドレスに対応する行に含まれるすべてのメ
モリセルのデータが完全に消去されると、メモリアレイ
1aおよび1b内のすべてのアドレスのメモリセルのデ
ータが消去され終わる。つまり、最後の消去ベリファイ
サイクルにおいては、メモリアレイ1aおよび1bのい
ずれに対応して設けられたローカルラッチ回路にもデー
タ“1”がラッチされることなく、メモリアレイ1aお
よび1bからそれぞれ、最後の行に配列されたすべての
メモリセルの記憶データが読出される(図13参照)。

【0125】それゆえ、このフラッシュEEPROMは
データ消去および消去ベリファイのための一切の動作を
終了して消去モードから脱する。

【0126】実際には、消去制御回路110は1チップ
内の制御回路部に組込まれる。そして、第1アドレスカ
ウンタ104および第2アドレスカウンタ105のカウ
ント値のインクリメントや、グローバル不良ラッチ回路
103のラッチデータの判別や、消去パルス発生制御回
路106の動作制御などは、この制御回路部の制御動作
によって実行される。

【0127】なお、書込回路7aおよび7bは各々、従
来と同様に、データ書込モードにおいてYゲート2aお
よび2bに、入出力バッファ9から与えられたデータに
応じた電圧を出力することによって、メモリアレイ1a
および1b内の選択されたメモリセルにデータを書込む
ための回路である。

【0128】以上のように、本実施例では、メモリアレ
イ1aおよび1bに対する消去パルスの再印加が、1行
分のメモリセルがチェックされるごとに行なわれる。し
たがって、まだチェックされていない行にデータ消去不
良のメモリセルがある場合、先に検出されたデータ消去
不良のメモリセルのために発生された消去パルスによっ
て、まだチェックされていないデータ消去不良のメモリ
セルに対してもデータ消去が行なわれる。このため、先
の実施例に比べ、メモリアレイ1aおよび1b内のすべ
てのメモリセルのデータを消去するのに要する時間が短
縮される。

【0129】上記実施例によれば、1回の消去ベリファ
イサイクルにおいて、途中でデータ未消去のメモリセル
が検出されても、そのまま各メモリアレイから1行分の
メモリセル全部の記憶データが読出されるが、1回の消
去ベリファイサイクルにおいて、データ未消去のメモリ
セルが検出された時点でデータ読出のための回路動作が
中断され消去サイクルが開始されてもよい。そのような
フラッシュEEPROMは、たとえば図1に示される構
成によって実現される。

【0130】図7は、データ未消去のメモリセルが検出
され次第消去パルスが印加されるフラッシュEEPRO
Mの回路動作の流れを示す動作フロー図であり、本発明
のさらに他の実施例を示す。

【0131】図14は、図7で示される実施例による、
消去ベリファイサイクルにおけるデータ読出方式を概念
的に示す図である。

【0132】図1,図7および図14を参照して、この
実施例によれば、消去モードの始めにおける回路動作
(図7の動作ステップS23,S24)および消去サイ
クルにおける回路動作(図7の動作ステップS25)
は、図1ないし図4で示された実施例の場合と同様であ
る。しかし、消去ベリファイサイクルにおいては、図1
4に示されるように、メモリアレイ1aおよび1bから
同時に、各メモリセルの記憶データがアドレス順に読出
され、この読出によってデータ未消去のメモリセルが検
出された時点で、このデータ未消去のメモリセルを含む
メモリアレイに対応して設けられたラッチ回路300に
データ“1”がセットされた後、即座に、このメモリア
レイに消去パルスが印加される。そして、前記検出され
たメモリセルのデータが完全に消去されると、メモリア
レイ1aおよび1bからのデータ読出が同時に再開され
る。このデータ読出は、前記検出されたメモリセルの次
のアドレスから開始される。

【0133】以後、このような、データ読出→データ未
消去のメモリセルの検出→消去パルスの印加→検出され
たメモリセルのデータが完全に消去されたことの確認→
検出されたメモリセルの次のアドレスからデータ読出再
開、という一連の回路動作が繰返される。したがって、
最後の消去ベリファイサイクルにおいて、メモリアレイ
1aおよび1bのいずれに対応して設けられたラッチ回
路300にもデータ“1”がセットされることなく、メ
モリアレイ1aおよび1bからそれぞれ、残りのメモリ
セルすべての記憶データがアドレス順に読出される。

【0134】以下、消去ベリファイサイクルにおける回
路動作について図7を参照しながらもう少し具体的に説
明する。

【0135】消去ベリファイサイクルにおいて、まず、
消去電圧印加回路18aおよび18b内のラッチ回路が
リセットされる(動作ステップS26)。次に、メモリ
アレイ1aおよび1bから同時に、アドレスカウンタ1
9がその時出力しているアドレス信号に対応する位置の
メモリセルの記憶データをセンスアンプ8aおよび8b
が読出す(動作ステップS27)。次に、ベリファイ/
消去制御回路17aおよび17bがそれぞれ、センスア
ンプ8aおよび8bによって読出されたデータが“消去
完了”を示すものであるか否かを判別する(動作ステッ
プS28)。ベリファイ/消去制御回路17aにおける
判別結果または、ベリファイ/消去制御回路17におけ
る判別結果が“No”であれば、回路動作は動作ステッ
プS29に進む。

【0136】動作ステップS29において、“No”と
判別したベリファイ/消去制御回路が、対応する消去電
圧印加回路内のラッチ回路300にデータ“1”をセッ
トする信号ERSを与える。いずれかのラッチ回路30
0にデータ“1”がセットされると、本実施例のフラッ
シュEEPROMは消去サイクルに入り、これによっ
て、高圧パルス源700から消去パルスが出力される。
この結果、メモリアレイ1aおよび1bのうち、データ
未消去のメモリセルを有する方にのみ、対応する消去電
圧印加回路から消去パルスが印加される。アドレス信号
は先程と同じであるので、その後、メモリアレイ1aお
よび1bからそれぞれ先程と同じメモリセルのデータが
再度読出され、この同じメモリセルに対して消去ベリフ
ァイが行なわれる(動作ステップS27,S28)。

【0137】動作ステップS28において、メモリアレ
イ1aおよび1bから読出されたデータの両方が、“デ
ータ消去完了”を示すものになると、ベリファイ/消去
制御回路7aおよび7bがアドレスカウンタ19のカウ
ント値をインクリメントする(動作ステップS30)。
インクリメント後のカウント値が、メモリアレイ1aお
よび1bの最終アドレスに対応する値を越えていなけれ
ば、センスアンプ8aおよび8bによってそれぞれ、メ
モリアレイ1aおよび1bからデータが読出される(動
作ステップS31,S27)。このとき、アドレスカウ
ンタ19のカウント値は、前回のデータ読出時よりも1
だけ大きいので、前回データを読出されたメモリセルの
次のアドレスのメモリセルからデータが読出される。し
たがって、前回消去ベリファイが行われたメモリセルの
次のメモリセルに対して消去ベリファイが行なわれる。
このようにして、動作ステップS25〜S31の回路動
作が繰返されることによってメモリアレイ1aおよび1
bの最終アドレスまでのすべてのメモリセルに対するデ
ータ消去が完了すると、動作ステップS30におけるイ
ンクリメント後のアドレスカウンタ19のカウンタ値は
最終アドレスに対応する値を越えるので、すなわち、動
作ステップS31における判別結果が“YES”となる
ので、消去モードにおけるすべての回路動作が終了す
る。

【0138】上記2つの実施例においてはメモリアレイ
1aおよび1bに対する消去ベリファイが同時に行なわ
れたが、メモリアレイ1aに対する消去ベリファイとメ
モリアレイ1bに対する消去ベリファイとが時間順次に
行なわれてもよい。この場合、メモリアレイ1aおよび
1bのうちいずれか一方に対するデータ消去が完了しな
い限りもう一方のメモリアレイに対するデータ消去が開
始されないため、上記2つの実施例に比べてデータ消去
時間は劣化するが、データ消去に要する消費電力は低減
される。

【0139】図8は、メモリアレイ1aに対する消去ベ
リファイと、メモリアレイ1bに対する消去ベリファイ
とを時間順次に行なうことができるフラッシュEEPR
OMの構成を示す概略ブロック図であり、本発明のさら
に他の実施例を示す。

【0140】図12および図15は各々、図8で示され
る構成によって可能となる、消去ベリファイ時のデータ
読出方式を概念的に示す図である。

【0141】図9および図10はそれぞれ、図12およ
び図15で示されるデータ読出方式を実現するための、
図8のフラッシュEEPROMの回路動作の流れを示す
フローチャート図である。

【0142】図8を参照して、このフラッシュEEPR
OMは、ブロックカウンタ820が設けられる点およ
び、スイッチ回路20の後段に、マスク回路を含まない
ブロック選択回路810が設けられる点以外は、図1で
示されるフラッシュEEPROMと同様である。消去モ
ードにおいて、ブロックカウンタ820は、カウント動
作によってブロックアドレス信号を発生する。すなわ
ち、ブロックカウンタ820は、そのカウント値が1だ
けインクリメントされるごとに、それまで出力していた
ブロックアドレス信号が示すメモリアレイの次のメモリ
アレイを示すブロックアドレス信号を発生する。

【0143】本実施例では、カウント値が最小であると
きのブロックアドレス信号がメモリアレイ1aを指示
し、カウント値がこの最小値よりも1だけ大きい値であ
るときのブロックアドレス信号がメモリアレイ1bを指
示するものとし、かつ、アドレスカウンタ19が出力す
るアドレス信号にはブロックアドレス信号が含まれない
ものとする。

【0144】消去モードにおいて、スイッチ回路20
は、アドレスカウンタ19の出力をローデコーダ4aお
よび4bならびにコラムデコーダ5aおよび5bに与
え、ブロックカウンタ820の出力をブロック選択回路
810に与える。

【0145】ブロック選択回路810は、メモリアレイ
1aおよび1bのうちスイッチ回路20からのアドレス
信号が示すメモリアレイに対応して設けられたコラムデ
コーダおよびローデコーダを活性化し、もう一方のメモ
リアレイに対応して設けられたコラムデコーダおよびロ
ーデコーダを不活性化する。

【0146】図12を参照して、図9に示される回路動
作によれば、1回の消去ベリファイサイクルにおいてメ
モリアレイ1aおよび1bのうちのいずれか一方からの
み、すべてのメモリセルの記憶データがアドレス順に読
出される。そして、この読出によってデータ未消去のメ
モリセルが検出された時点で、このデータ未消去のメモ
リセルを含むメモリアレイに対応して設けられたラッチ
回路300にデータ“1”がセットされる。これによっ
て、この消去ベリファイサイクルに続く消去サイクルに
おいて、このメモリアレイにのみ消去パルスが印加され
る。このようなデータ読出および消去パルス印加が、ま
ず一方のメモリアレイ1aに対して繰返されることによ
って、メモリアレイ1a内のすべてのメモリセルのデー
タが完全に消去される。

【0147】したがって、メモリアレイ1aに対する最
後の消去ベリファイサイクルにおいては、メモリアレイ
1aに対応して設けられたラッチ回路300にデータ
“1”がラッチされることなく、メモリアレイ1a内の
すべてのメモリセルの記憶データが読出される。

【0148】この後、他方のメモリアレイ1bに対し
て、前述のような、すべてのメモリセルの記憶データ読
出および消去パルス印加が、メモリアレイ1bに対応し
て設けられたラッチ回路300のラッチデータが1回の
消去ベリファイサイクルの終わりにおいて、“0”とな
るまで、繰返される。

【0149】以下、図9を参照しながら、本実施例のフ
ラッシュEEPROMの消去モードにおける回路動作を
具体的に説明する。

【0150】まず、消去モードの始めに、ベリファイ/
消去制御回路17aおよび17bによってブロックカウ
ンタ820およびアドレスカウンタ19のカウント値が
最小値0にリセットされる(動作ステップS32,S3
3)。消去ベリファイサイクルにおいては、まず、ベリ
ファイ/消去制御回路17aおよび17bがそれぞれ消
去電圧印加回路18aおよび18b内のラッチ回路30
0をリセットする(動作ステップS35)。

【0151】次に、そのときブロックカウンタ820が
出力しているブロックアドレス信号が示すメモリアレイ
から、そのときアドレスカウンタ19が出力しているロ
ーアドレス信号およびコラムアドレス信号が示すメモリ
セルの記憶データが、対応するセンスアンプ18aまた
は18bによって読出される(動作ステップS34)。

【0152】続いて、読出されたデータが“消去完了”
を示すものであるか否かが、ブロックアドレス信号が示
すメモリアレイに対応するベリファイ/消去制御回路1
7aまたは17bによって判別される(動作ステップS
37)。対応するベリファイ/消去制御回路は、動作ス
テップS37における判別結果が“YES”であれば、
即座にアドレスカウンタ19のカウント値をインクリメ
ントする(動作ステップS39)が、動作ステップS3
7における判別結果が“NO”であれば、対応する消去
電圧印加回路18aまたは18b内のラッチ回路300
にデータ“1”をセットした後(動作ステップS3
8)、アドレスカウンタ19のカウント値をインクリメ
ントする。

【0153】動作ステップS39においてインクリメン
トされた後のカウント値が、ブロックアドレス信号が示
すメモリアレイにおける最終アドレスを示す値を越える
まで、動作ステップS36〜S40における回路動作が
繰返される。前記インクリメントされた後のカウント値
が、前記最終アドレスを示す値を越えると、消去サイク
ルにおける回路動作(動作ステップS41,S34)が
実行される。すなわち、高圧パルス源700から出力さ
れた消去パルスが、データ“1”がセットされているラ
ッチ回路300を有する消去電圧印加回路(18a,1
8b)からのみ対応するメモリアレイ(1a,1b)に
印加される。

【0154】動作ステップS34〜S41における回路
動作が繰返されることによって、ブロックアドレス信号
が示すメモリアレイ内のすべてのメモリセルの記憶デー
タが完全に消去され終わると、消去ベリファイサイクル
の終りにラッチ回路300はリセット状態にあるので、
動作ステップS42およびS43の回路動作が行なわれ
る。

【0155】すなわち、ベリファイ/消去制御回路17
aおよび17bがブロックカウンタ820のカウント値
をインクリメントする。このインクリメント後のカウン
ト値がメモリアレイ1bを指示するブロックアドレス信
号に対応する値を越えていなければ、動作ステップS3
3〜S43の回路動作が再開される。

【0156】動作ステップS33〜S43の回路動作が
繰返されることによってメモリアレイ1aおよび1bに
対するデータ消去が完了すると、前記インクリメント後
のカウント値がメモリアレイ1bを指示するアドレス信
号に対応する値を越えるので、消去モードにおけるすべ
ての回路動作が終了する。

【0157】一方、図15を参照して、図10に示され
る回路動作によれば、1回の消去ベリファイサイクルに
おいて、メモリアレイ1aおよび1bのうちのいずれか
一方からのみ、データ未消去のメモリセル×が検出され
るまでアドレス順にデータが読出される。そして、デー
タ未消去のメモリセルが検出された時点で、このメモリ
セルを含むメモリアレイに対応して設けられたラッチ回
路300にデータ“1”がセットされる。これによっ
て、この消去ベリファイサイクルに続く消去サイクルに
おいて、このメモリアレイにのみ消去パルスが印加され
る。

【0158】この消去サイクルに続く次のベリファイサ
イクルにおいては、前回の消去ベリファイサイクルにお
いて検出されたメモリセルのアドレスからデータ読出が
開始される。このようなデータ読出および、消去パルス
印加がまずメモリアレイ1aに対して繰返されることに
よって、メモリアレイ1a内のすべてのメモリセルのデ
ータが完全に消去される。したがって、メモリアレイ1
aに対する最後の消去ベリファイサイクルにおいては、
メモリアレイ1aに対応するラッチ回路300にデータ
“1”がセットされることなく、メモリアレイ1aか
ら、前回の消去ベリファイサイクルにおいて検出された
メモリセルのアドレス以降のアドレスに対応するすべて
のメモリセルの記憶データが順に読出される。

【0159】この後、他方のメモリアレイ1bに対し
て、前述のようなデータ読出および消去パルス印加が、
メモリアレイ1bの最終アドレスのメモリセルの記憶デ
ータが読出され終わった時点におけるラッチ回路300
のラッチデータが“0”となるまで、繰返される。

【0160】以下、本実施例のフラッシュAEEPRO
Mの消去モードにおける回路動作を図10を参照しなが
ら具体的に説明する。

【0161】まず、消去モードの始めに、ベリファイ/
消去制御回路17aおよび17bによって、ブロックカ
ウンタ820およびアドレスカウンタ19のカウント値
が最小値0にリセットされる(動作ステップS44,S
45)。消去ベリファイサイクルにおいては、まず、ベ
リファイ/消去制御回路17aおよび17bがそれぞ
れ、消去電圧印加回路18aおよび18b内のラッチ回
路300をリセットする(動作ステップS47)。次
に、そのときブロックカウンタ820が出力しているブ
ロックアドレス信号が示すメモリアレイから、そのとき
アドレスカウンタ19が出力しているローアドレス信号
およびコラムアドレス信号が示すメモリセルの記憶デー
タが、対応するセンスアンプ8aまたは8bによって読
出される(動作ステップS48)。

【0162】続いて、ブロックアドレス信号が示すメモ
リアレイに対応するベリファイ/消去制御回路17aま
たは17bによって、読出されたデータが“消去完了”
を示すものであるか否かが判別される(動作ステップS
49)。

【0163】前記対応するベリファイ/消去制御回路
は、動作ステップS49における判別結果が“NO”で
あれば、対応する消去電圧印加回路18aまたは18b
内のラッチ回路300にデータ“1”をセットする(動
作ステップS50)。

【0164】ラッチ回路300にデータ“1”がセット
されると、消去サイクルの回路動作(動作ステップS4
6)が実行される。すなわち、高圧パルス源700から
消去パルスが出力され、この消去パルスが、データ
“1”がセットされているラッチ回路300を有する消
去電圧印加回路(18a,18b)からのみ対応するメ
モリアレイ(1a,1b)に印加される。動作ステップ
S46〜S49の回路動作によって動作ステップS49
における判別結果が“YES”となると、ベリファイ/
消去制御回路17aおよび17bは、アドレスカウンタ
19のカウント値をインクリメントする(動作ステップ
S51)。

【0165】このインクリメント後のカウント値が、ブ
ロックアドレス信号が示すメモリアレイにおける最終ア
ドレスを示す値を越えるまで、動作ステップS46〜S
52の回路動作が繰返される。前記インクリメント後の
カウント値が前記最終アドレスを示す値を越えると、ブ
ロックカウンタ820のカウント値がベリファイ/消去
制御回路17aおよび17bによってインクリメントさ
れる(動作ステップS53)。このインクリメント後の
カウント値が、メモリアレイ1bを指示するアドレス信
号に対応するものを越えていなければ、動作ステップS
45〜S54の回路動作が再開される(動作ステップS
54)。

【0166】動作ステップS45〜S54の回路動作が
繰返されることによってメモリアレイ1aおよび1bに
対するデータ消去が完了すると、前記インクリメント後
のカウント値がメモリアレイ1bを指示するアドレス信
号に対応する値を越えるので、消去モードにおけるすべ
ての回路動作が終了する。

【0167】なお、メモリアレイ1aおよび1bに対す
るデータ消去が時間順次に行なわれる場合にも、メモリ
アレイ1aおよび1bの各々に対する消去ベリファイ
は、図5を参照して説明された実施例の場合のように、
1メモリセル行単位で行なわれることももちろん可能で
ある。このような場合には、たとえば、図5の構成に、
ブロックカウンタが追加されればよい。この場合、消去
ベリファイを行なうための回路部(図1におけるベリフ
ァイ/消去制御回路17aおよび17b,図4における
コンパレータ101aおよび101b)がメモリアレイ
1aおよび1bに共通に1つ設けられればよい。

【0168】なお、図4,図6,図7,図9および図1
0のいずれで示される実施例においても、1回目の消去
モードにおいては、メモリアレイ1aおよび1bに必ず
消去パルスが印加されるように、消去モード開始時に、
メモリアレイ1aおよび1bへの消去パルスの印加を許
可・禁止するためのラッチ回路(300,102a,1
02b,103)にデータ“1”がセットされる(動作
ステップS1,S12,S23,S32,S44)。ま
た、図4,図6,図7,図9および図10において、消
去モード開始時における、データ消去に先立つデータ書
込みの動作ステップは省略される。また、上記いずれの
実施例においても1つのメモリアレイが2つのサブアレ
イに分割された場合について説明されたが、メモリアレ
イは2以上任意の数サブアレイに分割されてもよい。

【0169】図4で示される実施例は、メモリアレイが
多数のサブアレイに分割される場合に適用されれば、す
べてのサブアレイに対するデータ消去が完了するまでに
印加される消去パルスの数が軽減されるとともに、デー
タ消去が完了するまでに要する時間が短縮されるので、
より効果的である。

【0170】また、図10で示される実施例は、複数の
サブアレイに対する消去ベリファイを時間順次に行なう
必要がある場合に適用されれば、消去ベリファイに要す
る総時間数が短縮されるので、より効果的である。

【0171】図11,図13,および図14で示される
ような方式で消去・消去ベリファイが行なわれると、す
なわち、すべてのサブアレイに対する消去・消去ベリフ
ァイが同時に行なわれると、1回の消去パルス印加に応
答してメモリセルにおけるトンネル現象およびバンド間
トンネリング現象によって生じる電流の総量は、すべて
のサブアレイからデータ消去不良のメモリセルが検出さ
れた場合に最大となる。したがって、このような方式で
データ消去が行なわれると、各消去パルス印加時の消費
電力の最大値は、1メモリセルアレイ内のすべてのメモ
リセルにおいてトンネル現象およびバンド間トンネリン
グ現象によって生じた電流の総量に対応した値であり、
非常に大きい。

【0172】図16は、各消去パルス印加時の消費電力
の最大値を低減することができる他のEEPROMの全
体構成を示す概略ブロック図であり、本発明のさらに他
の実施例を示す。

【0173】図17は、図16における消去電圧印加回
路18a〜18dの具体的構成例を示す回路図である。

【0174】図16を参照して、このフラッシュEEP
ROMにおいて、メモリセルアレイは、4つのサブアレ
イ1a〜1dに分割される。上記一例の実施例の場合と
同様に、各サブアレイ1a〜1dは、ワード線50a〜
50dとビット線30a〜30dとを、これらの交点に
設けられるメモリセルMCa 〜MCd と、すべてのメモ
リセルのソースが共通に接続されたソース線80a〜8
0dとを含む。

【0175】これら4つのサブアレイ1a〜1dに対応
して、4つのYゲート2a〜2d,4つのローデコーダ
4a〜4d,4つのコラムデコーダ5a〜5b,4つの
ベリファイ/消去制御回路7a〜17d,4つのセンス
アンプ8a〜8d,および4つの消去電圧印加回路18
a〜18dが設けられる。

【0176】本実施例のEEPROMと図1のそれとの
相違点は、本実施例のEEPROMにおいて、ブロック
選択/マスク回路800が設けられず、かつ、スイッチ
回路20の出力がコラムデコーダ5a〜5dおよびロー
デコーダ4a〜4dだけでなく消去電圧印加回路18a
〜18dに与えられている点である。このような点以外
において、メモリアレイの周辺回路の構成および動作は
図1に示されたEEPROMの場合と同様であるので説
明は省略する。

【0177】本実施例では、消去モードにおいて、コラ
ムデコーダ5aおよびローデコーダ4aにスイッチ回路
20を介してアドレスカウンタ19から与えられるアド
レス信号と、コラムデコーダ5bおよびローデコーダ4
bにスイッチ回路20を介してアドレスカウンタ19か
ら与えられるアドレス信号とは同一である。さらに、消
去モードにおいて、コラムデコード5cおよびローデコ
ーダ4cにスイッチ回路20を介してアドレスカウンタ
19から与えられるアドレス信号と、コラムデコード5
dおよびローデコーダ4dにスイッチ回路20を介して
アドレスカウンタ19から与えられるアドレス信号とは
同一である。

【0178】したがって、消去モードにおいて、サブア
レイ1aおよび1bからは同時にデータが読出され、か
つ、サブアレイ1cおよび1dからも同時にデータが読
出される。つまり、4つのサブアレイ1a〜1dは、2
サブアレイを1グループとする、第1および第2グルー
プに分割され、消去ベリファイは1グループ単位で行な
われる。

【0179】具体的には、アドレスカウンタ19におい
て発生されるアドレス信号のうち最下位ビットの論理値
が、第1および第2のグループのうちのいずれのグルー
プを選択するかを示す。最下位ビットの論理値が“0”
であれば、第1のグループが選択され、最下位ビットの
論理値が“1”であれば第2のグループが選択される。

【0180】すなわち、第1のグループがサブアレイ1
aおよび1bを含み、第2グループがサブアレイ1cお
よび1dを含む場合、前記最下位ビットの信号がローレ
ベルであるときに、コラムデコーダ5aおよび5bなら
びにローデコーダ4aおよび4bに、最下位ビットがハ
イレベルのアドレス信号が与えられる。逆に、最上位ビ
ットの信号がハイレベルであるときには、コラムデコー
ダ5cおよび5dならびにローデコーダ4cおよび4d
に、最下位ビットにハイレベルのアドレス信号が与えら
れる。最下位ビットがハイレベルであるアドレス信号に
応答して、コラムデコーダ5a〜5dおよびローデコー
ダ4a〜4dは、それぞれ、第1ビットから最上位ビッ
トまでの論理値の組合わせに対応したワード線50a〜
50dおよびビット線30a〜30dを選択する。

【0181】消去電圧印加回路18aおよび18bに
は、コラムデコーダ5aおよび5bならびにローデコー
ダ4aおよび4bに与えられるアドレス信号のうちの最
下位ビットの信号が与えられる。

【0182】同様に、消去電圧印加回路18cおよび1
8dには、コラムデコーダ5cおよび5dならびにロー
デコーダ4cおよび4dに与えられるアドレス信号のう
ちの最下位ビットの信号が与えられる。

【0183】一方、消去電圧印加回路18a〜18d
は、いずれも、図17に示されるように、図1における
消去電圧印加回路18a,18bの構成(図2)に、2
入力ANDゲート370が付加された構成を有する。A
NDゲート370は、ラッチ回路300と、高圧スイッ
チ500との間に設けられる。ANDゲート370は、
ラッチ回路300の出力と、対応するコラムデコードお
よびローデコーダに付与されるアドレス信号のうちの前
記最下位ビットの信号とを入力として受ける。

【0184】したがって、消去サイクルにおいては、ラ
ッチ回路300にデータ“1”がセットされており、か
つ、対応する前記最下位ビットの信号がハイレベルであ
る場合にのみ、高圧スイッチ500から対応するサブア
レイ(1a〜1bのうちのいずれか)に、消去パルスが
印加される。前述したように、消去電圧印加回路18a
および18bに入力されるアドレス信号と、消去電圧印
加回路に入力されるアドレス信号とは、同時にハイレベ
ルとはならない。このため、消去サイクルにおいて、サ
ブアレイ1aおよび1bと、サブアレイ1cおよび1d
とは同時に消去パルスを受けない。したがって、1回の
消去パルス印加時にメモリセルにおけるトンネル現象お
よびバンド間トンネリング現象によって生じる電流の総
量は低減される。

【0185】たとえば、4つのサブアレイ1a〜1dす
べてからデータ消去不良のメモリセルが検出され、消去
電圧印加回路18a〜18dのそれぞれのラッチ回路3
00にデータ“1”がセットされている場合でも、ハイ
レベルのアドレス信号を受けるANDゲート370をそ
れぞれ含む2つの消去電圧印加回路18aおよび18b
または、18cおよび18dからしか消去パルスは出力
されない。

【0186】したがって、1回の消去パルス印加によっ
て生じる前記電流の総量の最大値は、2つのサブアレイ
に含まれるメモリセルの数に対応する値となり、図1
1,図13図,および図14で示される方式の消去・消
去ベリファイにおけるそれよりも大幅に小さくなる。こ
の結果、データ消去時の消費電力が低減される。

【0187】次に、本実施例のフラッシュEEPROM
の消去モードにおける実際の動作について図16ないし
図20を参照しながら説明する。

【0188】図18は、高圧パルス源700および消去
電圧印加回路18a〜18dの出力信号ならびに、アド
レス信号のタイミングチャート図である。

【0189】図19は、消去モードにおけるこのフラッ
シュEEPROMの動作の流れを示す動作フロー図であ
る。

【0190】図20は、このフラッシュEEPROMに
よって実現される、消去・消去ベリファイ方式を概念的
に示す図である。

【0191】まず、消去モードの始めには、図1に示さ
れるフラッシュEEPROMの場合と同様に、すべての
消去電圧印加回路18a〜18d内のラッチ回路300
にデータ“1”がセットされ(動作ステップS56)、
アドレスカウンタ19のカウント値がリセットされる
(動作ステップS57)。

【0192】消去サイクルにおいて、高圧パルス源70
0は、高圧Vppを所定幅のワンショットパルスとして出
力するので、このときアドレスカウンタ19において発
生されているアドレス信号の最下位ビットの論理値に応
じた第1または第2グループのいずれかに対応して設け
られた2つの消去電圧印加回路(18aおよび18b、
または、18cおよび18d)のうち、データ“1”が
セットされているラッチ回路300を含むものからのみ
消去パルスが印加される(動作ステップS58)。

【0193】次に、ベリファイ/消去制御回路7a〜1
7dは、アドレスカウンタ19に、カウント値のインク
リメントを指示する(動作ステップS59)。これによ
って、アドレスカウンタ19において発生されるアドレ
ス信号の最下位ビットの論理値が反転する。

【0194】動作ステップS58およびS59の回路動
作は、アドレスカウンタ19のカウント値のうち、グル
ープ選択に関与するビットの値が最大となるまで(本実
施例では最下位ビットの論理値が“1”となるまで)繰
返される(動作ステップS60)。したがって、各消去
サイクルにおいて、消去パルスは、第1グループの2つ
のサブアレイ1aおよび1bの一方または両方に同時に
印加された後、第2グループの2つのサブアレイ1cお
よび1dの一方または両方に同時に印加される。

【0195】上記のような回路動作の結果、各消去サイ
クルにおいて、高圧パルス源700からは、図18
(a)に示されるように、高圧Vppのパルスが2回連続
して出力される。アドレスカウンタ19において発生さ
れるアドレス信号の最下位ビットの信号は、図18
(b)に示されるように、1回目のパルスが出力される
期間には、ローレベルであり、2回目のパルスが出力さ
れる期間にはハイレベルである。このため、サブアレイ
1aおよび1bのうちのいずれか一方または両方に印加
される消去パルスは、図18(c)で示されるように、
各消去サイクルの前半に発生し、サブアレイ1cおよび
1dのうちのいずれか一方または両方に印加される消去
パルスは図18(d)に示されるように、各消去サイク
ルの後半に発生される。

【0196】グループ選択に関与するビットの値が最大
となると、ベリファイ/消去制御回路によってアドレス
カウンタ19のカウント値がリセットされ(動作ステッ
プS61)、消去ベリファイサイクルのための回路動作
が開始される。

【0197】消去ベリファイサイクルにおけるこのフラ
ッシュEEPROMの回路動作(S62〜S67)は、
図1に示されるフラッシュEEPROMのそれ(図4に
おける動作ステップ(S4〜S9)と同様である。した
がって、1回の消去ベリファイサイクルにおいて、サブ
アレイ1a〜1dのすべてから全メモリセルのデータが
読出される。このため、各消去ベリファイサイクルの終
了時には、4つの消去電圧印加回路18a〜18dの各
々のラッチ回路300に、対応するサブアレイにおける
データ消去不良のメモリセルの有無に応じたデータがラ
ッチされる。この結果、任意の消去ベリファイサイクル
に続く消去サイクルにおいて、4つのサブアレイ1a〜
1dのうち、データ消去不良のメモリセルを含むものに
のみ、消去パルスが印加される。

【0198】動作ステップS57〜S67の回路動作
は、消去ベリファイサイクル終了時において、4つの消
去電圧印加回路18a〜18dのいずれのラッチ回路3
00にもデータ“1”がセットされなくなるまで繰返さ
れる(動作ステップS68)。

【0199】以上のような回路動作の結果、消去モード
では、たとえば、図20に示されるように、すべてのサ
ブアレイ1a〜1d内のすべてのメモリセルに対してア
ドレス順に消去ベリファイが行なわれた後、まず、サブ
アレイ1aおよび1bにおいて検出されたデータ消去不
良のメモリセル(図中×で示す)のデータが完全に消去
される。続いて、サブアレイ1cおよび1dにおいて検
出されたデータ消去不良のメモリセルのデータが完全に
消去される。したがって、次に、すべてのサブアレイ1
a〜1d内のすべてのメモリセルに対する消去ベリファ
イが終了した時点では、いずれのラッチ回路300にも
データ“1”はラッチされないので、すべてのサブアレ
イ1a〜1dに対するデータ消去が完了する。もちろ
ん、前記検出されたデータ消去不良のメモリセルのデー
タが、消去パルスを1回再印加するだけで完全に消去さ
れなければ、全サブアレイからのデータ読出→2サブア
レイずつへの消去パルス印加、の工程が再度実行され
る。

【0200】このように、サブアレイを複数のグループ
に分割し、消去パルスを各グループに時間順次に与える
方法は、1消去ベリファイサイクルにおいて各サブアレ
イ内の1部のメモリセルからのみデータが読出される場
合にも適用可能である。

【0201】なお、本実施例では、1つのグループが2
つのサブアレイを含む場合が説明されたが、1つのグル
ープに含まれるサブアレイの数は2以上の任意の数であ
ってよい。

【0202】上記いずれの実施例もメモリセルのソース
に高圧パルスを印加してデータ消去を行なう場合が説明
されたが、本発明は、他の手法による消去、たとえばメ
モリセルをPウェル内に形成してこのPウェルに高圧パ
ルスを印加してデータ消去を行なったり、コントロール
ゲートやドレインに高圧パルスを印加してデータ消去を
行なったりするフラッシュEEPROMにももちろん適
用可能である。

【0203】

【発明の効果】以上のように、本発明によれば、メモリ
アレイが複数のブロックに分割され、各ブロックごとに
消去ベリファイおよび消去パルスの再印加が行なわれ
る。このため、いずれかのブロックにデータ消去不良の
メモリセルがあり装置全体の消去動作が継続される場合
に、データ消去不良のメモリセルを含まないブロックに
は消去パルスが印加されない。また、メモリアレイが分
割されることによって、各ブロックにおけるメモリセル
間のデータ消去されやすさのばらつきが低減されるの
で、各ブロックにおける過消去の危険性も小さくなる。
さらに、これら複数のブロックが複数のグループに分割
され、各ブロック単位の消去・消去ベリファイが1グル
ープずつ時間順次に行なわれれば、データ消去時の消費
電力の低減も図れる。これらの結果により、従来に比べ
過消去が起こりにくく信頼性の高い不揮発性半導体記憶
装置が、消費電力の増大をともなうことなく提供され得
る。

【図面の簡単な説明】

【図1】本発明の一実施例のフラッシュEEPROMの
部分概略ブロック図である。

【図2】図1における消去電圧印加回路の具体的構成量
を示す回路図である。

【図3】図1におけるブロック選択/マスク回路800
の部分構成例を示す回路図である。

【図4】図1に示されるフラッシュEEPROMの消去
モードにおける動作を説明するための動作フロー図であ
る。

【図5】本発明の他の実施例のフラッシュEEPROM
の構成を示す部分概略ブロック図である。

【図6】図5に示されるフラッシュEEPROMの消去
モードにおける動作を説明するための動作フロー図であ
る。

【図7】本発明のさらに他の実施例のフラッシュEEP
ROMの回路動作を示す動作フロー図である。

【図8】本発明のさらに他の実施例のフラッシュEEP
ROMの構成を示す部分概略ブロック図である。

【図9】図8で示されるフラッシュEEPROMにおい
て可能な回路動作の一例を示す動作フロー図である。

【図10】図8で示されるフラッシュEEPROMにお
いて可能な回路動作の他の例を示す動作フロー図であ
る。

【図11】図4で示される実施例による、消去ベリファ
イサイクルにおけるデータ読出方式を概念的に示す図で
ある。

【図12】図9で示される実施例による、消去ベリファ
イサイクルにおけるデータ読出方式を概念的に示す図で
ある。

【図13】図5および図6で示される実施例による、消
去ベリファイサイクルにおけるデータ読出方式を概念的
に示す図である。

【図14】図7で示される実施例による、消去ベリファ
イサイクルにおけるデータ読出方式を概念的に示す図で
ある。

【図15】図10で示される実施例による、消去ベリフ
ァイサイクルにおけるデータ読出方式を概念的に示す図
である。

【図16】本発明のさらに他の実施例のフラッシュEE
PROMの全体構成を示す概略ブロック図である。

【図17】図16における消去電圧印加回路の具体構成
例を示す回路図である。

【図18】図16に示されるフラッシュEEPROMの
消去サイクルにおける動作を示すタイミングチャート図
である。

【図19】図16に示されるフラッシュEEPROMの
消去モードにおける動作を説明するための動作フロー図
である。

【図20】図16に示されるフラッシュEEPROMに
よって実現される消去・消去ベリファイ方式を概念的に
示す図である。

【図21】従来のフラッシュEEPROMの部分概略ブ
ロック図である。

【図22】フラッシュEEPROMのメモリセルの構造
を示す断面図である。

【図23】改良された従来のフラッシュEEPROMの
構成を示す概略ブロック図である。

【図24】図23における消去制御回路の内部構成を具
体的に示す概略ブロック図である。

【図25】Yゲートおよびメモリアレイの内部構成を示
す回路図である。

【図26】図23および図24に示されるフラッシュE
EPROMの動作を説明するためのタイミングチャート
図である。

【符号の説明】

1,1a〜1d メモリアレイ 2,2a〜2d Yゲート 3,3a,3b ソース線スイッチ 4,4a〜4d ローデコーダ 5,5a〜5d コラムデコーダ 6 アドレスバッファ 7,7a,7b 書込回路 8,8a〜8d センスアンプ 9 入出力バッファ 10 モード制御回路 11,110 消去制御回路 101a,101b コンパレータ 102a,102b ローカル不良ラッチ回路 103 グローバル不良ラッチ回路 104 第1アドレスカウンタ 105 第2アドレスカウンタ 17a〜17d ベリファイ・消去制御回路 18a〜18d 消去電圧印加回路 800 ブロック選択/マスク回路 810 ブロック選択回路 なお、図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮脇 好和 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社 エル・エス・アイ研究所内 (72)発明者 林越 正紀 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社 エル・エス・アイ研究所内 (72)発明者 二ッ谷 知士 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社 エル・エス・アイ研究所内 (56)参考文献 特開 昭55−8697(JP,A) 特開 平1−298600(JP,A) 特開 昭62−266798(JP,A) 特開 昭59−71195(JP,A)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 複数のメモリセルを含むメモリセルアレ
    イを備え、 前記メモリセルアレイは1領域以上の独立に消去動作を
    指示できる消去ユニットに分割され、 前記消去ユニットは、第1および第2のブロックに分割
    され、 前記複数のメモリセルの各々は、データ書込およびデー
    タ消去の両方を電気的に行なうことが可能な電界効果半
    導体素子を含み、 前記第1のブロックに含まれる前記メモリセルに、デー
    タ消去のための高電圧を一括して印加する第1の高圧印
    加手段と、 前記第2のブロックに含まれる前記メモリセルに、デー
    タ消去のための高電圧を一括して印加する第2の高圧印
    加手段と、 前記第1および第2のブロックに含まれる前記メモリセ
    ルの記憶データを、データ消去の未完了を検知するため
    に読出す読出手段と、 前記読出手段によって読出されたデータに応答して、前
    記第1および第2の高圧印加手段を選択的に能動化する
    制御手段とをさらに備えた、不揮発性半導体記憶装置。
  2. 【請求項2】 単一のチップ上に形成された不揮発性半
    導体記憶装置であって、各々がデータを格納する複数の
    メモリセルを含む、第1および第2のメモリセルアレイ
    と、消去ベリファイ時に、前記第1のメモリセルアレイ
    内の前記メモリセルと、前記第2のメモリセルアレイ内
    の前記メモリセルとを同時に選択するための選択手段
    と、前記選択手段によって前記第1のメモリセルアレイ
    から選択されたメモリセルのデータ未消去を検知し、前
    記検知に応答して第1の消去信号を供給する第1のデー
    タ未消去検知手段と、前記選択手段によって前記第2の
    メモリセルアレイから選択されたメモリセルのデータ未
    消去を検知し、前記検知に応答して第2の消去信号を供
    給する第2のデータ未消去検知手段と、前記第1の消去
    信号に応答して、前記第1のメモリセルアレイに格納さ
    れたデータを消去する第1の消去手段と、前記第2の消
    去信号に応答して、前記第2のメモリセルアレイに格納
    されたデータを消去する第2の消去手段とを備えた、不
    揮発性半導体記憶装置。
  3. 【請求項3】 単一のチップ上に形成された不揮発性半
    導体記憶装置であって、データを記憶するための複数の
    メモリセルを含む第1および第2のメモリセルアレイ
    と、消去ベリファイ時に、前記複数のメモリセルを1個
    づつ時間順次に選択するための選択手段と、前記選択手
    段によって時間順次に選択された前記メモリセルのデー
    タ未消去を検知し、前記検知に応答して消去信号を出力
    する、データ未消去検知手段と、前記消去信号に応答し
    て、前記第1のメモリセルアレイに含まれるメモリセル
    の記憶データおよび、前記第2のメモリセルアレイに含
    まれるメモリセルの記憶データを選択的に消去する消去
    手段とを備えた、不揮発性半導体記憶装置。
  4. 【請求項4】 複数のメモリセルを含むメモリセルアレ
    イを備え、 前記メモリセルアレイは、少なくとも第1および第2の
    ブロックに分割され、 前記メモリセルの各々は、アバランシェ崩壊を利用して
    データ書込を行ない、かつ、トンネル現象を利用してデ
    ータ消去を行なうことができる電界効果半導体素子を含
    む不揮発性半導体記憶装置のデータ消去方法であって、 データ消去モードにおいて、前記第1のブロックに含ま
    れるすべての前記メモリセルに、前記トンネル現象が生
    じるのに十分な高電圧を一括して印加するステップと、 データ消去モードにおいて、前記第2のブロックに含ま
    れるすべての前記メモリセルに、前記トンネル現象が生
    じるのに十分な高電圧を一括して印加するステップと、 データ消去モードにおいて、前記第1および第2のブロ
    ックに含まれる前記メモリの記憶データを読出すステッ
    プと、 前記読出ステップによって読出されたデータに基づい
    て、前記第1のブロックに含まれるすべての前記メモリ
    セルおよび、前記第2のブロックに含まれるすべての前
    記メモリセルに、個別にかつ選択的に、前記トンネル現
    象が生じるのに十分な高電圧を印加するステップとを備
    えた、不揮発性半導体記憶装置のデータ消去方法。
JP12787391A 1990-06-15 1991-05-30 不揮発性半導体記憶装置およびそのデータ消去方法 Expired - Lifetime JP2709751B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP15835890 1990-06-15
JP2-158358 1990-06-15
JP12787391A JP2709751B2 (ja) 1990-06-15 1991-05-30 不揮発性半導体記憶装置およびそのデータ消去方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP12787391A JP2709751B2 (ja) 1990-06-15 1991-05-30 不揮発性半導体記憶装置およびそのデータ消去方法
US07/711,547 US5297096A (en) 1990-06-15 1991-06-07 Nonvolatile semiconductor memory device and data erasing method thereof
DE4119394A DE4119394C2 (de) 1990-06-15 1991-06-12 Nichtflüchtige Halbleiterspeichereinrichtung und Datenlöschungsverfahren hierfür

Publications (2)

Publication Number Publication Date
JPH04228193A JPH04228193A (en) 1992-08-18
JP2709751B2 true JP2709751B2 (ja) 1998-02-04

Family

ID=26463720

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12787391A Expired - Lifetime JP2709751B2 (ja) 1990-06-15 1991-05-30 不揮発性半導体記憶装置およびそのデータ消去方法

Country Status (3)

Country Link
US (1) US5297096A (ja)
JP (1) JP2709751B2 (ja)
DE (1) DE4119394C2 (ja)

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0935255A2 (en) * 1989-04-13 1999-08-11 SanDisk Corporation Flash EEPROM system
JP2519585B2 (ja) * 1990-07-03 1996-07-31 三菱電機株式会社 不揮発性半導体記憶装置
US6781895B1 (en) * 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US6414878B2 (en) 1992-03-17 2002-07-02 Hitachi, Ltd. Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein
TW231343B (ja) * 1992-03-17 1994-10-01 Hitachi Seisakusyo Kk
US5687345A (en) * 1992-03-17 1997-11-11 Hitachi, Ltd. Microcomputer having CPU and built-in flash memory that is rewritable under control of the CPU analyzing a command supplied from an external device
US7057937B1 (en) 1992-03-17 2006-06-06 Renesas Technology Corp. Data processing apparatus having a flash memory built-in which is rewritable by use of external device
US5491656A (en) * 1992-04-24 1996-02-13 Nippon Steel Corporation Non-volatile semiconductor memory device and a method of using the same
US5473753A (en) * 1992-10-30 1995-12-05 Intel Corporation Method of managing defects in flash disk memories
US5740395A (en) * 1992-10-30 1998-04-14 Intel Corporation Method and apparatus for cleaning up a solid state memory disk storing floating sector data
US5479633A (en) * 1992-10-30 1995-12-26 Intel Corporation Method of controlling clean-up of a solid state memory disk storing floating sector data
US5452251A (en) 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
DE69330434D1 (de) * 1993-05-28 2001-08-16 Macronix Int Co Ltd Flash-eprom mit block-löschmarkierungen für überlöschschutz.
US5414664A (en) * 1993-05-28 1995-05-09 Macronix International Co., Ltd. Flash EPROM with block erase flags for over-erase protection
US5353256A (en) * 1993-06-30 1994-10-04 Intel Corporation Block specific status information in a memory device
US5359558A (en) * 1993-08-23 1994-10-25 Advanced Micro Devices, Inc. Flash eeprom array with improved high endurance
US5563823A (en) * 1993-08-31 1996-10-08 Macronix International Co., Ltd. Fast FLASH EPROM programming and pre-programming circuit design
US5442586A (en) * 1993-09-10 1995-08-15 Intel Corporation Method and apparatus for controlling the output current provided by a charge pump circuit
US5559981A (en) * 1994-02-14 1996-09-24 Motorola, Inc. Pseudo static mask option register and method therefor
JPH07226097A (ja) * 1994-02-15 1995-08-22 Mitsubishi Electric Corp 不揮発性半導体記憶装置
FR2718867B1 (fr) * 1994-04-13 1996-05-24 Sgs Thomson Microelectronics Procédé d'effacement d'une mémoire et circuits de mise en Óoeuvre.
JP3448365B2 (ja) * 1994-09-20 2003-09-22 三菱電機株式会社 不揮発性半導体記憶装置
JPH08102198A (ja) * 1994-09-30 1996-04-16 Nec Corp 電気的書換え可能な不揮発性半導体記憶装置の初期化方 法
JPH08111096A (ja) * 1994-10-12 1996-04-30 Nec Corp 半導体記憶装置及びその消去方法
KR0142364B1 (ko) * 1995-01-07 1998-07-15 김광호 소거된 메모리 쎌의 임계전압 마아진 확보를 위한 공통 소오스라인 구동회로
JP2689939B2 (ja) * 1995-02-21 1997-12-10 日本電気株式会社 不揮発性半導体記憶装置
US5621687A (en) * 1995-05-31 1997-04-15 Intel Corporation Programmable erasure and programming time for a flash memory
US5661685A (en) * 1995-09-25 1997-08-26 Xilinx, Inc. Programmable logic device with configurable power supply
US5687114A (en) 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
US5636166A (en) 1995-12-05 1997-06-03 Micron Quantum Devices, Inc. Apparatus for externally timing high voltage cycles of non-volatile memory system
US5673224A (en) * 1996-02-23 1997-09-30 Micron Quantum Devices, Inc. Segmented non-volatile memory array with multiple sources with improved word line control circuitry
US6292868B1 (en) 1996-10-15 2001-09-18 Micron Technology, Inc. System and method for encoding data to reduce power and time required to write the encoded data to a flash memory
US5805501A (en) * 1996-05-22 1998-09-08 Macronix International Co., Ltd. Flash memory device with multiple checkpoint erase suspend logic
US5699298A (en) * 1996-05-22 1997-12-16 Macronix International Co., Ltd. Flash memory erase with controlled band-to-band tunneling current
US5896393A (en) * 1996-05-23 1999-04-20 Advanced Micro Devices, Inc. Simplified file management scheme for flash memory
JPH09320287A (ja) * 1996-05-24 1997-12-12 Nec Corp 不揮発性半導体記憶装置
US5805510A (en) * 1996-10-18 1998-09-08 Kabushiki Kaisha Toshiba Data erase mechanism for nonvolatile memory of boot block type
KR100248868B1 (ko) * 1996-12-14 2000-03-15 윤종용 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법
DE69822536T2 (de) * 1997-01-30 2005-01-27 Motorola, Inc., Schaumburg Schaltung und Verfahren zum Verriegeln einer Bitleitung in einem nichtlflüchtigem Speicher
US5818764A (en) * 1997-02-06 1998-10-06 Macronix International Co., Ltd. Block-level wordline enablement to reduce negative wordline stress
US5787039A (en) * 1997-03-06 1998-07-28 Macronix International Co., Ltd. Low current floating gate programming with bit-by-bit verification
US6487116B2 (en) * 1997-03-06 2002-11-26 Silicon Storage Technology, Inc. Precision programming of nonvolatile memory cells
US5870335A (en) * 1997-03-06 1999-02-09 Agate Semiconductor, Inc. Precision programming of nonvolatile memory cells
JPH10326493A (ja) * 1997-05-23 1998-12-08 Ricoh Co Ltd 複合化フラッシュメモリ装置
US6021083A (en) * 1997-12-05 2000-02-01 Macronix International Co., Ltd. Block decoded wordline driver with positive and negative voltage modes
US5991196A (en) * 1997-12-16 1999-11-23 Microchip Technology Incorporated Reprogrammable memory device with variable page size
US6140676A (en) * 1998-05-20 2000-10-31 Cypress Semiconductor Corporation Semiconductor non-volatile memory device having an improved write speed
TW452801B (en) 1998-08-13 2001-09-01 Samsung Electronics Co Ltd A write method of a synchronous flash memory device sharing a system bus with a synchronous random access memory device
US6282145B1 (en) 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
JP2000276882A (ja) * 1999-03-23 2000-10-06 Nec Corp 不揮発性半導体記憶装置とその記憶データの消去方法
US6208558B1 (en) * 1999-04-16 2001-03-27 Advanced Micro Devices, Inc. Acceleration circuit for fast programming and fast chip erase of non-volatile memory
IT1313873B1 (it) * 1999-11-12 2002-09-24 St Microelectronics Srl Architettura per la gestione delle tensioni interne in una memoria nonvolatile, in particolare di tipo flash dual-work a singola tensione di
US6490205B1 (en) * 2000-02-16 2002-12-03 Advanced Micro Devices, Inc. Method of erasing a non-volatile memory cell using a substrate bias
US6396742B1 (en) 2000-07-28 2002-05-28 Silicon Storage Technology, Inc. Testing of multilevel semiconductor memory
JP4205311B2 (ja) * 2001-02-26 2009-01-07 富士通マイクロエレクトロニクス株式会社 フローティングゲートを利用した半導体不揮発性メモリ
EP1265252A1 (en) * 2001-06-05 2002-12-11 SGS-THOMSON MICROELECTRONICS S.r.l. A method for sector erasure and sector erase verification in a non-voltaile FLASH EEPROM
US6614695B2 (en) * 2001-08-24 2003-09-02 Micron Technology, Inc. Non-volatile memory with block erase
JP2003068086A (ja) * 2001-08-28 2003-03-07 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US7123537B2 (en) 2002-03-15 2006-10-17 Macronix International Co., Ltd. Decoder arrangement of a memory cell array
JP4545423B2 (ja) 2003-12-09 2010-09-15 ルネサスエレクトロニクス株式会社 半導体装置
KR100942870B1 (ko) * 2005-07-04 2010-02-17 마이크론 테크놀로지, 인크. 저전력 다중 비트 감지 증폭기
FR2890468A1 (fr) * 2005-09-08 2007-03-09 St Microelectronics Sa Procede de verification de l'effacement par bloc d'une memoire
KR100843208B1 (ko) * 2006-11-02 2008-07-02 삼성전자주식회사 반도체 칩 패키지 및 그 테스트 방법
US7414891B2 (en) * 2007-01-04 2008-08-19 Atmel Corporation Erase verify method for NAND-type flash memories
US7782673B2 (en) * 2007-12-13 2010-08-24 Kabushiki Kaisha Toshiba Semiconductor memory device which includes memory cell having charge accumulation layer and control gate
JP6384232B2 (ja) * 2014-09-22 2018-09-05 株式会社ソシオネクスト 半導体装置及びその制御方法
EP3021326B1 (en) * 2014-11-17 2020-01-01 EM Microelectronic-Marin SA Apparatus and method to accelerate the testing of a memory array by applying a selective inhibition of address input lines.
JP2018142391A (ja) * 2017-02-28 2018-09-13 ラピスセミコンダクタ株式会社 半導体記憶装置及びデータ読出方法
KR20190035280A (ko) * 2017-09-26 2019-04-03 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2828836C2 (ja) * 1978-06-30 1983-01-05 Siemens Ag, 1000 Berlin Und 8000 Muenchen, De
JPS6180597A (en) * 1984-09-26 1986-04-24 Hitachi Ltd Semiconductor memory device
JPH0713879B2 (ja) * 1985-06-21 1995-02-15 三菱電機株式会社 半導体記憶装置
US5053990A (en) * 1988-02-17 1991-10-01 Intel Corporation Program/erase selection for flash memory
JPH01298600A (en) * 1988-05-26 1989-12-01 Toshiba Corp Semiconductor memory
KR920009054B1 (ko) * 1988-12-28 1992-10-13 아오이 죠이치 불휘발성 반도체메모리
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5065364A (en) * 1989-09-15 1991-11-12 Intel Corporation Apparatus for providing block erasing in a flash EPROM
US5122985A (en) * 1990-04-16 1992-06-16 Giovani Santin Circuit and method for erasing eeprom memory arrays to prevent over-erased cells

Also Published As

Publication number Publication date
DE4119394A1 (de) 1991-12-19
DE4119394C2 (de) 1995-06-29
JPH04228193A (en) 1992-08-18
US5297096A (en) 1994-03-22

Similar Documents

Publication Publication Date Title
US9508442B2 (en) Non-volatile semiconductor storage device
JP2014222558A (ja) ページ消去を有する不揮発性半導体メモリ
US6556481B1 (en) 3-step write operation nonvolatile semiconductor one-transistor, nor-type flash EEPROM memory cell
US5596530A (en) Flash EPROM with block erase flags for over-erase protection
US5566105A (en) Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
KR0142368B1 (ko) 불휘발성 반도체 메모리장치의 자동프로그램 회로
US7310271B2 (en) Program-verify method of non-volatile memory device
JP3653186B2 (ja) 不揮発性メモリ装置のプログラミング方法
US7038946B2 (en) Non-volatile semiconductor memory device
US6801458B2 (en) Nonvolatile semiconductor memory
US5751637A (en) Automatic programming algorithm for page mode flash memory with variable programming pulse height and pulse width
US5835414A (en) Page mode program, program verify, read and erase verify for floating gate memory device with low current page buffer
JP4170682B2 (ja) 不揮発性半導体メモリ装置
US5239505A (en) Floating gate non-volatile memory with blocks and memory refresh
US7263000B2 (en) NAND type memory with dummy cells adjacent to select transistors being biased at different voltage during data erase
US5473563A (en) Nonvolatile semiconductor memory
KR960007638B1 (ko) 전기적 및 일괄적으로 소거 가능한 특성을 갖는 비휘발성 반도체 메모리장치
KR0172441B1 (ko) 불휘발성 반도체 메모리의 프로그램 방법
US5777923A (en) Flash memory read/write controller
KR100381804B1 (ko) 비휘발성 반도체 기억 장치 및 비휘발성 반도체 기억장치의 데이터 소거 방법
DE60220590T2 (de) Verfahren zur Reduzierung von Kopplungseffekten zwischen multi-level Speicherelementen eines nicht flüchtigen Speichers
KR100566848B1 (ko) 불휘발성 반도체 기억 장치
US5299162A (en) Nonvolatile semiconductor memory device and an optimizing programming method thereof
DE4433098C2 (de) Halbleiter-Permanentspeichervorrichtung
US8174889B2 (en) Programming memory devices

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970916