JP6384232B2 - 半導体装置及びその制御方法 - Google Patents

Description

本発明は、半導体装置及びその制御方法に関する。

ワンタイムプログラマブル（ＯＴＰ：One Time Programmable）メモリは、１度だけ書き込み可能な不揮発性メモリである。ＯＴＰメモリには、フローティングゲート型の不揮発性メモリセルを使用するものと、ゲート絶縁膜破壊型の不揮発性メモリセルを使用するものがある。

従来はフローティングゲート型の不揮発性メモリセルを使用するＯＴＰメモリが多かったが、近年は通常のＣＭＯＳプロセスで素子が作れ、またテクノロジの依存性がないという理由でゲート絶縁膜破壊型の不揮発性メモリセルを使用するＯＴＰメモリが増えてきている。ゲート絶縁膜破壊型の不揮発性メモリセルでは、電界効果トランジスタのゲート絶縁膜に高電圧を印加し、ゲート絶縁膜を破壊することでデータの書き込みが行われる。

また、１ビットのデータを複数の不揮発性メモリセルに記憶することにより信頼性を高める技術が提案されている（例えば、特許文献１〜３参照）。例えば、同じデータを書き込んだ複数の不揮発性メモリセルを同時に読み出すことで、データ書き込み後に、ある不揮発性メモリセルにて経時劣化等によりデータが消失しても読み出し不良の発生が抑制される。

特開２００１−４３６９１号公報 特開２０１１−１０３１５４号公報 特開平１１−９６７７６号公報

ここで、例えば特許文献１や特許文献２に記載の技術では、１ビットのデータを複数の不揮発性メモリセルに記憶するとき、１つの不揮発性メモリセル毎にデータの書き込みを行うので、書き込み工程のコストが大きい。例えば特許文献３に記載のように、２つの不揮発性メモリセルに同時にデータの書き込みを行い、その２つの不揮発性メモリセルに対するデータの読み出しを同時に行うことで、書き込み工程のコストを低減することが可能である。

また、ゲート絶縁膜破壊型の不揮発性メモリセルでは、データの書き込みが十分ではない場合、破壊後のゲート絶縁膜の導電性の経時劣化等により読み出し電流の劣化が起きることが知られている。そのため、２つの不揮発性メモリセルに対して同時にデータの書き込みを行い、同時にデータの読み出しを行う手法をゲート絶縁膜破壊型の不揮発性メモリセルを使用するＯＴＰメモリに適用すると、図８に示すように出荷前は良品と判定されるが出荷後に不良となる可能性がある。

図８は、２つの不揮発性メモリセルＭＣ−Ａ、ＭＣ−Ｂに同時にデータの書き込みを行い、同時にベリファイ（データの読み出し）を行った場合の判定例を説明するための図である。図８において、書き込みにおける“○”は十分にデータが書き込めた状態を示し、“×”はデータが書き込めていない状態（書き込み失敗状態）を示す。また、“書込不足”は、データの書き込みが十分ではないが、読み出し時に多少の読み出し電流が流れる状態を示し、経時劣化により未書き込み状態に戻りやすい状態である。２つの不揮発性メモリセルＭＣ−Ａ、ＭＣ−Ｂのどちらか一方にデータが書き込めてさえいれば、ベリファイにおいては良品（ＰＡＳＳ）と判定される。

したがって、図８に示したように、２つの不揮発性メモリセルＭＣ−Ａ、ＭＣ−Ｂの内の一方が書き込み不足又は書き込み失敗であっても良品（ＰＡＳＳ）と判定される（ケース２及びケース３）。また、２つの不揮発性メモリセルＭＣ−Ａ、ＭＣ−Ｂがともに書き込み不足であっても、２つの不揮発性メモリセルＭＣ−Ａ、ＭＣ−Ｂによりある程度の大きさの読み出し電流が得られると、良品（ＰＡＳＳ）と判定されてしまう可能性がある（ケース４）。

しかし、図８に示したケース２、ケース３、及びケース４の場合には、経時劣化等によりデータの読み出し時における読み出し電流の劣化が起きると、読み出し不良が発生する可能性が高くなる。特に、２つの不揮発性メモリセルＭＣ−Ａ、ＭＣ−Ｂがともに書き込み不足であるケース４の場合には、経時劣化等により読み出し不良が発生する可能性が非常に高い。

本発明の目的は、ゲート絶縁膜破壊型の複数の不揮発性メモリセルにより１ビットのデータを記憶するＯＴＰメモリにて、書き込み工程のコストの増大を抑制しつつ、書き込み後のデータの信頼性を向上させることができる半導体装置を提供することにある。

半導体装置の一態様は、ゲート絶縁膜破壊型の複数の不揮発性メモリセルと、不揮発性メモリセルを選択するための複数のワード線を駆動する駆動回路と、不揮発性メモリセルに対してデータを入出力するための複数のビット線が接続される書込・読出回路とを有する。複数の不揮発性メモリセルは、同じビット線が接続され、異なるワード線が接続される第１の不揮発性メモリセルと第２の不揮発性メモリセルとにより１ビットのデータを記憶する。不揮発性メモリセルに対するデータの書き込み及び読み出しは、第１の不揮発性メモリセル及び第２の不揮発性メモリセルを同時に選択して行い、不揮発性メモリセルに対するベリファイは、第１の不揮発性メモリセル及び第２の不揮発性メモリセルを１つの不揮発性メモリセル毎に個別に選択して行う。

開示の半導体装置は、書き込み工程のコストの増大を抑制しつつ、書き込み後のデータの信頼性を向上させることができる。

本発明の実施形態における半導体装置の構成例を示す図である。 本実施形態における不揮発性メモリセルの一例を示す図である。 本実施形態におけるワードドライバの一例を示す図である。 本実施形態における動作時の印加電圧の例を示す図である。 本実施形態における半導体装置に係る動作シーケンスの例を示す図である。 本実施形態におけるベリファイ読み出しでの判定結果を示す図である。 本実施形態における半導体装置に係る動作シーケンスの他の例を示す図である。 従来技術によるベリファイ読み出しでの判定結果を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。
本発明の一実施形態における半導体装置は、ゲート絶縁膜破壊型の不揮発性メモリセルを複数有し、１ビットのデータを２以上の不揮発性メモリセルにより記憶するワンタイムプログラマブル（ＯＴＰ：One Time Programmable）メモリを含む。本実施形態における半導体装置は例えば、ＯＴＰメモリに加えて、そのＯＴＰメモリに記憶されたデータに基づいて、所望の処理を実行する処理回路を含む集積回路である。以下では、２つのゲート絶縁膜破壊型の不揮発性メモリセルにより１ビットのデータを記憶するＯＴＰメモリを例に説明する。

図１は、本実施形態における半導体装置に含まれるＯＴＰメモリの構成例を示す図である。図１に示すように、本実施形態におけるＯＴＰメモリは、複数の不揮発性メモリセル（ＭＣ）１１、アドレスレジスタ１２、ロウデコーダ１３、カラムデコーダ１４、ワードドライバ１５、書込・ベリファイ・読出回路１６、及びクロックバッファ１７を有する。

不揮発性メモリセル（ＭＣ）１１は、ゲート絶縁膜破壊型の不揮発性メモリセルであり、後述するようにメモリセルトランジスタと選択トランジスタとの２つのトランジスタを有する。不揮発性メモリセル１１は、メモリセルトランジスタとしての電界効果トランジスタのゲート絶縁膜に高電圧を印加して、そのゲート絶縁膜を破壊することでデータの書き込みを行うことができる。

本実施形態におけるＯＴＰメモリでは、同じ行かつ同じ列の第１の不揮発性メモリセル１１Ａ及び第２の不揮発性メモリセル１１Ｂを１組とする２つの不揮発性メモリセルにより、１ビットのデータが記憶される。ここで、本実施形態におけるＯＴＰメモリでは、後述するようにデータの書き込み及び読み出し（通常読み出し）は、２つの不揮発性メモリセルに対して同時に行い、データ書き込み後にデータが正しく書き込まれたか否かを確認するベリファイ（ベリファイ読み出し）は、１つの不揮発性メモリセル毎に分けて行う。

不揮発性メモリセル１１は、不揮発性メモリセルを選択するためのロウ方向に配置された２（ｎ＋１）本（ｎは自然数）のワード線ＷＬＡ、ＷＬＢ、及び不揮発性メモリセルに対してデータを入出力するためのカラム方向に配置された（ｍ＋１）本（ｍは自然数）のビット線ＢＬに接続されている。第ｉ行第ｊ列（ｉは０〜ｎの整数、ｊは０〜ｍの整数）の第１の不揮発性メモリセル１１Ａは、第ｉ行の第１のワード線ＷＬＡ＜ｉ＞及び第ｊ列のビット線ＢＬ＜ｊ＞に接続され、第ｉ行第ｊ列の第２の不揮発性メモリセル１１Ｂは、第ｉ行の第２のワード線ＷＬＢ＜ｉ＞及び第ｊ列のビット線ＢＬ＜ｊ＞に接続されている。すなわち、同じ行かつ同じ列の２つの不揮発性メモリセルは、同じビット線ＢＬに接続されるとともに、同じ行の異なるワード線ＷＬＡ又はＷＬＢに接続される。

図２（Ａ）は、不揮発性メモリセル１１の構成例を示す断面図である。不揮発性メモリセル１１は、選択トランジスタ２１及びメモリセルトランジスタ２２を有する。選択トランジスタ２１は、データの書き込み時にワード線ＷＬを介してゲート電極に高電圧が印加されても素子破壊が起きない高耐圧のトランジスタで構成される。メモリセルトランジスタ２２は、データの書き込み時にワード線ＷＬに高電圧を印加することでゲート絶縁膜を破壊可能なトランジスタ（コアトランジスタ）で構成される。

不揮発性メモリセル１１は、ワード線ＷＬを介してメモリセルトランジスタ２２のゲート電極２３に高電圧を印加し、そのゲート絶縁膜２４を破壊することでデータが書き込まれる。また、不揮発性メモリセル１１からのデータの読み出しは、ワード線ＷＬに所定の電圧を与えることで選択トランジスタ２１をオン状態（導通状態）にする。そして、データが書き込まれている場合には、破壊されたゲート絶縁膜２４（例えば図示した箇所２５）を介してビット線ＢＬに対して電流が流れ、データが書き込まれていない場合には、ゲート絶縁膜２４を介してビット線ＢＬに対して電流が流れないことを利用してデータの読み出しが行われる。

すなわち、データが書き込まれていない場合（非書き込み状態）、不揮発性メモリセル１１の等価回路は図２（Ｂ）に示す回路となり、ワード線ＷＬに所定の電圧を印加し、選択トランジスタ２１がオンしてもビット線ＢＬには電流は流れない。一方、データが書き込まれている場合（書き込み状態）、不揮発性メモリセル１１の等価回路は図２（Ｃ）に示す回路となり、すなわちメモリセルトランジスタ２２が導電性を有する抵抗２６として作用し、ワード線ＷＬに所定の電圧を印加し、選択トランジスタ２１がオンすると抵抗２６を介してビット線ＢＬに電流が流れる。

図１に戻り、アドレスレジスタ１２は、外部から入力されるアドレス（ロウアドレス及びカラムアドレス）を保持する。アドレスレジスタ１２は、保持したロウアドレスをロウデコーダ１３に供給し、保持したカラムアドレスをカラムデコーダ１４に供給する。クロックバッファ１７は、ロウデコーダ１３、カラムデコーダ１４、及び書込・ベリファイ・読出回路１６に動作クロックを供給する。

ロウデコーダ１３は、アドレスレジスタ１２から供給されるロウアドレスをデコードし、デコード結果に応じたデコード信号ＤＥＣ＜ｉ＞を出力する。すなわち、ロウデコーダ１３は、供給されるロウアドレスのデコード結果に基づいて、デコード信号ＤＥＣ＜０＞〜ＤＥＣ＜ｎ＞の内の１つをアサートする（真を示す“１”にする）。カラムデコーダ１４は、アドレスレジスタ１２から供給されるカラムアドレスをデコードし、デコード結果に応じてデコード信号を出力する。カラムデコーダ１４は、供給されるカラムアドレスを基にビット線ＢＬ＜ｊ＞の選択等を行う。

書込・ベリファイ・読出回路１６は、図示しないカラムスイッチやセンスアンプや電圧制御部等を有し、カラムデコーダ１４からのデコード信号等を受けて、ビット線ＢＬの選択制御やワード線電源ＶＷＬの電圧制御等を行う。書込・ベリファイ・読出回路１６は、不揮発性メモリセル１１から読み出したデータを外部に出力したりする。書込・ベリファイ・読出回路１６は、例えばデータの書き込み時にはワード線電源ＶＷＬの制御を行う。また、書込・ベリファイ・読出回路１６は、例えばベリファイ（ベリファイ読み出し）時には読み出し時間や読み出し電圧の制御等を行う。

書込・ベリファイ・読出回路１６は、供給されるデコード信号等に基づいて、信号ＭＯＤＥ及び信号ＳＥＬを出力する。信号ＭＯＤＥは、ＯＴＰメモリの動作モードを示す信号であり、本例では、データの書き込み時及び読み出し（通常読み出し）時に“１”とされ、ベリファイ（ベリファイ読み出し）時には“０”とされるものとする。また、信号ＳＥＬは、ベリファイ（ベリファイ読み出し）時に選択するワード線ＷＬＡ、ＷＬＢを示す信号であり、本例では第１のワード線ＷＬＡを選択する場合に“１”とされ、第２のワード線ＷＬＢを選択する場合に“０”とされるものとする。

ワードドライバ１５は、信号ＤＥＣ、ＭＯＤＥ、ＳＥＬに応じて、ワード線ＷＬＡ、ＷＬＢを駆動制御する。ワードドライバ＜ｉ＞１５−ｉは、第ｉ行のワード線ＷＬＡ＜ｉ＞、ＷＬＢ＜ｉ＞が接続され、ロウデコーダ１３からのデコード信号ＤＥＣ＜ｉ＞と、書込・ベリファイ・読出回路１６からの信号ＭＯＤＥ及び信号ＳＥＬとを受け、これらの信号に応じてワード線ＷＬＡ＜ｉ＞、ＷＬＢ＜ｉ＞を駆動する。

図３（Ａ）は、ワードドライバ＜ｉ＞１５−ｉの構成例を示す図である。ワードドライバ＜ｉ＞１５−ｉは、インバータ３０、３２Ａ、３２Ｂ、否定論理和演算回路（ＮＯＲ回路）３１Ａ、３１Ｂ、否定論理積演算回路（ＮＡＮＤ回路）３３Ａ、３３Ｂ、及びドライバ（インバータ）３４Ａ、３４Ｂを有する。

ＮＯＲ回路３１Ａは、信号ＭＯＤＥと信号ＳＥＬとが入力され、その演算結果を出力する。ＮＯＲ回路３１Ｂは、信号ＭＯＤＥとインバータ３０により反転された信号ＳＥＬとが入力され、その演算結果を出力する。また、ＮＡＮＤ回路３３Ａは、信号ＤＥＣ＜ｉ＞とインバータ３２Ａにより反転されたＮＯＲ回路３１Ａの出力が入力され、その演算結果を出力する。ＮＡＮＤ回路３３Ｂは、信号ＤＥＣ＜ｉ＞とインバータ３２Ｂにより反転されたＮＯＲ回路３１Ｂの出力が入力され、その演算結果を出力する。

ドライバ（インバータ）３４Ａは、それぞれのゲートにＮＡＮＤ回路３３Ａの出力が供給されるＰチャネル型トランジスタＰＴＡ及びＮチャネル型トランジスタＮＴＡを有する。トランジスタＰＴＡは、ソースがワード線電源ＶＷＬに対して接続され、ドレインがトランジスタＮＴＡのドレインに接続される。トランジスタＮＴＡは、ソースが基準電位ＶＳＳに接続される。また、トランジスタＰＴＡのドレインとトランジスタＮＴＡのドレインとの接続点に第１のワード線ＷＬＡ＜ｉ＞が接続される。

ドライバ（インバータ）３４Ｂは、それぞれのゲートにＮＡＮＤ回路３３Ｂの出力が供給されるＰチャネル型トランジスタＰＴＢ及びＮチャネル型トランジスタＮＴＢを有する。トランジスタＰＴＢは、ソースがワード線電源ＶＷＬに対して接続され、ドレインがトランジスタＮＴＢのドレインに接続される。トランジスタＮＴＢは、ソースが基準電位ＶＳＳに接続される。また、トランジスタＰＴＢのドレインとトランジスタＮＴＢのドレインとの接続点に第２のワード線ＷＬＢ＜ｉ＞が接続される。

信号ＤＥＣ＜ｉ＞が“１”かつ信号ＭＯＤＥが“１”であるとき、ＮＯＲ回路３１Ａ、３１Ｂの出力がともに“０”となり、ＮＡＮＤ回路３３Ａ、３３Ｂの出力がともに“０”となる。したがって、ドライバ（インバータ）３４Ａ、３４Ｂにおいて、トランジスタＰＴＡ、ＰＴＢがオン状態（導通状態）、トランジスタＮＴＡ、ＮＴＢがオフ状態（非導通状態）となり、第１のワード線ＷＬＡ＜ｉ＞及び第２のワード線ＷＬＢ＜ｉ＞がワード線電源ＶＷＬに接続される。すなわち、ワードドライバ＜ｉ＞１５−ｉは、データの書き込み時又は読み出し（通常読み出し）時であって、かつ対応する行がアドレス選択された場合には、接続された第ｉ行の第１のワード線ＷＬＡ＜ｉ＞及び第２のワード線ＷＬＢ＜ｉ＞をともにハイレベル（選択状態）にする。

信号ＤＥＣ＜ｉ＞が“１”、かつ信号ＭＯＤＥが“０”、かつ信号ＳＥＬが“１”であるとき、ＮＯＲ回路３１Ａの出力が“０”となり、ＮＡＮＤ回路３３Ａの出力が“０”となる。したがって、ドライバ（インバータ）３４Ａにおいて、トランジスタＰＴＡがオン状態（導通状態）、トランジスタＮＴＡがオフ状態（非導通状態）となり、第１のワード線ＷＬＡ＜ｉ＞がワード線電源ＶＷＬに接続される。また、このとき、ＮＯＲ回路３１Ｂの出力が“１”となり、ＮＡＮＤ回路３３Ｂの出力が“１”となる。したがって、ドライバ（インバータ）３４Ｂにおいて、トランジスタＰＴＢがオフ状態（非導通状態）、トランジスタＮＴＢがオン状態（導通状態）となり、第２のワード線ＷＬＢ＜ｉ＞が基準電位ＶＳＳに接続される。すなわち、ワードドライバ＜ｉ＞１５−ｉは、ベリファイ（ベリファイ読み出し）時であって、対応する行がアドレス選択され、信号ＳＥＬが“１”である場合には、接続された第ｉ行の第１のワード線ＷＬＡ＜ｉ＞をハイレベル（選択状態）にし、第２のワード線ＷＬＢ＜ｉ＞をローレベル（非選択状態）にする。

信号ＤＥＣ＜ｉ＞が“１”、かつ信号ＭＯＤＥが“０”、かつ信号ＳＥＬが“０”であるとき、ＮＯＲ回路３１Ａの出力が“１”となり、ＮＡＮＤ回路３３Ａの出力が“１”となる。したがって、ドライバ（インバータ）３４Ａにおいて、トランジスタＰＴＡがオフ状態（非導通状態）、トランジスタＮＴＡがオン状態（導通状態）となり、第１のワード線ＷＬＡ＜ｉ＞が基準電位ＶＳＳに接続される。また、このとき、ＮＯＲ回路３１Ｂの出力が“０”となり、ＮＡＮＤ回路３３Ｂの出力が“０”となる。したがって、ドライバ（インバータ）３４Ｂにおいて、トランジスタＰＴＢがオン状態（導通状態）、トランジスタＮＴＢがオフ状態（非導通状態）となり、第２のワード線ＷＬＢ＜ｉ＞がワード線電源ＶＷＬに接続される。すなわち、ワードドライバ＜ｉ＞１５−ｉは、ベリファイ（ベリファイ読み出し）時であって、対応する行がアドレス選択され、信号ＳＥＬが“０”である場合には、接続された第ｉ行の第１のワード線ＷＬＡ＜ｉ＞をローレベル（非選択状態）にし、第２のワード線ＷＬＢ＜ｉ＞をハイレベル（選択状態）にする。

信号ＤＥＣ＜ｉ＞が“０”であるとき、ＮＡＮＤ回路３３Ａ、３３Ｂの出力がともに“１”となる。したがって、ドライバ（インバータ）３４Ａ、３４Ｂにおいて、トランジスタＰＴＡ、ＰＴＢがオフ状態（非導通状態）、トランジスタＮＴＡ、ＮＴＢがオン状態（導通状態）となり、第１のワード線ＷＬＡ＜ｉ＞及び第２のワード線ＷＬＢ＜ｉ＞が基準電位ＶＳＳに接続される。すなわち、ワードドライバ＜ｉ＞１５−ｉは、対応する行がアドレス選択されていない場合には、接続された第ｉ行の第１のワード線ＷＬＡ＜ｉ＞及び第２のワード線ＷＬＢ＜ｉ＞をともにローレベル（非選択状態）にする。

前述したワードドライバ＜ｉ＞１５−ｉの動作をまとめると、図３（Ｂ）に示すようになる。すなわち、デコーダでのアドレス選択時、ワードドライバ＜ｉ＞１５−ｉは、信号ＭＯＤＥによりデータの書き込み時又は読み出し（通常読み出し）時と、ベリファイ（ベリファイ読み出し）時とのワード線選択制御を行う。ワードドライバ＜ｉ＞１５−ｉは、データの書き込み時又は読み出し（通常読み出し）時の場合、２つのワード線を選択し、ベリファイ（ベリファイ読み出し）時の場合、１つのワード線を選択する。また、ベリファイ（ベリファイ読み出し）時には、ワードドライバ＜ｉ＞１５−ｉは、信号ＳＥＬによりワード線ＷＬＡ＜ｉ＞、ＷＬＢ＜ｉ＞のどちらのワード線を選択するかを決定する。

このようにして本実施形態では、データの書き込み時又は読み出し（通常読み出し）時には２つの不揮発性メモリセルを同時に選択し、ベリファイ（ベリファイ読み出し）時には１つの不揮発性メモリセル毎に選択する制御が可能になる。なお、図３（Ａ）に示したワードドライバ＜ｉ＞１５−ｉの構成は一例であり、これに限定されるものではない。ワードドライバ＜ｉ＞１５−ｉは、図３（Ｂ）に示したように、信号ＤＥＣ＜ｉ＞、ＭＯＤＥ、ＳＥＬに応じたワード線ＷＬＡ＜ｉ＞、ＷＬＢ＜ｉ＞の選択制御を行えれば良く、その構成は任意である。

図４は、本実施形態における各動作時の印加電圧の例を示す図である。不揮発性メモリセルに対するデータの書き込み時には、ワード線電源ＶＷＬは電圧ＶＤＤ１に制御され、選択するワード線には電圧ＶＤＤ１が印加され、非選択のワード線は基準電位ＶＳＳとされる。また、選択するビット線は基準電位ＶＳＳとされ、非選択のビット線はフローティング状態とされる。電圧ＶＤＤ１は、データの読み出し（通常読み出し）時又はベリファイ（ベリファイ読み出し）時に印加される電圧ＶＤＤ２よりも高い電圧である。

また、不揮発性メモリセルに対するデータの読み出し（通常読み出し）時又はベリファイ（ベリファイ読み出し）時には、ワード線電源ＶＷＬは電圧ＶＤＤ２に制御され、選択するワード線には電圧ＶＤＤ２が印加され、非選択のワード線は基準電位ＶＳＳとされる。また、選択するビット線は、基準電位ＶＳＳにプリチャージされた後にフローティング状態とされ、非選択のビット線はフローティング状態とされる。

図５は、本実施形態における動作シーケンスの一例を示す図である。図５には、データの書き込み及びベリファイ（ベリファイ読み出し）を含む書き込み工程の動作シーケンスを示している。

ロウアドレスのデコード結果に応じたデコード信号ＤＥＣ＜ｉ＞により１つのワードドライバ＜ｉ＞１５−ｉが選択される。さらに、信号ＭＯＤＥにより、２つのワード線が選択される制御にし、選択されたワードドライバ＜ｉ＞１５−ｉが、接続される２つのワード線ＷＬＡ＜ｉ＞、ＷＬＢ＜ｉ＞を同時に選択することで、１つのビットを構成する２つの不揮発性メモリセル１１Ａ、１１Ｂに同時にデータの書き込みを行う（５０１）。

次に、信号ＭＯＤＥにより、２つのワード線のうちのどちらか一方のワード線が選択される制御に切り替える。そして、選択されたワードドライバ＜ｉ＞１５−ｉが、信号ＳＥＬにより、接続される２つのワード線ＷＬＡ＜ｉ＞、ＷＬＢ＜ｉ＞のうちのどちらか一方のワード線を選択することで、不揮発性メモリセル１１Ａ、１１Ｂの一方に対するベリファイを行う。ベリファイ成功であれば、選択されたワードドライバ＜ｉ＞１５−ｉが、信号ＳＥＬにより、もう一方のワード線を選択することで、不揮発性メモリセル１１Ａ、１１Ｂの他方に対するベリファイを行う（５０２）。

ベリファイの結果、不揮発性メモリセル１１Ａ、１１Ｂのそれぞれに対してベリファイ成功であれば、ＰＡＳＳと判定し（５０３）、どちらか一方でもベリファイ成功でなければＦＡＩＬと判定して（５０４）、書き込み工程を終了する。ベリファイにおける判定は、例えば、読み出したデータを書込・ベリファイ・読出回路１６から外部に出力し、テスタや評価回路等により期待値と比較することにより行う。

なお、データの読み出し（通常読み出し）では、ロウアドレスのデコード結果に応じたデコード信号ＤＥＣ＜ｉ＞により１つのワードドライバ＜ｉ＞１５−ｉが選択される。さらに、信号ＭＯＤＥにより、２つのワード線が選択される制御にし、選択されたワードドライバ＜ｉ＞１５−ｉが、接続される２つのワード線ＷＬＡ＜ｉ＞、ＷＬＢ＜ｉ＞を同時に選択することで、１つのビットを構成する２つの不揮発性メモリセル１１Ａ、１１Ｂに対して同時にデータの読み出しを行う。

本実施形態によれば、１ビットのデータを第１の不揮発性メモリセル１１Ａ及び第２の不揮発性メモリセル１１Ｂに記憶するＯＴＰメモリにて、データの書き込み時又は読み出し（通常読み出し）時には２つの不揮発性メモリセルを同時に選択して書き込み又は読み出しを行う。データの書き込み後にデータが正しく書き込まれたか否かを確認するベリファイ（ベリファイ読み出し）時には１つの不揮発性メモリセル毎に個別に選択してベリファイを行う。

これにより、図６に示すように、従来の手法では良品（ＰＡＳＳ）と判定される、１ビットを構成する２つの不揮発性メモリセルＭＣ−Ａ、ＭＣ−Ｂの内の一方が書き込み不足又は書き込み失敗である場合（ケース２及びケース３）、本実施形態では不良（ＦＡＩＬ）と判定される。また、従来の手法では良品（ＰＡＳＳ）と判定される可能性があった、１ビットを構成する２つの不揮発性メモリセルＭＣ−Ａ、ＭＣ−Ｂがともに書き込み不足である場合（ケース４）、本実施形態では不良（ＦＡＩＬ）と判定される。

つまり、本実施形態では、１ビットを構成する２つの不揮発性メモリセルＭＣ−Ａ、ＭＣ−Ｂのどちらもデータが十分に書き込めた状態である場合（ケース１）だけ、ベリファイにおいて良品（ＰＡＳＳ）と判定される。その結果、劣化による不良発生頻度が小さくなり、高い信頼性を保障できることになる。

また、書き込み工程におけるベリファイ（ベリファイ読み出し）に要する時間は、データの書き込みに要する時間と比較して非常に短いので、１つの不揮発性メモリセル毎に個別に選択してベリファイを行っても、書き込み工程に要する時間はほとんど増加しない。したがって、本実施形態によれば、書き込み工程のコストの増大を抑制しつつ、書き込み後のデータの信頼性を向上させることができる。

ここで、ゲート絶縁膜破壊型の不揮発性メモリセルは、ベリファイによりＦＡＩＬと判定された場合でも、追加でデータの書き込みを行うことが可能である。また、既にデータの書き込みが完了している不揮発性メモリセルに追加で書き込みを行っても不都合はない。そこで、図７に示すように、ベリファイによりＦＡＩＬと判定された場合には、再びデータの書き込みを行うようにしても良い。

図７は、本実施形態における動作シーケンスの他の例を示す図である。図７には、データの書き込み及びベリファイ（ベリファイ読み出し）を含む書き込み工程の動作シーケンスを示している。

図５に示した動作シーケンスと同様にして、１つのビットを構成する２つの不揮発性メモリセル１１Ａ、１１Ｂに同時にデータの書き込みを行い（７０１）、１つの不揮発性メモリセル毎に個別にベリファイを行う（７０２）。ベリファイの結果、不揮発性メモリセル１１Ａ、１１Ｂのそれぞれに対してベリファイ成功であれば、ＰＡＳＳと判定し（７０３）、書き込み工程を終了する。

一方、ベリファイの結果、不揮発性メモリセル１１Ａ、１１Ｂのどちらか一方でもベリファイ成功でなければ、データの書き込み及びベリファイ（ベリファイ読み出し）を行った回数を示すカウント値の判定を行う（７０４）。判定の結果、カウント値がしきい値ＴＨＡ未満である場合には、カウント値を１増加させ、再び２つの不揮発性メモリセル１１Ａ、１１Ｂに対するデータの書き込みを行う（７０１）。また、判定の結果、カウント値がしきい値ＴＨＡである場合には、ＦＡＩＬと判定して（７０５）、書き込み工程を終了する。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

１１Ａ、１１Ｂ 不揮発性メモリセル
１２ アドレスレジスタ
１３ ロウデコーダ
１４ カラムデコーダ
１５ ワードドライバ
１６ 書込・ベリファイ・読出回路
ＷＬＡ、ＷＬＢ ワード線
ＢＬ ビット線
２１ 選択トランジスタ
２２ メモリセルトランジスタ

Claims (4)

1. ゲート絶縁膜を破壊することでデータの書き込みが行われる、複数の不揮発性メモリセルと、
   前記不揮発性メモリセルを選択するための複数のワード線を駆動する駆動回路と、
   前記不揮発性メモリセルに対してデータを入出力するための複数のビット線が接続される書込・読出回路とを有し、
   前記複数の不揮発性メモリセルは、第１の不揮発性メモリセルと、前記第１の不揮発性メモリセルと同じ前記ビット線に接続されるとともに前記第１の不揮発性メモリセルとは異なる前記ワード線に接続される第２の不揮発性メモリセルとにより１ビットのデータを記憶し、
   前記不揮発性メモリセルに対するデータの書き込み及び読み出しは、前記駆動回路により前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセルを同時に選択して行い、前記不揮発性メモリセルに対するベリファイは、前記駆動回路により前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセルを１つの不揮発性メモリセル毎に個別に選択して行うことを特徴とする半導体装置。
2. 前記不揮発性メモリセルは、前記ワード線がそれぞれのゲートに接続された選択トランジスタ及びメモリセルトランジスタを有し、前記メモリセルトランジスタの前記ゲート絶縁膜に電圧を印加して前記ゲート絶縁膜を破壊することでデータの書き込みが行われることを特徴とする請求項１記載の半導体装置。
3. それぞれがワード線及びビット線に接続され、ゲート絶縁膜を破壊することでデータの書き込みが行われる、複数の不揮発性メモリセルを有し、前記複数の不揮発性メモリセルは、第１の不揮発性メモリセルと、前記第１の不揮発性メモリセルと同じ前記ビット線に接続されるとともに前記第１の不揮発性メモリセルとは異なる前記ワード線に接続される第２の不揮発性メモリセルとにより１ビットのデータを記憶する半導体装置の制御方法であって、
   前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセルを同時に選択して前記不揮発性メモリセルに対するデータの書き込みを行い、
   前記データの書き込みを行った後、前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセルを１つの不揮発性メモリセル毎に個別に選択して前記不揮発性メモリセルに対するベリファイを行い、
   前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセルを同時に選択して前記不揮発性メモリセルに対するデータの読み出しを行うことを特徴とする半導体装置の制御方法。
4. 前記不揮発性メモリセルに対するベリファイの結果、データが正しく書き込まれていない前記不揮発性メモリセルがある場合には、前記不揮発性メモリセルに対するデータの書き込みを再び行うことを特徴とする請求項３記載の半導体装置の制御方法。

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