CN113129963B - 存储器器件及其操作方法 - Google Patents

存储器器件及其操作方法 Download PDF

Info

Publication number
CN113129963B
CN113129963B CN202011609652.7A CN202011609652A CN113129963B CN 113129963 B CN113129963 B CN 113129963B CN 202011609652 A CN202011609652 A CN 202011609652A CN 113129963 B CN113129963 B CN 113129963B
Authority
CN
China
Prior art keywords
write
negative voltage
voltage generator
pull
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011609652.7A
Other languages
English (en)
Other versions
CN113129963A (zh
Inventor
粘逸昕
藤原英弘
林志宇
陈炎辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113129963A publication Critical patent/CN113129963A/zh
Application granted granted Critical
Publication of CN113129963B publication Critical patent/CN113129963B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)

Abstract

提供了一种存储器器件。该存储器器件包括存储器单元和连接到存储器单元的位线。负电压生成器连接到位线。负电压生成器在使能时用于向位线提供第一写入路径。控制电路连接到负电压生成器和位线。当负电压生成器未被使能时，控制电路用于向位线提供第二写入路径。本发明的实施例还提供了一种操作存储器器件的方法。

Description

存储器器件及其操作方法
技术领域
本发明的实施例涉及存储器器件及其操作方法。
背景技术
通用类型的集成电路存储器是静态随机存取存储器(SRAM)器件。典型的SRAM存储器器件包括位单元的阵列，每个位单元具有连接在高参考电位和低参考电位之间的六个晶体管。每个位单元具有两个可以存储信息的存储节点。第一节点存储期望的信息，而互补信息存储在第二存储节点处。SRAM单元具有无需刷新即可保存数据的有益特征。
然而，负位线技术到来是有代价的。例如，增加数量的晶体管导致写入驱动器晶体管或多路复用器晶体管的栅极至源极电压(称为Vgs)下降。Vgs的下降导致较小的写入电流，较小的写入电流恐怕可能会限制Vccmin。
发明内容
根据本发明实施例的一个方面，提供了一种存储器器件，包括：存储器单元；位线，连接到存储器单元；负电压生成器，连接到位线，其中，负电压生成器用于为位线提供第一写入路径；以及控制电路，连接到负电压生成器和位线，其中，当负电压生成器未被使能时，控制电路用于为位线提供第二写入路径。
根据本发明实施例的另一个方面，提供了一种存储器器件，包括：存储器单元；位线，连接到存储器单元；第一写入路径，连接到位线，其中，第一写入路径包括用于向位线提供负电压的负电压生成器电路；以及第二写入路径，与位线可连接，其中，响应于写入辅助信号从第一值改变为第二值，位线连接到第二写入路径。
根据本发明实施例的又一个方面，提供了一种操作存储器器件的方法，方法包括：接收指示存储器器件中的写入操作的写入使能信号，存储器器件包括存储器单元和连接到存储器单元的位线；响应于写入使能信号而生成写入辅助信号；响应于写入辅助信号达到第一值而使能负电压生成器，负电压生成器向位线提供第一写入路径；以及响应于写入辅助信号达到第二值，向位线提供第二写入路径。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是示出根据一些实施例的示例存储器器件的框图。
图2是根据一些实施例的存储器器件的局部电路图和局部框图。
图3A示出了根据一些实施例的用于存储器器件的第一写入路径的电路图。
图3B示出了根据一些实施例的用于存储器器件的第二写入路径的电路图。
图4是示出根据一些实施例的用于第一写入路径和第二写入路径的Vccmin电压的图。
图5是根据一些实施例的存储器器件的另一局部电路图和局部框图。
图6是根据一些实施例的存储器器件的又一局部电路图和局部框图。
图7是示出根据一些实施例的操作存储器器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
在SRAM位单元可以起作用的最低VDD电压(正电源电压)被称为Vccmin电压或简称为Vccmin。具有接近Vccmin的低VDD降低了泄漏电流，还减少了SRAM中读翻转的发生。同时，高VDD提高了成功写入操作的可能性。因此，Vccmin受写入操作约束。已经探索出各种方法来降低Vccmin并适合不断下降的电源电压，Vccmin是可靠的读取操作和写入操作所需的最小电源电压VCC。例如，负位线(NBL)技术用于提高单元的可写入性。负位线技术将位线的电压电平驱动到负电压。该负电压为对耦合到位线(BL/BLB)的位单元执行的写入操作提供升压。
本公开提供了一种在存储器器件中具有下拉控制电路(在本公开中简称为控制电路)的写入辅助电路。控提供制电路用于在具有负电压生成器的存储器器件中的写入操作。当在写入操作期间未使能负电压生成器电路时，控制电路为所选存储器器件的位线提供单独的写入路径。如在本公开的以下部分中更详细地描述的，与负电压生成器的三个晶体管相比，单独的写入路径包括两个堆叠的晶体管。因此，当没有使能负电压生成器进行写入操作时，单独的路径减少了多路复用器晶体管的电压降级，并提高了写入操作的Vccmin。
图1是根据一些实施例的示例存储器器件100的框图。存储器器件100可以是随机存取存储器，诸如静态随机存取存储器(SRAM)器件。如图1所示，存储器器件100包括字线驱动器电路102、至少一个单元阵列104、多路复用器106、写入驱动器电路108、负电压生成器电路110和控制电路112。在阅读了本公开之后对于本领域普通技术人员显然的是，存储器器件100可以进一步包括图1中未示出的其他组件并且不限于此。在示例实施例中，存储器器件100可以是集成电路(IC)芯片的部分。
存储器器件100的单元阵列104包括多个位单元(例如，第一位单元114a、…、第n位单元114n)。多个位单元(有时也称为存储器单元)以多行和多列的矩阵布置。所述多个行中的每个包括多个位单元中的第一多个位单元，并且多个列中的每个包括多个位单元中的第二多个位单元。多个行中的每个的第一多个位单元中的每个被连接到多个字线中的一个(例如，第一字线WL1、…、第n字线WLn中的一个)，并且多个列中的每个的第二多个位单元中的每个连接到位线对(即，位线和互补位线(BL/BLB))。单元阵列104的每个位单元被配置为交叉耦合的反相器对，其用于增强存储在其中的数据状态，即，真值数据节点增强互补数据节点，反之亦然。单元阵列104的每个位单元被配置为存储信息的一位(即，0的位值或1的位值)。
字线驱动器电路102连接到单元阵列104。对于单元阵列104中的读取操作和写入操作，字线驱动器电路102用于选择多个字线(即WL)中的一个并将所选字线充电至预定电压。多路复用器106也连接到单元阵列104。对于单元阵列104中的读取操作和写入操作，多路复用器106用于选择多个位线对中的一个(即BL/BLB)。
写入驱动器电路108连接到多路复用器106。写入驱动器电路108用于将一位信息写入到一个或多个位单元，该一个或多个位单元连接到多个字线中的所选一个和多个位线对中的所选位线对。在示例实施例中，写入驱动器电路108经由多路复用器106连接到单元阵列104。更具体地，写入驱动器电路106经由多路复用器106连接单元阵列104的位线对(BL/BLB)。
负电压生成器电路110连接到写入驱动器电路108。负电压生成器电路110用于辅助单元阵列104中的写入操作。例如，负电压生成器电路110在使能时用于降低写入操作期间的Vccmin。在示例实施例中，响应于写入辅助信号，使能负电压生成器电路110。例如，当写入辅助信号从第一值改变为第二值(即，从逻辑高变为逻辑低或从逻辑低变为逻辑高)时，使能负电压生成器电路110。如本公开的以下各部分中所解释的，当被使能时，负电压生成器电路110为写入操作提供具有较低Vccmin的第一写入路径。在示例实施例中，负电压生成器电路110通过写入驱动器电路108和多路复用器106耦合到单元阵列104的位线对(BL/BLB)。
控制电路112还连接到负电压生成器电路110和写入驱动器电路108。控制电路112用于辅助单元阵列104中的写入操作。例如，当负电压生成器电路110未被使能时，控制电路112用于提供写入操作的第二写入路径。还响应于写入辅助信号来提供或使能第二写入路径。例如，当写入辅助信号从第二值改变为第一值(即，从逻辑低变为逻辑高或从逻辑高变为逻辑低)时，第二写入路径被使能。因此，并且根据示例实施例，当负电压生成器电路110未针对写入操作被使能时，第二写入路径被使能。控制电路112通过写入驱动器电路108和多路复用器106耦合单元阵列104的位线对(BL/BLB)。
图2是根据一些实施例的存储器器件100的局部电路图和局部框图。图2的存储器器件100包括：字线驱动器电路102、单元阵列104、多路复用器106、写入驱动器电路108、负电压生成器电路110和控制电路112。多路复用器106可以是列多路复用器，并且可以包括多路复用器第一晶体管202和多路复用器第二晶体管204。多路复用器第一晶体管202连接到所选位线对的位线BL，并且多路复用器第二晶体管204连接到所选位线对的互补位线(也称为反相位线BLB)。例如，多路复用器第一晶体管202的源极连接到位线BL，并且多路复用器第二晶体管204的源极连接到反相位线BLB。另外，多路复用器第一晶体管202的漏极连接到第一节点214。此外，多路复用器第一晶体管202的栅极连接到多路复用器第二晶体管204的栅极。
在示例实施例中，复用器第一晶体管202和复用器第二晶体管204是对称的。即，可以将多路复用器第一晶体管202和多路复用器第二晶体管204中的每个的源极选择为漏极，并且可以将漏极选择为源极。此外，尽管多路复用器第一晶体管202和多路复用器第二晶体管204中的每个被示出为是n沟道金属氧化物半导体(nMOS)晶体管，但是其他类型的晶体管也在本公开的范围内。例如，多路复用器第一晶体管202和多路复用器第二晶体管204中的每个还可包括金属氧化物半导体场效应晶体管(MOSFET)、p沟道金属氧化物半导体(pMOS)晶体管和互补金属氧化物半导体(CMOS)晶体管。
存储器器件100的写入驱动器电路108包括写入驱动器输入端子210和写入驱动器输出端子212。写入驱动器输入端子210连接到数据信号，并且写入驱动器输出端子212连接到第一节点214。写入驱动器输入端子210经由第一逻辑电路216连接到数据信号(表示为D)。第一逻辑电路216用于在写入驱动器输入端子210处提供反相的数据信号(表示为DB)。在示例实施例中，第一逻辑电路216是NOT(非逻辑电路)，例如NOT门。然而，其他类型的逻辑门在本公开的范围内。
另外，写入驱动器电路108包括写入驱动器第一晶体管206和写入驱动器第二晶体管208。写入驱动器第一晶体管206是nMOS晶体管，并且写入驱动器第二晶体管208是pMOS晶体管。然而，其他类型的晶体管也在本公开的范围内。例如，写入驱动器第一晶体管206和写入驱动器第二晶体管208中的每个可以包括MOSFET、nMOS晶体管、pMOS晶体管和CMOS晶体管。在示例实施例中，写入驱动器第一晶体管206和写入驱动器第二晶体管208是对称的。即，可以将写入驱动器第一晶体管206和写入驱动器第二晶体管208中的每个的源极选择为漏极，并且可以将漏极选择为源极。
如图2所示，写入驱动器电路108的写入驱动器第一晶体管206和写入驱动器第二晶体管208被布置为在写入驱动器输入端子210和写入驱动器输出端子212之间以形成反相器电路。例如，写入驱动器第一晶体管206的栅极连接到写入驱动器第二晶体管208的栅极，写入驱动器第二晶体管208的栅极又连接到写入驱动器输入端子210。写入驱动器第二晶体管208的源极连接到电源电压(即，Vdd)，并且写入驱动器第一晶体管206的漏极连接到负电压生成器电路110。此外，写入驱动器第一晶体管206的源极连接到写入驱动器第二晶体管208的漏极，写入驱动器第二晶体管208的漏极又连接到写入驱动器输出端子212。
在示例实施例中，写入驱动器电路108转置数据信号。例如，写入驱动器电路108在写入驱动器输入端子210处接收数据信号(表示为D)，并在写入驱动器输出端子212处提供转置后的数据信号(以DT表示)。在其他实施例中，如图2所示，写入驱动器电路108在写入驱动器输入端子210处接收数据信号的反相(表示为DB)，并在写入驱动器输出端子212处提供转置后的反相的数据信号(以DBT表示)。例如，写入驱动器输入端子210用于接收数据信号，并且写入驱动器输出端子212用于提供转置后的数据信号。经由第一多路复用器晶体管202经由第一节点214将转置后的数据提供给位线BL。
尽管示出了写入驱动器电路108仅包括一个反相器电路，但是在阅读了本公开之后对于本领域的普通技术人员显然的是，写入驱动器电路108可以包括多个反相器电路。例如，写入驱动器电路108可以包括可以经由第二多路复用器晶体管204连接到反相位线BLB的另一反相器电路。此外，写入驱动器电路108的反相器电路被示出为仅包括两个晶体管(即，写入驱动器第一晶体管206和写入驱动器第二晶体管208)，在阅读本公开之后对于本领域的普通技术人员显然的是，写入驱动器电路108可以包括不同数量的晶体管。
存储器器件100的负电压生成器电路110包括负电压生成器输入端子230和负生成器输出端子232。负电压生成器输入端子230用于接收写入辅助信号(表示为NBL_ENB)。在一些示例中，写入辅助信号也被称为写入使能信号。负电压生成器输出端子232用于提供负电压(也称为负VSS或NVSS)，负电压被施加到第一节点214以降低写入操作的Vccmin。例如，在连接到写入驱动器电路108的负电压生成器输出端子232处提供负电压，写入驱动器电路108又经由第一节点214连接到位线BL。
另外，负电压生成器电路110包括负电压生成器第一逻辑电路234、负电压生成器第二逻辑电路236、负电压生成器电容器238和负电压生成器晶体管240。负电压生成器第一逻辑电路234的输入连接到负电压生成器第一节点242，负电压生成器第一节点242连接到负电压生成器输入端子230。负电压生成器第一逻辑电路234的输出连接到负电压生成器第二节点244。因此，负电压生成器第一逻辑电路234在负电压生成器第二节点244处提供写入辅助信号的反相。
负电压生成器第二逻辑电路236的输入连接到负电压生成器第二节点244。负电压生成器第二逻辑电路236用于提供反相的写入辅助信号的反相作为输出。因此，负电压生成器第一逻辑电路234和负电压生成器第二逻辑电路236组合形成延迟电路。负电压生成器第二逻辑电路236的输出连接到负电压生成器电容器238的第一端子。负电压生成器电容器238的第二端子连接到负电压生成器第三节点246。负电压生成器第三节点246连接到负电压生成器输出端子232。
负电压生成器晶体管240的源极连接到负电压生成器第三节点246。负电压生成器晶体管240的漏极连接到地。负电压生成器晶体管240的栅极连接到负电压生成器第一节点242。在示例实施例中，负电压生成器晶体管240是对称的，因此，可以将源极选择为漏极同时将漏极选择为源极。此外，尽管负电压生成器晶体管240被示出为nMOS晶体管，但是其他类型的晶体管也在本公开的范围内。例如，负电压生成器晶体管240可以是MOSFET、pMOS晶体管和CMOS晶体管。另外，负电压生成器第一逻辑电路234和负电压生成器第二逻辑电路236中的每个可以是诸如NOT逻辑门的反相器电路。然而，其他类型的反相器电路也在本公开的范围内。
继续图2，存储器器件100还包括控制块218和下拉晶体管226。控制块218和下拉晶体管226可以一起形成存储器器件100的控制电路112。控制块218包括控制块第一输入端子220、控制块第二输入端子222和控制块输出端子224。控制块第一输入端子220连接到数据信号，并且控制块第二输入端子222连接到写入辅助信号。控制块输出端子224连接到下拉晶体管226的栅极。下拉晶体管226的源极连接到第一节点214，并且下拉晶体管226的漏极连接到地。在示例实施例中，下拉晶体管226是对称的。即，可以将下拉晶体管226的源极选择为漏极，并且可以将漏极选择为源极。此外，尽管下拉晶体管226被示出为nMOS晶体管，但是其他类型的晶体管也在本公开的范围内。例如，下拉晶体管226可以是MOSFET、pMOS晶体管和CMOS晶体管。
在示例实施例中，如图2所示，多路复用器第一晶体管202、写入驱动器第一晶体管206和负电压生成器晶体管240形成用于写入操作的第一写入路径250。因此，第一写入路径250包括向位线BL提供负电压的负电压生成器110，这有助于将数据写入到位单元。此外，多路复用器第一晶体管202和下拉晶体管226形成用于写入操作的第二写入路径252。因此，第二写入路径252比包括三个晶体管的第一写入路径250包括更少数量的晶体管(即，两个)。在示例实施例中，当负电压生成器电路110未被使能时，第二写入路径252被使能。此外，当负电压生成器电路110被使能时，第二写入路径252不被使能。
在示例实施例中，将位线BL选择性地连接到用于写入操作的第一写入路径250或第二写入路径252。例如，存储器器件100中的写入操作由写入使能信号触发。即，当写入使能从第一逻辑值变为第二逻辑值(例如，从逻辑低变为逻辑高，反之亦然)时，触发写入操作。可以从写入使能信号生成写入辅助信号。例如，在一些示例中，写入辅助信号可以与写入使能信号链接并且响应于写入使能信号。可以提供写入辅助信号生成器电路(未示出)以生成写入辅助信号。例如，当写入使能信号变为指示写入操作的开始的逻辑高时，写入辅助信号也可以变为使能负电压生成器电路110的逻辑高。此外，当写入使能信号变为指示写入操作的结束的逻辑低时，写入辅助信号可以变为禁用负电压生成器电路110的逻辑低。
在写入操作期间，当写入辅助信号为逻辑高时，负电压生成器晶体管240的栅极也为逻辑高，这将负电压生成器晶体管240导通(ON)使得负电压生成器的充电。另外，当写入辅助信号为逻辑高时，负电压生成器第三节点246通过负电压生成器晶体管240连接到地。在该配置中，负电压生成器电路110被标记为未使能或禁用。
当写入辅助信号变为逻辑低时，负电压生成器晶体管240的栅极也为逻辑低，这将负电压生成器晶体管240截止(OFF)。这引起从负电压生成器电容器238的放电，这将负电压生成器第三节点246的电压从地驱动到负值。该负电压被提供给位线BL，这为对耦合到位线BL的位单元执行的写入操作提供了升压。在该配置中，负电压生成器电路110被标记为使能。
另外，在写入操作期间，当写入辅助信号为逻辑低时，控制块218用于提供逻辑值低的输出。因此，当在写入操作期间写入辅助信号为逻辑低时，控制块输出端子224也为逻辑低。这将下拉晶体管226截止。因此，根据示例实施例，当负电压生成器电路110被使能时，下拉晶体管226被截止。通过扩展，并且根据示例实施例，当负电压生成器电路110被使能时，第二写入路径252被禁用。
然而，在写入操作期间，当写入辅助信号为逻辑高时，控制块218用于提供逻辑值高的输出。因此，当数据信号为逻辑低时，控制块输出端子224也为逻辑高。这将下拉晶体管226导通，这继而使能第二写入路径252。因此，根据示例实施例，当负电压生成器电路110被禁用并且数据信号为逻辑低时，下拉晶体管226被导通。通过扩展，并且根据示例实施例，当负电压生成器电路110被禁用并且数据信号为逻辑低时，第二写入路径252被使能。因此，在写入操作期间当负电压生成器电路110未被使能时，所提出的技术为位线BL提供了单独的路径，即第二写入路径252。
图3A示出了根据一些实施例的存储器器件100的第一写入路径250的电路图300。当负电压生成器电路110被使能时，第一写入路径250在第一节点214处提供负电压，这优化了写入Vccmin性能。如图3A所示，第一写入路径250的电路图300包括位线电阻器BLR 302、多路复用器第一晶体管202、第一电阻器R 304、写入驱动器第一晶体管206、第二电阻器R306和负电压生成器晶体管240。位线电阻器BLR 302代表位线BL的电阻值。第一电阻器R304表示多路复用器106与写入驱动器电路108之间的连接件的电阻值。第二电阻器R 306表示写入驱动器电路108与负电压生成器电路110之间的连接件的电阻值。
继续图3A的电路图300。在图3A中，第一电流i1代表在写入操作期间流过多路复用器106与写入驱动器电路108之间的第一电阻器304的电流。此外，第二电流i2代表在写入操作期间流过写入驱动器电路108与负电压生成器电路110之间的第二电阻器R306的电流。因此，多路复用器第一晶体管202的栅极和源极之间的电压差(表示为Vgs1)提供为：
Vgs1＝Vdd-Vds2-Vds3-(i1+i2)*R
其中，Vdd是电源电压，Vds2是写入驱动器第一晶体管206的漏极和源极之间的电压差，Vds3是负电压生成器晶体管240的漏极和源极之间的电压差。
此外，写入驱动器第一晶体管206的栅极和源极之间的电压差(表示为Vgs2)被提供为：
Vgs2＝Vdd-Vds3-(i2)*R
另外，负电压生成器晶体管240的栅极与源极之间的电压差(表示为Vgs3)大约等于电源电压。即：
Vgs3＝Vdd。
因此，如电路图300所示，在没有控制电路112的情况下，在写入操作期间当负电压生成器电路110未被使能时，位线BL可以连接到包括三个晶体管(即多路复用器第一晶体管202、写入驱动器第一晶体管206和负电压生成器晶体管240)的第一写入路径250。
图3B示出了根据一些实施例的存储器器件100的第二写入路径252的电路图350。第二写入路径252优化了写入Vccmin性能，同时最小化了在写入操作期间对晶体管可靠性的影响。如图3B所示，第二写入路径252的电路图350包括位线电阻器BLR 302、多路复用器第一晶体管202、第三电阻器R 308和下拉晶体管226。位线电阻器BLR 302代表位线BL的电阻值。第三电阻器R 308代表多路复用器106和下拉晶体管226之间的连接件的电阻值。
电路图350中的第三电流i3表示在写入操作期间流过多路复用器106和下拉晶体管226之间的第三电阻器R 308的电流。在示例实施例中，第三电流i3近似等于第一电流i1。因此，多路复用器第一晶体管202的栅极和源极之间的电压差(表示为Vgs1)提供为：
Vgs1＝Vdd-Vds2’-(i1)*R
其中，Vds2’是下拉晶体管226的漏极和源极之间的电压差。此外，下拉晶体管226的栅极和源极之间的电压差(表示为Vgs2’)大约等于电源电压。即：
Vgs2’＝Vdd。
图4是示出根据一些示例实施例的存储器器件100的第一写入路径250和第二写入路径252的Vccmin的比较的曲线图400。例如，针对位线电阻器BLR 302的不同值，曲线图400包括示出第一写入路径250的Vccmin的第一曲线图402和示出第二写入路径252的Vccmin的第二曲线图404。如曲线图400所示，对于给定位线电阻器BLR 302的值，与第一写入路径250相比，第二写入路径252的Vccmin较低。另外，如曲线图400所示，随着增加位线电阻器BLR302的值，第一数据路径250和第二数据路径252的Vccmin之间的间隙增加。因此，当负电压生成器电路110未被使能时，用于写入操作的第二数据路径252可以改善写入性能。例如，如曲线图400所示，利用本文公开的技术，在相同的位线电阻中改善了Vccmin。另外，利用第二数据路径252，也减小了Vccmin对BL电阻的灵敏度。
图5是根据一些实施例的存储器器件100的另一局部电路图和局部框图。如图5所示，存储器器件100包括写入驱动器电路102、单元阵列104、多路复用器106、写入驱动器电路108、负电压生成器电路110和控制电路112。另外，图5的存储器器件100还包括控制块218和下拉晶体管226。图5的存储器器件100的控制块218包括NOR(或非)逻辑电路502。NOR逻辑电路502的第一输入端子连接到数据信号，并且NOR逻辑电路502的第二输入端子连接到反相写入辅助信号。另外，NOR逻辑电路502的输出端子连接到下拉晶体管226的栅极。
根据示例实施例，当数据信号为逻辑低并且写入辅助信号为逻辑高时，NOR逻辑电路502的输出为逻辑高。因此，当数据信号为逻辑低并且写入辅助信号为逻辑高时，NOR逻辑电路502的输出端子为逻辑高。这使下拉晶体管226导通，这继而使能第二写入路径252。也就是说，当NOR逻辑电路502的输出端子为逻辑高时，第二写入路径252被使能。尽管图5的控制块218被示出为包括NOR逻辑电路502，但是在阅读本公开之后对于本领域技术人员显然的是，控制块218可以包括其他类型的逻辑电路。例如，图6示出了具有控制块218的存储器器件的示例，控制块218包括AND(与)逻辑电路。
图6是根据一些实施例的存储器器件100的又一局部电路图和局部框图。如图6所示，存储器器件100包括写入驱动器电路102、单元阵列104、多路复用器106、写入驱动器电路108、负电压生成器电路110和控制电路112。图6的存储器器件100还包括控制块218和下拉晶体管226。图6的存储器器件100的控制块218包括AND逻辑电路602。AND逻辑电路602的第一输入端子连接到反相数据信号，并且AND逻辑电路602的第二输入端子连接到写入使能信号。另外，AND逻辑电路602的输出端子连接到下拉晶体管226的栅极。
在示例实施例中，当数据信号为逻辑低并且写入辅助信号为逻辑高时，AND逻辑电路602的输出为逻辑高。因此，当数据信号为逻辑低并且写入辅助信号为逻辑高时，AND逻辑电路602的输出端子为逻辑高。这使下拉晶体管226导通。即，当AND逻辑电路602的输出端子为逻辑高时，第二写入路径252被使能。
图7是示出根据一些实施例的操作存储器器件的方法700的流程图。例如，图7是说明操作如上文参考图1至图6所述的存储器器件100的方法700的流程图。方法700可以由处理器执行。另外，方法700可以作为指令存储在存储器器件上，指令在由处理器执行时可以使处理器执行方法700。
在方法700的框710处，接收写入使能信号。写入使能信号指示在存储器器件中的写入操作，存储器器件包括存储器单元和连接到存储器单元的位线。例如，接收到写入使能信号指示存储器器件100中的写入操作。
在方法700的框720处，响应于写入使能信号而生成写入辅助信号。例如，响应于写入使能信号而生成写入辅助信号，即NBL_ENB。可以由与存储器器件100相关联的写入辅助信号生成器来生成写入辅助信号。写入辅助信号可以链接到写入使能信号。
在方法700的框730处，将第一写入路径提供给位线。响应于写入辅助信号达到第一值而提供第一写入路径。例如，当写入辅助信号(即NBL_ENB)为逻辑低时，第一写入路径250被提供给存储器器件100的位线BL。另外，当写入辅助信号为逻辑低时，负电压生成器电路110被使能以向位线BL提供负电压。
在方法700的框740处，将第二写入路径提供给位线。响应于写入辅助信号达到第二值而提供第二写入路径。例如，当写入辅助信号(即NBL_ENB)为逻辑高时，第二写入路径252被提供给存储器器件100的位线BL。另外，当写入辅助信号为逻辑高时，负电压生成器电路110未被使能。但是，当写入辅助信号(即NBL_ENB)为逻辑高时，下拉晶体管226被使能以提供第二写入路径252。
因此，根据示例实施例，本公开提供了一种具有下拉控制电路(即，控制电路112)的写入辅助方案。控制电路112用于分离负电压生成器电路110的ON状态和OFF状态之间的写入路径。例如，相比于第一写入路径250的三个堆叠的晶体管，包括两个堆叠晶体管，在OFF状态下，控制电路112提供包括两个堆叠的晶体管的第二写入路径252。第二写入路径进一步提高了Vccmin。因此，利用本文公开的技术，对于相同的位线电阻，改善了Vccmin。另外，还降低了Vccmin对BL电阻的灵敏度。
根据示例实施例，一种存储器器件包括：存储器单元；位线，连接到存储器单元；负电压生成器，连接到位线，其中，负电压生成器用于为位线提供第一写入路径；以及控制电路，连接到负电压生成器和位线，其中，当负电压生成器未被使能时，控制电路用于为位线提供第二写入路径。
在上述存储器器件中，负电压生成器响应于写入辅助信号达到第一值而被使能。
在上述存储器器件中，控制电路包括下拉电路和下拉晶体管。
在上述存储器器件中，下拉电路包括或非逻辑门。
在上述存储器器件中，下拉电路包括与逻辑门。
在上述存储器器件中，下拉电路包括第一输入端子、第二输入端子和输出端子，其中第一输入端子用于接收数据信号，其中第二输入端子用于接收写入辅助信号，并且其中响应于写入辅助信号达到第二值，输出端子用于使能下拉晶体管。
在上述存储器器件中，下拉电路的输出端子连接到下拉晶体管的栅极。
在上述存储器器件中，还包括接到位线的写入驱动器电路和连接到位线的多路复用器。
在上述存储器器件中，负电压生成器用于向位线提供负电压。
在上述存储器器件中，第二写入路径包括比第一写入路径低的电阻值。
在示例实施例中，一种存储器器件包括：存储器单元；位线，连接到存储器单元；第一写入路径，连接到位线，其中，第一写入路径包括用于向位线提供负电压的负电压生成器电路；以及第二写入路径，与位线可连接，其中，响应于写入辅助信号从第一值改变为第二值，位线连接到第二写入路径。
在上述存储器器件中，响应于写入辅助信号达到第一值，负电压生成器电路用于向位线提供负电压。
在上述存储器器件中，还包括控制电路，响应于写入辅助信号变为第二值，控制电路用于将位线连接到第二写入路径。
在上述存储器器件中，第二写入路径包括下拉晶体管，并且其中，响应于写入辅助信号达到第二值，控制电路用于导通下拉晶体管。
在上述存储器器件中，控制电路包括与逻辑门。
在上述存储器器件中，控制电路包括或非逻辑门。
在上述存储器器件中，第一写入路径还包括多路复用器电路晶体管和写入驱动器电路晶体管。
在上述存储器器件中，第二写入路径还包括多路复用器电路晶体管和下拉晶体管。
根据示例实施例，一种操作存储器器件的方法包括：接收指示存储器器件中的写入操作的写入使能信号，存储器器件包括存储器单元和连接到存储器单元的位线；响应于写入使能信号而生成写入辅助信号；响应于写入辅助信号达到第一值而使能负电压生成器，负电压生成器向位线提供第一写入路径；以及响应于写入辅助信号达到第二值，向位线提供第二写入路径。
在上述方法中，响应于写入辅助信号达到第一值向位线提供第一写入路径包括：响应于写入辅助信号达到第一值而向位线提供负电压。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (20)

1.一种存储器器件，包括：
存储器单元；
位线，连接到所述存储器单元；
负电压生成器，连接到所述位线，其中，所述负电压生成器用于为所述位线提供第一写入路径；以及
控制电路，连接到所述负电压生成器和所述位线，其中，所述控制电路包括下拉电路和下拉晶体管，所述下拉电路包括第一输入端子、第二输入端子和输出端子，所述下拉电路的所述第一输入端子用于接收要写入所述存储器单元的数据信号，所述下拉电路的所述第二输入端子直接连接到所述负电压生成器并且用于接收正被提供到所述负电压生成器的写入辅助使能信号，所述下拉电路的所述输出端子连接到所述下拉晶体管的栅极，其中，所述下拉电路用于响应于所述写入辅助使能信号达到第二值而使能所述下拉晶体管，并且其中，当所述负电压生成器未被使能时，所述下拉晶体管用于为所述位线提供第二写入路径。
2.根据权利要求1所述的存储器器件，其中，所述负电压生成器响应于所述写入辅助使能信号达到第一值而被使能。
3.根据权利要求1所述的存储器器件，其中，所述第一写入路径包括多路复用器电路晶体管和写入驱动器电路晶体管。
4.根据权利要求1所述的存储器器件，其中，所述下拉电路包括或非逻辑门。
5.根据权利要求1所述的存储器器件，其中，所述下拉电路包括与逻辑门。
6.根据权利要求1所述的存储器器件，其中，所述控制电路包括与逻辑门。
7.根据权利要求1所述的存储器器件，其中，所述控制电路包括或非逻辑门。
8.根据权利要求1所述的存储器器件，还包括接到所述位线的写入驱动器电路和连接到所述位线的多路复用器。
9.根据权利要求1所述的存储器器件，其中，所述负电压生成器当被使能时用于向所述位线提供负电压。
10.根据权利要求1所述的存储器器件，其中，所述第二写入路径包括比所述第一写入路径低的电阻值。
11.一种存储器器件，包括：
存储器单元；
位线，连接到所述存储器单元；
第一写入路径，连接到所述位线，其中，所述第一写入路径包括负电压生成器电路，所述负电压生成器电路当被使能时用于向所述位线提供负电压；以及
第二写入路径，与所述位线可连接；
控制电路，连接到所述负电压生成器电路和所述位线，其中，所述控制电路包括下拉电路和下拉晶体管，所述下拉电路包括第一输入端子、第二输入端子和输出端子，所述下拉电路的所述第一输入端子用于接收要写入所述存储器单元的数据信号，所述下拉电路的所述第二输入端子直接连接到所述负电压生成器电路并且用于接收正被提供到所述负电压生成器电路的写入辅助使能信号，所述下拉电路的所述输出端子连接到所述下拉晶体管的栅极，其中，所述下拉电路用于响应于所述写入辅助使能信号达到第二值而使能所述下拉晶体管，其中，所述下拉晶体管当被使能时提供所述第二写入路径，并且其中，响应于所述写入辅助使能信号从第一值改变为所述第二值，所述位线连接到所述第二写入路径。
12.根据权利要求11所述的存储器器件，其中，响应于所述写入辅助使能信号达到所述第一值，所述负电压生成器电路用于向所述位线提供所述负电压。
13.根据权利要求11所述的存储器器件，其中，所述下拉电路包括或非逻辑门。
14.根据权利要求11所述的存储器器件，其中，所述下拉电路包括与逻辑门。
15.根据权利要求11所述的存储器器件，其中，所述控制电路包括与逻辑门。
16.根据权利要求11所述的存储器器件，其中，所述控制电路包括或非逻辑门。
17.根据权利要求11所述的存储器器件，其中，所述第一写入路径还包括多路复用器电路晶体管和写入驱动器电路晶体管。
18.根据权利要求11所述的存储器器件，其中，所述第二写入路径还包括多路复用器电路晶体管和下拉晶体管。
19.一种操作存储器器件的方法，所述方法包括：
接收指示存储器器件中的写入操作的写入使能信号，所述存储器器件包括存储器单元和连接到所述存储器单元的位线；
响应于所述写入使能信号而生成写入辅助使能信号；
响应于所述写入辅助使能信号达到第一值而使能负电压生成器，所述负电压生成器向所述位线提供第一写入路径；以及
响应于所述写入辅助使能信号达到第二值，通过控制电路使能连接所述位线的第二写入路径，其中，所述控制电路连接到所述负电压生成器和所述位线，所述控制电路包括下拉电路和下拉晶体管，所述下拉电路包括第一输入端子、第二输入端子和输出端子，所述下拉电路的所述第一输入端子用于接收要写入所述存储器单元的数据信号，所述下拉电路的所述第二输入端子直接连接到所述负电压生成器并且用于接收正被提供到所述负电压生成器电路的写入辅助使能信号，所述下拉电路的所述输出端子连接到所述下拉晶体管的栅极，并且其中，所述下拉电路用于响应于不存在达到所述第二值的所述写入辅助使能信号而使能所述下拉晶体管。
20.根据权利要求19所述的方法，其中，响应于所述写入辅助使能信号达到所述第一值向所述位线提供所述第一写入路径包括：响应于所述写入辅助使能信号达到所述第一值而向所述位线提供负电压。
CN202011609652.7A 2019-12-30 2020-12-30 存储器器件及其操作方法 Active CN113129963B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962955178P 2019-12-30 2019-12-30
US62/955,178 2019-12-30
US17/082,404 2020-10-28
US17/082,404 US11562786B2 (en) 2019-12-30 2020-10-28 Memory device having a negative voltage circuit

Publications (2)

Publication Number Publication Date
CN113129963A CN113129963A (zh) 2021-07-16
CN113129963B true CN113129963B (zh) 2024-04-05

Family

ID=76546531

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011609652.7A Active CN113129963B (zh) 2019-12-30 2020-12-30 存储器器件及其操作方法

Country Status (3)

Country Link
US (3) US11562786B2 (zh)
CN (1) CN113129963B (zh)
TW (1) TWI751845B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109308925A (zh) * 2017-07-28 2019-02-05 台湾积体电路制造股份有限公司 静态随机存取存储器及其写入辅助电路和写入操作方法
CN109801656A (zh) * 2018-12-29 2019-05-24 成都海光集成电路设计有限公司 一种存储器电路、自适应负电压写辅助控制方法及芯片

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8120975B2 (en) 2009-01-29 2012-02-21 Freescale Semiconductor, Inc. Memory having negative voltage write assist circuit and method therefor
JP2012069214A (ja) 2010-09-24 2012-04-05 Toshiba Corp ビット線負電位回路および半導体記憶装置
US9378788B2 (en) * 2012-03-15 2016-06-28 Intel Corporation Negative bitline write assist circuit and method for operating the same
US9224446B2 (en) * 2012-10-31 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-port memory circuit, accessing method and compiler
KR102232922B1 (ko) * 2014-08-11 2021-03-29 삼성전자주식회사 쓰기 보조 회로를 포함하는 스태틱 랜덤 액세스 메모리 장치
US9324392B1 (en) 2014-10-23 2016-04-26 Arm Limited Memory device and method of performing a write operation in a memory device
US9959926B2 (en) * 2015-10-21 2018-05-01 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and apparatus for selective write assist using shared boost capacitor
US9721650B1 (en) * 2016-09-19 2017-08-01 Qualcomm Incorporated Architecture to improve write-ability in SRAM
US9812191B1 (en) 2016-09-29 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Memory circuit with negative voltage assist
US10037796B2 (en) * 2016-11-29 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Generating a collapsed VDD using a write-assist column to decrease a write voltage
US9865337B1 (en) * 2017-03-22 2018-01-09 Qualcomm Incorporated Write data path to reduce charge leakage of negative boost
TWI679650B (zh) 2017-09-15 2019-12-11 円星科技股份有限公司 解決應力電壓之記憶體裝置
US10381069B1 (en) * 2018-02-08 2019-08-13 Globalfoundries Inc. Write assist
US10381054B1 (en) * 2018-02-27 2019-08-13 Globalfoundries Inc. Common boosted assist
US20200090736A1 (en) * 2018-09-14 2020-03-19 Advanced Micro Devices, Inc. Power aware programmable negative bit line control

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109308925A (zh) * 2017-07-28 2019-02-05 台湾积体电路制造股份有限公司 静态随机存取存储器及其写入辅助电路和写入操作方法
CN109801656A (zh) * 2018-12-29 2019-05-24 成都海光集成电路设计有限公司 一种存储器电路、自适应负电压写辅助控制方法及芯片

Also Published As

Publication number Publication date
US11562786B2 (en) 2023-01-24
TW202127448A (zh) 2021-07-16
US11929116B2 (en) 2024-03-12
US20230162786A1 (en) 2023-05-25
CN113129963A (zh) 2021-07-16
US20240212749A1 (en) 2024-06-27
TWI751845B (zh) 2022-01-01
US20210201990A1 (en) 2021-07-01

Similar Documents

Publication Publication Date Title
US6556471B2 (en) VDD modulated SRAM for highly scaled, high performance cache
US7259986B2 (en) Circuits and methods for providing low voltage, high performance register files
US9842642B2 (en) Two phase write scheme to improve low voltage write ability in dedicated read and write port SRAM memories
US11238908B2 (en) Memory circuit and method of operating same
US20140016402A1 (en) Sram bit cell with reduced bit line pre-charge voltage
US7269054B2 (en) Nonvolatile semiconductor memory device
CN103310831B (zh) 存储单元的写入操作中的信号跟踪
KR20070069173A (ko) 1회 프로그램 가능〔ｏｔｐ〕 래치 및 방법
US6459611B2 (en) Low power SRAM memory cell having a single bit line
US7535753B2 (en) Semiconductor memory device
US20230118295A1 (en) Memory device
CN114388028A (zh) 存储器器件的控制电路
US8670265B2 (en) Reducing power in SRAM using supply voltage control
TWI620458B (zh) 半導體記憶裝置及其驅動方法
US7821817B2 (en) Semiconductor storage device
TW202213337A (zh) 升壓電路
US7577052B2 (en) Power switching circuit
CN113129963B (zh) 存储器器件及其操作方法
US6316812B1 (en) Static semiconductor memory device with expanded operating voltage range
US9053770B1 (en) Dynamic cascode-managed high-voltage word-line driver circuit
US9607669B2 (en) Semiconductor memory device including precharge circuit
US11682453B2 (en) Word line pulse width control circuit in static random access memory
KR100527026B1 (ko) 반도체 기억 장치
JP3162783B2 (ja) 半導体記憶装置
KR100344759B1 (ko) 반도체 메모리

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant