TW202213337A - 升壓電路 - Google Patents

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Abstract

本文中描述用於產生用於記憶胞的寫入操作的升壓電路。在一個實施例中，升壓電路包含第一反相器和第二反相器，各自配置成使寫入信號反相。升壓電路還包含電晶體和電容器。電晶體耦接到第一反相器的輸出。電晶體配置成基於寫入信號來為電容器充電且將供電電壓提供到寫入驅動器。電容器耦接到第二反相器的輸出。電容器配置成產生變動電壓且將變動電壓提供到寫入驅動器。

Description

升壓電路
本揭露涉及半導體器件設計，且更具體地說，涉及記憶胞的寫入驅動器升壓電路。
記憶體通常被劃分成記憶體的邏輯胞，例如記憶體組、記憶體的字、記憶體的位元組以及記憶體的位元。控制信號路由到記憶胞以發起操作，例如讀取操作和寫入操作。為了執行讀取操作和寫入操作，特定的電壓電平是被需要的。
本揭露的升壓電路產生升壓電壓以啟用記憶胞的寫入操作。升壓電路包括第一反相器、第二反相器、電晶體以及電容器。第一反相器和第二反相器各自配置成使寫入信號反相。電晶體耦接到第一反相器的輸出。電晶體配置成基於寫入信號來為電容器充電且將供電電壓提供到寫入驅動器。電容器耦接到第二反相器的輸出。電容器配置成產生變動電壓且將變動電壓提供到寫入驅動器。
以下公開內容提供用於實施所提供主題的不同特徵的多個不同實施例或實例。下文描述元件和佈置的具體實例來簡化本揭露。當然，這些元件和佈置只是實例且並不希望為限制性的。另外，本揭露可在各種實例中重複附圖標記和/或字母。這種重複是出於簡化和清楚的目的且本身並不規定所論述的各種實施例和/或配置之間的關係。
記憶體器件通常通過將命令（例如，字元線啟動命令、列讀取命令、字元線/位元線預充電命令、讀出放大器預充電命令、讀出放大器啟用命令、讀取驅動器命令、寫入驅動器命令）啟動/傳送到記憶胞（例如，記憶體組）來實施，所述記憶胞常常經由多個記憶體陣列（例如，記憶體組的左陣列和右陣列、記憶體組的三個記憶體陣列）來實施。每一記憶體陣列含有通常以列（例如字元）和行佈置的多個記憶胞。電子信號（例如電壓和電流）可觸發記憶體器件的操作，例如讀取操作和寫入操作。舉例來說，寫入操作可需要最小電壓Vmin以便將數據寫入到記憶胞。所述最小電壓由寫入驅動器電路提供。
圖1示出根據本揭露的各種實施例的具有記憶胞110、寫入驅動器電路120以及升壓電路130的示範性記憶體結構100。記憶胞110用於儲存數據。數據在通過寫入操作“寫入”時儲存於記憶胞110內。為了執行寫入操作，最小電壓Vmin電平被需要以向記憶胞110的電元件供電。可使用供電電壓VDD記憶胞110供電。如果供電電壓VDD本身並不接近于或高於某一閾值電平Vmin，寫入操作可以不被執行，這是因為記憶胞110內的元件可能沒有足夠的電力進行操作。寫入驅動器電路120可接收外部寫入命令以觸發寫入操作。在接收寫入命令後，寫入驅動器電路120將電壓發送到記憶胞110。供電電壓VDD本身可能不足以向記憶胞110內的元件供電。在沒有充足電力的情況下，記憶胞110可能無法執行寫入操作。為了確保向記憶胞110提供充足電力，耦接到寫入驅動器電路120的升壓電路130可提供使供電電壓VDD增加一個變動電壓的升壓電壓。變動電壓取決於升壓電路130內的電容器（例如圖2中所描述的電容器236）的電容器值。隨後可將所述升壓電壓（例如，供電電壓VDD加上變動電壓）提供到記憶胞110。升壓電壓啟用記憶胞110內的寫入操作的操作，這是因為記憶胞110內的電元件具有充足電力。
圖2示出根據本揭露的各種實施例的具有耦接到寫入驅動器電路120的升壓電路130的示範性電路200。電路200配置成選擇性地提供供記憶胞110使用以執行寫入操作的升壓電壓。升壓電路130包含反相器232、反相器234、電容器236以及電晶體238。在圖2中所示出的實施例中，電晶體238是PMOS電晶體。寫入解碼器信號WRITEB作為輸入提供到反相器232、反相器234。反相器234的輸出PB耦接到電晶體238的閘極端子。電晶體238的源極/汲極端子耦接到供電電壓VDD。電晶體238的另一源極/汲極端子耦接到寫入驅動器電路120和電容器236的端子兩者。電容器236的另一端子耦接到反相器232的輸出PBC。
寫入解碼器信號WRITEB被提供以輸入到寫入驅動器電路120和升壓電路130兩者。寫入驅動器電路120基於寫入解碼器信號WRITEB（基於所述信號為邏輯高還是邏輯低）觸發寫入操作，如在圖5到圖7中更詳細描述。寫入解碼器信號WRITEB可由寫入解碼器電路（圖中未示）產生。升壓電路130使用寫入解碼器信號WRITEB以產生升壓電壓SUPB。當寫入解碼器信號WRITEB為邏輯低（例如‘0’）時，提供到寫入驅動器電路120的升壓電壓SUPB約等於供電電壓VDD加上由電容器236產生的變動電壓。在電容器236上測量的電壓為變動電壓。電容器236上的變動電壓可基於電容器被完全充電、耗散電荷或未充電而隨時間變化。為了產生大致等於供電電壓VDD加上由電容器236產生的變動電壓的升壓電壓，寫入解碼器信號WRITEB為邏輯低。反相器234採用寫入解碼器信號WRITEB的邏輯低輸入且產生為邏輯高的相反輸出PB。反相器234的輸出PB耦接到電晶體238的閘極端子。當電晶體238為PMOS電晶體時，施加到閘極端子的邏輯高使電晶體238操作為斷開開關。更具體地說，提供到電晶體238的閘極的邏輯高使閘極電壓VG大致等於耦接到電晶體238的源極/汲極端子的供電電壓VDD。隨後，利用閘極電壓VG與在電晶體238的源極處施加的供電電壓VDD之間的相等電壓，電晶體238操作為斷開開關。反相器232還採用寫入解碼器信號WRITEB的邏輯低輸入且產生邏輯高的輸出PBC（例如與輸入相反的信號）。反相器232的輸出信號PBC耦接到電容器236的端子。電容器236的另一端子耦接到電晶體238的源極/汲極端子。利用來自電容器236的一個端子上的反相器232的輸出PBC的邏輯高和電容器236的另一端上的斷開開關，電容器236放電或耗散其電壓。在電容器236放電的情況下，升壓電壓SUPB大致等於供電電壓VDD加上變動電壓，所述變動電壓隨著電容器236放電而隨時間緩慢降低。由電容器236產生的變動電壓隨電容器236的大小變化。電容器236可由本領域的技術人員適當地設定大小以便產生給定記憶胞執行寫入操作所需的足夠變動電壓。
或者，當寫入信號WRITEB為邏輯高（例如‘1’）時，升壓電壓SUPB大致等於供電電壓VDD。為了產生大致等於供電電壓VDD的升壓電壓SUPB，寫入解碼器信號WRITEB為邏輯高。在邏輯高作為輸入的情況下，反相器232、反相器234兩者分別地產生邏輯低的相反信號作為PB、PBC的輸出。在邏輯低施加到電晶體238的閘極端子的情況下，閘極電壓大致為零伏特且電晶體238操作為閉合開關。這閉合開關將供電電壓VDD連接到電容器236的端子。在電容器236的另一端子上，信號PBC的邏輯低被施加。在這種狀態下，電容器236被充電且不提供任何額外電壓到寫入驅動器電路120。因此，提供到寫入驅動器電路120的升壓電壓SUPB大致等於供電電壓VDD。
圖3示出根據本揭露的各種實施例的與如圖2中所描述的示範性電路130相關聯的示範性時序圖300。繪圖（a）示出作為輸入提供到反相器232、反相器234以及寫入驅動器電路120的寫入解碼器信號WRITEB。繪圖（b）示出反相器232的輸出（例如PBC）和反相器234的輸出（例如PB）。繪圖（c）示出由升壓電路130產生的升壓電壓SUPB。借助於實例且為了易於理解，相對於圖2中所示出的電路描述時序圖。當寫入解碼器信號WRITEB為邏輯高時，反相器232的輸出（例如PBC）和反相器234的輸出（例如PB）都為邏輯低。這種組合使得升壓電壓SUPB大致等於供電電壓VDD。或者，當寫入解碼器信號WRITEB為邏輯低時，反相器232的輸出、反相器234的輸出（分別為PB、PBC）都為邏輯高。這種組合使得升壓電壓SUPB大致等於供電電壓VDD加上變動電壓（例如當完全充電時電容器236上的電壓）。如繪圖（c）中通過負斜線示出，升壓電壓SUPB隨著時間推移降低。應注意，供電電壓VDD電平隨著時間推移保持不變。電壓的降低對應於電容器236電荷耗散。換句話說，隨著時間發展，電容器236丟失其電荷且輸出漸減的較低電壓電平。
圖4示出根據本揭露的各種實施例的具有記憶胞110、寫入驅動器電路120以及升壓電路130的示範性電路400。寫入驅動器電路120包含反或閘（NOR gate）422、反或閘424。寫入驅動器電路120耦接到升壓電路130，如在圖2中詳細地描述。更具體地說，每一反或閘422、反或閘424通過由升壓電路130所提供的升壓電壓SUPB被驅動。換句話說，升壓電壓SUPB供電每一反或閘422、反或閘424。當反或閘422反或閘424的輸出為邏輯高時，將升壓電壓SUPB被提供到記憶胞110。反或閘422接收由鎖存電路（圖中未示）所產生的鎖存數據LDATA信號以及寫入解碼器信號WRITEB。反或閘424接收也由鎖存電路（圖中未示）所產生的相反鎖存數據LDATAB信號和寫入解碼器信號WRITEB。每一反或閘422、反或閘424在輸入都為邏輯低時比較其相應的輸入且輸出邏輯高信號。對於輸入的所有其它組合，每一反或閘422、反或閘424輸出邏輯低。每一反或閘422、反或閘424的輸出耦接到記憶胞110且反或閘422、反或閘424的輸出為邏輯高來提供升壓電壓SUPB。換句話說，當鎖存數據信號LDATA/LDATAB彼此相反時，只有一個反或閘422、反或閘424是啟動的。當LDATA信號為邏輯高時，LDATAB信號為邏輯低，且反之亦然。舉例來說，當寫入器解碼器信號WRITEB和數據信號LDATA都為邏輯低時，反或閘422將升壓電壓SUPB提供到記憶胞110。或者，當寫入解碼器信號WRITEB和數據信號LDATAB都為邏輯低時，反或閘424將升壓電壓SUPB提供到記憶胞110。在圖5中更詳細地描述記憶胞110如何利用這種升壓電壓。
圖5示出根據本揭露的各種實施例的包含記憶胞110、寫入驅動器電路120以及升壓電路130的示範性記憶體結構500。升壓電路130可包含如先前在圖2中描述的組件和功能性。寫入驅動器電路120可包含如先前在圖4中描述的組件和功能性。在一些實施例中，記憶胞110包含六個電晶體（6T）SRAM胞510和感測放大器520。SRAM胞510包含通過閘電晶體511、通過閘電晶體512、上拉電晶體515、上拉電晶體516以及下拉電晶體517、下拉電晶體518。一對MOS通過閘511、MOS通過閘512將一對位元線BL和位元線BLB分別地耦接到數據節點513、數據節點514。通過閘電晶體511、通過閘電晶體512由佈置為轉移閘極的MOS電晶體形成。在這個實施例中，電晶體511、電晶體512被實施為NMOS電晶體。供電電壓VDD耦接到上拉電晶體515、上拉電晶體516中的每一個的源極/汲極端子。在這個實施例中，上拉電晶體515、上拉電晶體516是PMOS電晶體。
通常被放置為接地的第二供電電壓VSS經由下拉電晶體517、下拉電晶體518耦接到數據節點513、數據節點514。在這個實施例中，下拉電晶體517、下拉電晶體518是NMOS電晶體。取決於儲存在6T SRAM胞510中的數據的狀態，下拉電晶體517、下拉電晶體518將第二供電電壓VSS耦接到一個儲存節點513或另一儲存節點514。6T SRAM胞510是無限期地保存其數據狀態的鎖存器，只要供應電力足以正確地操作電路。換句話說，必須維持最小電壓電平Vmin。
兩個CMOS反相器（分別是由電晶體515、電晶體517形成的CMOS反相器和由電晶體516、電晶體518形成的CMOS反相器）“交叉耦接”，且其用於連續地加強儲存節點513、儲存節點514上的儲存電荷。兩個儲存節點513、儲存節點514彼此反相。當數據節點513為邏輯高時，數據節點514在同一時間為邏輯低（通常是低電壓），反之亦然。
當6T SRAM胞510被寫入時，互補的寫入數據信號被放置在位元線對BL和BLB上。字元線WL上的正控制信號被耦接到通過閘511、通過閘512兩者的閘極。電晶體515、電晶體516、電晶體517、電晶體518以及通過閘511、通過閘512的尺寸被定義以使得位元線上到寫入數據可覆寫在數據節點513、數據節點514處的儲存數據，且因此將6T SRAM胞510寫入到所需的狀態。當從放置在字元線WL上的正電壓讀取6T SRAM胞510時，通過閘511、通過閘512允許位元線BL和位元線BLB耦接到儲存節點513、儲存節點514且從儲存節點513、儲存節點514接收數據。位元線BL和位元線BLB形成數據線的互補對。
感測放大器520充當用於寫入位元線（BL或BLB）的開關。感測放大器520包含電晶體523、電晶體524、電晶體525、電晶體526。在這個實施例中，電晶體523、電晶體524是PMOS電晶體，且電晶體525、電晶體526是NMOS電晶體。電晶體523的閘極端子被交叉耦接到電晶體526的源極/汲極端子。類似地，電晶體524的閘極端子被交叉耦接到電晶體525的源極/汲極端子。感測放大器520的電阻器521、電阻器522各自分別地被耦接到通過閘電晶體511、通過閘電晶體512的源極/汲極端子。電晶體525、電晶體526的閘極端子由寫入驅動器電路120的反或閘422、反或閘424的輸出來驅動。當反或閘422、反或閘424的輸出為邏輯高‘1’時，供應到電晶體525或電晶體526的電壓是升壓電壓SUPB。
位元線電阻在SRAM胞510與感測放大器520之間是固有的。為了易於理解，這種位元線電阻表示為電阻器521、電阻器522。由於位元線電阻的存在，大於供電電壓VDD的電壓會被需要以執行SRAM胞510內的寫入操作。當電壓大致等於供電電壓VDD加上由電容器236產生的變動電壓（例如在電容器236上測量的電壓）時，這種額外電壓（例如VDD+電容器236上的變動電壓）可由升壓電壓SUPB提供。通過向反或閘422、反或閘424中的每一個提供電力，升壓電壓SUPB驅動寫入驅動器電路120內的反或閘422、反或閘424。當反或閘422、反或閘424的輸出為邏輯高（例如‘1’）時，由對應反或閘422、反或閘424輸出的電壓電平等於升壓電壓SUPB。寫入驅動器電路120確定寫入位元線（例如BL或BLB），所述位元線是記憶胞110的感測放大器520的輸入。感測放大器520充當用於寫入位元線（BL或BLB）且驅動SRAM胞510的操作的開關。
圖6示出根據本揭露的各種實施例的具有記憶胞610、記憶胞620的多級的另一示範性記憶體結構600。每一記憶胞可對應於記憶體結構600內的行。儘管圖6中示出兩個記憶胞610、記憶胞620，但本領域的技術人員可瞭解，任何數目的記憶胞（例如n數目個記憶胞）可被耦接在一起。每一記憶胞610、記憶胞620可經由位元線對（BL/BLB）被彼此耦接。舉例來說，記憶胞610的位元線BL[0]被耦接到記憶胞620的位元線BL[n]。類似地，記憶胞610的位元線BLB[0]耦接到記憶胞620的位元線BLB[n]。寫入驅動器電路120的輸出被耦接到記憶胞610、記憶胞620的位元線（例如，反或閘422的輸出被耦接到NMOS電晶體525的閘極且反或閘424的輸出被耦接到NMOS電晶體526的閘極）。通過向反或閘422、反或閘424中的每一個提供電力，升壓電壓SUPB驅動寫入驅動器電路120內的反或閘422、反或閘424。當反或閘422、反或閘424的輸出為邏輯高（例如‘1’）時，由對應反或閘422、反或閘424輸出的電壓電平等於升壓電壓SUPB。基於反或閘422、反或閘424的輸出為邏輯高（例如‘1’），升壓電壓SUPB被提供到記憶胞610、記憶胞620兩者。升壓電壓SUPB有助於遞送充足電壓以用於由記憶胞610、記憶胞620所執行的寫入操作。當升壓電路130將升壓電壓提供到多個記憶胞時，電容器236大小應被適當地設定，這是因為電容器236上的電壓是變動電壓。驅動寫入驅動器電路120所需要的變動電壓是基於位元線電阻。
圖7示出根據本揭露的各種實施例的在局部輸入/輸出（input/output，I/O）內具有升壓電路的另一示範性記憶體結構700。記憶體結構700包含為了易於理解而以分組形式定向的多個電路，例如記憶體陣列710、記憶體陣列730、局部I/O 720、全域I/O 740以及邊緣胞750、邊緣胞760。全域I/O 740包含數據鎖存電路742、時脈產生器電路744以及鎖存電路746。全域I/O 740接收外部時脈信號CLK、位址輸入ADR以及用於寫入到記憶胞中的數據。位址輸入ADR由鎖存電路746處理。鎖存電路746產生鎖存的行位址LCA[0:n]，其中n表示行數。時脈產生器744接收外部時脈信號且產生數據鎖存電路742的時脈信號（例如DCLK）和寫入解碼器726的時脈信號（例如ICLK）。數據鎖存電路742接收用於寫入到記憶體的數據。數據鎖存電路742產生LDATA信號以驅動一個或多個寫入驅動器電路722、寫入驅動器電路724。這些寫入驅動器電路722、寫入驅動器電路724耦接到如先前在圖1到圖2以及圖4到圖6中所描述的升壓電路。寫入解碼器726產生寫入驅動器信號WRITEB（如WRITEB_T、WRITEB_B），其由寫入驅動器722、寫入驅動器724使用以基於反或閘422、反或閘424的輸出為邏輯高（例如‘1’）而確定位元線（例如BL或BLB）提供有升壓電壓SUPB。記憶胞712、記憶胞714的升壓電壓SUPB從寫入驅動器722遞送，使得電壓從底部遞送到記憶胞712、記憶胞714。換句話說，升壓電壓SUPB在記憶胞712前遞送到記憶胞714。記憶胞732、記憶胞734的升壓電壓SUPB從寫入驅動器724遞送，使得電壓從頂部遞送到記憶胞732、記憶胞734。換句話說，升壓電壓SUPB在記憶胞734前遞送到記憶胞732。寫入解碼器726和寫入驅動器722、寫入驅動器724可包含於局部I/O 720中。可將數據寫入到記憶體陣列710的記憶胞712、記憶胞714和/或記憶體陣列730的記憶胞732、記憶胞734中的任一個，如在圖5中詳細地描述。圍繞頂部記憶體陣列710和底部記憶體陣列730的邊緣胞750、邊緣胞760用於功率路由和/或電源管理信號。記憶胞712、記憶胞714、記憶胞732、記憶胞734中的每一個可以是具有任何數目的電晶體（例如6T、7T、8T、9T、10T等等）的SRAM胞。
圖8示出根據本揭露的各種實施例的在邊緣胞內具有升壓電路的另一示範性記憶體結構800。在圖8中所示出的實施例中，局部I/O 820的寫入驅動器822、寫入驅動器824沒有耦接到升壓電路。實際上，記憶體結構800包含邊緣胞850內的寫入解碼器852和邊緣胞860內的寫入解碼器862。每一寫入解碼器852、寫入解碼器862耦接到對應寫入驅動器，所述寫入驅動器分別地耦接到升壓電路854、升壓電路864。記憶體陣列810的記憶胞812、記憶胞814從定位於記憶胞812、記憶胞814上方的具有升壓的寫入驅動器854接收升壓電壓SUPB。在這個實施例中，記憶胞812在記憶胞814前接收升壓電壓SUPB。類似地，記憶胞832、記憶胞834從定位在胞832、胞834下方的具有升壓的寫入驅動器864接收升壓電壓SUPB，使得記憶胞834在記憶胞832之前接收升壓電壓SUPB。記憶胞812、記憶胞814、記憶胞832、記憶胞834中的每一個可以是具有任何數目的電晶體（例如6T、7T、8T、9T、10T等等）的SRAM胞。
圖9示出根據本揭露的各種實施例的在邊緣胞和局部I/O中具有升壓電路的另一示範性記憶體結構900。在這個實施例中，記憶體結構900包含寫入驅動器，所述寫入驅動器耦接到局部I/O 920和邊緣胞950、邊緣胞960兩者中的升壓電路。記憶體陣列910的記憶胞912、記憶胞914基於反或閘422、反或閘424的輸出為邏輯高（例如‘1’）而從兩個具有升壓的寫入驅動器954、具有升壓的寫入驅動器922接收升壓電壓SUPB。記憶體陣列930的記憶胞932、記憶胞934從兩個具有升壓的寫入驅動器924、具有升壓的寫入驅動器964接收升壓電壓SUPB。記憶胞912、記憶胞914、記憶胞932、記憶胞934中的每一個可以是具有任何數目的電晶體（例如6T、7T、8T、9T、10T等等）的SRAM胞。
圖10示出根據本揭露的各種實施例的用於產生升壓電壓以啟用記憶胞的寫入操作的示範性流程圖1000製程。為了易於理解，參考本文中先前所描述的結構來描述製程。但應瞭解，製程也應用於其它結構。第一反相器（例如反相器234）和第二反相器（例如反相器232）接收由寫入解碼器電路（例如寫入解碼器726、寫入解碼器852、寫入解碼器862、寫入解碼器926、寫入解碼器952、寫入解碼器962）產生的寫入信號（例如WRITEB）（例如步驟1010）。第一反相器（例如反相器234）和第二反相器（例如反相器232）各自產生具有與寫入信號（例如WRITEB）相反的波形的反相寫入信號（例如PB/PBC）（例如步驟1020）。電晶體（例如電晶體238）耦接到供電電壓VSS且基於反相寫入信號（例如PB/PBC）提供供電電壓VSS（例如步驟1030）。基於存在的供電電壓（例如VSS）和反相寫入信號（例如PB/PBC）在第一時間處為電容器（例如電容器236）充電（例如步驟1040）。電容器（例如電容器236）在第二時間處將電荷耗散到寫入驅動器電路（例如寫入驅動器電路120）（例如步驟1050）。升壓電壓是電容器（例如電容器236）上的電壓，所述電壓隨著電容器236耗散其電荷而隨著時間推移降低。
本文中所描述的各種電路和製程的使用可提供多種優勢。舉例來說，主題的使用可克服位元線電阻且便於寫入操作。由升壓電路130產生的升壓電壓SUPB提供到寫入驅動器電路120。寫入驅動器電路120基於寫入解碼器信號WRITEB與數據信號LDATA之間的比較而隨著這一電壓傳遞到位元線BL/BLB。利用這一升壓電壓，記憶胞可具有充足電壓以在不管位元線電阻的情況下操作其元件且執行寫入操作。
在一個實施例中，一種配置成產生升壓電壓以啟用記憶胞的寫入操作的升壓電路包含第一反相器、第二反相器、電晶體以及電容器。第一反相器和第二反相器各自配置成使寫入信號反相。電晶體耦接到第一反相器的輸出。電晶體配置成基於寫入信號來為電容器充電且將供電電壓提供到寫入驅動器。電容器耦接到第二反相器的輸出。電容器配置成產生變動電壓且將變動電壓提供到寫入驅動器。
在一些實施例中，寫入驅動器包括並聯耦接在一起的一對邏輯閘。所述一對邏輯閘中的每一邏輯閘在電容器放電時接收供電電壓和變動電壓的組合。
在一些實施例中，寫入驅動器進一步配置成將供電電壓和變動電壓的組合提供到記憶胞。記憶胞耦接到寫入驅動器。
在一些實施例中，電晶體進一步配置成在寫入信號為邏輯高時為電容器充電。
在一些實施例中，第一反相器和電晶體串聯耦接在一起。
在一些實施例中，第二反相器和電容器串聯耦接在一起。
在一些實施例中，第一反相器和電晶體耦接到第二反相器和電容器。
在另一實施例中，一種用於產生升壓電壓以啟用記憶胞的寫入操作的系統包含升壓電路、寫入驅動器以及記憶胞。升壓電路配置成產生升壓電壓。升壓電路包含第一反相器、第二反相器、電晶體以及電容器。第一反相器和第二反相器各自配置成使寫入信號反相。電晶體耦接到第一反相器的輸出。電晶體配置成基於寫入信號來為電容器充電且將供電電壓提供到寫入驅動器。電容器耦接到第二反相器的輸出。電容器配置成產生變動電壓且將變動電壓提供到寫入驅動器。寫入驅動器耦接到升壓電路且配置成基於寫入信號而將供電電壓和變動電壓的組合提供到記憶胞，所述記憶胞耦接到寫入驅動器。記憶胞配置成使用供電電壓和變動電壓的組合來實行寫入操作。
在一些實施例中，寫入驅動器包括耦接在一起的一對邏輯閘。所述一對邏輯閘中的每一邏輯閘在電容器放電時接收供電電壓和變動電壓的組合。
在一些實施例中，寫入驅動器進一步配置成將供電電壓和變動電壓的組合提供到記憶胞。記憶胞耦接到寫入驅動器。
在一些實施例中，電晶體進一步配置成在寫入信號為邏輯高時為電容器充電。
在一些實施例中，第一反相器和電晶體串聯耦接在一起。
在一些實施例中，第二反相器和電容器串聯耦接在一起。
在一些實施例中，第一反相器和電晶體耦接到第二反相器和電容器。
在又一實施例中，一種產生升壓電壓以啟用記憶胞的寫入操作的方法。方法包含通過第一反相器和第二反相器接收由寫入解碼器電路產生的寫入信號。第一反相器和第二反相器產生具有與寫入信號相反的波形的反相寫入信號。電晶體基於反相寫入信號提供供電電壓。電容器基於存在的供電電壓和反相寫入信號在第一時間處儲存電荷。電容器在第二時間處將電荷耗散到寫入驅動器電路。升壓電壓包含耗散的電荷。
在一些實施例中，產生升壓電壓以啟用記憶胞的寫入操作的方法進一步包括：通過寫入驅動器電路將升壓電壓提供到記憶胞。升壓電壓包括耗散的電荷和供電電壓的組合。
在一些實施例中，產生升壓電壓以啟用記憶胞的寫入操作的方法進一步包括：通過記憶胞基於升壓電壓執行寫入操作。
在一些實施例中，產生升壓電壓以啟用記憶胞的寫入操作的方法進一步包括：通過寫入驅動器電路將寫入信號與數據信號進行比較；以及通過寫入驅動器電路確定一對位元線中的位元線提供升壓電壓。
在一些實施例中，寫入驅動器包括耦接在一起的一對邏輯閘，且所述一對邏輯閘中的每一邏輯閘在電容器放電時接收供電電壓和變動電壓的組合。
在一些實施例中，升壓電路包括（i）串聯地耦接在一起的第一反相器和電晶體，以及（ii）串聯地耦接在一起的第二反相器和電容器，且其中第一反相器和電晶體耦接到第二反相器和電容器。
前文概述若干實施例的特徵，使得本領域的技術人員可更好地理解本揭露的各方面。本領域的技術人員應瞭解，他們可容易地將本揭露用作設計或修改用於實現本文中所引入的實施例的相同目的和/或達成相同優勢的其它製程和結構的基礎。本領域的技術人員還應認識到，這些等效構造並不脫離本揭露的精神和範圍，且其可以在不脫離本揭露的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
100、500、600、700、800、900:記憶體結構 110、610、620、712、714、732、734、812、814、832、834、912、914、932、934:記憶胞 120、722、724、822、824:寫入驅動器電路 130、854、864:升壓電路 200、400:電路 232、234:反相器 236:電容器 238、523、524、525、526:電晶體 300:時序圖 422、424:反或閘 510:SRAM胞 511、512:通過閘電晶體 513、514:數據節點 515、516:上拉電晶體 517、518:下拉電晶體 520:感測放大器 521、522:電阻器 710、730、810、910、930:記憶體陣列 720、820、920:局部輸入/輸出 726、852、862、926、952、962:寫入解碼器 740:全域輸入/輸出 742:數據鎖存電路 744:時脈產生器電路 746:鎖存電路 750、760、850、860、950、960:邊緣胞 924、954、964:具有升壓的寫入驅動器 1000:流程圖 1010、1020、1030、1040、1050:步驟 BL、BL[0]、BL[n]、BLB、BLB[0]、BLB[n]:位元線 ADR:位址輸入 CLK、DCLK、ICLK:時脈信號 LCA[0:n]:行位址 LDATA:鎖存數據 LDATAB:相反鎖存數據 PB、PBC:輸出 SUPB:升壓電壓 VDD、VSS:供電電壓 VG:閘極電壓 Vmin:最小電壓 WL:字元線 WRITEB、WRITEB_B、WRITEB_B1、WRITEB_T、WRITEB_T1:寫入解碼器信號
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。 圖1示出根據本揭露的各種實施例的具有記憶胞、寫入驅動器以及升壓電路的示範性記憶體結構。 圖2示出根據本揭露的各種實施例的具有耦接到寫入驅動器的升壓電路的示範性電路。 圖3示出根據本揭露的各種實施例的與如圖2中所描述的示範性電路相關聯的示範性時序圖。 圖4示出根據本揭露的各種實施例的具有記憶胞、寫入驅動器電路以及升壓電路的示範性電路。 圖5示出根據本揭露的各種實施例的包含記憶胞、寫入驅動器以及升壓電路的示範性記憶體結構。 圖6示出根據本揭露的各種實施例的具有記憶胞的多級的另一示範性記憶體結構。 圖7示出根據本揭露的各種實施例的在局部輸入/輸出中具有升壓電路的另一示範性記憶體結構。 圖8示出根據本揭露的各種實施例的在邊緣胞中具有升壓電路的另一示範性記憶體結構。 圖9示出根據本揭露的各種實施例的在邊緣胞和局部輸入/輸出兩者中具有升壓電路的另一示範性記憶體結構。 圖10示出根據本揭露的各種實施例的產生升壓電壓以啟用記憶胞的寫入操作的示範性流程圖。
200:電路
120:寫入驅動器電路
130:升壓電路
232、234:反相器
236:電容器
238:電晶體
PB、PBC:輸出
SUPB:升壓電壓
VDD:供電電壓
WRITEB:寫入解碼器信號

Claims (1)

  1. 一種升壓電路，配置成產生升壓電壓以啟用記憶胞的寫入操作，所述升壓電路包括： 第一反相器和第二反相器，各自配置成使寫入信號反相； 耦接到所述第一反相器的輸出的電晶體，所述電晶體配置成基於所述寫入信號來為電容器充電且將供電電壓提供到寫入驅動器；以及 耦接到所述第二反相器的輸出的所述電容器，所述電容器配置成產生變動電壓且將所述變動電壓提供到所述寫入驅動器。
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