TWI772161B - 記憶體器件及其控制電路與控制方法 - Google Patents

記憶體器件及其控制電路與控制方法 Download PDF

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TWI772161B
TWI772161B TW110131428A TW110131428A TWI772161B TW I772161 B TWI772161 B TW I772161B TW 110131428 A TW110131428 A TW 110131428A TW 110131428 A TW110131428 A TW 110131428A TW I772161 B TWI772161 B TW I772161B
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Abstract

本案涉及記憶體器件的控制電路。一種電路包括跟蹤字線、電源開關、跟蹤位元線、感測電路。電源開關耦合在跟蹤字線和第一節點之間。電源開關用以響應於通過跟蹤字線發送到電源開關的時鐘脈衝信號而使第一節點上的電壓電平放電。跟蹤位線耦合在第一節點和記憶體陣列中的多個跟蹤單元之間。感測電路耦合在第一節點和第二節點之間。感測電路用以響應於第一節點上的電壓電平低於感測電路的閾值電壓值而生成負位元線使能信號。

Description

記憶體器件及其控制電路與控制方法
本案是關於一種記憶體器件及其控制電路與控制方法，特別是關於一種具有跟蹤單元與感測電路的記憶體器件及其控制電路與控制方法。
靜態隨機存取記憶體(SRAM)通常用於積體電路中。嵌入式SRAM在高速通信、影像處理和片上系統(SOC)應用中特別受歡迎。SRAM單元具有無需刷新即可保存資料的優點。通常，SRAM單元包括兩個傳輸門電晶體，通過它們可以從SRAM單元讀取位元或將位元寫入到SRAM單元中。
SRAM位元單元可起作用的最低VDD電壓(高電源電壓)稱為Vccmin。在Vccmin附近具有低單元VDD減少洩漏電流，並還減少讀取翻轉的發生率。另一方面，具有高單元VDD提高成功寫入操作的概率。因此，Vccmin受寫入操作的限制。
根據本案的一實施例是關於一種記憶體器件的控制電路，包含跟蹤字線、電源開關、跟蹤位線、以及感測電路。電源開關耦合在跟蹤字線和第一節點之間，電源開關用以響應於通過跟蹤字線發送到電源開關的時鐘脈衝信號而使第一節點上的電壓電平放電。跟蹤位線耦合在第一節點和記憶體陣列中的複數個跟蹤單元之間。感測電路耦合在第一節點和第二節點之間，感測電路用以響應於第一節點上的電壓電平低於感測電路的閾值電壓值而生成負位元線使能信號。
根據本案的一實施例是關於一種記憶體器件，包含用以向記憶體陣列提供位元線電壓和補數位元線電壓的寫入驅動器、與寫入驅動器相耦合的寫入輔助電路以及與寫入輔助電路相耦合的時序控制電路。寫入輔助電路用以響應於負位元線觸發信號而將位元線或補數位元線上的個電壓電平下拉至瞬態負電壓電平。時序控制電路包括與記憶體陣列中的字線上的第一延遲有關的跟蹤字線以及與記憶體陣列中的位線上的第二延遲有關的跟蹤位線，時序控制電路用以參考第一延遲和第二延遲，響應於時鐘脈衝信號而生成負位元線觸發信號。
根據本案的一實施例是關於一種記憶體器件的控制方法，包括通過跟蹤字線發送時鐘脈衝信號；響應於時鐘脈衝信號而使第一節點上的電壓電平放電，第一節點耦合到一跟蹤位線；響應於第一節點上的電壓電平低於感測 電路的閾值電壓值而生成負位元線使能信號；以及根據負位元線使能信號生成負位元線觸發信號。
100:記憶體器件
120:寫入驅動器
140:寫入輔助電路
160:時序控制電路
170:選擇電路
180:字線驅動器
BL,BL1-BLm:位線
BLB,BLB1-BLBm:補數位線
BC11-BC1n:位元單元
BCm1-BCmn:位元單元
WL1-WLn:字線
CA1:記憶體陣列
NVSS:瞬態負電壓電平
NBLK:負位元線觸發信號
CKP:時鐘脈衝信號
M,N:數目
Ta,Tb:電晶體
VDD:高電源電壓
VSS:低電源電壓
BL_in,BLB_in:存儲節點
171:位元選擇電晶體
Ysel:位元選擇信號
BLEQB:信號
121:上拉電晶體
122:下拉電晶體
GW:寫入控制信號
VBL:位元線電壓
VBLB:補數位元線電壓
DCP:放電路徑
NBLKd:延遲負位元線觸發信號
NV:節點
141:下拉電晶體開關
142:反相器
143:反相器
144:耦合電容器
T1-T8:電晶體
N1,N2:節點
161:跟蹤字線
162:電源開關
163:感測電路
164:反相器
WLTK:跟蹤字線信號
tWL:跟蹤字線
tWLa:第一線段
tWLb:第二線段
tWLc:第三線段
BCt:跟蹤單元
tBL:跟蹤位線
Vd:總電壓間隙
BLTK:跟蹤位元線信號
NBLENB:負位元線使能信號
Vt1:閾值電壓值
Vt2:閾值電壓
RE1:上升沿
RE2:上升沿
TS1:時間
TS2:時間
TS3:時間
FE1:下降沿
FE2:下降沿
D1:延遲
dNBL:下拉電壓差
GND:地電平
LCTRL:本地控制器區域
LIO:本地輸入/輸出區域
WLDV:垂直字線驅動器區域
MCNT:主控制器區域
MIO:主輸入/輸出區域
200:記憶體器件
220a,220b:寫入驅動器
240a,240b:寫入輔助電路
270a,270b:選擇電路
262:電源開關
263:感測電路
264:反相器
CA2:記憶體陣列
在結合附圖閱讀時，可以從下面的具體實施方式最佳地理解本案的一實施例的各方面。注意，根據行業的標準做法，各種特徵不是按比例繪製的。事實上，為了討論的清楚起見，各種特徵的尺寸可被任意增大或減小。
第1圖是示出根據本案的各種實施例的記憶體器件的示意圖。
第2圖是示出根據一些實施例的第1圖的位元單元、寫入驅動器、選擇電路和寫入輔助電路的結構的示例圖。
第3圖是示出根據一些實施例的第1圖的時序控制電路和相關元件的結構的示例圖。
第4圖是示出根據一些實施例的第3圖的時序控制電路中的時間和相對信號上的電壓電平之間的關係的信號波形圖。
第5圖是示出根據一些實施例的寫入操作失敗的另一示例中的時間和相對信號上的電壓電平之間的關係的信號波形圖。
第6A圖是示出根據一些實施例的第1圖的記憶體器件的佈局的佈局圖。
第6B圖是示出根據一些實施例的記憶體器件的另一佈局的另一佈局圖。
下面的公開內容提供了用於實現所提供主題的不同特徵的許多不同的實施例或示例。下文描述了組件和佈置的具體示例以簡化本案的一實施例。當然，這些僅是示例而不旨在進行限制。例如，在下面的說明中，在第二特徵上方或之上形成第一特徵可以包括以直接接觸的方式形成第一特徵和第二特徵的實施例，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本案的一實施例可以在各個示例中重複參考標號和/或字母。這種重複是為了簡單性和清楚性的目的，並且其本身不指示所討論的各個實施例和/或配置之間的關係。
本說明書中使用的術語通常具有它們在本領域以及使用每個術語的特定上下文中的普通含義。本說明書中對示例的使用(包括本文所討論的任何術語的示例)僅是說明性的，並且絕不限制本案的一實施例或任何示例性術語的範圍和含義。同樣，本案的一實施例不限於本說明書中給出的各種實施例。
將理解，儘管在本文中可以使用術語「第一」、「第二」等來描述各種元件，但這些元件不應受這些術語限制。這些術語用於將一個元件與另一元件區分開。例如，在不脫離實施例的範圍的情況下，第一元件可以被稱為第二元件，並且類似地，第二元件可以被稱為第一元件。如本文 所使用的，術語「和/或」包括一個或多個相關聯的所列條目的任何和所有組合。
如本文中所使用的，術語「包括」、「包含」、「具有」、「含有」、「涉及」等應理解為開放式的，即意指包括但不限於。
在整個說明書中對「一個實施例」、「實施例」、或「一些實施例」的引用表示結合(一個或多個)實施例描述的特定特徵、結構、實施方式或特性包括在本案的至少一個實施例中。因此，在整個說明書中的各個地方使用短語「在一個實施例中」或「在實施例中」或「在一些實施例中」不一定都指代同一實施例。此外，在一個或多個實施例中，可以以任何合適的方式來組合特定特徵、結構、實施方式或特性。
第1圖是示出根據本案的各種實施例的記憶體器件100的示意圖。在一些實施例中，利用記憶體器件100將數位資料寫入到記憶體陣列CA1中的位元單元BC11~BCmn。這些數位資料可以被存儲在位單元BC11~BCmn中，並且可以由記憶體器件100從記憶體陣列CA1中的位元單元BC11~BCmn讀取或訪問。
如第1圖所示，在一些實施例中，記憶體陣列CA1可包括沿著M個行和N個列佈置的M * N個位單元BC11~BCmn。同一行上的位元單元連接到同一位元線和同一補數位線。例如，同一行上的位元單元BC11、BC12…BC1n連接到位線BL1以及補數位線BLB1；同一行上的 位元單元BCm1、BCm2…BCmn連接到位線BLm和補數位線BLBm。同一列上的位元單元連接到同一字線。例如，同一列上的位元單元BC11和BCm1連接到字線WL1；同一列上的位元單元BC12和BCm2連接到字線WL2；同一列上的位元單元BC1n和BCmn連接到字線WLn。
在一些實施例中，寫入驅動器120用以根據要寫入到位單元BC11~BCmn之一中的數位資料而將位元線電壓VBL和補數位元線電壓VBLB設置為預定電壓電平。
如第1圖所示，在一些實施例中，選擇電路170用以將位元線電壓VBL和補數位元線電壓VBLB連接到記憶體陣列CA1中的所選行上的位線BL1~BLm之一和補數位線BLB1~BLBm之一。字線驅動器180用以在記憶體陣列CA1中的不同列上的字線WL1~WLn上提供字線信號。
例如，當數位資料「0」將被寫入到位單元BC11~BCmn之一中時，寫入驅動器120用以將位元線電壓VBL設置為低電源電壓(VSS)，並且將補數位元線電壓VBLB設置為高電源電壓(VDD)。當數位資料「1」將被寫入到位單元BC11~BCmn之一中時，寫入驅動器120用以將位元線電壓VBL設置為VDD，並且將補數位元線電壓VBLB設置為VSS。
為了減小位元單元BC11~BCmn的洩漏電流，期望將VDD設置為較低電平(或接近Vccmin)。當VDD 的電平降低時，由於VDD與VSS之間的電壓差不足以覆蓋存儲在位單元BC11~BCmn中的數位資料，增加了寫入失敗的概率。在一些實施例中，為了實現較低VDD並且還降低寫入失敗的概率，在寫入操作期間，利用寫入輔助電路140將低VSS拉至瞬態負電壓電平NVSS。換句話說，位元線電壓VBL和補數位元線電壓VBLB之一將被寫入輔助電路140暫時拉到低於地電平，至瞬態負電壓電平NVSS(即NVSS<0V)，從而確保數位資料可被成功寫入到目標位元單元中。
進一步參考第2圖。第2圖是示出根據一些實施例的第1圖的位元單元BC11、寫入驅動器120、選擇電路170和寫入輔助電路140的結構的示例圖。相對於第1圖的實施例，第2圖中的相同元件標注有相同的附圖標記以易於理解。
如第2圖所示，在一些實施例中，位元單元BC11是由六個電晶體(6T-SRAM)形成的靜態隨機存取記憶體(SRAM)單元。注意，第2圖所示的位元單元BC11是示範性示例，並且位元單元BC11~BCmn不限於6T-SRAM，並且位元單元BC11~BCmn可由其他等效SRAM位元單元形成。為簡潔起見，第2圖所示的寫入驅動器120、選擇電路170和寫入輔助電路140示出了與對位線BL1上的電壓電平進行設置有關的結構。在一些實施例中，寫入驅動器120、選擇電路170和寫入輔助電路140還包括與補數位線BLB1以及不同行上的其他位線和 補數位線相對應的相似結構，並且這些相似結構未在第2圖中示出。
參考第1圖和第2圖，在下面的段落中討論了對位元單元BC11的示例性寫入操作以用於演示。在示例性寫入操作中，假設記憶體器件100用以將數位資料「0」寫入到如第2圖所示的位元單元BC11中的存儲節點BL_in中。在寫入操作中，字線WL1被拉高以導通位元單元BC11中的電晶體Ta和Tb，使得位線BL1上的電壓電平可以到達存儲節點BL_in。同時，選擇電路170中的位元選擇電晶體171被位元選擇信號Yse1導通，以將位元線電壓VBL(由寫入驅動器120提供)傳輸到位線BL1。在這種情況下，為了將數位資料「0」寫入到位單元BC11中，寫入驅動器120用以將位元線電壓VBL設置為較低電平，例如GND或VSS。如第2圖所示，寫入驅動器120中的下拉電晶體122由處於高電平的寫入控制信號GW導通，從而將位元線電壓VBL設置為較低電平。另一方面，寫入驅動器120中的上拉電晶體121被寫入控制信號GW關斷。如第2圖所示，寫入輔助電路140與寫入驅動器120的下拉電晶體122連接。
在另一示例性寫入操作中，假設記憶體器件100用以將數位資料「1」寫入到位單元BC11中的存儲節點BL_in中。在這樣的實施例中，為了將數位資料「1」寫入到位單元BC11中，寫入驅動器120用以將位元線電壓VBL設置為VDD，並用以將補數位元線電壓VBLB設置 為VSS。選擇電路170中的位元選擇電晶體171被位元選擇信號Yse1導通，以將位元線電壓VBL(由寫入驅動器120提供)傳輸到位線BL1。字線WL1被拉高以導通位元單元BC11中的電晶體Ta和Tb，使得位線BL1上的電壓能夠被傳輸到存儲節點BL_in。
如上所述，使用寫入輔助電路140將位元線電壓VBL拉至瞬態負電壓電平NVSS(NVSS<0V)，以確保數位資料可被成功地寫入到目標位元單元中。在一些實施例中，寫入輔助電路140由時序控制電路160提供的負位元線觸發信號NBLK的下降沿觸發。在負位元線觸發信號NBLK的下降沿之前，負位元線觸發信號NBLK處於高電平，寫入輔助電路140的下拉電晶體開關141導通以將節點NV和位元線電壓VBL耦合至0V的接地端子。當負位元線觸發信號NBLK的下降沿到達時，寫入輔助電路140被關斷，並且位元線電壓VBL現在浮置。負位元線觸發信號NBLK被包括反相器142和143的延遲單元延遲為延遲負位元線觸發信號NBLKd。耦合電容器144設置在反相器143和節點NV之間。響應於延遲負位元線觸發信號NBLKd的下降沿，耦合電容器144用以將下降沿的電壓差耦合至節點NV，並將位元線電壓VBL下拉至瞬態負電壓電平NVSS。
注意，在一些實施例中，負位元線觸發信號NBLK(以及延遲負位元線觸發信號NBLKd)的下降沿需要在正確時序處到達。如果負位元線觸發信號NBLK的下降沿 過早或過晚到達，則寫入輔助電路140將不能正確地將位元線電壓VBL下拉至瞬態負電壓電平NVSS，並且寫入操作可能失敗。例如，如果負位元線觸發信號NBLK的下降沿在字線WL1被完全拉高之前過早到達，則位線BL1上的位元線電壓VBL不能到達位元單元BC11中的存儲節點BL_in，並且寫入操作可能失敗。如果負位元線觸發信號NBLK的下降沿在字線WL1關斷之後到過晚到達，則位線BL1上的位元線電壓VBL也不能到達位元單元BC11中的存儲節點BL_in。如果負位元線觸發信號NBLK的下降沿在位線電壓VBL被完全放電到地電平(即0V)或足夠接近地電平之前過早到達，則延遲負位元線觸發信號NBLKd的下降沿的電壓差將不足以將位元線電壓VBL下拉至瞬態負電壓電平NVSS。
注意，在每個不同的記憶體器件上，記憶體單元CA1的參數(例如行數量、列數量、陣列大小或位元單元大小)將不同。難以施加固定時序來提供負位元線觸發信號NBLK。
在一些實施例中，時序控制電路160用以以正確時序向寫入輔助電路140提供負位元線觸發信號NBLK，從而觸發寫入輔助電路140以提供瞬態負電壓電平NVSS。
進一步參考第3圖和第4圖。第3圖是示出根據一些實施例的第1圖中的時序控制電路160和相關元件的結構的示例圖。第4圖是示出根據一些實施例的第3圖中 的時序控制電路160中的時間和相對信號上的電壓電平之間的關係的信號波形圖。相對於第1圖和第2圖的實施例，第3圖和第4圖中的相同元件標注有相同的附圖標記以易於理解。
如第3圖所示，時序控制電路160包括與記憶體陣列CA1中的字線(第1圖所示的WL1~WLn)上的第一延遲有關的跟蹤字線tWL，以及與記憶體陣列CA1中的位線(第1圖所示的BL1~BLm)上的第二延遲有關的跟蹤位線tBL。時序控制電路160用以參考第一延遲和第二延遲，響應於時鐘脈衝信號CKP而生成負位元線觸發信號NBLK。
如第3圖所示，在一些實施例中，時序控制電路160包括跟蹤字線161(tWL)、電源開關162、跟蹤位元線tBL、感測電路163和反相器164。
跟蹤字線tWL的輸入端接收時鐘脈衝信號CKP。在一些實施例中，如第3圖和第4圖所示，時鐘脈衝信號CKP可以指示寫入操作的起點，並且時鐘脈衝信號CKP由字線驅動器180用於在如第1圖所示的字線WL1~WLn上提供字線電壓。如第3圖所示，在一些實施例中，跟蹤字線tWL包括串聯連接的第一線段(line segment)tWLa、第二線段tWLb和第三線段tWLc。第二線段tWLb連接在第一線段tWLa和第三線段tWLc之間。在一些實施例中，跟蹤字線tWL(包括第一線段tWLa、第二線段tWLb和第三線段tWLc)的總長度用 以類似於記憶體陣列CA1中的M個行的寬度。在這樣的實施例中，通過跟蹤字線tWL傳輸的信號被延遲與從字線驅動器180跨記憶體陣列CA1傳輸到第m行上的位元單元BCm1、BCm2…BCmn之一(如第1圖所示)的信號相類似的延遲時間。
在一些實施例中，第一線段tWLa的長度基本上等於記憶體陣列CA1的寬度的一半(即記憶體陣列CA1的M/2個行)。在一些實施例中，第三線段tWLc的長度也基本上等於記憶體陣列的寬度的一半。例如，如果記憶體陣列CA1具有32個行，則第一線段tWLa的長度(以及第三線段tWLc的長度)用以基本上等於記憶體陣列CA1中的16個行的寬度。例如，如果記憶體陣列CA1具有128個行，則第一線段tWLa的長度(以及第三線段tWLc的長度)用以基本上等於記憶體陣列CA1中的64個行的寬度。換句話說，第一線段tWLa的長度(以及第三線段tWLc的長度)根據記憶體陣列CA1的大小是自我調整的。跟蹤字線tWL的總長度將類似於記憶體陣列CA1中的字線(第1圖所示的WL1-WLn)之一。
如第3圖所示，跟蹤字線信號WLTK可以由跟蹤字線tWL提供給電源開關162。由於跟蹤字線tWL上的電阻-電容(RC)負載類似於記憶體陣列CA1中的第1圖中的字線WL1，因此跟蹤字線信號WLTK將類似於如第4圖所示的字線WL1上的信號。
電源開關162耦合在跟蹤字線tWL和節點N1之 間。電源開關162用以根據跟蹤字線信號WLTK來使節點N1上的電壓電平放電。跟蹤字線信號WLTK是基於通過跟蹤字線tWL傳輸到電源開關162的時鐘脈衝信號CKP來生成的。
如第3圖所示，在一些實施例中，電源開關162包括P導電類型的電晶體T1和N導電類型的電晶體T2、T3和T4。電晶體T1-T4的所有柵極端子一起耦合到跟蹤字線tWL。如第3圖和第4圖所示，電源開關162中的電晶體T1-T4通過跟蹤字線信號WLTK來控制。如第4圖所示，當跟蹤字線信號WLTK達到足以使電晶體T2、T3和T4導通並且還足以使電晶體T1關斷的相對高電平時，節點N1上的跟蹤位元線信號BLTK開始被電源開關162中的電晶體T2、T3和T4放電。
注意，在一些實施例中，第3圖中的電源開關162中的電晶體T2、T3和T4的數量基本上等於位於第2圖中的從記憶體陣列CA1中的位元單元BC11到接地端子的放電路徑DCP上的電晶體的數量。換句話說，電源開關162中的電晶體T2、T3和T4能夠複製(或模擬)第2圖中的放電路徑DCP。第3圖所示的電源開關162中的電晶體T2、T3和T4的數量不限於三個。在其他實施例中，如果從記憶體陣列CA1中的位元單元BC11到接地端子的放電路徑DCP包括更多晶體管(例如4個、5個或更多個)或更少電晶體(例如1個或2個)，則電源開關162可被相應地調整為包括相同數量的N型電晶體。
如第3圖所示，在一些實施例中，跟蹤位線tBL耦合在節點N1與記憶體陣列CA1中的跟蹤單元BCt之間。在一些實施例中，與跟蹤位線tBL相耦合的跟蹤單元BCt的數量基本上等於記憶體陣列CA1中的單元列的數量。例如，如果記憶體陣列CA1包括256列的位元單元，則跟蹤位元線tBL與總共256個跟蹤單元BCt相耦合。在一些實施例中，跟蹤單元BCt可以包括相同或相似的位元單元的內部結構(參考第2圖中的位元單元BC11)，使得與跟蹤單元BCt相耦合的跟蹤位線tBL將具有與記憶體陣列CA1中的位線BL1~BLm之一相類似的電阻-電容(RC)負載。在這種情況下，如第4圖所示，節點N1上的跟蹤位元線信號BLTK的放電速度可以類似於記憶體陣列CA1中的位線BL1-BLm上的信號。
如第3圖所示，在一些實施例中，感測電路163耦合在節點N1和節點N2之間。感測電路163用以響應於節點N1上的電壓電平低於感測電路163的閾值電壓值Vt1，而在節點N2處生成負位元線使能信號NBLENB。在一些實施例中，如第3圖所示，感測電路163包括施密特(Schmitt)觸發器。在一些實施例中，該施密特觸發器包括三個P型電晶體T5、T6和T8以及一個N型電晶體T7。第3圖所示的施密特觸發器是施密特觸發器的一種示例性結構。感測電路163不限於第3圖中的施密特觸發器的所示結構。施密特觸發器包括兩個閾值電壓(一個高閾值電壓和一個低閾值電壓)。在時間TS1，施密特觸發 器響應於節點N1上的電壓電平向下越過施密特觸發器的低閾值電壓值Vt1，而將負位元線使能信號NBLENB(在節點N2處)從低電平升高到高電平。在一些示例性實施例中，感測電路163的低閾值電壓值Vt1用以處於跟蹤位元線信號BLTK上的高電平和低電平之間的總電壓間隙Vd的約15%。換句話說，當跟蹤位元線信號BLTK低於總電壓間隙Vd的15%時，感測電路163開始升高負位元線使能信號NBLENB(在節點N2處)。
如第3圖和第4圖所示，在一些實施例中，反相器164用以將負位元線使能信號NBLENB轉換為負位元線觸發信號NBLK，並且該負位元線觸發信號NBLK被發送到寫入輔助電路140。
在一些實施例中，由時序控制電路160提供的負位元線觸發信號NBLK的時序適應於記憶體陣列CA1，因為跟蹤字線tWL和跟蹤位線tBL對應於記憶體陣列CA1而變化。如上所述，由於負位元線觸發信號NBLK是參考跟蹤字線信號WLTK而生成的，並且跟蹤字線信號WLTK由跟蹤字線tWL生成以類比字線WL1上的信號的時間延遲，使得負位元線觸發信號NBLK能夠跟蹤字線WL1上的信號的時間延遲。另外，由於負位元線觸發信號NBLK是參考節點N1上的跟蹤位元線信號BLTK而生成的，因此在跟蹤位元線信號BLTK低於感測電路163中的施密特觸發器的低閾值電壓值Vt1之後，負位元線觸發信號NBLK開始放電。節點N1上的跟蹤位元線信號BLTK 耦合到跟蹤位元線tBL，以類比記憶體陣列CA1中的位線BL1~BLm之一上的電阻-電容(RC)負載。因此，負位元線觸發信號NBLK能夠跟蹤記憶體陣列CA1中的位線BL1~BLm之一上的電阻-電容(RC)負載。在這種情況下，如第4圖所示，延遲的負位元線觸發信號NBLKd的下降沿FE1將在位線BL1放電接近地電平GND時到達。
如第2圖和第4圖所示，位線BL1通過寫入驅動器120中的下拉電晶體122以及寫入輔助電路140中的下拉電晶體開關141被放電到地電平GND。當位元線BL1的信號到達地電平GND時，延遲的負位元線觸發信號NBLKd的下降沿FE1將(通過耦合電容器144)使位線BL1在地電平GND之下下拉電壓差dNBL。在這種情況下，寫入輔助電路140能夠在正確的時序處將位線BL1拉到瞬態負電壓電平NVSS(即0V-dNBL)，該時序發生在字線WL1上的信號被完全啟動之後並且還發生在位線BL1被放電到地電平GND之後。在一些實施例中，由於位線BL1被下拉至地電平GND之下的瞬態負電壓電平NVSS，因此瞬態負電壓電平NVSS能夠幫助確保位線BL1上的信號(即瞬態負電壓電平NVSS)覆蓋位元單元BC11中的存儲節點BL_in，使得存儲節點BL_in從高電平翻轉為低電平並用以存儲資料「0」，如第4圖所示。在這樣的實施例中，存儲節點BL_in被寫入以具有在該寫入操作中所需的電壓電平。
在一些其他情況下，如果位元線BL1被拉到不夠 低的電壓電平，則位元線BL1上的電壓電平可能無法覆蓋鎖存在位元單元BC11中的存儲節點BL_in上的電壓電平，使得存儲節點BL_in可能返回到高電平。進一步參考第5圖。第5圖是示出在寫入操作失敗的另一示例中的時間和相對信號上的電壓電平之間的關係的信號波形圖。相對於第4圖的實施例，第5圖中的相同元件標注有相同的附圖標記以易於理解。在一些情況下，如果時序控制電路160中的感測電路163具有閾值電壓Vt2，其中該閾值電壓Vt2高於前述實施例中的施密特觸發器的低閾值電壓Vt1，則在跟蹤位元線信號BLTK的電壓電平低於閾值電壓Vt2時，具有閾值電壓Vt2的感測電路163開始升高負位元線使能信號NBLENB(在節點N2處)。在一些情況下，如果感測電路163(例如感測電路163可以是反相器)的閾值電壓值Vt2被配置處於總電壓間隙Vd的約50%，則在第5圖所示的情況下，在第5圖中的時間TS2處，在跟蹤位元線信號BLTK低於總電壓間隙Vd的50%時，感測電路163開始升高負位元線使能信號NBLENB。由於閾值電壓Vt2高於低閾值電壓Vt1，因此負位元線使能信號NBLENB在第5圖中的時間TS2處升高，該時間TS2早於第4圖中的時間TS1。
如第5圖所示，由於負位元線使能信號NBLENB被較早拉高，因此延遲的負位元線觸發信號NBLKd的下降沿FE2也將較早到達，使得下降沿FE2可能在位線BL1的電壓電平被完全放電到地電平之前到達。在第5圖所示 的示例中，由於延遲的負位元線觸發信號NBLKd的下降沿FE2過早到達，因此即使位線BL1在時間TS3之後被下拉，位線BL1上的電壓電平也不能低於地電平GND，使得在第5圖所示的該示例中，對存儲節點BL_in和BLB_in的寫入操作失敗。
換句話說，在一些實施例中，在第3圖所示的時序控制電路160的感測電路163中利用的施密特觸發器以及第4圖所示的信號波形有利於確保寫入操作的成功概率。在一些實施例中，施密特觸發器響應於第一節點N1上的電壓電平向下越過施密特觸發器的低閾值電壓值Vt1而升高負位元線使能信號NBLENB的電壓電平。因此，負位元線使能信號NBLENB在適當時序被升高，以觸發包括負位元線觸發信號NBLK和延遲的負位元線觸發信號NBLKd的信號。因此，延遲的負位元線觸發信號NBLKd的下降沿FE1在適當時序到達，以(通過耦合電容器144)使位線BL1在地電平GND之下下拉電壓差dNBL，如第4圖所示。
進一步參考第6A圖。第6A圖是示出根據一些實施例的包括第1圖中的記憶體器件100的佈局的佈局圖。如第6A圖所示，第6A圖示出了根據一些實施例的與記憶體器件100中的元件的物理佈置相關聯的示例性佈局配置，這些元件包括例如第3圖的跟蹤字線tWL、跟蹤位元線tBL、電源開關162、感測電路163和反相器164，以及第1圖的寫入輔助電路140、寫入驅動器120和選擇電路 170。換句話說，第6A圖示出了以上元件在半導體佈局上的空間關係。如第6A圖所示，記憶體器件100的元件圍繞記憶體陣列CA1佈置。如第6A圖所示，在一些實施例中，跟蹤字線tWL可以被設置在記憶體陣列CA1的一側上的主輸入/輸出區域MIO上，時鐘脈衝信號CKP可以由設置在主控制器區域MCNT中的時間控制器(第6A圖中未示出)提供到跟蹤字線tWL。在一些實施例中，電源開關162和感測電路163也設置在主控制器區域MCNT中。在一些實施例中，跟蹤位線tBL設置在垂直字線驅動器區域WLDV中。在一些實施例中，反相器164設置在本地控制器區域LCTRL中。在一些實施例中，寫入輔助電路140、寫入驅動器120和選擇電路170設置在記憶體陣列CA1的另一側上的本地輸入/輸出區域LIO中。在一些實施例中，記憶體器件100不限於具有一個記憶體陣列CA1。
進一步參考第6B圖。第6B圖是示出根據一些實施例的記憶體器件200的另一佈局的另一佈局圖。第6B圖示出了根據一些實施例的與記憶體器件200中的元件的物理佈置相關聯的示例性佈局配置，這些元件包括例如第3圖的跟蹤字線tWL和跟蹤位元線tBL、電源開關262、感測電路263、反相器264、寫入輔助電路240a、寫入輔助電路240b、寫入驅動器220a、寫入驅動器220b、以及選擇電路270a和270b。為了說明，電源開關262對應於第3圖的電源開關162，感測電路263對應於第3 圖的電源開關162，反相器264對應於第3圖的反相器164。用於驅動第6B圖中的記憶體陣列CA1的寫入輔助電路240a、寫入驅動器220a和選擇電路270a對應於第3圖的寫入輔助電路140、寫入驅動器120和選擇電路170。用於驅動第6B圖中的另一記憶體陣列CA2的寫入輔助電路240b、寫入驅動器220b和選擇電路270b對應於第3圖的寫入輔助電路140、寫入驅動器120和選擇電路170。換句話說，第6B圖示出了元件在半導體佈局上的空間關係。與第6A圖中的具有一個記憶體陣列CA1的實施例相比，第6B圖中的記憶體器件200具有兩個記憶體陣列CA1和CA2。如第6B圖所示，跟蹤字線tWL可以設置在記憶體陣列CA1的一側上的主輸入/輸出區域MIO上，時鐘脈衝信號CKP可以由設置在主控制器區域MCNT中的時間控制器(未示出)提供到跟蹤字線tWL。在一些實施例中，電源開關262和感測電路263也設置在主控制器區域MCNT中。在一些實施例中，跟蹤位線tBL設置在垂直字線驅動器區域WLDV中，該區域位於兩個記憶體陣列CA1和CA2之間。在一些實施例中，反相器264設置在本地控制器區域LCTRL中。在一些實施例中，存在分別設置在沿著記憶體陣列CA1/CA2的頂側的本地輸入/輸出區域LIO中的兩個寫入輔助電路240a/240b、兩個寫入驅動器220a/220b、以及兩個選擇電路270a/270b。如第6B圖所示，負位元線觸發信號NBLK從中心點向這兩個寫入輔助電路240a/240b分佈，使得 負位元線觸發信號NBLK到寫入輔助電路240a/240b的到達時序大致相同。
第6B圖中的電源開關262和感測電路263、寫入輔助電路240a/240b、寫入驅動器220a/220b和選擇電路270a/270b的內部結構和行為類似於第1圖至第3圖中的電源開關162和感測電路163、寫入輔助電路140、寫入驅動器120和選擇電路170，此處不再贅述。
在一些實施例中，以上實施例中的記憶體器件能夠在適當時序將瞬態負電壓電平NVSS提供給連接到位單元的位元線或補數位線。瞬態負電壓電平NVSS的時序對應於記憶體陣列的參數而適應，使得瞬態負電壓電平NVSS將在正確的時間到達，以確保即使用於操作記憶體陣列的VDD被設置為相對低的值，寫入操作也可以成功。通過在適當時序提供的瞬態負電壓電平NVSS，記憶體器件可以進一步減小VDD的電平以在記憶體陣列上實現較低洩漏電流，使得在這種情況下可以減小記憶體器件的功耗。
在一些實施例中，一種電路包括跟蹤字線、電源開關、跟蹤位元線、感測電路。電源開關耦合在跟蹤字線和第一節點之間。電源開關用以響應於通過跟蹤字線發送到電源開關的時鐘脈衝信號而使第一節點上的電壓電平放電。跟蹤位線耦合在第一節點和記憶體陣列中的多個跟蹤單元之間。感測電路耦合在第一節點和第二節點之間。感測電路用以響應於第一節點上的電壓電平低於感測電路的閾值電壓值而生成負位元線使能信號。
在一些實施例中，該電路還包括反相器。反相器與感測電路相耦合，用於將負位元線使能信號轉換為負位元線觸發信號。負位元線觸發信號被發送到寫入輔助電路。寫入輔助電路由負位元線觸發信號觸發而將位元線電壓或補數位元線電壓下拉至瞬態負電壓電平。
在一些實施例中，感測電路包括施密特觸發器。感測電路的閾值電壓值是施密特觸發器的低閾值電壓值。施密特觸發器響應於第一節點上的電壓電平向下越過施密特觸發器的低閾值電壓值而生成負位元線使能信號。
在一些實施例中，跟蹤字線包括串聯連接的第一線段、第二線段和第三線段。第一線段和第三線段彼此平行。第一線段的長度基本上等於記憶體陣列的寬度的一半。第三線段的長度基本上等於記憶體陣列的寬度的一半。
在一些實施例中，與跟蹤位線相耦合的跟蹤單元的數量基本上等於記憶體陣列中的單元列的數量。
在一些實施例中，電源開關包括第一導電類型的第一電晶體以及第二導電類型的多個第二電晶體，第一電晶體和第二電晶體的柵極端子一起耦合到跟蹤字線。
在一些實施例中，電源開關中的第二電晶體的數量基本上等於位於從記憶體陣列中的位元單元到接地端子的放電路徑上的電晶體的數量。
在一些實施例中，一種器件包括寫入驅動器、寫入輔助電路和時序控制電路。寫入驅動器用以向記憶體陣列提供位元線電壓和補數位元線電壓。寫入輔助電路與寫入 驅動器相耦合。寫入輔助電路用以響應於負位元線觸發信號而將位元線或補數位元線上的一個電壓電平下拉至瞬態負電壓電平。時序控制電路與寫入輔助電路相耦合。時序控制電路包括與記憶體陣列中的字線上的第一延遲有關的跟蹤字線，以及與記憶體陣列中的位線上的第二延遲有關的跟蹤位線。時序控制電路用以參考第一延遲和第二延遲，響應於時鐘脈衝信號而生成負位元線觸發信號。
在一些實施例中，寫入輔助電路包括電晶體開關、延遲單元和電容器。電晶體開關耦合在接地端子和至寫入驅動器的輸出節點之間。電容器耦合在延遲單元和輸出節點之間。電容器用以響應於負位元線觸發信號的下降沿而將輸出節點的電壓電平耦合至瞬態負電壓電平。
在一些實施例中，時序控制電路還包括電源開關和感測電路。電源開關耦合在跟蹤字線和第一節點之間。電源開關用以響應於通過跟蹤字線發送到電源開關的時鐘脈衝信號而使第一節點上的電壓電平放電。感測電路耦合在第一節點和第二節點之間。感測電路用以響應於第一節點上的電壓電平低於感測電路的閾值電壓值而生成負位元線使能信號。
在一些實施例中，跟蹤位線耦合在第一節點與記憶體陣列中的多個跟蹤單元之間。與跟蹤位元線相耦合的跟蹤單元的數量基本上等於記憶體陣列中的單元列的數量。
在一些實施例中，跟蹤字線包括串聯連接的第一線段、第二線段和第三線段。第一線段和第三線段彼此平行。 第一線段的長度基本上等於記憶體陣列的寬度的一半。第三線段的長度基本上等於記憶體陣列的寬度的一半。
在一些實施例中，時序控制電路還包括與感測電路相耦合的反相器，用於將負位元線使能信號轉換為負位元線觸發信號。
在一些實施例中，感測電路包括施密特觸發器。感測電路的閾值電壓值是施密特觸發器的低閾值電壓值。施密特觸發器響應於第一節點上的電壓電平向下越過施密特觸發器的低閾值電壓值而生成負位元線使能信號。
在一些實施例中，電源開關包括第一導電類型的第一電晶體以及第二導電類型的多個第二電晶體。第一電晶體和第二電晶體的柵極端子一起耦合到跟蹤字線。
在一些實施例中，電源開關中的第二電晶體的數量基本上等於位於從記憶體陣列中的位元單元到接地端子的放電路徑上的電晶體的數量。
在一些實施例中，一種方法包括以下步驟：通過跟蹤字線發送時鐘脈衝信號；響應於時鐘脈衝信號而使第一節點上的電壓電平放電，該第一節點耦合到跟蹤位線；響應於第一節點上的電壓電平低於感測電路的閾值電壓值而生成負位元線使能信號；以及根據負位元線使能信號生成負位元線觸發信號。
在一些實施例中，該方法進一步包括以下步驟：響應於負位元線觸發信號的下降沿而將位元線電壓或補數位元線電壓下拉至瞬態負電壓電平。
在一些實施例中，跟蹤位線耦合在第一節點與記憶體陣列中的多個跟蹤單元之間。
在一些實施例中，跟蹤字線包括串聯連接的第一線段、第二線段和第三線段。第一線段和第三線段彼此平行。第一線段的長度基本上等於記憶體陣列的寬度的一半。第三線段的長度基本上等於記憶體陣列的寬度的一半。
以上概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本案的一實施例的各方面。本領域技術人員應當理解，他們可以容易地使用本案的一實施例作為設計或修改其他工藝和結構以實現本文介紹的實施例的相同目的和/或實現本文介紹的實施例的相同優點的基礎。本領域技術人員還應該認識到，這樣的等同構造不脫離本案的一實施例的精神和範圍，並且他們可以在不脫離本案的一實施例的精神和範圍的情況下在本文中進行各種改變、替換和變更。
120:寫入驅動器
140:寫入輔助電路
160:時序控制電路
170:選擇電路
CA1:記憶體陣列
NBLK:負位元線觸發信號
CKP:時鐘脈衝信號
M:數目
VDD:高電源電壓
VBL:位元線電壓
VBLB:補數位元線電壓
T1-T8:電晶體
N1,N2:節點
161:跟蹤字線
162:電源開關
163:感測電路
164:反相器
WLTK:跟蹤字線信號
tWL:跟蹤字線
tWLa:第一線段
tWLb:第二線段
tWLc:第三線段
BCt:跟蹤單元
tBL:跟蹤位線

Claims (10)

  1. 一種記憶體器件的控制電路，包括：一跟蹤字線；一電源開關，耦合在該跟蹤字線和一第一節點之間，該電源開關用以響應於通過該跟蹤字線發送到該電源開關的一時鐘脈衝信號而使該第一節點上的一電壓電平放電；一跟蹤位線，耦合在該第一節點和一記憶體陣列中的複數個跟蹤單元之間；以及一感測電路，耦合在該第一節點和第二節點之間，該感測電路用以響應於該第一節點上的該電壓電平低於該感測電路的一閾值電壓值而生成一負位元線使能信號。
  2. 如請求項1所述之記憶體器件的控制電路，更包含：一反相器，與該感測電路相耦合，用於將該負位元線使能信號轉換為一負位元線觸發信號，其中，該負位元線觸發信號被發送到一寫入輔助電路，該寫入輔助電路由該負位元線觸發信號觸發而將一位元線電壓或一補數位元線電壓下拉至一瞬態負電壓電平。
  3. 如請求項1所述之記憶體器件的控制電路，其中該感測電路包括一施密特觸發器，該感測電路的該閾值電壓值是該施密特觸發器的一低閾值電壓值，該施密特觸發器響應於該第一節點上的該電壓電平向下越過該施密 特觸發器的該低閾值電壓值而生成該負位元線使能信號。
  4. 如請求項1所述之記憶體器件的控制電路，其中該跟蹤字線包括串聯連接的一第一線段、一第二線段和一第三線段，該第一線段和該第三線段彼此平行，該第一線段的一長度基本上等於該記憶體陣列的一寬度的一半，並且該第三線段的一長度基本上等於該記憶體陣列的該寬度的一半。
  5. 如請求項1所述之記憶體器件的控制電路，其中與該跟蹤位線相耦合的該跟蹤單元的一數量基本上等於該記憶體陣列中的複數個單元列的一數量。
  6. 如請求項1所述之記憶體器件的控制電路，其中該電源開關包括一第一導電類型的一第一電晶體以及一第二導電類型的複數個第二電晶體，該第一電晶體和該些第二電晶體的柵極端子一起耦合到該跟蹤字線；其中該電源開關中的該些第二電晶體的一數量基本上等於位於從該記憶體陣列中的一位元單元到一接地端子的一放電路徑上的電晶體的一數量。
  7. 一種記憶體器件，包括：一寫入驅動器，用以向一記憶體陣列提供一位元線電壓和一補數位元線電壓； 一寫入輔助電路，與該寫入驅動器相耦合，該寫入輔助電路用以響應於一負位元線觸發信號而將一位元線或一補數位元線上的一個電壓電平下拉至一瞬態負電壓電平；以及一時序控制電路，與該寫入輔助電路相耦合，其中該時序控制電路包括與該記憶體陣列中的一字線上的一第一延遲有關的一跟蹤字線以及與該記憶體陣列中的一位線上的一第二延遲有關的一跟蹤位線，該時序控制電路用以參考該第一延遲和該第二延遲，響應於一時鐘脈衝信號而生成該負位元線觸發信號。
  8. 如請求項7所述之記憶體器件，其中該寫入輔助電路包括：一電晶體開關，耦合在一接地端子和至該寫入驅動器的一輸出節點之間；一延遲單元；以及一電容器，耦合在該延遲單元和該輸出節點之間，該電容器用以響應於該負位元線觸發信號的一下降沿而將該輸出節點的一電壓電平耦合至一瞬態負電壓電平。
  9. 一種記憶體器件的控制方法，包括：通過一跟蹤字線發送一時鐘脈衝信號；響應於該時鐘脈衝信號而使一第一節點上的一電壓電平放電，該第一節點耦合到一跟蹤位線； 響應於該第一節點上的該電壓電平低於一感測電路的一閾值電壓值而生成一負位元線使能信號；以及根據該負位元線使能信號生成一負位元線觸發信號。
  10. 如請求項9所述之記憶體器件的控制方法，更包含：響應於該負位元線觸發信號的一下降沿而將一位元線電壓或一補數位元線電壓下拉至一瞬態負電壓電平。
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