CN104882158A - 一种可编程静态随机存储器同步时钟控制模块电路 - Google Patents

Abstract

本发明涉及一种可编程式静态随机存储器同步时钟模块电路，属于集成电路设计领域。该电路包括：该模块电路包括由NMOS管和PMOS管组成的9个反相器，1个两输入与非门，2个两输入或非门，2个传输门，1个由4个反相器串联组成的反相器级联缓冲模块，1个时钟编码电路；该模块能够根据读写操作的不同自动生成所需要的灵敏放大器使能信号、位线预充电信号、驱动译码器输出字线信号、瞬态负位线使能信号等，很大程度的简化SRAM时序控制难度。通过外围信号控制以实现不同的操作时序，同样简化时序控制难度。

Description

一种可编程静态随机存储器同步时钟控制模块电路

技术领域

本发明属于集成电路设计技术领域，涉及一种可编程的SRAM同步时钟控制模块电路，尤其涉及延时链结构及可编程式化设计。

背景技术

随着工艺尺寸的发展和集成度的提高，为了节省功耗开销，未来的静态随机存储器SRAM设计将会工作在更低的工作电压下。然而，更低的工作电压将直接导致电路逻辑延时的增加，进而使得电路的时序设计复杂化，特别是对于SRAM这种控制信号非常多的电路体系。因此，希望有一种同步时钟控制模块，在SRAM进行读写操作时，该时钟模块会通过时钟上升沿延触发而生成该操作下所需要的全部使能信号。同时，对于SRAM的行列译码器来说，由于译码器输出端所接的SRAM单元阵列负载并不小，因此译码器的延时也是不容忽视的。为了解决这一问题，需要提前预置地址信号，然后由时钟模块来驱动译码生成字线信号和列选通信号。

为了有针对性的提升SRAM的读写能力，除了优化单元拓扑结构外，目前学术上普遍使用外围电路辅助技术，比如负位线技术、字线过驱动技术、瞬态负位线技术等等。其中，字线过驱动技术容易导致读操作失效和数据存储失效，负位线技术加重漏电进而需要安全控制电路和外围负电平生成电路，增加了设计难度和面积开销。相比之下瞬态负位线技术是比较好的技术，它在保留了负位线技术优点(在不破坏读能力和数据存储稳定性的基础上增强写能力)的同时降低了设计难度。根据设计需要这些外围辅助电路往往需要使能信号，因此在设计时钟时也应该根据需要将这些信号加入到时钟控制模块中。

最后，对于现有的同步时钟控制模块电路，相对缺乏对SRAM工作时序的可控性。SRAM的时序需要多方面衡量SRAM的读写速度，为了避免由于工艺偏差或电路寄生效应而导致实际的同步时钟控制模块电路的延时高于仿真时的结果，需要留有一定的冗余，而这个冗余的量级很难掌控，预留过多会影响同步时钟控制模块电路工作频率，预留过低可能会直接导致同步时钟控制模块电路无法正确工作。然而，现有的同步时钟控制模块电路，时序设定都是固定不可变的，这很大程度的降低了灵活度，并给SRAM实现带来了困难。

发明内容

本发明的目的是为克服已有技术的不足之处，提出一个可编程的静态随机存储器SRAM同步时钟控制模块电路，本发明可以较容易的调整时序，根据电路需要增加或减少相应的输出信号，且很容易移植到其他存储电路体系中(比如DRAM)。

本发明提出的一种可编程静态随机存储器同步时钟控制模块电路，其特征在于，该模块电路包括由NMOS管和PMOS管组成的9个反相器，1个两输入与非门，2个两输入或非门，2个传输门，1个由4个反相器串联组成的反相器级联缓冲模块，1个时钟编码电路；其连接关系为：时钟编码器的输入端连接时钟信号，时钟编码器的输出分别连接第一两输入或非门Or1、反相器级联缓冲模块，时钟编码器的输出信号SET同第一传输门1一个输入端相连，第一传输门的另一个输入端连接至电源电压Vdd，控制信号w_e以及其经过第六反相器Inv6后得到的取反信号分别作为控制端连接至第一传输门1，第一传输门1输出端经过第八反相器Inv8后的输出端及反相器级联缓冲模块的输出端分别连接至第二两输入或非门Or2的两个输入端，两个或非门Or1和Or2的输出端分别经过第一和第五反相器Inv2和Inv5后连接至第二传输门2的两个输入端，控制信号w_e以及其经过第七反相器Inv7后得到的取反信号分别作为控制端连接至第二传输门2，第二传输门2的输出端连接至位线预充电信号pc，第九反相器Inv9的输出端连接至灵敏放大器开启信号sense；反相器级联缓冲模块的输出端经过第三和第四反相器(Inv3和Inv4)后连接至瞬态负位线使能信号NBLen，地址信号wwl<0:127>_decoder和反相器级联缓冲模块的输出端连接至第一两输入与非门A1的两个输入端，两输入与非门A1输出端经过第一反相器Inv1后连接至字线选通信号wwl<0:127>。

本发明特点以及有益效果：

本发明的特点在于根据读写操作的不同由该模块自动生成所有控制信号，采用了新的延时链，并采用了可编程式结构，可控部分为位线的预充电时间和字线有效时间。通过外围控制信号可以实现不同的时序信号，这很大程度的简化了SRAM的时序控制难度。

本发明由时钟上升沿触发，根据读写操作的不同，自动生成所需要的全部控制信号。

本发明可以较容易的调整时序，根据电路需要增加或减少相应的输出信号，且很容易移植到其他存储电路体系中(比如DRAM)。

附图说明

图1为本发明的同步时钟控制模块电路原理图。

图2为图1中的时钟编码器原理图。

图3为图2中的可编程延时链原理图。

图4为延时单元原理图。

图5为本发明的时钟控制模块时序图(左：写操作，右：读操作)。

图6为本发明的时钟编码器时序图。

具体实施方式

本发明对时钟上升沿敏感，当时钟信号clk到达后，会自动根据读写操作的不同生成所需要的字线选通信号wwl<0:127>，瞬态负位线使能信号NBLen，位线预充电信号pc和灵敏放大器开启信号sense。下面结合附图及实施例电路结构详细说明本发明。

本发明的可编程静态随机存储器同步时钟控制模块电路结构如图1所示，该同步时钟控制模块电路包括由NMOS管和PMOS管组成的9个反相器Inv1—Inv9，1个两输入与非门A1，2个两输入或非门Or1—Or2，2个传输门(控制端的信号为读写控制信号w_e)，1个由4个反相器串联组成的反相器级联缓冲模块，1个时钟编码电路。时钟控制模块电路的输入端的输入信号包括：时钟clk，读写控制信号w_e，地址信号wwl<0:127>_decoder；输出端的输出信号包括：字线选通信号wwl<0:127>，瞬态负位线使能信号NBLen，位线预充电信号pc，灵敏放大器开启信号sense；

其连接关系为：时钟编码器的输入端连接时钟信号clk、时钟编码器的输出GCK分别连接两输入或非门Or1、反相器级联缓冲模块，时钟编码器的输出SET作为一个输入端同传输门1相连，传输门1的另一个输入端连接至电源电压Vdd，w_e以及其经过反相器Inv6后得到的取反信号分别作为控制端连接至传输门1，传输门1输出端经过反相器Inv8后的输出端及反相器级联缓冲模块的输出端分别连接至两输入或非门Or2的两个输入端，或非门Or1和Or2的输出端分别经过反相器Inv2和Inv5后连接至传输门2的两个输入端，w_e以及其经过反相器Inv7后得到的取反信号分别作为控制端连接至传输门2，传输门2的输出端连接至位线预充电信号pc，反相器Inv9的输出端连接至灵敏放大器开启信号sense，反相器级联缓冲模块的输出端经过反相器Inv3和Inv4后连接至瞬态负位线使能信号NBLen，地址信号wwl<0:127>_decoder和反相器级联缓冲模块的输出端连接至两输入与非门A1的两个输入端，A1输出端经过反相器Inv1后连接至字线选通信号wwl<0:127>。

上述同步时钟控制模块电路的时钟编码模块的具体结构如图2所示，包括4个由NMOS管和PMOS管组成的反相器Inv10—Inv13，2个两输入与非门A2—A3，1个延时链，2个可编程延时链，1个PMOS管P1，1个NMOS管N1。其中，P1和N1的栅极一同连接至延时链的输出端dnclk，P1漏极连接至电源，N1管漏极连接至延时链的输入端nclk，P1和N1的源极一同连接至两输入与非门A2的一个输入端trig，两输入与非门A2的另一个输入端连至两输入与非门A3输出端，两输入与非门A2的输出端依次经过两个反相器Inv11、Inv12后连到可编程延时链2的输入端，可编程延时链2的输出端经过反相器Inv13后连到时钟编码器的输出SET，同时时钟编码器的两个输出端SET和GCK分别连接至两输入与非门A3的两个输入端。时钟编码模块的输入端的信号为：时钟信号clk；输出端的信号包括：驱动译码器完成最后的译码选通信号GCK和用于控制灵敏放大器开启的使能信号SET。

上述时钟编码模块的可编程延时链组成如图3所示，包括2个寄存器，1个2-4译码器，10个延时块D1-D10，每个延时块均由2个延时单元串联组成，4个传输门C1-C4。其中两个寄存器的输入端分别与2-4译码器的2个输入端相连，2-4译码器的4个输出端R1-R4分别与4个传输门的输入端相连，作为4个传输门的控制端(nR1-nR4分别对应R1-R4的取反信号)。

上述可编程延时链的延时单元如图4所示，包括4个NMOS管N41-N42和4个PMOSP41-P44管以及1个反相器Inv。P42的栅极同漏极一同连接至电源电压Vdd，N42的栅极同漏极一同连接至地gnd，P44的栅极同漏极一同连接至电源电压Vdd，N44的栅极同漏极一同连接至地gnd，N41和N42对应的源极连在一起漏极连在一起，N43和N44对应的源极连在一起漏极连在一起，P41和P42对应的源极连在一起漏极连在一起，P43和P44对应的源极连在一起漏极连在一起，P41、N41、P43、N43的栅极连在一起并一同连至反相器Inv的输入端。Inv是采用反比结构的反相器，分别与4个PMOS管和4个NMOS管并联组成负载电路，目的是增加该反向器的寄生电容和电阻以达到增加延时的目的。

本发明的工作原理：

时钟控制模块电路中，信号w_e是读写控制信号，根据读写操作的不同通过控制不同路径传输门的开启和关闭来控制位线预充电信号pc(低电平有效)和灵敏放大器开启信号sense(低电平有效)的时序。这里GCK信号用于驱动译码器完成最后的译码(即生成字线选通信号)，同时也用于生成瞬态负位线开启信号NBLen。图中的反相器级联缓冲用于增强GCK信号的驱动能力以驱动后面庞大的SRAM单元阵列。时钟控制模块时序图如图5所示：一旦地址信号wwl<0:127>_decoder有效，系统就开始译码。时钟clk上升沿达到后，控制译码电路完成最后的译码,行译码器地址输出由时钟电路驱动生成字线选通信号wwl<0:127>，打开SRAM存储单元。读写控制信号w_e根据读写操作的不同通过传输门控制位线预充电信号pc和灵敏放大器开启信号sense的时序。在写操作期间set一直处于关闭状态，pc会在字线有效前失效，以留出足够的时间对位线进行电位预置操作。在读操作期间，字线有效的同时pc失效，sense在字线有效一段时间后开启，进行灵敏放大器的读出操作。

时钟编码仅对时钟上升沿敏感，用于生成很重要的两个中间信号GCK和SET。时钟编码电路的时序如图6所示，当clk上升沿到来时，在经过一定的延时后(可编程延时链1：位线预充电时间)通过一个反向器得到了它的反向信号nclk的下降沿，此刻对于经过一个固定的延时后得到信号dnclk仍旧是高电平，下拉管导通，trig信号被拉至低电平，当nclk低电平传到dnclk后，下拉管关闭trig信号恢复高电平。这一变化改变了GCK信号(与非门的一个输入端变为低电平，进而输出端变成高电平)，后面的两个反相器Inv11和Inv12用于整形。经过一定的延时后(可编程延时链2：字线有效时间)通过一个反相器Inv13得到SET信号，此时由于SET由高电平变为低电平，因此GCK信号被拉至低电平。除此之外，可编程延时链2还控制了灵敏放大器的开启时间。可编程延时链1和2分别对应位线预充电的时间和字线有效时间，均采用如图2所示的电路结构。

可编程延时链中，a和b是控制信号(需要提前预置好)，通过a和b的高低电平控制延时链电路导通路径以得到不同的延时，两个寄存器就可以表示四个状态(00、01、10、11)，即可以分别控制五种延时(1ns、2ns、5ns、8ns、10ns)。两个控制信号(a和b)就需要四组传输门结构(R1—R4)以实现五种延时的实现，实际应用时可以根据需要增加或减少它们的数量。

Claims (4)

1.一种可编程静态随机存储器同步时钟控制模块电路，其特征在于，该模块电路包括由NMOS管和PMOS管组成的9个反相器，1个两输入与非门，2个两输入或非门，2个传输门，1个由4个反相器串联组成的反相器级联缓冲模块，1个时钟编码电路；其连接关系为：时钟编码器的输入端连接时钟信号，时钟编码器的输出分别连接第一两输入或非门(Or1)、反相器级联缓冲模块，时钟编码器的输出信号SET同第一传输门(1)一个输入端相连，第一传输门的另一个输入端连接至电源电压Vdd，控制信号w_e以及其经过第六反相器(Inv6)后得到的取反信号分别作为控制端连接至第一传输门(1)，第一传输门(1)输出端经过第八反相器(Inv8)后的输出端及反相器级联缓冲模块的输出端分别连接至第二两输入或非门(Or2)的两个输入端，两个或非门(Or1和Or2)的输出端分别经过第一和第五反相器(Inv2和Inv5)后连接至第二传输门(2)的两个输入端，控制信号w_e以及其经过第七反相器(Inv7)后得到的取反信号分别作为控制端连接至第二传输门(2)，第二传输门(2)的输出端连接至位线预充电信号pc，第九反相器(Inv9)的输出端连接至灵敏放大器开启信号sense；反相器级联缓冲模块的输出端经过第三和第四反相器(Inv3和Inv4)后连接至瞬态负位线使能信号NBLen，地址信号wwl<0:127>_decoder和反相器级联缓冲模块的输出端连接至第一两输入与非门(A1)的两个输入端，第一两输入与非门(A1)输出端经过第一反相器(Inv1)后连接至字线选通信号wwl<0:127>。

2.如权利要求1所述模块电路，其特征在于，所述同步时钟控制模块电路的时钟编码模块包括4个由NMOS管和PMOS管组成的反相器，2个两输入与非门，1个延时链，2个可编程延时链，1个PMOS管，1个NMOS管；其中，PMOS管和NMOS管的栅极一同连接至延时链的输出端dnclk，PMOS管漏极连接至电源，NMOS管管漏极连接至延时链的输入端nclk，PMOS管和NMOS管的源极一同连接至第二两输入与非门(A2)的一个输入端trig，第二两输入与非门(A2)的另一个输入端连至第三两输入与非门(A3)输出端，第二两输入与非门(A2)的输出端依次经过第十一和第十二反相器(Inv11、Inv12)后连到第二可编程延时链(2)的输入端，第二可编程延时链(2)的输出端经过第十三反相器(Inv13)后连到时钟编码器的输出SET，同时时钟编码器的两个输出端SET和GCK分别连接至第三两输入与非门(A3)的两个输入端。

3.如权利要求2所述模块电路，其特征在于，所述时钟编码模块的可编程延时链包括2个寄存器，1个2-4译码器，10个延时块，每个延时块均由2个延时单元串联组成，4个传输门；其中，两个寄存器的输入端分别与2-4译码器的2个输入端相连，2-4译码器的4个输出端(R1-R4)分别与4个传输门的输入端相连，作为4个传输门的控制端。

4.如权利要求3所述模块电路，其特征在于，所述可编程延时链的延时单元包括4个NMOS管和4个PMOS管以及1个反相器；第一PMOS管(P42)的栅极同漏极一同连接至电源电压Vdd，第二NMOS管(N42)的栅极同漏极一同连接至地gnd，第四PMOS管(P44)的栅极同漏极一同连接至电源电压Vdd，第四NMOS管(N44)的栅极同漏极一同连接至地gnd；第一和第二NMOS管(N41和N42)对应的源极连在一起漏极连在一起，第三和第四NMOS管(N43和N44)对应的源极连在一起漏极连在一起，第一和第二PMOS管(P41和P42)对应的源极连在一起漏极连在一起，第三和第四PMOS管(P43和P44)对应的源极连在一起漏极连在一起，第一PMOS管、第一NMOS管,第三PMOS管和第三NMOS管(P41、N41、P43、N43)的栅极连在一起并一同连至反相器(Inv)的输入端。反相器(Inv)分别与4个PMOS管和4个NMOS管并联组成负载电路。