JP2575899B2 - プリチャージ式論理回路 - Google Patents

プリチャージ式論理回路

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はポリチャージ式論理回路に関し、特に詳細に
は高速に動作するプリチャージ式論理回路の構成に関す
るものである。
（従来の技術） 第10図は従来におけるプリチャージ式論理回路の一例
を示す同期式PLA1000の構成図を示す。同図において、
φ１およびφ２は各々AND平面およびOR平面に入力され
るクロック、1010は論理レベルを入力する入力線、1011
は積項線、1012は出力線、VDDは電源である。ANDアレイ
は入力1010、NMOSトランジスタN1および積項線1011によ
り構成されている。また、OR平面は出力線1012、NMOSト
ランジスタN2および積項線1011により構成されている。
第11図は上記構成を有するPLA1000の動作タイミング
チャートを示す。同図において、クロックφ１の立ち上
がりで積項線1011のプリチャージが行なわれる。そして
クロックφ１の立ち下がり時から積項線1011の電位がＬ
レベルになるようプログラムされているすべての積項線
がＬレベルに達するに十分な時間tpが経過したらクロッ
クφ２を立ち下げ出力線1032の読み出しを行なう。従っ
て、クロックφ１の立ち下がり時刻とクロックφ２の立
ち下がり時刻との時間差Δｔは、Δｔ＞tpの関係を満足
するように設定される。
ところで、PLA1000の動作速度を向上させるには、ク
ロック周波数を高く設定する必要がある。このために
は、上記に示したクロックのずれΔｔの制御を高制度で
行なう必要があり、従ってクロック制御回路が複雑にな
るという問題があった。
ところで、上記に示したクロックのφ１およびφ２の
時間差Δｔの大きさはクロック制御回路により調整する
ことができる。しかし、一方PLA内部の遅延であるtpはP
LAの内部で生じる遅延であるため、これらΔｔおよびtp
を正確に制御することは困難であった。このため、Δｔ
は余裕をもたせて幅が広く設定されていた。しかし、こ
れは出力線1032の読出開始時刻を遅らせることになり、
PLA1000の動作効率が低下するという問題があった。
それから、φ１が立上り、積項線のプリチャージを開
始するが、入力がすでに確定しており、かつプリチャー
ジが完了してしまえば必要以上にφ１をＨレベルとして
プリチャージ期間を長くもたせる必要がなく、φ２をＬ
レベルとしなければならないがこのタイミング制御がむ
ずかしい。
（発明が解決しようとする課題） 上記したように、従来におけるプリチャージ式論理回
路においては、制御クロックの立ち上がりおよび立ち下
がり時刻に基づいて動作の制御を行なっている。このた
め高速に動作させることが困難であり、従ってPLAの動
作効率が低下するという問題があった。。また、２種類
の制御クロックを用いるPLAにおける制御回路は複雑で
あった。
そこで本発明は、上記に示した問題に鑑みてなされた
ものであり、その目的とするところは、高速動作可能な
かつ簡単な構成のクロック制御回路を有したプリチャー
ジ式論理回路を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記した目的を達成するために、本発明によるプリチ
ャージ式論理回路は、入力信号とその反転信号を受ける
２本の信号線で１組となる入力線が複数組と、前記入力
線をローレベルに落とす放電回路と、前記入力線と交差
する複数の第１積項線と、前記第１の積項線をハイレベ
ルに引き上げる充電回路と、前記入力線と前記第１の積
項線との交点で、前記第１の積項線をローレベルに接続
すると共にゲートが前記入力線に接続した複数の第１の
トランジスタを備えたAND平面と、 前記第１の積項線に接続回路を介して連結された第２
の積項線および前記第２の積項線と交差する複数の出力
線と、前記出力線と前記第２の積項線との交点で、前記
出力線をローレベルに接続すると共にゲートが前記第２
の積項線に接続した複数の第２のトランジスタを備え、
前記第１の積項線のレベルと前記第２のトランジスタの
配置に応じた出力信号が前記出力線から出力されるOR平
面とからなり、 前記AND平面は更に第１のダミー線を備え、この第１
のダミー線は、前記入力線の１組にゲートが接続した２
つの第３のトランジスタでローレベルに接続されると共
に、常時オフの第４のトランジスタが接続されることに
よって、その容量が前記第１のトランジスタが接続され
た前記第１の積項線の容量の最大値以上の容量となって
おり、 この第１のダミー線は、前記充電回路によって前記第
１の積項線と共にハイレベルに充電され、その後入力線
の入力信号によって前記第３のトランジスタの一方が導
通することにより前記第１のダミー線がローレベルとな
り、 前記接続回路には前記第１のダミー線が接続されてお
り、前記第１の積項線と前記第２の積項線との連結は、
前記第１のダミー線がローレベルとなった後に行われ、
前記接続回路と前記接続回路と前記第１のダミー線との
間には、遅延回路が介在していることを特徴とする。
好ましくは、前記AND平面は更に第２のダミー線と、
前記第２のダミー線がローレベルとなったことを検出す
る第１の検出回路を備え、前記第２のダミー線は、常時
オフの第５のトランジスタが接続されることによって、
その容量が前記第１のトランジスタが接続された前記入
力線の容量の最大値以上の容量となっており、 この第２のダミー線は、前記放電回路によって前記入
力線と共にローレベルに放電され、前記入力線への信号
の入力と同時にハイレベルに充電され、 前記入力線への信号の入力は、前記第１の検出回路
が、前記第２のダミー線がローレベルとなったことを検
出した後に行われる。
更に好ましくは、前記AND平面は更に第３のダミー線
と、前記第３のダミー線がハイレベルとなったことを検
出する第２の検出回路を備え、前記第３のダミー線は、
前記入力線への信号の入力と共にローレベルに放電さ
れ、常時オフの第６のトランジスタが接続されることに
よって、その容量が前記第１のトランジスタが接続され
た前記積項線の容量の最大値以上の容量となっており、
前記入力線への信号の入力は、前記第２の検出回路が、
前記第３のダミー線がハイレベルとなったことを検出し
た後に行われる。
（実施例） 本発明の実施例を図面を参照して説明する。ここでは
まず、プリチャージ式論理回路の一例であるプリチャー
ジ式PLAに本発明を適用した実施例を示す。
第１図は、本発明の第一の実施例を示すPLA100の構成
図である。同図においてPT1,PT2,…PTnは積項線、101お
よび102は入力線、10,11,12…,15はＮチャネルMOS（NMO
S）トランジスタ、20は積項線をプリチャージする際の
制御に用いられるＰチャネルMOS（PMOS）トランジスタ
である。PLA100におけるAND平面は主として上記に示し
た積項線、NMOSトランジスタ、PMOSトランジスタから構
成されている。
次に、PT11,PT12,……,PT1nはOR平面内の積項線、110
および111は出力線である。30,31,32,33,34はNMOSトラ
ンジスタである。40〜44は、OR平面内の積項線PT11,PT
12,……,PT1nをチャージするためのPMOSトランジスタで
ある。PLA100におけるOR平面は、主として上記に示した
積項線、出力線、およびNMOSトランジスタから構成され
ている。
120はPLAの動作を制御するクロック制御線、VDDは電
源である。
そして、AND平面内の積項線、PT1,PT2,……,PTnに加
えて、ダミー積項線DUMMY1およびDUMMY2が設けられてい
る。DUMMY1およびDUMMY2には、積項線PT1〜PTnの中で最
も重い負荷を持つ積項線の負荷容量と同等の負荷容量50
が設けられている。従って、DUMMY1のプリチャージ完了
時刻を、積項線PT1,……,PTnのプリチャージ完了時刻と
して検知することができる。
DUMMY2のレベルは遅延回路52を介して、OR平面内へ伝
達される。
第２図はPLA100の動作を示すタイミングチャートであ
る。同図を参照しながら、上記構成を有するPLA100動作
について説明する。
まずPLA100を動作するサイクル（本サイクル）直前の
サイクル（前サイクル）において、クロックがLOW
（Ｌ）レベルの状態では、ノード120はＨレベルなのでP
MOSトランジスタ60はオフ、NMOSトランジスタ61はオン
となる。従って、ダミー積項線DUMMY1およびノード130
はＬレベルの状態である。尚Delay51は論理の反転しな
い素子である。
次に、クロックがHIGH（Ｈ）レベルとなると、ノード
120はＬレベルとなる。すでにノード130はＬレベルであ
るためNORゲート62の出力線131はＨレベルとなる。よっ
て、Ｐチャネルトランジスタ63がオフ、Ｎチャネルトラ
ンジスタ64がオンするため、AND平面の入力線H101およ
び102はすべてＬレベルとなる。よってAND平面内のＮチ
ャネルトランジスタ10〜15はすべてオフする。この状態
で、ノード131がＨレベルかつノード140がＬレベルであ
るので、積項線PT1〜PTnのプリチャージが一斉に開始さ
れる。
また、クロックがＨレベルになると同時に、Ｐチャネ
ルトランジスタ60がオンし、Ｎチャネルトランジスタ61
がオフする。これにより同様にDUMMY1のプリチャージが
始まる。DUMMY1がＨレベルに変化すると、delay回路51
を経てノード130はＨレベルとなり、NORゲート62の出力
131はＬレベルとなる。そして、インバータ21を介して
ノード140はＨレベルとなる。このため、Ｐチャネルト
ランジスタ20はオフし、積項線のプリチャージは停止す
る。これと同時に、ノード131がＬレベルとなるため、
Ｐチャネルトランジスタ63がオンし、Ｎチャネルトラン
ジスタ64がオフして、PLAの入力論理レベルに従って、A
ND平面の入力線101および102がプリチャージされる。従
って、PLAの入力は積項線のプリチャージが完了する前
に確定している必要がある。例えば、入力ＡがＨレベル
である場合を例にとると、Ｐチャネルトランジスタ65が
オンする。よって、ノード101はプリチャージされＨレ
ベルとなる。一方、Ｐチャネルトランジスタ66はオフす
るため、ノード102はプリチャージされず、ダイナミッ
クにＬレベルの状態を保つ。そして入力線の電位変化に
従い、Ｎチャネルトランジスタ10がオンするので、すで
にプリチャージされている積項線PT1は放電を開始す
る。また、トランジスタ11および12はオフの状態が続く
ので、PT2,PT3はダイナミックにＨレベルの状態を保
つ。従って、従来におけるPLAのように、クロックの立
ち下がり時を待って積項線のプリチャージを完了し次の
動作に移る必要はなく、DUMMY1が完全にプリチャージ完
了した時刻で次の動作、すなわち入力論理レベルに従っ
て積項線の放電を開始することができる。
以上のようにして、入力論理レベルに従って積項線の
放電が始まるが、放電が完了しANDアレイ内の積項線の
レベルが正しく確定した後、このレベルをインバータ22
を介して積項線の出力側からOR平面に伝え、OR平面の読
出しを開始する必要がある。ダミー積項線DUMMY2は積項
線の放電完了時刻を検出する。つまり、DUMMY2は、積項
線PT1〜PTnと同期したタイミングでプリチャージを行い
入力Ａに関する入力線101,102の両方に接続されたトラ
ンジスタ14及び15によってPT1〜PTnの中で最大負荷容量
をもった積項線と同じタイミングで放電する。
次に、OR平面の動作について説明する。OR平面はAND
平面と動揺にダイナミック回路によって構成され、出力
線にプリチャージを行う方式である。
OR平面のプリチャージ／読出しのタイミング制御は、
前述のDUMMY2を介して行う。積項線がプリチャージされ
ている間（すなわちDUMMY2もＨレベルの間）、ノード15
0はＨレベルであり、Ｐチャネルトランジスタ40がオ
フ、Ｎチャネルトランジスタ30がオンしている。尚、De
lay52は論理の反転しない素子で組まれている。このた
め、OR平面内の積項線PT11,PT12、…,PT1nはＬレベルと
なり、OR平面内のＮチャネルトランジスタ31,32,33,34
はすべてオフする。同時に、ノード160はＬレベルであ
るためＰチャネルトランジスタ67がオンし、出力線110
および111はプリチャージされる。AND平面の動作が始ま
り積項線の放電がなされ、DUMMY2がＬレベルになると、
delay回路52を介してノード150はＬレベルになるため、
ノード160がＨレベルとなり、従ってＰチャネルトラン
ジスタ67がオフし、出力線のプリチャージが停止する。
また、Ｐチャネルトランジスタ40がオンし、Ｎチャネル
トランジスタ30がオフする。例えばPT1がＬレベルであ
ると、Ｐチャネルトランジスタ41はオフのため、OR平面
の積項線PT11はダイナミックにＬレベルの状態を保持す
る。一方、例えばPT3がＨレベルの場合を考えると、Ｐ
チャネルトランジスタ43はオンし、さらにPMOSトランジ
スタ40がオンしているので、OR平面の積項線PT13はプリ
チャージされ、Ｈレベルとなる。以上のようにして、AN
D平面内の積項線PT1〜Pnのレベルが、OR平面内の積項線
PT11〜PT1nに伝達される。OR平面内のＮチャネルトラン
ジスタ31,32,33,34は、積項線PT11〜PT1nによってオン
／オフするから、例えば上記のように、積項線PT11がＬ
レベルで積項線PT13がＨレベルの場合には、Ｎチャネル
トランジスタ31がオフ、トランジスタ34がオンすること
により、出力線110上にプリチャージされた電荷は放電
されて、出力線110はＬレベルとなる。出力線110および
111のレベルはインバータを介して各々PLA100の出力Y1
およびY2として取出される。
このように、DUMMY2の放電完了時でもって積項線の放
電完了時刻の検出を行なうことができる。従って、従来
のようにクロックの立ち下がり時を基準にして積項線の
放電完了時刻を計っていた従来の場合よりも早く次の動
作に移ることができる。
以上が、本実施例のPLA100の基本的な動作の説明であ
る。次にdelay（遅延）回路51および52について、説明
を行なう。
両delay回路とも、タイミング上の誤動作を防止する
目的で挿入されたものである。例えば、DUMMY1で積項線
プリチャージ完了のタイミングを検出した後、このdela
y回路51を介して時間的余裕を付加した後、積項線PT1〜
PTnのプリチャージを停止するようにしている。これ
は、delay回路51を付加せずに、ダミー積項線DUMMY1を
直接にNORゲート62に接続した場合、NORゲート62および
インバータ21の論理しきい値によっては、DUMMY1が完全
にＨレベルになり切らないうちに、ゲート62を介してイ
ンバータ21が反転し、Ｐチャネルトランジスタ20がオフ
する。そして積項線PT1〜PTnがまだ充分にプリチャージ
されていない状態で、プリチャージが停止してしまう場
合が発生する。delay回路52を付加した理由も、全く同
様である。第３図および第４図はdelay回路51および52
の実施例を示す。第３図はカスケード接続したインバー
タで構成した実施例を、また第４図には抵抗および負荷
容量で構成した実施例を示している。
上記した第一の実施例においては、AND平面およびOR
平面のプリチャージ制御のために各々ダミー積項線を設
けたが、AND平面のプリチャージ制御のみダミー積項線
を設けた構成にしてもよい。本発明の考え方は、ダミー
積項線の代わりにダミービット線を設けることで、メモ
リ回路にも利用できる。第５図に、その様な例として、
プリチャージ式SRAM（Static Radom Access Memory）の
読み出し動作のみ回路の構成図を示す。
同図において、530はダミービット線であり、SRAM500
におけるビット線の最大の負荷容量と等しい負荷容量53
5を有している。尚、このダミービット線530は第一の実
施例におけるダミープリチャージ線DUMMY1と同じ役割り
を有する。
540はプリチャージを制御するイネーブル線、538およ
び541はプルアップトランジスタ、542はビット線、543
は出力線、544はメモリセルである。
次に上記構成を有するSRAM500の動作を説明する。
入力線540は、クロックの立上りによってＬレベルと
なりビット線のプルアップトランジスタ541をONさせビ
ット線をプリチャージするがすぐにビット線のプリチャ
ージが完了するとこれを受けてＨレベルとなりプリチャ
ージを終了する。従来は、ビット線のプリチャージ完了
と見なしたところのクロックのエッジ立下り後でないと
入力できなかったりリードネーブル（REN）信号は、こ
こでは入力線540がＨレベルになった後、直ちに入力す
ることができる。このようにダミービット線を設けたこ
とによりRAMセル内の論理呼出しがクロックの立ち下が
りを待つことなく無関係に実行でき、高速な論理出力を
実現することができる。
次にダミービット線を利用した別の例を示す。第６図
はプリチャージROM600の構成図である。同図において、
630はダミービット線、640はプリチャージの制御イネー
ブル線、641はプルアップトランジスタ、642はメモリ素
子644はプルダウントランジスタ、645は出力線である。
そして、ダミービット線630にはROM600におけるビット
線の有する最大の負荷容量と等しい容量の負荷容量635
を接続している。次に上記構成を有するROM600の動作に
ついて説明する。ビット線のプルアップトランジスタ64
1のイネーブル線640の動作タイミングは、クロックの立
上りによってＬレベルとなりプルアップトランジスタ64
1をオンさせ、ビット線をプリチャージする。プリチャ
ージの完了時刻はダミービット線630のプリチャージ完
了時刻で代表させる。従来はクロックのエッジ立下がり
によりビット線のプリチャージ完了を判断していたが、
本実施例においては、ダミービット線630のプリチャー
ジ完了時刻でビット線のプリチャージ完了を判断し直ち
に次の動作に移ることができる。プリチャージ終了後、
イネーブル線640がＨレベルとなった後は、プルアップ
トランジスタ641をオフさせ同時にプルダウントランジ
スタ644をオンさせ、ノード645によりメモリ素子642の
記憶レベルが読出される。従って、ROM600の読出しが高
速に実行できる。
第７図は、本発明の第二の実施例であるプリチャージ
式PLA700の構成図である。第８図はPLA700の動作を示す
タイミングチャートである。PLA700の基本的な構成は次
に示す以外は、第一の実施例と同様である。
第一の実施例では、積項線のプリチャージ及び放電完
了時刻検出用にダミー積項線DUMMY1およびDUMMY2を用い
たが本実施例ではこれに加えて入力線IN1,IN2,…,INnの
放電検出用としてダミー入力線DUMMYINを設ける。これ
によりこのDUMMY1およびDUMMY2とDUMMYINとの両方向の
制御によって積項線のプリチャージタイミングを制御す
る。尚、このダミー入力線DUMMYINには入力線IN1〜INn
の中で最も負荷の重いものと同等の負荷容量が接続され
ている。そして、積項線の放電完了検出用に用いたダミ
ー積項線DUMMY2の出力とクロック信号との論理和をと
り、これを用いてOR平面の積項線790及び出力線791のプ
リチャージ制御におきかえている。
上記構成を有する本実施例のPLA700の動作について、
第８図に示すタイミングチャートを用いてダミー入力線
DUMMYINの動作を中心に説明する。
本サイクル以前の前サイクルにおいてクロックがＬレ
ベルになるとDUMMY1は、無条件にＬレベルになるとDUMM
Y1は、無条件にＬレベルになるが、この時にダミー入力
線DUMMYINは、無条件にＨレベルになる。するとDUMMY1
とDUMMYINとを入力するNANDゲート771とインバータ770
との論理によってノード797はＨレベルとなる。この状
態で本サイクルにはいるとクロックがＨレベルとなる。
するとノード796もＨレベルとなりすでにノード797はＨ
レベル状態であるので、インバータ773の出力799は、NA
NDゲート772とインバータ773との論理によってＨレベル
となる。ノード799がＨレベルとなるとインバータ744の
出力795はＬレベルとなり、ダミー積項線も含め積項線
をプリチャージするＰチャネルトランジスタ750はすべ
てオンし積項線はプリチャージを開始する。この同じタ
イミングでＰチャネルトランジスタ701はオフし（ノー
ド799はＨレベル）、Ｎチャネルトランジスタ702はオン
する。Ｐチャネルトランジスタ701がオフすることで入
力論理の入力がしゃ断され、オンしているＮチャネルト
ランジスタ702によって入力線IN1に代表される入力線は
放電を始めることになる。一方、ダミー入力線DUMMYIN
と同一タイミングで（−ド796はＨレベル）Ｐチャネル
トランジスタ703はオフし、ノード799はＨレベルである
からＮチャネルトランジスタ702はオンする。つまり、D
UMMYINも他の入力線と同様に放電を始めることになる。
そして、DUMMYINの放電完了のタイミングをもって入力
線IN1〜INnの放電完了のタイミングを代表させる。
ダミー入力線DUMMYINは入力線の放電完了のタイミン
グを検出する。そしてDUMMY1のプリチャージ完了タイミ
ングとDUMMYINの放電完了タイミングとで遅い方のタイ
ミングをもってNANDゲート771の出力は反転する。する
とノード797は（初期状態ではＨレベル）Ｌレベルに反
転する。ところでNAND771の出力は、ノード797へ直接出
力しても良いし、論理の反転しない遅延回路755を介し
てノード797へ出力しても良い。この結果、インバータ7
73の出力799はＬレベルに反転する。するとインバータ7
44を介しノード795はＨレベルに反転するための積項線
をプリチャージさせているトランジスタ750はオフし、
積項線のプリチャージは終了する。このタイミングでノ
ード799がＬレベルとなるのでＰチャネルトランジスタ7
01はオンし、Ｎチャネルトランジスタ702はオフする。
例えば、入力ＡがＨレベルであるとインバータ775の出
力はＬレベルとなりＰチャネルトランジスタ704はオン
しＰチャネルトランジスタ701もオンするため入力線IN1
はＨレベルとなる。このようにして入力論理が入力され
ることでAND平面内での論理読出し動作が開始される。
サイクル後半になると、クロックがＬレベルとなるた
めノード796はＬレベル、ノード799はインバータ773とN
ANDゲート772の論理によりＬレベル、ノード795はＨレ
ベル、ノード798はＨレベルとなる。この結果、トラン
ジスタ705はオン、750はオフ、703はオン、702はオフと
なる。するとDUMMY1は放電されＬレベルに、DUMMYINは
プリチャージされＨレベルとなり前記で前サイクルと称
した同じ状態に初期化される。
次に第２のダミー積項線DUMMY2の出力側に付けた論理
和回路776の動作について説明する。
DUMMY2の動作の１つとしてOR平面にある出力線791の
プリチャージ制御がある。DUMMY2がＨレベルであるとノ
ード794はＬレベルとなりＰチャネルトランジスタ706は
オンし、出力線791はプリチャージを開始する。逆にDUM
MY2がＬレベル（かつクロックがＬレベル）であるとノ
ード794はＨレベルとなりトランジスタ706はオフし、プ
リチャージをやめる。したがって出力線791はDUMMY2が
ＨレベルとなってからＬレベルにかわるまでの間にプリ
チャージを完了させなくてはならない。つまりDUMMY2の
Ｈレベルの期間が長ければ長い程、出力線791のプリチ
ャージ時間にマージンをもたせることができる。DUMMY2
がＨレベルとなるタイミングは本サイクルにはいってク
ロックがＨレベルとなることによりノード795がＬレベ
ルに変化し、Ｐチャネルトランジスタ750によってプリ
チャージされる時である。又、DUMMY2がＬレベルとなる
タイミングは入力論理が受入れられ入力線IN1…INnが変
化し、それを受けてＨレベルにプリチャージした積項線
PT1,…,PTnがＨレベルとＬレベルが決定するタイミング
である。第７図に示したようにクロックがＨレベルとな
り、その信号がDUMMY2に達するまでには、論理ゲート73
0,731,772,773,774による５段分の遅延が生じる。した
がって、クロックがＨレベルとなってからこれらの論理
ゲート５段分を介在させてDUMMY2をＨレベルにさせ第一
の実施例のようにDUMMY2のみでプリチャージを制御する
よりもクロック直接の制御でDUMMY2の出力をＨレベルに
させた方が出力線791のプリチャージ期間を早く開始で
きかつ長くすることができる。そのため、DUMMY2の出力
とクロックとの論理和をとった出力で出力線791のプリ
チャージを制御する構成にしている。従って、第一の実
施例のPLA100よりDUMMY2のプリチャージ期間は早く開始
されかつ長い期間となる。
第９図は本発明の第三の実施例を示すPLA900構成図で
ある。本実施例では、ダミー積項線DUMMY1とダミー入力
線DUMMYINとを設けた構成の点では第二の実施例と同様
である。本実施例ではDUMMY1とDUMMYINとの接続方法が
第四の実施例の場合と違う。第四の実施例では、積項線
のプリチャージタイミング検出用としてのDUMMY1と入力
線の放電タイミング検出用としてのDUMMYINとにおいて
どちらか遅い方の信号で積項線プリチャージの制御を行
ったが、本実施例ではDUMMY1の出力側がDUMMYINのＮチ
ャネルトランジスタ902に接続されている。そしてDUMMY
INの出力が直に積項線PT1,…,PTnのプリチャージを制御
する。DUMMYINには論理の反転しないdelay回路904が接
続される場合もある。
以下に本実施例のPLA900における積項線のプリチャー
ジ制御の動作を説明する。
前サイクルでクロックがＬレベルであるとノード918
がＬレベル、ノード938はNANDゲート982とインバータ98
3との論理によってＬレベル、ノード907はＨレベル、ノ
ード924はＨレベルとなる。この結果、Ｐチャネルトラ
ンジスタ901はオフ、903はオン、Ｎチャネルトランジス
タ905はオンする。するとDUMMY1はＮチャネルトランジ
スタ905によって放電されるので、Ｌレベルとなる。し
たがって、これを受けてＮチャネルトランジスタ902は
オフとなりDUMMYINはＰチャネルトランジスタ903によっ
てプリチャージされＨレベルとなる。これを受けてノー
ド927はＨレベルとなる。この状態で本サイクルがはじ
まる。
本サイクルがはじまりクロックがＨレベルとなるとノ
ード924はＬレベル、ノード918はＨレベルとなる。ノー
ド938はノード927がすでにＨレベルであるためNANDゲー
ト982とインバータ893との論理によってＨレベルとな
る。そして、ノード907はＬレベルとなる。この結果Ｐ
チャネルトランジスタ901はオン、903はオフしＮチャネ
ルトランジスタ905はオフする。するとDUMMY1はＰチャ
ネルトランジスタ901によってプリチャージされＨレベ
ルとなる。これを受けてＮチャネルトランジスタ902は
オンするため前サイクルでプリチャージされたDUMMYIN
の電荷はＮチャネルトランジスタ902によって放電され
Ｌレベルにかわる。この結果、ノード927はＬレベルに
反転するためノード938はNANDゲート982およびインバー
タ983の論理によってＬレベル、そしてノード907はＨレ
ベルとなる。ノード907がＨレベルになるとＰチャネル
トランジスタ901は、オフするためプリチャージするた
めのプリチャージは終了することになる。
以後の動作は同一の実施例及び第二の実施例と全く同
様であるため、その説明は省略する。
［発明の効果〕 以上説明したように、本発明のプリチャージ式論理回
路は、１相のクロックのもとで動作する。従って、クロ
ック制御回路は簡単な構成にすることができる。加え
て、プリチャージ線のプリチャージ完了時刻を検出する
ダミープリチャージ線を設けているのでプリチャージ完
了後直ちに次の動作を開始することができる。よって高
速に動作することができる。
また、本発明のプリチャージ式プログラマブル・ロジ
ック・アレイは、例えば、積項線の充放電を検出する第
一および第二のダミー積項線と、入力線の放電完了時刻
を検出するダミー入力線とを備えているので、積項線の
充放電および入力線の放電完了のタイミングを検出後直
ちに次の動作に移ることができる。このため高速に動作
させることができる。
【図面の簡単な説明】
第１図は本発明の第一の実施例であるプリチャージ式論
理回路の構成図、第２図は第一の実施例であるプリチャ
ージ式論理回路の動作を示すタイミングチャート、第３
図は遅延回路の構成図、第４図は他の遅延回路の構成
図、第５図はプリチャージ式SRAMの構成図、第６図はプ
リチャージ式ROMの構成図、第７図は本発明の第二の実
施例であるプリチャージ式PLAの構成図、第８図は第二
の実施例であるプリチャージ式PLAの動作を示すタイミ
ングチャート、第９図は本発明の第三の実施例であるプ
リチャージ式PLAの構成図、第10図は従来用いられる同
期式PLAの構成図、第11図は従来の同期式PLAの動作を示
すタイミングチャートである。 DUMMY1……第一のダミー積項線 DUMMY2……第二のダミー積項線 DUMMYIN……ダミー入力線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−160820（ＪＰ，Ａ) 特開 平１−175414（ＪＰ，Ａ) 特開 昭63−232712（ＪＰ，Ａ) 特開 昭60−233933（ＪＰ，Ａ) 特開 昭63−69321（ＪＰ，Ａ) 特開 平１−93927（ＪＰ，Ａ) 特公 平１−37009（ＪＰ，Ｂ２)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】入力信号とその反転信号を受ける２本の信
    号線で１組となる入力線が複数組と、前記入力線をロー
    レベルに落とす放電回路と、前記入力線と交差する複数
    の第１の積項線と、前記第１の積項線をハイレベルに引
    き上げる充電回路と、前記入力線と前記第１の積項線と
    の交点で、前記第１の積項線をローレベルに接続すると
    共にゲートが前記入力線に接続した複数の第１のトラン
    ジスタを備えたAND平面と、 前記第１の積項線に接続回路を介して連結された第２の
    積項線および前記第２の積項線と交差する複数の出力線
    と、前記出力線と前記第２の積項線との交点で、前記出
    力線をローレベルに接続すると共にゲートが前記第２の
    積項線に接続した複数の第２のトランジスタを備え、前
    記第１の積項線のレベルと前記第２のトランジスタの配
    置に応じた出力信号が前記出力線から出力されるOR平面
    とからなり、 前記AND平面は更に第１のダミー線を備え、この第１の
    ダミー線は、前記入力線の１組にゲートが接続した２つ
    の第３のトランジスタでローレベルに接続されると共
    に、常時オフの第４のトランジスタが接続されることに
    よって、その容量が前記第１のトランジスタが接続され
    た前記第１の積項線の容量の最大値以上の容量となって
    おり、 この第１のダミー線は、前記充電回路によって前記第１
    の積項線と共にハイレベルに充電され、その後入力線の
    入力信号によって前記第３のトランジスタの一方が導通
    することにより前記第１のダミー線がローレベルとな
    り、 前記接続回路には前記第１のダミー線が接続されてお
    り、前記第１の積項線と前記第２の積項線との連結は、
    前記第１のダミー線がローレベルとなった後に行われ、
    前記接続回路と前記第１のダミー線との間には、遅延回
    路が介在していることを特徴とするプリチャージ式論理
    回路。
  2. 【請求項２】前記AND平面は更に第２のダミー線と、前
    記第２のダミー線がローレベルとなったことを検出する
    第１の検出回路を備え、前記第２のダミー線は、常時オ
    フの第５のトランジスタが接続されることによって、そ
    の容量が前記第１のトランジスタが接続された前記入力
    線の容量の最大値以上の容量となっており、 この第２のダミー線は、前記放電回路によって前記入力
    線と共にローレベルに放電され、前記入力線への信号の
    入力と同時にハイレベルに充電され、 前記入力線への信号の入力は、前記第１の検出回路が、
    前記第２のダミー線がローレベルとなったことを検出し
    た後に行われることを特徴とする請求項１のプリチャー
    ジ式論理回路。
  3. 【請求項３】前記AND平面は更に第３のダミー線と、前
    記第３のダミー線がハイレベルとなったことを検出する
    第２の検出回路を備え、前記第３のダミー線は、前記入
    力線への信号の入力と共にローレベルに放電され、常時
    オフの第６のトランジスタが接続されることによって、
    その容量が前記第１のトランジスタが接続された前記積
    項線の容量の最大値以上の容量となっており、前記入力
    線への信号の入力は、前記第２の検出回路が、前記第３
    のダミー線がハイレベルとなったことを検出した後に行
    われることを特徴とする請求項１のプリチャージ式論理
    回路。
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