JPH06349291A - 半導体集積回路のアクセスタイムスピードアップ回路 - Google Patents
半導体集積回路のアクセスタイムスピードアップ回路Info
- Publication number
- JPH06349291A JPH06349291A JP13751793A JP13751793A JPH06349291A JP H06349291 A JPH06349291 A JP H06349291A JP 13751793 A JP13751793 A JP 13751793A JP 13751793 A JP13751793 A JP 13751793A JP H06349291 A JPH06349291 A JP H06349291A
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- JP
- Japan
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- sense line
- circuit
- access time
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Abstract
(57)【要約】
【目的】 プリチャージ方式のセンスラインの電位上昇
を抑え、アクセスタイムのスピードアップを図る。 【構成】 プリチャージ信号ＰＲＣが“Ｈ”になると、
ＰＭＯＳ２５がオンし、センスライン２２が“Ｈ”にチ
ャージアップされる。プリチャージ信号ＰＲＣを“Ｈ”
から“Ｌ”へ変化させると、ＰＭＯＳ２５がオフし、セ
ンスライン２２へのチャージアップが終了する。プリチ
ャージ信号ＰＲＣが“Ｈ”→“Ｌ”へ変化した瞬間に、
ゲート容量Ｃの影響によってセンスライン２２の電位が
電源電圧ＶＣＣより上昇しようとするが、この電位上昇
が容量２８によって抑制され、アクセスタイムがスピー
ドアップされる。
を抑え、アクセスタイムのスピードアップを図る。 【構成】 プリチャージ信号ＰＲＣが“Ｈ”になると、
ＰＭＯＳ２５がオンし、センスライン２２が“Ｈ”にチ
ャージアップされる。プリチャージ信号ＰＲＣを“Ｈ”
から“Ｌ”へ変化させると、ＰＭＯＳ２５がオフし、セ
ンスライン２２へのチャージアップが終了する。プリチ
ャージ信号ＰＲＣが“Ｈ”→“Ｌ”へ変化した瞬間に、
ゲート容量Ｃの影響によってセンスライン２２の電位が
電源電圧ＶＣＣより上昇しようとするが、この電位上昇
が容量２８によって抑制され、アクセスタイムがスピー
ドアップされる。
Description
【０００１】
【産業上の利用分野】本発明は、リードオンリメモリ
（以下、ＲＯＭという）、ランダムアクセスメモリ（以
下、ＲＡＭという）、プログラマブルロジックアレイ
（以下、ＰＬＡという）等の半導体集積回路内の出力回
路に設けられるアクセスタイムスピードアップ回路に関
するものである。
（以下、ＲＯＭという）、ランダムアクセスメモリ（以
下、ＲＡＭという）、プログラマブルロジックアレイ
（以下、ＰＬＡという）等の半導体集積回路内の出力回
路に設けられるアクセスタイムスピードアップ回路に関
するものである。
【０００２】
【従来の技術】図２は、従来の半導体集積回路（例え
ば、ＲＯＭ）におけるプリチャージ方式の出力回路の一
構成例を示す回路図である。このＲＯＭの出力回路で
は、メモリセルアレイ１内の複数のデータ出力ラインが
センスライン２に接続されている。プリチャージ信号Ｐ
ＲＣを入力する入力端子３には、インバータ４を介して
プリチャージ用のＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳという）５のゲートが接続されている。Ｐ
ＭＯＳ５のソースは電源電圧ＶＣＣに、ドレインがセン
スライン２に接続されている。ＰＭＯＳ５のゲートとセ
ンスライン２との間には、該ＰＭＯＳ５のゲート容量Ｃ
が寄生している。センスライン２は、ラッチ回路６を介
して、出力電圧Ｖout 用の出力端子７に接続されてい
る。ラッチ回路６は、ＰＭＯＳ６ａ及びインバータ６ｂ
で構成されている。ＰＭＯＳ６ａは、ドレインがセンス
ライン２に接続され、ソースが電源電圧ＶＣＣに接続さ
れている。インバータ６ｂの入力端子はセンスライン２
に接続され、該インバータ６ｂの出力端子が、ＰＭＯＳ
６ａのゲートに接続されると共に、出力端子７に接続さ
れている。
ば、ＲＯＭ）におけるプリチャージ方式の出力回路の一
構成例を示す回路図である。このＲＯＭの出力回路で
は、メモリセルアレイ１内の複数のデータ出力ラインが
センスライン２に接続されている。プリチャージ信号Ｐ
ＲＣを入力する入力端子３には、インバータ４を介して
プリチャージ用のＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳという）５のゲートが接続されている。Ｐ
ＭＯＳ５のソースは電源電圧ＶＣＣに、ドレインがセン
スライン２に接続されている。ＰＭＯＳ５のゲートとセ
ンスライン２との間には、該ＰＭＯＳ５のゲート容量Ｃ
が寄生している。センスライン２は、ラッチ回路６を介
して、出力電圧Ｖout 用の出力端子７に接続されてい
る。ラッチ回路６は、ＰＭＯＳ６ａ及びインバータ６ｂ
で構成されている。ＰＭＯＳ６ａは、ドレインがセンス
ライン２に接続され、ソースが電源電圧ＶＣＣに接続さ
れている。インバータ６ｂの入力端子はセンスライン２
に接続され、該インバータ６ｂの出力端子が、ＰＭＯＳ
６ａのゲートに接続されると共に、出力端子７に接続さ
れている。
【０００３】図３は、図２に示すＲＯＭの出力回路の電
圧波形図であり、この図を参照しつつ図２の動作を説明
する。まず、“Ｈ”レベルのプリチャージ信号ＰＲＣを
入力端子３に入力すると、そのプリチャージ信号ＰＲＣ
がインバータ４で反転され、“Ｌ”レベルの信号によっ
てＰＭＯＳ５がオンする。ＰＭＯＳ５がオンすると、電
源電圧ＶＣＣによってセンスライン２が“Ｈ”レベルに
プリチャージされる。プリチャージ終了後、アドレスに
よってメモリセルアレイ１内のメモリセルが選択され、
そのメモリセルの記憶データがセンスライン２へ出力さ
れ、該記憶データがインバータ６ｂで反転されて出力端
子７から出力される。例えば、メモリセルの記憶データ
が“Ｌ”レベルの場合、センスライン２はプリチャージ
終了後に“Ｈ”レベルから“Ｌ”レベルへ変化し、出力
端子７から出力される出力電圧Ｖout が“Ｌ”レベルか
ら“Ｈ”レベルへと変化する。
圧波形図であり、この図を参照しつつ図２の動作を説明
する。まず、“Ｈ”レベルのプリチャージ信号ＰＲＣを
入力端子３に入力すると、そのプリチャージ信号ＰＲＣ
がインバータ４で反転され、“Ｌ”レベルの信号によっ
てＰＭＯＳ５がオンする。ＰＭＯＳ５がオンすると、電
源電圧ＶＣＣによってセンスライン２が“Ｈ”レベルに
プリチャージされる。プリチャージ終了後、アドレスに
よってメモリセルアレイ１内のメモリセルが選択され、
そのメモリセルの記憶データがセンスライン２へ出力さ
れ、該記憶データがインバータ６ｂで反転されて出力端
子７から出力される。例えば、メモリセルの記憶データ
が“Ｌ”レベルの場合、センスライン２はプリチャージ
終了後に“Ｈ”レベルから“Ｌ”レベルへ変化し、出力
端子７から出力される出力電圧Ｖout が“Ｌ”レベルか
ら“Ｈ”レベルへと変化する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
プリチャージ方式の出力回路では、次のような問題があ
り、それを解決することが困難であった。従来の出力回
路では、ＰＭＯＳ５のゲートとセンスライン２との間
に、該ＰＭＯＳ５のゲート容量Ｃが寄生するため、図３
に示すように、プリチャージ終了後にセンスライン２の
電位が電源電圧ＶＣＣより上昇する。プリチャージ終了
後から出力端子７にメモリセルの記憶データが現われる
までをアクセスタイムＡＴと定義する。ゲート容量Ｃに
よるセンスライン２の電位上昇により、該センスライン
２の“Ｈ”レベルから“Ｌ”レベルへの変化に時間を要
することになり、アクセスタイムＡＴを遅らせるという
問題があった。本発明は、前記従来技術が持っていた課
題として、プリチャージ用のＰＭＯＳのゲートとセンス
ラインとの間に寄生するゲート容量によって該センスラ
インの電位が上昇し、アクセスタイムが遅れるという点
について解決し、センスラインの電位上昇を抑えてアク
セスタイムのスピードアップを図る半導体集積回路のア
クセスタイムスピードアップ回路を提供するものであ
る。
プリチャージ方式の出力回路では、次のような問題があ
り、それを解決することが困難であった。従来の出力回
路では、ＰＭＯＳ５のゲートとセンスライン２との間
に、該ＰＭＯＳ５のゲート容量Ｃが寄生するため、図３
に示すように、プリチャージ終了後にセンスライン２の
電位が電源電圧ＶＣＣより上昇する。プリチャージ終了
後から出力端子７にメモリセルの記憶データが現われる
までをアクセスタイムＡＴと定義する。ゲート容量Ｃに
よるセンスライン２の電位上昇により、該センスライン
２の“Ｈ”レベルから“Ｌ”レベルへの変化に時間を要
することになり、アクセスタイムＡＴを遅らせるという
問題があった。本発明は、前記従来技術が持っていた課
題として、プリチャージ用のＰＭＯＳのゲートとセンス
ラインとの間に寄生するゲート容量によって該センスラ
インの電位が上昇し、アクセスタイムが遅れるという点
について解決し、センスラインの電位上昇を抑えてアク
セスタイムのスピードアップを図る半導体集積回路のア
クセスタイムスピードアップ回路を提供するものであ
る。
【０００５】
【課題を解決するための手段】本発明は、前記課題を解
決するために、プリチャージ信号に基づきゲート制御さ
れてセンスラインを一定電位にプリチャージするＭＯＳ
トランジスタを備え、内部のデータを前記センスライン
を通して外部へ出力する半導体集積回路におけるプリチ
ャージ方式の出力回路に設けられるアクセスタイムスピ
ードアップ回路において、前記ＭＯＳトランジスタのゲ
ート容量に応じた容量値の容量を、前記センスラインと
接地電位（以下、ＧＮＤという）との間に接続してい
る。
決するために、プリチャージ信号に基づきゲート制御さ
れてセンスラインを一定電位にプリチャージするＭＯＳ
トランジスタを備え、内部のデータを前記センスライン
を通して外部へ出力する半導体集積回路におけるプリチ
ャージ方式の出力回路に設けられるアクセスタイムスピ
ードアップ回路において、前記ＭＯＳトランジスタのゲ
ート容量に応じた容量値の容量を、前記センスラインと
接地電位（以下、ＧＮＤという）との間に接続してい
る。
【０００６】
【作用】本発明によれば、以上のように半導体集積回路
のアクセスタイムスピードアップ回路を構成したので、
該アクセスタイムスピードアップ回路を構成する容量
は、チャージアップ終了後にゲート容量の影響によって
プリチャージ方式のセンスラインの電位が一定電位以上
に上昇することを阻止する働きがある。これにより、ア
クセスタイムのスピードアップが図れる。従って、前記
課題を解決できるのである。
のアクセスタイムスピードアップ回路を構成したので、
該アクセスタイムスピードアップ回路を構成する容量
は、チャージアップ終了後にゲート容量の影響によって
プリチャージ方式のセンスラインの電位が一定電位以上
に上昇することを阻止する働きがある。これにより、ア
クセスタイムのスピードアップが図れる。従って、前記
課題を解決できるのである。
【０００７】
【実施例】図１は、本発明の実施例を示す半導体集積回
路（例えば、ＲＯＭ）におけるプリチャージ方式の出力
回路の回路図である。このＲＯＭの出力回路は、メモリ
セルアレイ１０からの読出しデータをセンスライン２２
を通して出力端子２７へ出力する回路である。メモリセ
ルアレイ１０は、例えば、複数のアドレスライン１１及
びデータ出力ライン１２が交差配置され、それらの交差
箇所に複数のメモリセル１３が接続されている。各メモ
リセル１３は、例えばＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳという）で構成されている。プリチャ
ージ信号ＰＲＣを入力する入力端子２３には、インバー
タ２４の入力端子が接続され、該インバータ２４の出力
端子がプリチャージ用のＰＭＯＳ２５のゲートに接続さ
れている。ＰＭＯＳ２５のソースは電源電圧ＶＣＣに、
ドレインはセンスライン２２にそれぞれ接続されてい
る。センスライン２２は、ラッチ回路２６を介して、出
力電圧Ｖout 用の出力端子２７に接続されている。
路（例えば、ＲＯＭ）におけるプリチャージ方式の出力
回路の回路図である。このＲＯＭの出力回路は、メモリ
セルアレイ１０からの読出しデータをセンスライン２２
を通して出力端子２７へ出力する回路である。メモリセ
ルアレイ１０は、例えば、複数のアドレスライン１１及
びデータ出力ライン１２が交差配置され、それらの交差
箇所に複数のメモリセル１３が接続されている。各メモ
リセル１３は、例えばＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳという）で構成されている。プリチャ
ージ信号ＰＲＣを入力する入力端子２３には、インバー
タ２４の入力端子が接続され、該インバータ２４の出力
端子がプリチャージ用のＰＭＯＳ２５のゲートに接続さ
れている。ＰＭＯＳ２５のソースは電源電圧ＶＣＣに、
ドレインはセンスライン２２にそれぞれ接続されてい
る。センスライン２２は、ラッチ回路２６を介して、出
力電圧Ｖout 用の出力端子２７に接続されている。
【０００８】ラッチ回路２６は、センスライン２２が
“Ｈ”レベルの状態で、該センスライン２２に電位の供
給がない時にその“Ｈ”レベル状態を保持する回路であ
り、ＰＭＯＳ２６ａと出力段のインバータ２６ｂを有し
ている。ＰＭＯＳ２６ａは、ソースが電源電圧ＶＣＣ
に、ドレインがセンスライン２２に、ゲートが出力端子
２７に、それぞれ接続されている。インバータ２６ｂの
入力端子はセンスライン２２に接続され、その出力端子
が出力端子２７に接続されている。ＰＭＯＳ２５のゲー
トとセンスライン２２との間には、該ＰＭＯＳ２５のゲ
ート容量Ｃが寄生している。本実施例の特徴は、センス
ライン２２とＧＮＤとの間に、アクセスタイムスピード
アップ回路を構成する容量２８を接続している。この容
量２８の容量値は、ゲート容量Ｃの大きさに対応するよ
うに設定される。
“Ｈ”レベルの状態で、該センスライン２２に電位の供
給がない時にその“Ｈ”レベル状態を保持する回路であ
り、ＰＭＯＳ２６ａと出力段のインバータ２６ｂを有し
ている。ＰＭＯＳ２６ａは、ソースが電源電圧ＶＣＣ
に、ドレインがセンスライン２２に、ゲートが出力端子
２７に、それぞれ接続されている。インバータ２６ｂの
入力端子はセンスライン２２に接続され、その出力端子
が出力端子２７に接続されている。ＰＭＯＳ２５のゲー
トとセンスライン２２との間には、該ＰＭＯＳ２５のゲ
ート容量Ｃが寄生している。本実施例の特徴は、センス
ライン２２とＧＮＤとの間に、アクセスタイムスピード
アップ回路を構成する容量２８を接続している。この容
量２８の容量値は、ゲート容量Ｃの大きさに対応するよ
うに設定される。
【０００９】図４は、図１に示すＲＯＭの出力回路にお
ける電圧波形図であり、この図を参照しつつ図１の動作
を説明する。まず、入力端子２３に“Ｈ”レベルのプリ
チャージ信号ＰＲＣを入力すると、その“Ｈ”レベルが
インバータ２４で反転され、“Ｌ”レベルの信号によっ
てＰＭＯＳ２５がオンし、電源電圧ＶＣＣによってセン
スライン２２が“Ｈ”レベルにプリチャージされる。入
力端子２３に入力されるプリチャージ信号ＰＲＣを
“Ｈ”レベルから“Ｌ”レベルへ変化させると、その
“Ｌ”レベルがインバータ２４で反転され、“Ｈ”レベ
ルの信号によってＰＭＯＳ２５がオフし、センスライン
２２へのチャージアップが終了する。チャージアップが
終了すると、図示しないアドレスデコーダにより、メモ
リセルアレイ１０内のアドレスライン１１及びデータ出
力ライン１２に接続された１個のメモリセル１３が選択
される。選択されたメモリセル１３の記憶データが例え
ば“Ｌ”ならば、センスライン２２のチャージアップさ
れた電位“Ｈ”が該メモリセル１３の記憶データ“Ｌ”
即ちＧＮＤへ引かれる。そのため、センスライン２２の
電位は“Ｈ”レベルから“Ｌ”レベルへ変化し、その
“Ｌ”レベルがインバータ２６ｂによって反転され、
“Ｈ”レベルの出力電圧Ｖout が出力端子２７から出力
される。
ける電圧波形図であり、この図を参照しつつ図１の動作
を説明する。まず、入力端子２３に“Ｈ”レベルのプリ
チャージ信号ＰＲＣを入力すると、その“Ｈ”レベルが
インバータ２４で反転され、“Ｌ”レベルの信号によっ
てＰＭＯＳ２５がオンし、電源電圧ＶＣＣによってセン
スライン２２が“Ｈ”レベルにプリチャージされる。入
力端子２３に入力されるプリチャージ信号ＰＲＣを
“Ｈ”レベルから“Ｌ”レベルへ変化させると、その
“Ｌ”レベルがインバータ２４で反転され、“Ｈ”レベ
ルの信号によってＰＭＯＳ２５がオフし、センスライン
２２へのチャージアップが終了する。チャージアップが
終了すると、図示しないアドレスデコーダにより、メモ
リセルアレイ１０内のアドレスライン１１及びデータ出
力ライン１２に接続された１個のメモリセル１３が選択
される。選択されたメモリセル１３の記憶データが例え
ば“Ｌ”ならば、センスライン２２のチャージアップさ
れた電位“Ｈ”が該メモリセル１３の記憶データ“Ｌ”
即ちＧＮＤへ引かれる。そのため、センスライン２２の
電位は“Ｈ”レベルから“Ｌ”レベルへ変化し、その
“Ｌ”レベルがインバータ２６ｂによって反転され、
“Ｈ”レベルの出力電圧Ｖout が出力端子２７から出力
される。
【００１０】プリチャージ信号ＰＲＣが“Ｈ”→“Ｌ”
へ変化した瞬間に、従来の図２の回路ではゲート容量Ｃ
の影響によってセンスライン２の電位が、電荷の保存則
により、図３に示すように電源電圧ＶＣＣよりも上昇
し、アクセスタイムＡＴを遅らせる要因となっている。
そこで、本実施例ではセンスライン２２とＧＮＤとの間
に容量２８を接続している。容量２８は、一方の電極が
センスライン２２に接続され、他方の電極がＧＮＤに接
続されているため、ゲート容量Ｃの影響によって該セン
スライン２２の電位が電源電圧ＶＣＣより上昇するのを
妨げるように働く。これにより、センスライン２２の電
位が電源電圧ＶＣＣより上昇しないので、その上昇しな
い分だけアクセスタイムＡＴがスピードアップされる。
へ変化した瞬間に、従来の図２の回路ではゲート容量Ｃ
の影響によってセンスライン２の電位が、電荷の保存則
により、図３に示すように電源電圧ＶＣＣよりも上昇
し、アクセスタイムＡＴを遅らせる要因となっている。
そこで、本実施例ではセンスライン２２とＧＮＤとの間
に容量２８を接続している。容量２８は、一方の電極が
センスライン２２に接続され、他方の電極がＧＮＤに接
続されているため、ゲート容量Ｃの影響によって該セン
スライン２２の電位が電源電圧ＶＣＣより上昇するのを
妨げるように働く。これにより、センスライン２２の電
位が電源電圧ＶＣＣより上昇しないので、その上昇しな
い分だけアクセスタイムＡＴがスピードアップされる。
【００１１】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 上記実施例ではＲＯＭの出力回路に設けられる
アクセスタイムスピードアップ回路について説明した
が、このアクセスタイムスピードアップ回路はＲＯＭだ
けでなく、プリチャージ方式を使用しているＲＡＭやＰ
ＬＡ等の他の半導体集積回路における出力回路にも適用
可能である。 （ｂ） 前記（ａ）の他の半導体集積回路の適用に際
し、プリチャージ信号ＰＲＣをインバータ等で駆動し、
その駆動信号を用いてメモリセルアレイ１０等を選択す
るようにしてもよい。 （ｃ） プリチャージ用ＰＭＯＳ２５やラッチ回路２６
は、他のトランジスタで構成してもよい。また、回路構
成によってはラッチ回路２６を省略してもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 上記実施例ではＲＯＭの出力回路に設けられる
アクセスタイムスピードアップ回路について説明した
が、このアクセスタイムスピードアップ回路はＲＯＭだ
けでなく、プリチャージ方式を使用しているＲＡＭやＰ
ＬＡ等の他の半導体集積回路における出力回路にも適用
可能である。 （ｂ） 前記（ａ）の他の半導体集積回路の適用に際
し、プリチャージ信号ＰＲＣをインバータ等で駆動し、
その駆動信号を用いてメモリセルアレイ１０等を選択す
るようにしてもよい。 （ｃ） プリチャージ用ＰＭＯＳ２５やラッチ回路２６
は、他のトランジスタで構成してもよい。また、回路構
成によってはラッチ回路２６を省略してもよい。
【００１２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、センスラインとＧＮＤとの間に、アクセスタイム
スピードアップ回路を構成する容量を接続したので、ゲ
ート容量によるセンスラインの一定電位（例えば、電源
電圧）以上の上昇を防止できる。従って、アクセスタイ
ムをスピードアップできる。
れば、センスラインとＧＮＤとの間に、アクセスタイム
スピードアップ回路を構成する容量を接続したので、ゲ
ート容量によるセンスラインの一定電位（例えば、電源
電圧）以上の上昇を防止できる。従って、アクセスタイ
ムをスピードアップできる。
【図１】本発明の実施例を示すアクセスタイムスピード
アップ回路を備えた出力回路の回路図である。
アップ回路を備えた出力回路の回路図である。
【図２】従来の出力回路の回路図である。
【図３】図２の電圧波形図である。
【図４】図１の電圧波形図である。
１０ メモリセルアレイ ２２ センスライン ２５ プリチャージ用ＰＭＯＳ ２６ ラッチ回路 ２８ 容量 Ｃ ゲート容量 ＧＮＤ 接地電位 ＰＲＣ プリチャージ信号 ＶＣＣ 電源電圧 Ｖout 出力電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 6741−5Ｌ Ｇ１１Ｃ 17/00 ５２０ Ｂ 11/34 ３０５
Claims (1)
- 【請求項１】 プリチャージ信号に基づきゲート制御さ
れてセンスラインを一定電位にプリチャージするＭＯＳ
トランジスタを備え、内部のデータを前記センスライン
を通して外部へ出力する半導体集積回路において、 前記ＭＯＳトランジスタのゲート容量に応じた容量値の
容量を、前記センスラインと接地電位との間に接続した
ことを特徴とする半導体集積回路のアクセスタイムスピ
ードアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13751793A JPH06349291A (ja) | 1993-06-08 | 1993-06-08 | 半導体集積回路のアクセスタイムスピードアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13751793A JPH06349291A (ja) | 1993-06-08 | 1993-06-08 | 半導体集積回路のアクセスタイムスピードアップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349291A true JPH06349291A (ja) | 1994-12-22 |
Family
ID=15200531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13751793A Withdrawn JPH06349291A (ja) | 1993-06-08 | 1993-06-08 | 半導体集積回路のアクセスタイムスピードアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06349291A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006099862A (ja) * | 2004-09-29 | 2006-04-13 | Toppan Printing Co Ltd | センスアンプ回路 |
| JP2012133847A (ja) * | 2010-12-22 | 2012-07-12 | Lapis Semiconductor Co Ltd | 不揮発性記憶装置 |
| US8885343B2 (en) | 2008-07-17 | 2014-11-11 | Robert Bosch Gmbh | Heat dissipation from a control unit |
-
1993
- 1993-06-08 JP JP13751793A patent/JPH06349291A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006099862A (ja) * | 2004-09-29 | 2006-04-13 | Toppan Printing Co Ltd | センスアンプ回路 |
| US8885343B2 (en) | 2008-07-17 | 2014-11-11 | Robert Bosch Gmbh | Heat dissipation from a control unit |
| JP2012133847A (ja) * | 2010-12-22 | 2012-07-12 | Lapis Semiconductor Co Ltd | 不揮発性記憶装置 |
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| A300 | Withdrawal of application because of no request for examination |
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