JP2003178582A - ダイナミックメモリのワード線駆動システム - Google Patents
ダイナミックメモリのワード線駆動システムInfo
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- JP2003178582A JP2003178582A JP2002331054A JP2002331054A JP2003178582A JP 2003178582 A JP2003178582 A JP 2003178582A JP 2002331054 A JP2002331054 A JP 2002331054A JP 2002331054 A JP2002331054 A JP 2002331054A JP 2003178582 A JP2003178582 A JP 2003178582A
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
-
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】 本発明は、ワード線（パストランジスタゲー
ト）駆動電圧が、ワード線を駆動するのに必要な電圧以
上にならないように、制御されている電圧に合わせて、
正確にワート゛線駆動電圧を制御することによって、ダブル
ブートストラッピング回路の必要性を無くし、更に、メ
モリセルアクセストランジスタを、完全に始動するのに
必要な電圧以上の電圧が発生しないことを保証して、信
頼性を損なうような過剰電圧を防ぐと共に、正確な駆動
電圧を得られる。 【解決手段】 本発明に基づくＤＲＡＭは、ワート゛線と、ワ
ート゛線に接続されているイネーブル入力を備えたメモリセ
ルと、第一論理レベルＶｓｓ、Ｖｄｄに於けるワート゛線選
択信号を受けて、レベルＶｓｓ、及びＶｄｄにの選択信
号を供給する装置と、電圧Ｖｄｄより高い高電圧供給ソ
ースＶｐｐと、レベルＶｓｓ、及びＶｄｄの選択信号を
レベルＶｐｐ、及びＶｐｐに翻訳すると共に、それを、
ワート゛線に直接印加して、イネーブル入力とする回路とを
有し、又、これにより、タ゛フ゛ルフ゛ートストラッフ゜回路を用いずに、
Ｖｄｄ以上の電圧レベルのワード線が達成できる。
ト）駆動電圧が、ワード線を駆動するのに必要な電圧以
上にならないように、制御されている電圧に合わせて、
正確にワート゛線駆動電圧を制御することによって、ダブル
ブートストラッピング回路の必要性を無くし、更に、メ
モリセルアクセストランジスタを、完全に始動するのに
必要な電圧以上の電圧が発生しないことを保証して、信
頼性を損なうような過剰電圧を防ぐと共に、正確な駆動
電圧を得られる。 【解決手段】 本発明に基づくＤＲＡＭは、ワート゛線と、ワ
ート゛線に接続されているイネーブル入力を備えたメモリセ
ルと、第一論理レベルＶｓｓ、Ｖｄｄに於けるワート゛線選
択信号を受けて、レベルＶｓｓ、及びＶｄｄにの選択信
号を供給する装置と、電圧Ｖｄｄより高い高電圧供給ソ
ースＶｐｐと、レベルＶｓｓ、及びＶｄｄの選択信号を
レベルＶｐｐ、及びＶｐｐに翻訳すると共に、それを、
ワート゛線に直接印加して、イネーブル入力とする回路とを
有し、又、これにより、タ゛フ゛ルフ゛ートストラッフ゜回路を用いずに、
Ｖｄｄ以上の電圧レベルのワード線が達成できる。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ型ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）に関し、更に詳説
すれば、ワード線のドライバに関する。
ランダムアクセスメモリ（ＤＲＡＭ）に関し、更に詳説
すれば、ワード線のドライバに関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
は、大略、ビット線と、メモリセルを有するワード線と
のマトッリックから構成されており、又、メモリセルは
ワード線とビット線との交点の近傍に位置している。メ
モリセルは、ワード線を介して運ばれた信号によって、
イネーブルされて、メモリセルに記憶されているビット
をビット線に供給したり、又は、書き込み動作を許可す
る。
は、大略、ビット線と、メモリセルを有するワード線と
のマトッリックから構成されており、又、メモリセルは
ワード線とビット線との交点の近傍に位置している。メ
モリセルは、ワード線を介して運ばれた信号によって、
イネーブルされて、メモリセルに記憶されているビット
をビット線に供給したり、又は、書き込み動作を許可す
る。
【０００３】典型的構成としては、メモリセルは、それ
ぞれ、記憶コンデンサから形成される。記憶コンデンサ
は、基準電圧に接続されると共に、更に、”アクセス”
用の電界効果トランジスタのソースドレイン回路を介し
て、関連するビット線とに接続にされている。ワード線
によって、運ばれた論理信号によりトランジスタがイネ
ーブルにされれば、トランジスタのソースドレインに電
流が流れ、コンデンサが充電される。又は、アクセスト
ランジスタのソースドレイン回路を介して、コンデンサ
に記憶されているチャージがビット線に流れるようにす
る。
ぞれ、記憶コンデンサから形成される。記憶コンデンサ
は、基準電圧に接続されると共に、更に、”アクセス”
用の電界効果トランジスタのソースドレイン回路を介し
て、関連するビット線とに接続にされている。ワード線
によって、運ばれた論理信号によりトランジスタがイネ
ーブルにされれば、トランジスタのソースドレインに電
流が流れ、コンデンサが充電される。又は、アクセスト
ランジスタのソースドレイン回路を介して、コンデンサ
に記憶されているチャージがビット線に流れるようにす
る。
【０００４】ビット線よりＶｄｄ電位にある論理レベル
を、コンデンサに記憶するために、ワード線は、Ｖｄｄ
＋Ｖｔｎ以上の電位に印可されなければならない。尚、
Ｖｔｎは、バックバイアス効果を含むアクセストランジ
スタの閾値電圧である。
を、コンデンサに記憶するために、ワード線は、Ｖｄｄ
＋Ｖｔｎ以上の電位に印可されなければならない。尚、
Ｖｔｎは、バックバイアス効果を含むアクセストランジ
スタの閾値電圧である。
【０００５】ＤＲＡＭ設計の初期においては、もっぱ
ら、ＮチャンネルディバイスであるＮＭＯＳ型ＦＥＴが
使用された。Ｖｄｄ＋Ｖｔｎレベル信号を選択されたワ
ード線に通すためには、少なくともＶｄｄ＋２Ｖｎで、
パストランジスタのゲートをドライブさせなければなら
なかった。更に、このようにして、比較的高速なメモリ
を助けるために、適度な時間内に、充分なドライブはワ
ード線でＶｄｄ＋２Ｖｔｎ以上の電圧を達成するため
に、パストランジスタのゲートは充分な高電圧に駆動さ
れる。このような、ディバイスでは、ワード線駆動信号
は、良く知られているダブルーブートストラップ回路に
コンデンサを用いた。
ら、ＮチャンネルディバイスであるＮＭＯＳ型ＦＥＴが
使用された。Ｖｄｄ＋Ｖｔｎレベル信号を選択されたワ
ード線に通すためには、少なくともＶｄｄ＋２Ｖｎで、
パストランジスタのゲートをドライブさせなければなら
なかった。更に、このようにして、比較的高速なメモリ
を助けるために、適度な時間内に、充分なドライブはワ
ード線でＶｄｄ＋２Ｖｔｎ以上の電圧を達成するため
に、パストランジスタのゲートは充分な高電圧に駆動さ
れる。このような、ディバイスでは、ワード線駆動信号
は、良く知られているダブルーブートストラップ回路に
コンデンサを用いた。
【０００６】上述の回路においては、ブートストラッピ
ング電圧回路は、電圧Ｖｄｄ＋２Ｖｔｎを越えるように
設計されているが、これは、温度および、電力供給、プ
ロセスの変動によって、パストランジスタ駆動電圧がＶ
ｄｄ＋２Ｖｔｎ以下に低下するようなことが無いように
保証するためである。
ング電圧回路は、電圧Ｖｄｄ＋２Ｖｔｎを越えるように
設計されているが、これは、温度および、電力供給、プ
ロセスの変動によって、パストランジスタ駆動電圧がＶ
ｄｄ＋２Ｖｔｎ以下に低下するようなことが無いように
保証するためである。
【０００７】しかしながら、小型のＶＬＳＩメモリにお
いては、ブートストラップ回路によって供給される高電
圧が、該メモリの許容電圧を超えることができるので、
そのため、該メモリの信頼性が損なわれた。
いては、ブートストラップ回路によって供給される高電
圧が、該メモリの許容電圧を超えることができるので、
そのため、該メモリの信頼性が損なわれた。
【０００８】
【発明の目的と構成】本発明は、ワード線（パストラン
ジスタゲート）駆動電圧が、ワード線を駆動するのに必
要な電圧以上にならないように、制御されている電圧に
合わせて、正確に、ワード線駆動電圧を、制御する回路
を提供することを目的とする。本発明は、ダブルブート
ストラッピング回路の必要性を無くし、更に、メモリセ
ルアクセストランジスタを、完全に始動するのに必要な
電圧以上の電圧が発生しないことを保証する。従って、
信頼性を損なうような過剰電圧を防ぐと共に、正確な駆
動電圧を得られる。
ジスタゲート）駆動電圧が、ワード線を駆動するのに必
要な電圧以上にならないように、制御されている電圧に
合わせて、正確に、ワード線駆動電圧を、制御する回路
を提供することを目的とする。本発明は、ダブルブート
ストラッピング回路の必要性を無くし、更に、メモリセ
ルアクセストランジスタを、完全に始動するのに必要な
電圧以上の電圧が発生しないことを保証する。従って、
信頼性を損なうような過剰電圧を防ぐと共に、正確な駆
動電圧を得られる。
【０００９】本発明の第一の実施例に基づく、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）は、ワード線
と、ワード線に接続されているイネーブル入力を備えた
メモリセルと、第一論理レベルＶｓｓ、及びＶｄｄに於
けるワード線選択信号を受けて、レベルＶｓｓ、及びＶ
ｄｄにの選択信号を供給する装置と、電圧Ｖｄｄより高
い高電圧供給ソースＶｐｐと、レベルＶｓｓ、及びＶｄ
ｄの選択信号をレベルＶｐｐ、及びＶｐｐに翻訳すると
共に、それを、ワード線に直接印可して、イネーブル入
力とする回路とを有し、又、これにより、ダブルブート
ストラップ回路を用いずに、Ｖｄｄ以上の電圧レベルの
ワード線が達成できる。
ックランダムアクセスメモリ（ＤＲＡＭ）は、ワード線
と、ワード線に接続されているイネーブル入力を備えた
メモリセルと、第一論理レベルＶｓｓ、及びＶｄｄに於
けるワード線選択信号を受けて、レベルＶｓｓ、及びＶ
ｄｄにの選択信号を供給する装置と、電圧Ｖｄｄより高
い高電圧供給ソースＶｐｐと、レベルＶｓｓ、及びＶｄ
ｄの選択信号をレベルＶｐｐ、及びＶｐｐに翻訳すると
共に、それを、ワード線に直接印可して、イネーブル入
力とする回路とを有し、又、これにより、ダブルブート
ストラップ回路を用いずに、Ｖｄｄ以上の電圧レベルの
ワード線が達成できる。
【００１０】第二の実施例に基づく、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）は、ビット線及びワー
ド線と、高供給電圧ソースＶｐｐと、高供給電圧Ｖｐｐ
をワード線に印可するために、ワード線を選択する回路
と、選択装置によって駆動される入力を有する回路とよ
り構成される。更に、ビット線とワード線には、メモリ
セルが接続され、又、メモリセルは、それぞれ、ビット
線とビットチャージ記憶コンデンサとの間に、接続され
たソース・ドレイン回路を備えたアクセス電界効果トラ
ンジスタ（ＦＥＴ）を有し、更に、アクセス電界効果ト
ランジスタは対応するワード線に接続されているゲート
を備えている。
ダムアクセスメモリ（ＤＲＡＭ）は、ビット線及びワー
ド線と、高供給電圧ソースＶｐｐと、高供給電圧Ｖｐｐ
をワード線に印可するために、ワード線を選択する回路
と、選択装置によって駆動される入力を有する回路とよ
り構成される。更に、ビット線とワード線には、メモリ
セルが接続され、又、メモリセルは、それぞれ、ビット
線とビットチャージ記憶コンデンサとの間に、接続され
たソース・ドレイン回路を備えたアクセス電界効果トラ
ンジスタ（ＦＥＴ）を有し、更に、アクセス電界効果ト
ランジスタは対応するワード線に接続されているゲート
を備えている。
【００１１】
【発明の実施の形態】第１図に示されるように、ＣＭＯ
Ｓ型ＤＲＡＭはワード線１とビット線２Ａ、２Ｂ等を有
している。アクセストランジスタ３Ａ、３Ｂは、それぞ
れワード線１に接続されているゲートを有すると共に、
それぞれビットチャージ記憶コンデンサ（BIT CHARGE S
TORING CAPACITOR) ４Ａ、４Ｂ等に接続されているソー
スを有している。ビットチャージ記憶コンデンサ４Ａ、
４Ｂは、更にアースに接続されている。アクセストラン
ジスタ３Ａ、３Ｂ等のドレインは、それぞれ、ビット線
２Ａ、２Ｂ等に接続されている。
Ｓ型ＤＲＡＭはワード線１とビット線２Ａ、２Ｂ等を有
している。アクセストランジスタ３Ａ、３Ｂは、それぞ
れワード線１に接続されているゲートを有すると共に、
それぞれビットチャージ記憶コンデンサ（BIT CHARGE S
TORING CAPACITOR) ４Ａ、４Ｂ等に接続されているソー
スを有している。ビットチャージ記憶コンデンサ４Ａ、
４Ｂは、更にアースに接続されている。アクセストラン
ジスタ３Ａ、３Ｂ等のドレインは、それぞれ、ビット線
２Ａ、２Ｂ等に接続されている。
【００１２】論理信号Ｖｄｄ＋Ｖｔｎを、アクセストラ
ンジスタ３Ａ、３Ｂ等のゲートに加えると、ビットライ
ン２Ａ、２Ｂ等のＶｄｄレベルは、書き込みサイクル中
に、対応するコンデンサ４Ａ、４Ｂ等に、完全に転送さ
れる。従来技術に於いては、アクセストランジスタ３
Ａ、３Ｂ等のゲートに於いてＶｄｄ＋Ｖｔｎ以上の電圧
を保証する為に、Ｖｄｄ＋２Ｖｔｎ以上の電圧をＮ−チ
ャンネルパストランジスタに印加しなければならなかっ
た。
ンジスタ３Ａ、３Ｂ等のゲートに加えると、ビットライ
ン２Ａ、２Ｂ等のＶｄｄレベルは、書き込みサイクル中
に、対応するコンデンサ４Ａ、４Ｂ等に、完全に転送さ
れる。従来技術に於いては、アクセストランジスタ３
Ａ、３Ｂ等のゲートに於いてＶｄｄ＋Ｖｔｎ以上の電圧
を保証する為に、Ｖｄｄ＋２Ｖｔｎ以上の電圧をＮ−チ
ャンネルパストランジスタに印加しなければならなかっ
た。
【００１３】従来技術のＤＲＡＭでは、例えば、ビット
チャージ記憶コンデンサ４Ａと、それに対応するアクセ
ストランジスタ３Ａとを組み合わせて、メモリセルが形
成される。
チャージ記憶コンデンサ４Ａと、それに対応するアクセ
ストランジスタ３Ａとを組み合わせて、メモリセルが形
成される。
【００１４】ワード線はＮＡＮＤゲート５の入力に加え
られるアドレスＡｉｊによって選択される。従来技術に
於いては、ダブルブートストラップ回路がＮＡＮＤゲー
ト５とワード線との間で接続されていた。
られるアドレスＡｉｊによって選択される。従来技術に
於いては、ダブルブートストラップ回路がＮＡＮＤゲー
ト５とワード線との間で接続されていた。
【００１５】本発明に於いては、論理レベルＶｄｄ＋Ｖ
ｔｎ以上の電圧Ｖｐｐが利用されている。レベルシフタ
６は一対のクロスカップルされたＰ−チャンネルトラン
ジスタ７Ａ、７Ｂで形成されている。クロスカップルさ
れたＰ−チャンネルトランジスタ７Ａ、７Ｂのソースは
電圧ソースＶｐｐに接続されている。レベルシフタ６は
第一制御ノード８Ａ、第二制御ノード８Ｂを、それぞれ
構成する。
ｔｎ以上の電圧Ｖｐｐが利用されている。レベルシフタ
６は一対のクロスカップルされたＰ−チャンネルトラン
ジスタ７Ａ、７Ｂで形成されている。クロスカップルさ
れたＰ−チャンネルトランジスタ７Ａ、７Ｂのソースは
電圧ソースＶｐｐに接続されている。レベルシフタ６は
第一制御ノード８Ａ、第二制御ノード８Ｂを、それぞれ
構成する。
【００１６】インバータ９を介して、ＮＡＮＤゲート５
は、Ｎ−チャンネルＦＥＴ１０に接続されている。Ｎ−
チャンネルＦＥＴ１０は、アースに接続されているソー
スを有すると共に、第一制御ノード８Ａに接続されてい
るドレインを有している。
は、Ｎ−チャンネルＦＥＴ１０に接続されている。Ｎ−
チャンネルＦＥＴ１０は、アースに接続されているソー
スを有すると共に、第一制御ノード８Ａに接続されてい
るドレインを有している。
【００１７】ＮＡＮＤゲート５の出力はＮ−チャンネル
ＦＥＴ１１のゲートに接続されている。更に、Ｎ−チャ
ンネルＦＥＴ１１は、アースに接続されているソースを
有すると共に、第二制御ノード８Ｂに接続されているド
レインを有している。第三のＮ−チャンネルＦＥＴ１２
は、アースに接続されているソースを有すると共に、Ｎ
−チャンネルＦＥＴ１１のドレインに接続されているド
レインを有し、更に、第一制御ノード８Ａに接続されて
いるゲートを有している。
ＦＥＴ１１のゲートに接続されている。更に、Ｎ−チャ
ンネルＦＥＴ１１は、アースに接続されているソースを
有すると共に、第二制御ノード８Ｂに接続されているド
レインを有している。第三のＮ−チャンネルＦＥＴ１２
は、アースに接続されているソースを有すると共に、Ｎ
−チャンネルＦＥＴ１１のドレインに接続されているド
レインを有し、更に、第一制御ノード８Ａに接続されて
いるゲートを有している。
【００１８】第一制御ノード８Ａ（又は、第一制御ノー
ド８Ａのバッファーされたバージョン）は、パストラン
ジスタ１４Ａのゲートと、プルダウントランジスタ１３
Ａのゲートとに、印加されている。パストランジスタ１
４ＡのソースはＶｐｐ線、すなわち、Ｖｓｓ又はＶｐｐ
レベルを供給する二次デコーダの出力に接続されている
一方、そのドレインはワード線１に接続されている。プ
ルダウントランジスタ１３Ａは、そのソースがアースに
接続されている一方、そのドレインがワード線１に接続
されている。
ド８Ａのバッファーされたバージョン）は、パストラン
ジスタ１４Ａのゲートと、プルダウントランジスタ１３
Ａのゲートとに、印加されている。パストランジスタ１
４ＡのソースはＶｐｐ線、すなわち、Ｖｓｓ又はＶｐｐ
レベルを供給する二次デコーダの出力に接続されている
一方、そのドレインはワード線１に接続されている。プ
ルダウントランジスタ１３Ａは、そのソースがアースに
接続されている一方、そのドレインがワード線１に接続
されている。
【００１９】以下に、先ず、ワード線１が選択されてい
ない場合の動作について説明する。ＮＡＮＤゲート５
の、少なくとも一つのアドレス入力はロー（LOW）であ
り、ＮＡＮＤゲート５の出力をハイ（HIGH）にする。従
って、インバータ９の出力をローにする。Ｎーチャンネ
ルＦＥＴ１１はイネーブルされて、第二制御ノード８Ｂ
をアースに接続する。Ｎ−チャンネルＦＥＴ１０は、デ
ィスエーブルされて、クロスカップルされたＰ−チャン
ネルトランジスタ７Ａを介して、第一制御ノード８Ａを
Ｖｐｐにする。Ｎ−チャンネルＦＥＴ１２は、このよう
にして、イネーブルされて、第一制御ノード８Ａがハイ
に維持されることを保証する。Ｖｐｐレベルにある第一
制御ノード８Ａはパストランジスタ１４Ａをディスエー
ブルする一方、プルダウントランジスタ１３Ａをイネー
ブルして、ワード線１をアースに保持する。このように
して、アクセストランジスタ３Ａ、３Ｂは、イネーブル
されず、コンダクトされることもない。従って、ビット
チャージ記憶コンデンサ４Ａ及び４Ｂに、記憶されたチ
ャージは、このようにして保持されて、ビット線に読み
出されることはない。
ない場合の動作について説明する。ＮＡＮＤゲート５
の、少なくとも一つのアドレス入力はロー（LOW）であ
り、ＮＡＮＤゲート５の出力をハイ（HIGH）にする。従
って、インバータ９の出力をローにする。Ｎーチャンネ
ルＦＥＴ１１はイネーブルされて、第二制御ノード８Ｂ
をアースに接続する。Ｎ−チャンネルＦＥＴ１０は、デ
ィスエーブルされて、クロスカップルされたＰ−チャン
ネルトランジスタ７Ａを介して、第一制御ノード８Ａを
Ｖｐｐにする。Ｎ−チャンネルＦＥＴ１２は、このよう
にして、イネーブルされて、第一制御ノード８Ａがハイ
に維持されることを保証する。Ｖｐｐレベルにある第一
制御ノード８Ａはパストランジスタ１４Ａをディスエー
ブルする一方、プルダウントランジスタ１３Ａをイネー
ブルして、ワード線１をアースに保持する。このように
して、アクセストランジスタ３Ａ、３Ｂは、イネーブル
されず、コンダクトされることもない。従って、ビット
チャージ記憶コンデンサ４Ａ及び４Ｂに、記憶されたチ
ャージは、このようにして保持されて、ビット線に読み
出されることはない。
【００２０】次に、ワード線１が選択されている場合の
動作について説明する。電圧レベルがＶｄｄである論理
ハイレベルのアドレス信号が全てのＮＡＮＤゲート５の
入力に加わると、ＮＡＮＤゲート５の出力は、ローレベ
ルになる。インバータ９の出力は、ハイレベルになる一
方、Ｎ−チャンネルＦＥＴ１０はイネーブルされ、第一
制御ノード８Ａをアースに接続する。このようにして、
クロスカップルされたＰ−チャンネルトランジスタ７Ｂ
は、イネーブルされ、更に、第二制御ノード８ＢはＶｐ
ｐに接続される。又、クロスカップルされたＰ−チャン
ネルトランジスタ７Ａは、ディスエーブルされて、第一
制御ノード８Ａがアースに維持される。更に、Ｎ−チャ
ンネルＦＥＴ１２がディスエーブルされて、クロスカッ
プルされたＰ−チャンネルトランジスタ７Ｂを介して、
第二制御ノード８ＢがＶｐｐに維持される。第一制御ノ
ード８Ａのアースレベル電圧によって、プルダウントラ
ンジスタ１３Ａがディスエーブルされる一方、パストラ
ンジスタ１４Ａはイネーブルされて、ワード線１にＶｐ
ｐレベルの電位が加わる。ワード線１の電圧は、このよ
うにして、ワード線１が選択されているか否かに基づい
て、制御されて、アースとＶｐｐとの間で切り替えられ
る。電圧ＶｐｐをＶｄｄ＋Ｖｔｎに制御することによっ
て、セルアクセストランジスタ３Ａ、３Ｂのゲートには
Ｖｄｄ＋Ｖｔｎが加わることとなる。しかしながら、電
圧Ｖｐｐは、ＤＲＡＭの信頼性を損なう過剰電圧より低
い値になるように選択される。
動作について説明する。電圧レベルがＶｄｄである論理
ハイレベルのアドレス信号が全てのＮＡＮＤゲート５の
入力に加わると、ＮＡＮＤゲート５の出力は、ローレベ
ルになる。インバータ９の出力は、ハイレベルになる一
方、Ｎ−チャンネルＦＥＴ１０はイネーブルされ、第一
制御ノード８Ａをアースに接続する。このようにして、
クロスカップルされたＰ−チャンネルトランジスタ７Ｂ
は、イネーブルされ、更に、第二制御ノード８ＢはＶｐ
ｐに接続される。又、クロスカップルされたＰ−チャン
ネルトランジスタ７Ａは、ディスエーブルされて、第一
制御ノード８Ａがアースに維持される。更に、Ｎ−チャ
ンネルＦＥＴ１２がディスエーブルされて、クロスカッ
プルされたＰ−チャンネルトランジスタ７Ｂを介して、
第二制御ノード８ＢがＶｐｐに維持される。第一制御ノ
ード８Ａのアースレベル電圧によって、プルダウントラ
ンジスタ１３Ａがディスエーブルされる一方、パストラ
ンジスタ１４Ａはイネーブルされて、ワード線１にＶｐ
ｐレベルの電位が加わる。ワード線１の電圧は、このよ
うにして、ワード線１が選択されているか否かに基づい
て、制御されて、アースとＶｐｐとの間で切り替えられ
る。電圧ＶｐｐをＶｄｄ＋Ｖｔｎに制御することによっ
て、セルアクセストランジスタ３Ａ、３Ｂのゲートには
Ｖｄｄ＋Ｖｔｎが加わることとなる。しかしながら、電
圧Ｖｐｐは、ＤＲＡＭの信頼性を損なう過剰電圧より低
い値になるように選択される。
【００２１】上述より、容易に考えつく、本明細書のク
レーム範囲内に、含まれるような、本発明、実施例の変
形は全て、本発明の一部と見なされる。
レーム範囲内に、含まれるような、本発明、実施例の変
形は全て、本発明の一部と見なされる。
【図１】 本発明に基づく、ＤＲＡＭの概略ダイアグ
ラムである。
ラムである。
１ ワード線
２Ａ ビット線
２Ｂ ビット線
３Ａ アクセストランジスタ
３Ｂ アクセストランジスタ
４Ａ ビットチャージ記憶コンデンサ
４Ｂ ビットチャージ記憶コンデンサ
５ ＮＡＤゲート
６ レベルシフタ
７Ａ Ｐ−チャンネルトランジスタ
７Ｂ Ｐ−チャンネルトランジスタ
８Ａ 第一制御ノード
８Ｂ 第二制御ノード
９ インバータ
１０ Ｎ−チャンネルＦＥＴ
１１ Ｎ−チャンネルＦＥＴ
１２ Ｎ−チャンネルＦＥＴ
１３Ａ プルダウントランジスタ
１４Ａ パストランジスタ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5M024 AA40 AA55 AA97 BB08 BB29
BB35 BB36 CC23 DD62 FF03
FF07 FF20 FF30 PP03
Claims (19)
- 【請求項１】 （ａ）ワード線と、 （ｂ）該ワード線に接続されているイネーブル入力を備
えたメモリセルと、 （ｃ）ワード線デコーディング信号を受信して、Ｖｄｄ
論理レベルの選択信号を供給する手段と、 （ｄ）論理レベル電圧Ｖｄｄより大きくなるように制御
された高電圧Ｖｐｐを供給する高電圧供給源と、 （ｅ）上記ワード線デコーディング信号を受信し選択信
号を供給する選択信号供給手段と高電圧供給源Ｖｐｐに
接続され、上記Ｖｄｄ論理レベルの選択信号を上記Ｖ
ｐｐ論理レベルに変換し、該Ｖｐｐ論理レベルを上記ワ
ード線に印可し、更に、イネーブル入力に印可するラッ
チレベルシフタ手段を有する変換手段と、を備えたダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）であっ
て、 上記ラッチレベルシフタ手段は、アドレス信号から得ら
れる共通の選択信号によりゲート動作されるプルダウン
トランジスタ（１０，１１）によってのみセット及びリ
セットされ、 上記変換手段は電圧昇圧用のブーストコンデンサを有さ
ないことを特徴とするダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）。 - 【請求項２】 （ａ）ワード線と、 （ｂ）該ワード線に接続されたイネーブル入力を備えた
メモリセルと、 （ｃ）各ワード線毎に設けられたワード線駆動回路を有
するＣＭＯＳ型のダイナミックランダムアクセスメモリ
（ＤＲＡＭ）において、 上記各ワード線駆動回路は、（ｉ）ワード線アドレス信
号を受信し、Ｖｄｄ論理レベルの第１の選択出力信号を
供給するゲート（５）と、 （ii）上記選択出力信号を受信するための入力を備え、
Ｖｄｄ論理レベルの第２の選択出力信号を供給するイン
バータと、 （iii）一対のＮ−チャンネル電界効果トランジスタ
（ＦＥＴ）であって、その一方のＦＥＴ（１０）は、そ
のゲートが上記インバータの出力に接続され、他方のＦ
ＥＴ（１１）は、そのゲートには第１の選択出力信号が
入力されるように接続され、更に両Ｎ−チャンネル電界
効果トランジスタ（ＦＥＴ）のソースはアース（Ｖｓ
ｓ）に接続され、Ｖｄｄ論理レベルの選択出力信号のみ
によりゲート動作される一対のＮ−チャンネルＦＥＴ
（１０，１１）と、 （iv）一対の交差接続されたＰ−チャンネル電界トラン
ジスタ（７Ａ，７Ｂ）を有するレベルシフタにおいて、
上記両Ｐ−チャンネルトランジスタのソースは、論理レ
ベルＶｄｄより高い高電圧供給源Ｖｐｐに接続され、一
方のＰ−チャンネルトランジスタ（７Ｂ）のドレインは
上記一方のＮ−チャンネルトランジスタ（１１）のドレ
インに接続され、上記他方のＰ−チャンネルトランジス
タ（７Ａ）のドレインは、該他方のＮチャンネルトラン
ジスタ（１０）のドレインに接続されているレベルシフ
タと、 （v）ドレインが上記レベルシフタの一方のＰ−チャン
ネルトランジスタ（７Ｂ）のドレインに接続され、ゲー
トが上記レベルシフタのもう一方のＰ−チャンネルトラ
ンジスタ（７Ａ）のドレインに接続されたＮ−チャンネ
ルＦＥＴ（１２）と、 （vi）ソースがＶｐｐ又は二次デコーダ出力供給Ｖｐｐ
論理レベルに接続され、ドレインがワード線に接続さ
れ、ゲートが上記交差接続されたＰ−チャンネルトラン
ジスタの一方（７Ａ）のドレインに接続されたワード線
駆動パス用のＰ−チャンネンルトランジスタと、 （vii）ソースがＶｓｓに接続され、ドレインがワード
線に接続され、ゲートが上記交差接続されたＰ−チャン
ネルトランジスタの一方（７Ａ）のドレインに接続され
たワード線プルダウン用のＮ−チャンネルトランジスタ
とを有し、 （ｄ）各メモリセルは、Ｎ−チャンネルアクセストラン
ジスタと、ビットチャージ蓄積コンデンサを有し、該ア
クセストランジスタは、そのゲートが対応ワード線に接
続され、そのソースが上記ビットチャージ蓄積コンデン
サに接続され、そのドレインが対応ビット線に接続さ
れ、また、ビットチャージ蓄積コンデンサのもう一方の
電極がセルプレート基準電圧（ＶＲＥＦ）に接続された
ことを特徴とするＣＭＯＳ型のダイナミックランダムア
クセスメモリ（ＤＲＡＭ）。 - 【請求項３】 ワード線と、 各のメモリセルが、該ワード線に接続されたイネーブル
入力を備えたアクセストランジスタを介してＶｄｄ論理
レベルを蓄積するチャージ蓄積コンデンサを有するダイ
ナミックメモリセルと、 Ｖｄｄ論理レベル間のＶｄｄ電圧差より大きい電圧差を
有する２つのワード線駆動電圧レベルのうちの１つの電
圧レベルとしての制御電圧を供給する電圧供給源と、 上記制御電圧を上記電圧供給源からワード線に印加する
ワード線駆動回路とを有するダイナミックランダムアク
セスメモリにおいて、 該ワード線駆動回路は、Ｖｄｄ論理レベルでのワード線
選択信号を受信して上記ワード線駆動電圧レベルでの第
１及び第２のワード線制御信号を駆動しラッチするラッ
チレベルシフタを有し、上記第１及び第２のワード線制
御信号は高電圧Ｖｐｐレベルと低電圧（ＧＮＤ）レベル
間で交互に変化され、プルダウントランジスタにより上
記第１及び第２のワード制御信号の一方が低レベルにプ
ルダウンされると、他方のワード制御信号は第２の高レ
ベルにラッチされ、上記第１及び第２のワード線制御信
号は、Ｖｄｄレベル信号によってのみゲート動作される
それぞれの上記プルダウントランジスタによってセット
およびリセットされ、 上記レベルシフタは、アドレス信号から得られる共通の
選択信号によりゲート動作される上記プルダウントラン
ジスタによってのみセット及びリセット動作され、上記
ワード線駆動回路は電圧昇圧用のブーストコンデンサを
有さないことを特徴とするＤＲＡＭ。 - 【請求項４】 上記一方の制御信号は１極性のＭＯＳト
ランジスタを介してプルダウンされるとともに、他方の
制御信号は上記と反対極性のＭＯＳトランジスタを介し
てラッチされる請求項３に記載のＤＲＡＭ。 - 【請求項５】 上記１極性型のＭＯＳトランジスタはＮ
−チャンネルであり、上記反対極性のＭＯＳトランジス
タはＰ−チャンネルである請求項４に記載のＤＲＡＭ。 - 【請求項６】 上記Ｖｄｄレベル信号によってゲート動
作されるトランジスタはプルダウン用トランジスタであ
る請求項３に記載のＤＲＡＭ。 - 【請求項７】 上記電圧供給源とワード線間に接続され
た電界効果トランジスタはＰ−チャンネルＦＥＴである
請求項３に記載のＤＲＡＭ。 - 【請求項８】 さらに、上記ワード線と接地間に接続さ
れたＮ−チャンネルの電界効果トランジスタを有する請
求項７に記載のＤＲＡＭ。 - 【請求項９】 上記制御電圧が、メモリセルにおけるア
クセストランジスタの少なくともＶｄｄと閾値電圧との
加算値以上であり、トランジスタ破壊電圧よりも低い電
圧値である請求項３に記載のＤＲＡＭ。 - 【請求項１０】 ワード線駆動回路において、ＤＲＡＭ
のワード線を選択する方法であって、 アドレス信号をデコード処理し、制御された高電圧源に
より供給される電圧レベルであって、メモリセルに蓄積
される電圧よりも大きな電圧レベルを含む論理レベルに
レベルシフトされた第１及び第２のレベルシフト制御信
号を駆動し、 上記レベルシフト制御信号をラッチし、それぞれのラッ
チ状態における上記第１及び第２のレベルシフト制御信
号の一方はＮ−チャンネルトランジスタ（７Ａ，７Ｂ）
を介してプルダウントランジスタにより低レベルにプル
ダウンされるとともに、他方のレベルシフト制御信号は
Ｐ−チャンネルのプルアップ用トランジスタを介して高
レベルにラッチされ、上記レベルシフト制御信号は、ア
ドレス信号から得られたＶｄｄレベルの共通選択信号に
よってのみゲート動作されるプルダウン用トランジスタ
によってのみセットおよびリセットされ、 上記ラッチ及びレベルシフトされた制御信号の１つによ
り、制御された高電圧を、上記制御高電圧供給源から、
選択されたワード線に印加する工程とを有し、ワード線
駆動回路は電圧昇圧用のブーストコンデンサを有さない
ことを特徴とするワード線選択方法。 - 【請求項１１】 上記レベルシフト及びデコード処理さ
れた信号は交差結合した電界効果トランジスタによって
ラッチされる請求項１０に記載の方法。 - 【請求項１２】 上記高電圧がＰ−チャンネル電界効果
トランジスタを介して直接ワード線に印加される請求項
１０に記載の方法。 - 【請求項１３】 上記ラッチされ、レベルシフト及びデ
コード処理された信号が、上記高電圧供給源とワード線
間にソース／ドレイン回路が接続された電界効果トラン
ジスタのゲートに印加される請求項１０に記載の方法。 - 【請求項１４】 上記高電圧は、少なくともＶｄｄとメ
モリセルのアクセストランジスタの閾値電圧との加算値
で、かつ、トランジスタ破壊電圧よりも低い値である請
求項１０に記載の方法。 - 【請求項１５】 上記高電圧は、ブートストラップ電圧
を使用することなしにワード線に印加される請求項１０
に記載の方法。 - 【請求項１６】 上記セット／リセット用プルダウント
ランジスタが制御信号をセット／リセット状態に保持す
る請求項１０に記載の方法。 - 【請求項１７】 ワード線駆動回路において、ＤＲＡＭ
におけるワード線を選択する方法であって、 アドレス信号をデコード処理し、メモリセルに蓄積され
る論理レベル間の電圧差よりも大きな電圧差を有する論
理レベルにレベルシフトされた制御信号を駆動し、 該レベルシフトされた制御信号をラッチトランジスタ
（７Ａ，７Ｂ）によりラッチし、該ラッチトランジスタ
は、該ラッチトランジスタに相補的なトランジスタ（１
０，１１）によってのみセット／リセットされ、該相補
的なトランジスタ（１０，１１）はアドレス信号から得
られるＶｄｄレベルの共通選択信号によってのみゲート
動作され、 上記ラッチされ、レベルシフトされた制御信号から、制
御された電圧を、上記選択されたワード線に印加する工
程し、ワード線駆動回路は電圧昇圧用のブーストコンデ
ンサを有さないことを特徴とするワード線選択方法。 - 【請求項１８】 上記高電圧は、ブートストラップ電圧
を使用することなしにワード線に印加される請求項１７
に記載の方法。 - 【請求項１９】 ビット線およびワード線と、 該ビット線およびワード線に接続されたメモリセルであ
って、各メモリセルは、ソース／ドレイン回路がビット
線と高論理レベル電圧Ｖｄｄビットチャージ蓄積コンデ
ンサとの間に接続されたアクセス電界効果トランジスタ
（ＦＥＴ）を有し、該電界効果トランジスタはそのゲー
トが対応するワード線に接続された構成のメモリセル
と、 上記高論理レベル電圧Ｖｄｄと１つのトランジスタ閾値
電圧との加算値よりも大きく、トランジスタ破壊電圧よ
りも小さい電圧を供給する高電圧Ｖｐｐ供給源と、 ワード線選択時には制御信号として論理レベル電圧Ｖｄ
ｄ入力を受信し、ワード線を選択する手段（ＮＡＮＤ
５）と、該選択手段により駆動される入力を有し、上記
Ｖｐｐ供給源電圧をＦＥＴのソース／ドレイン回路（１
４A)を介して上記ワード線に直接印加する高電圧印加選
択手段と、を有するダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）であって、 上記高電圧印加選択手段は、上記高電圧供給源に接続さ
れたレベルシフタを有し、該レベルシフタは上記高電圧
Ｖｐｐ供給源と一対の制御ノードとの間に接続された一
対の交差結合Ｐ−チャンネルＦＥＴとを備え、 上記レベルシフタは、一対のＮ−チャンネルＦＥＴ回路
を有し、該Ｎ−チャンネルＦＥＴ回路は各々そのソース
／ドレイン回路が対応する上記制御ノードの一方と接地
間に接続され，上記レベルシフタは、アドレス信号から
得られる共通の選択信号Ｖｄｄのみによりゲート動作さ
れるプルダウントランジスタによってのみセット及びリ
セットされ、前記高電圧印加選択手段は電圧昇圧用のブ
ーストコンデンサを有さないことを特徴とするＤＲＡ
Ｍ。
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