JPH06208794A - 立上げ時に定状態であるメモリセル - Google Patents
立上げ時に定状態であるメモリセルInfo
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- JPH06208794A JPH06208794A JP5196927A JP19692793A JPH06208794A JP H06208794 A JPH06208794 A JP H06208794A JP 5196927 A JP5196927 A JP 5196927A JP 19692793 A JP19692793 A JP 19692793A JP H06208794 A JPH06208794 A JP H06208794A
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- memory cell
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】 （修正有）
【目的】立上げ時の状態がユーザにより選択され得ると
共に、立上げ時に確実に定状態であるメモリセルを提供
する。 【構成】立上げ時、Ｖccは０ボルトから増加し、PWRUP
シグナルはＶccに追随し、PWRUPBシグナルは０ボルトを
保持する。立上げ時、ドライバ回路に接続されたパスゲ
ートは使用不能となり、そのドライバからワードライン
２４ａ，２４ｂ及びビットライン２２を遮断する。ワー
ドライン及びビットラインは、Ｐ-チャネルプルアップ
トランジスタ５２，５４，５６によりＶccの上昇に追随
する。Ｖccがその所望の値に到達すると、PWRUPシグナ
ルは０ボルトになり、PWRUPBシグナルはＶccとなり、こ
のためパスゲートをターンオンとして、ワードライン及
びビットラインドライバ回路をワードライン及びビット
ラインに接続する。Ｖcc最終PWRUPBシグナルは、Ｐ-チ
ャネルMOSプルアップトランジスタ５２，５４，５６を
ターンオフする。
共に、立上げ時に確実に定状態であるメモリセルを提供
する。 【構成】立上げ時、Ｖccは０ボルトから増加し、PWRUP
シグナルはＶccに追随し、PWRUPBシグナルは０ボルトを
保持する。立上げ時、ドライバ回路に接続されたパスゲ
ートは使用不能となり、そのドライバからワードライン
２４ａ，２４ｂ及びビットライン２２を遮断する。ワー
ドライン及びビットラインは、Ｐ-チャネルプルアップ
トランジスタ５２，５４，５６によりＶccの上昇に追随
する。Ｖccがその所望の値に到達すると、PWRUPシグナ
ルは０ボルトになり、PWRUPBシグナルはＶccとなり、こ
のためパスゲートをターンオンとして、ワードライン及
びビットラインドライバ回路をワードライン及びビット
ラインに接続する。Ｖcc最終PWRUPBシグナルは、Ｐ-チ
ャネルMOSプルアップトランジスタ５２，５４，５６を
ターンオフする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ及び静的
メモリセルに関する。特に本発明は、立上げ時（power-
up）に確実に定状態とする静的ランダムアクセスメモリ
（SRAM）セルに関する。
メモリセルに関する。特に本発明は、立上げ時（power-
up）に確実に定状態とする静的ランダムアクセスメモリ
（SRAM）セルに関する。
【０００２】
【従来の技術】SRAMセルなどの静的メモリデバイスは、
静的メモリデバイスを含む集積回路の立上げ時にランダ
ム初期状態を示すことは公知である。立上げ時のランダ
ム初期メモリ状態がアレイ［例えば、プログラム可能な
接続またはスイッチング素子（例えば、MOSトランジス
タパスゲートまたはスイッチ）］中のメモリセルにより
制御されたデバイスを一緒に短絡させる場合、幾つかの
論理アレイに問題が発生し得る。このような短絡は、メ
モリセルにより制御されたデバイスをプログラム不可能
または損傷させてしまう。これは大きなアレイの場合に
は無視できない問題である。従って、立上げ時にメモリ
セルの初期メモリ状態を制御することが望ましい。
静的メモリデバイスを含む集積回路の立上げ時にランダ
ム初期状態を示すことは公知である。立上げ時のランダ
ム初期メモリ状態がアレイ［例えば、プログラム可能な
接続またはスイッチング素子（例えば、MOSトランジス
タパスゲートまたはスイッチ）］中のメモリセルにより
制御されたデバイスを一緒に短絡させる場合、幾つかの
論理アレイに問題が発生し得る。このような短絡は、メ
モリセルにより制御されたデバイスをプログラム不可能
または損傷させてしまう。これは大きなアレイの場合に
は無視できない問題である。従って、立上げ時にメモリ
セルの初期メモリ状態を制御することが望ましい。
【０００３】
【発明が解決しようとする課題】この問題を解決し、立
上げ時に確実に所定の初期状態とするメモリセルを提供
するために従来より種々試みられてきた。例えば、米国
特許第4,821,233号明細書では、各メモリ中に二つのＰ-
チャネルMOSトランジスタが種々のしきい電圧を示すよ
うに種々にドープされている。立上げ時に、電源電圧レ
ベルが０ボルトから供給電圧レベルに増加するにつれ
て、ゲートとソースの間に最低電圧差が必要な二つのＰ
-チャネルMOSトランジスタの一方を最初にターンオンす
る。このＰ-チャネルMOSトランジスタは、もう一方のＰ
-チャネルMOSトランジスタのゲートを順に増加レベルと
し、もう一方のＰ-チャネルMOSトランジスタが立上げ時
にターンオンしないようにする。
上げ時に確実に所定の初期状態とするメモリセルを提供
するために従来より種々試みられてきた。例えば、米国
特許第4,821,233号明細書では、各メモリ中に二つのＰ-
チャネルMOSトランジスタが種々のしきい電圧を示すよ
うに種々にドープされている。立上げ時に、電源電圧レ
ベルが０ボルトから供給電圧レベルに増加するにつれ
て、ゲートとソースの間に最低電圧差が必要な二つのＰ
-チャネルMOSトランジスタの一方を最初にターンオンす
る。このＰ-チャネルMOSトランジスタは、もう一方のＰ
-チャネルMOSトランジスタのゲートを順に増加レベルと
し、もう一方のＰ-チャネルMOSトランジスタが立上げ時
にターンオンしないようにする。
【０００４】この解決策により立上げ時にメモリセルの
状態を制御し得るが、これには二つのＰ-チャネルMOSト
ランジスタをドーピングするための別個のマスクが必要
であり、従ってこのようなデバイスを含む集積回路を製
造する標準CMOS方法が使用できなくなってしまう。この
方法は、Ｐ-チャネルMOSトランジスタと不整合してしま
うのでもっと複雑になり、通常操作時にこれらの一方を
「ターンオフ」するのが難しい。これは望ましくない。
状態を制御し得るが、これには二つのＰ-チャネルMOSト
ランジスタをドーピングするための別個のマスクが必要
であり、従ってこのようなデバイスを含む集積回路を製
造する標準CMOS方法が使用できなくなってしまう。この
方法は、Ｐ-チャネルMOSトランジスタと不整合してしま
うのでもっと複雑になり、通常操作時にこれらの一方を
「ターンオフ」するのが難しい。これは望ましくない。
【０００５】従来法では、そのしきい電圧を制御するた
めに一方のＰ-チャネルMOSトランジスタのチャネル長を
変えることを示唆しており、これにより、標準法でない
段階を使用する必要性を排除できる。しかし、この方法
で得られるしきい電圧での違いは、小さく且つ差動ドー
ピング（differential doping）よりも信頼性が低いと
考えられている。しきい電圧差動は、方法に依存して均
一でなくてもよい。
めに一方のＰ-チャネルMOSトランジスタのチャネル長を
変えることを示唆しており、これにより、標準法でない
段階を使用する必要性を排除できる。しかし、この方法
で得られるしきい電圧での違いは、小さく且つ差動ドー
ピング（differential doping）よりも信頼性が低いと
考えられている。しきい電圧差動は、方法に依存して均
一でなくてもよい。
【０００６】これらの解決策のいずれかを適用しても、
従来法による立上げ状態は、マスク依存性またはチャネ
ル長などのデバイスの物理的パラメーターに依存性であ
るため変えることができない。
従来法による立上げ状態は、マスク依存性またはチャネ
ル長などのデバイスの物理的パラメーターに依存性であ
るため変えることができない。
【０００７】従って本発明の目的は、従来法の欠点を排
除する、立上げ時に定状態であるメモリセルを提供する
ことである。
除する、立上げ時に定状態であるメモリセルを提供する
ことである。
【０００８】さらに本発明の目的は、立上げ時の状態が
ユーザにより選択され得る、立上げ時に確実に定状態で
あるメモリセルを提供することである。
ユーザにより選択され得る、立上げ時に確実に定状態で
あるメモリセルを提供することである。
【０００９】また本発明の目的は、標準CMOS方法を使用
して製造し得る、立上げ時に確実に定状態であるメモリ
セルを提供することである。
して製造し得る、立上げ時に確実に定状態であるメモリ
セルを提供することである。
【００１０】
【課題を解決するための手段】本発明により、メモリセ
ルを含む回路の立上げ時に確実に定状態とし得るメモリ
セルが提供される。一つ以上のメモリセルを含む集積回
路チップには、チップ立上げ時に使用される二つのシグ
ナルPWRUP及びPWRUPBを提供するための回路が備えられ
ている。あるいは、シグナルPWRUP及びPWRUPBは、I/Oピ
ンを介してチップに備え付けられ得、システムの立上げ
時にチップを含むシステムにより発生され得る。立上げ
時、Ｖccが０ボルトから3.5ボルトに増加するにつれ
て、PWRUPシグナルはＶccに追随し、PWRUBシグナルは０
ボルトのままである。
ルを含む回路の立上げ時に確実に定状態とし得るメモリ
セルが提供される。一つ以上のメモリセルを含む集積回
路チップには、チップ立上げ時に使用される二つのシグ
ナルPWRUP及びPWRUPBを提供するための回路が備えられ
ている。あるいは、シグナルPWRUP及びPWRUPBは、I/Oピ
ンを介してチップに備え付けられ得、システムの立上げ
時にチップを含むシステムにより発生され得る。立上げ
時、Ｖccが０ボルトから3.5ボルトに増加するにつれ
て、PWRUPシグナルはＶccに追随し、PWRUBシグナルは０
ボルトのままである。
【００１１】PWEUP及びPWRUPBシグナルは、メモリセル
と協働するビットラインとワードラインを駆動するビッ
トラインドライバ回路とワードラインドライバ回路との
間に接続されたパスゲートを各々備えるＰ-チャネル及
びＮ-チャネルMOSトランジスタのゲートを駆動するため
に使用される。さらに、PWRUPBシグナルは、ワードライ
ンとＶccの間及びビットラインとＶccとの間に接続され
たＰ-チャネルMOSプルアップトランジスタを駆動するた
めに使用される。
と協働するビットラインとワードラインを駆動するビッ
トラインドライバ回路とワードラインドライバ回路との
間に接続されたパスゲートを各々備えるＰ-チャネル及
びＮ-チャネルMOSトランジスタのゲートを駆動するため
に使用される。さらに、PWRUPBシグナルは、ワードライ
ンとＶccの間及びビットラインとＶccとの間に接続され
たＰ-チャネルMOSプルアップトランジスタを駆動するた
めに使用される。
【００１２】立上げ時、パスゲートは使用不能となり、
そのドライバからワードライン及びビットラインを遮断
する。ワードライン及びビットラインは、Ｐ-チャネル
プルアップトランジスタによりＶccの上昇に追随させら
れる。Ｖccがその所望値に達すると、PWRUPシグナルは
０ボルトになり、PWRUPBシグナルはＶccになって、ワー
ドラインドライバ回路とビットラインドライバ回路をワ
ードラインとビットラインに接続させるためにパスゲー
トをターンオンする。Ｖcc最終PWRUPBシグナルは、ワー
ドラインとＶcc及びビットラインとＶccの間に接続され
たＰ-チャネルMOSプルアップトランジスタをターンオフ
する。
そのドライバからワードライン及びビットラインを遮断
する。ワードライン及びビットラインは、Ｐ-チャネル
プルアップトランジスタによりＶccの上昇に追随させら
れる。Ｖccがその所望値に達すると、PWRUPシグナルは
０ボルトになり、PWRUPBシグナルはＶccになって、ワー
ドラインドライバ回路とビットラインドライバ回路をワ
ードラインとビットラインに接続させるためにパスゲー
トをターンオンする。Ｖcc最終PWRUPBシグナルは、ワー
ドラインとＶcc及びビットラインとＶccの間に接続され
たＰ-チャネルMOSプルアップトランジスタをターンオフ
する。
【００１３】本発明の第２の態様により、所定の立上げ
状態は、ユーザにより限定された外部シグナル値により
決定され得る。
状態は、ユーザにより限定された外部シグナル値により
決定され得る。
【００１４】
【実施例】当業者には、本発明の以下の説明は単なる例
示であり、非限定的であることは判るであろう。本発明
の他の態様も当業者には直ちに考え付くであろう。
示であり、非限定的であることは判るであろう。本発明
の他の態様も当業者には直ちに考え付くであろう。
【００１５】図１は、典型的な先行技術による５-トラ
ンジスタCMOSランダムアクセスメモリセル１０の線図で
ある。Ｐ-チャネルMOSトランジスタ１２及び１４並びに
Ｎ-チャネルMOSトランジスタ１６及び１８は、クロス結
合ラッチを構成する。Ｎ-チャネルMOSトランジスタ２０
は、列選択ライン２４（アドレスライン“Ａn”）上の
電圧が高い（即ち、５ボルト）とき、ラッチにビットラ
イン（データライン）２２に接続するゲーチングデバイ
ス（パルストランジスタ）である。ビットライン２２は
ビットラインドライバ回路２６により駆動される。アド
レスラインは、ワードラインドライバ２８により駆動さ
れる。
ンジスタCMOSランダムアクセスメモリセル１０の線図で
ある。Ｐ-チャネルMOSトランジスタ１２及び１４並びに
Ｎ-チャネルMOSトランジスタ１６及び１８は、クロス結
合ラッチを構成する。Ｎ-チャネルMOSトランジスタ２０
は、列選択ライン２４（アドレスライン“Ａn”）上の
電圧が高い（即ち、５ボルト）とき、ラッチにビットラ
イン（データライン）２２に接続するゲーチングデバイ
ス（パルストランジスタ）である。ビットライン２２は
ビットラインドライバ回路２６により駆動される。アド
レスラインは、ワードラインドライバ２８により駆動さ
れる。
【００１６】出力シグナルは、Ｐ-チャネルMOSトランジ
スタ１２及びＮ-チャネルMOSトランジスタ１６の共通ド
レイン接続を含むノード３０で取られる。Ｎ-チャネルM
OSトランジスタ１６がオフでＰ-チャネルMOSトランジス
タ１２がオンである場合、出力は論理（logical）１で
あり、これらの状態が逆の場合、出力は論理０である。
スタ１２及びＮ-チャネルMOSトランジスタ１６の共通ド
レイン接続を含むノード３０で取られる。Ｎ-チャネルM
OSトランジスタ１６がオフでＰ-チャネルMOSトランジス
タ１２がオンである場合、出力は論理（logical）１で
あり、これらの状態が逆の場合、出力は論理０である。
【００１７】図１のメモリセルからの読取及びこれへの
書込は、ビットラインを介して実施し得る。例えば、図
１のメモリセルからデータを読み取るためには、高シグ
ナルを列選択ライン２４に適用し、Ｎ-チャネルMOSトラ
ンジスタ２０をターンオンする。出力ノード３０上の論
理が０であり、ノード３２上の論理が１である場合、ビ
ットラインはより低レベルに充電される。ビットをメモ
リセルに書き込むためには、列選択ライン２４を高くし
て、ビットライン２２を書込ドライバ（示されていな
い）により充電し、これによりノード３０をビットライ
ンと同一論理レベルに駆動する。図１の５-トランジス
タメモリセルは、高信頼性で読取及び書込される一つの
ゲーチングデバイス２０及び一つのビットライン２２を
必要とする。
書込は、ビットラインを介して実施し得る。例えば、図
１のメモリセルからデータを読み取るためには、高シグ
ナルを列選択ライン２４に適用し、Ｎ-チャネルMOSトラ
ンジスタ２０をターンオンする。出力ノード３０上の論
理が０であり、ノード３２上の論理が１である場合、ビ
ットラインはより低レベルに充電される。ビットをメモ
リセルに書き込むためには、列選択ライン２４を高くし
て、ビットライン２２を書込ドライバ（示されていな
い）により充電し、これによりノード３０をビットライ
ンと同一論理レベルに駆動する。図１の５-トランジス
タメモリセルは、高信頼性で読取及び書込される一つの
ゲーチングデバイス２０及び一つのビットライン２２を
必要とする。
【００１８】本発明により、立上げ時にメモリセル１０
を確実に定状態とするための装置及び方法が提供され
る。図２には、RAMメモリセルに関し立上げ時に確実に
定状態とするための本発明の例示的装置が線図の形で示
されている。二つの例示的RAMメモリセル１０ａ及び１
０ｂが示されている。メモリセル１０ａは、クロス結合
ラッチを構成するためにＰ-チャネルMOSトランジスタ１
２ａ及び１４ａ並びにＮ-チャネルMOSトランジスタ１６
ａ及び１８ａを包含する。Ｎ-チャネルMOSトランジスタ
２０ａは、列選択ライン２４ａ上の電圧が高いとき、ク
ロス結合ラッチへのビットライン２２にクロス結合ラッ
チを接続するゲーチングデバイスである。メモリセル１
０ｂは、クロス結合ラッチを構成するために、Ｐ-チャ
ネルMOSトランジスタ１２ｂ及び１４ｂ並びにＮ-チャネ
ルMOSトランジスタ１６ｂ及び１８ｂを包含する。Ｎ-チ
ャネルMOSトランジスタ２０ｂは、列選択ライン２４ｂ
上の電圧が高いとき、クロス結合ラッチへのビットライ
ン２２にクロス結合ラッチを接続するゲーチングデバイ
スである。
を確実に定状態とするための装置及び方法が提供され
る。図２には、RAMメモリセルに関し立上げ時に確実に
定状態とするための本発明の例示的装置が線図の形で示
されている。二つの例示的RAMメモリセル１０ａ及び１
０ｂが示されている。メモリセル１０ａは、クロス結合
ラッチを構成するためにＰ-チャネルMOSトランジスタ１
２ａ及び１４ａ並びにＮ-チャネルMOSトランジスタ１６
ａ及び１８ａを包含する。Ｎ-チャネルMOSトランジスタ
２０ａは、列選択ライン２４ａ上の電圧が高いとき、ク
ロス結合ラッチへのビットライン２２にクロス結合ラッ
チを接続するゲーチングデバイスである。メモリセル１
０ｂは、クロス結合ラッチを構成するために、Ｐ-チャ
ネルMOSトランジスタ１２ｂ及び１４ｂ並びにＮ-チャネ
ルMOSトランジスタ１６ｂ及び１８ｂを包含する。Ｎ-チ
ャネルMOSトランジスタ２０ｂは、列選択ライン２４ｂ
上の電圧が高いとき、クロス結合ラッチへのビットライ
ン２２にクロス結合ラッチを接続するゲーチングデバイ
スである。
【００１９】当業者には、本発明のＲＡＭセルは、通常
の操作時にＶccよりも高い電圧から駆動される型であっ
てもよいことは理解されよう。このような適用例として
は、ＲＡＭセルを使用して内部接続用のパスゲートを制
御する回路が挙げられる。パスゲートがＶccを越える高
電圧で駆動される場合、これらを横切るしきい電圧の低
下はなく、従ってパスゲートを介するシグナルの縮退は
小さい。
の操作時にＶccよりも高い電圧から駆動される型であっ
てもよいことは理解されよう。このような適用例として
は、ＲＡＭセルを使用して内部接続用のパスゲートを制
御する回路が挙げられる。パスゲートがＶccを越える高
電圧で駆動される場合、これらを横切るしきい電圧の低
下はなく、従ってパスゲートを介するシグナルの縮退は
小さい。
【００２０】ビットラインドライバ回路２６は、Ｐ-チ
ャネルMOSトランジスタ４０及びＮ-チャネルMOSトラン
ジスタ４２を含むCMOSパスゲートを介してビットライン
２２に接続される。ワードラインドライバ回路２８ａ
は、Ｐ-チャネルMOSトランジスタ４４及びＮ-チャネルM
OSトランジスタ４６を含むCMOSパスゲートを介してワー
ドライン２４ａに接続される。ワードラインドライバ回
路２８ｂは、Ｐ-チャネルMOSトランジスタ４８及びＮ-
チャネルMOSトランジスタ５０を含むCMOSパスゲートを
介してワードライン２４ｂに接続される。ビットライン
２２は、Ｐ-チャネルプルアップトランジスタ５２を介
してＶccにプルアップされる。ワードライン２４ａは、
Ｐ-チャネルプルアップトランジスタ５４を介してＶcc
にプルアップされ、ワードライン２４ｂはＰ-チャネル
プルアップトランジスタ５６を介してＶccにプルアップ
される。
ャネルMOSトランジスタ４０及びＮ-チャネルMOSトラン
ジスタ４２を含むCMOSパスゲートを介してビットライン
２２に接続される。ワードラインドライバ回路２８ａ
は、Ｐ-チャネルMOSトランジスタ４４及びＮ-チャネルM
OSトランジスタ４６を含むCMOSパスゲートを介してワー
ドライン２４ａに接続される。ワードラインドライバ回
路２８ｂは、Ｐ-チャネルMOSトランジスタ４８及びＮ-
チャネルMOSトランジスタ５０を含むCMOSパスゲートを
介してワードライン２４ｂに接続される。ビットライン
２２は、Ｐ-チャネルプルアップトランジスタ５２を介
してＶccにプルアップされる。ワードライン２４ａは、
Ｐ-チャネルプルアップトランジスタ５４を介してＶcc
にプルアップされ、ワードライン２４ｂはＰ-チャネル
プルアップトランジスタ５６を介してＶccにプルアップ
される。
【００２１】Ｐ-チャネルパスゲートトランジスタ４
０、４４及び４８のゲートは、シグナルPWRUPから駆動
される。Ｎ-チャネルパスゲートトランジスタ４２、４
６及び５０のゲート並びにＰ-チャネルプルアップトラ
ンジスタ５２、５４及び５６のゲートは、シグナルPWRU
PBから駆動される。シグナルPWRUP及びPWRUPBは、チッ
プ上または外部で発生され得る。
０、４４及び４８のゲートは、シグナルPWRUPから駆動
される。Ｎ-チャネルパスゲートトランジスタ４２、４
６及び５０のゲート並びにＰ-チャネルプルアップトラ
ンジスタ５２、５４及び５６のゲートは、シグナルPWRU
PBから駆動される。シグナルPWRUP及びPWRUPBは、チッ
プ上または外部で発生され得る。
【００２２】図３ａ及び図３ｂを参照すると、電圧対時
間のグラフは、図２の回路中で使用されるPWRUP及びPWR
UPBに関する例示的波形を示している。図３ａ及び図３
ｂに見られるように、立上げ時、Ｖccが０ボルトから3.
5ボルトに増加する時、PWRUPBシグナルは０ボルトのま
まであり、PWRUPシグナルはＶccを追随する。従って、
ビットラインドライバと協働するパスゲートトランジス
タ４０及び４２並びに、ワードラインドライバと協働す
るパスゲートトランジスタ４４、４６、４８及び５０は
立上げ時の初期ではオフである。Ｐ-チャネルプルアッ
プトランジスタ５２は、そのゲートがPWRUPBに結合され
ているため立上げ時に初期からオンであり、ビットライ
ン２２を充電してＶccを追随する。ワードライン２４ａ
及び２４ｂは、トランジスタ５４及び５６によりプルア
ップされているので、ワードライン２４ａ及び２４ｂも
同様に立上げ時にＶccを追随する。
間のグラフは、図２の回路中で使用されるPWRUP及びPWR
UPBに関する例示的波形を示している。図３ａ及び図３
ｂに見られるように、立上げ時、Ｖccが０ボルトから3.
5ボルトに増加する時、PWRUPBシグナルは０ボルトのま
まであり、PWRUPシグナルはＶccを追随する。従って、
ビットラインドライバと協働するパスゲートトランジス
タ４０及び４２並びに、ワードラインドライバと協働す
るパスゲートトランジスタ４４、４６、４８及び５０は
立上げ時の初期ではオフである。Ｐ-チャネルプルアッ
プトランジスタ５２は、そのゲートがPWRUPBに結合され
ているため立上げ時に初期からオンであり、ビットライ
ン２２を充電してＶccを追随する。ワードライン２４ａ
及び２４ｂは、トランジスタ５４及び５６によりプルア
ップされているので、ワードライン２４ａ及び２４ｂも
同様に立上げ時にＶccを追随する。
【００２３】ビットライン２２並びにワードライン２４
ａ及び２４ｂは立上げ時に高いので、Ｎ-チャネルトラ
ンジスタ２０ａ及び２０ｂはターンオンされる。従って
RAMセルのノード３０ａ及び３０ｂは論理１に駆動さ
れ、ノード３２ａ及び３２ｂは論理０に駆動される。RA
Mセル１０ａ及び１０ｂは、立上げ時にビットラインの
極性を制御することにより定状態にセットされる。当業
者が諒解しているように、トランジスタ５２を介してビ
ットライン２２をプルアップすることによってビットラ
イン２２を高く駆動する代わりに、ビットライン２２は
PWRUPによりゲーチングされたＮ-チャネルMOSトランジ
スタを介してグランドまでプルダウンされ得るので、RA
Mセル１０ａ及び１０ｂを立上げ時と逆の状態に初期設
定する。
ａ及び２４ｂは立上げ時に高いので、Ｎ-チャネルトラ
ンジスタ２０ａ及び２０ｂはターンオンされる。従って
RAMセルのノード３０ａ及び３０ｂは論理１に駆動さ
れ、ノード３２ａ及び３２ｂは論理０に駆動される。RA
Mセル１０ａ及び１０ｂは、立上げ時にビットラインの
極性を制御することにより定状態にセットされる。当業
者が諒解しているように、トランジスタ５２を介してビ
ットライン２２をプルアップすることによってビットラ
イン２２を高く駆動する代わりに、ビットライン２２は
PWRUPによりゲーチングされたＮ-チャネルMOSトランジ
スタを介してグランドまでプルダウンされ得るので、RA
Mセル１０ａ及び１０ｂを立上げ時と逆の状態に初期設
定する。
【００２４】RAMセルが、ユーザプログラム可能な内部
接続構成等のパスゲートを駆動させるために使用される
前述の用途に於いて、単一ビットラインドライバ２６は
立上げ時に数百のRAMセルを接続しなければならない。
多くのセルが初期化される最悪の場合に於いて、RAMセ
ルに電力供給するために通常使用されるＶpp充電ポンプ
６０は立上げ時に使用できない。PWRUPB（またはPWRU
P）シグナルを使用して立上げ時に充電ポンプ６０のオ
シレータを使用不可能にし、Ｎ-チャネルMOSトランジス
タ６２は、Ｖcc−Ｖtnに等しい電圧までメモリセル１０
ａ及び１０ｂの高い電力レールを充填する。この低い電
圧に於いて、ビットライン２２は多くのメモリセルを駆
動し得る。当業者には、充電ポンプ６０の特定のデザイ
ンに依存してPWRUPまたはPWRUPBシグナルのいずれかを
使用して充電ポンプ６０を使用不可能にするために多く
の方法を用い得ることが理解されるであろう。
接続構成等のパスゲートを駆動させるために使用される
前述の用途に於いて、単一ビットラインドライバ２６は
立上げ時に数百のRAMセルを接続しなければならない。
多くのセルが初期化される最悪の場合に於いて、RAMセ
ルに電力供給するために通常使用されるＶpp充電ポンプ
６０は立上げ時に使用できない。PWRUPB（またはPWRU
P）シグナルを使用して立上げ時に充電ポンプ６０のオ
シレータを使用不可能にし、Ｎ-チャネルMOSトランジス
タ６２は、Ｖcc−Ｖtnに等しい電圧までメモリセル１０
ａ及び１０ｂの高い電力レールを充填する。この低い電
圧に於いて、ビットライン２２は多くのメモリセルを駆
動し得る。当業者には、充電ポンプ６０の特定のデザイ
ンに依存してPWRUPまたはPWRUPBシグナルのいずれかを
使用して充電ポンプ６０を使用不可能にするために多く
の方法を用い得ることが理解されるであろう。
【００２５】Ｎ-チャネルMOSトランジスタの６２は、電
圧レベルＶcc−ＶtnまでにＶppを充電するために立上げ
時にオンになる唯一のデバイスである。ビットライン電
圧は、ノード３０ａ及び３０ｂより高い少なくとも一つ
のＶtnであるＶccに追随するので、RAMセルのクロス結
合ラッチはビットラインドライバにより過剰に書き込ま
れ易い。
圧レベルＶcc−ＶtnまでにＶppを充電するために立上げ
時にオンになる唯一のデバイスである。ビットライン電
圧は、ノード３０ａ及び３０ｂより高い少なくとも一つ
のＶtnであるＶccに追随するので、RAMセルのクロス結
合ラッチはビットラインドライバにより過剰に書き込ま
れ易い。
【００２６】図３ａ及び図３ｂから分かるように、立上
げ後、PWRUPシグナルは低くなり、PWRUPBシグナルは高
くなる。この状態に於いて、ビットラインドライバと協
働するパスゲートトランジスタ４０及び４２並びにワー
ドラインドライバと協働するパスゲートトランジスタ４
４、４６、４８及び５０は、そのオン状態にある。ｐ−
チャネルプルアップトランジスタ５２のゲートがPWRUPB
に結合されているため、Ｐ-チャネルプルアップトラン
ジスタ５２はオフになり、ｐ−チャネルプルアップトラ
ンジスタ５２は、ビットライン２２を充電してＶccを追
随する。Ｐ-チャネルMOSプルアップトランジスタ５４及
び５６もターンオフされているので、ワードラインドラ
イバ２４ａ及び２４ｂは、Ｖccから離れている。
げ後、PWRUPシグナルは低くなり、PWRUPBシグナルは高
くなる。この状態に於いて、ビットラインドライバと協
働するパスゲートトランジスタ４０及び４２並びにワー
ドラインドライバと協働するパスゲートトランジスタ４
４、４６、４８及び５０は、そのオン状態にある。ｐ−
チャネルプルアップトランジスタ５２のゲートがPWRUPB
に結合されているため、Ｐ-チャネルプルアップトラン
ジスタ５２はオフになり、ｐ−チャネルプルアップトラ
ンジスタ５２は、ビットライン２２を充電してＶccを追
随する。Ｐ-チャネルMOSプルアップトランジスタ５４及
び５６もターンオフされているので、ワードラインドラ
イバ２４ａ及び２４ｂは、Ｖccから離れている。
【００２７】この方法の主な利点は、本方法は立上げ時
に選択された状態とするためにメモリセル中のＰ-チャ
ネルMOSトランジスタの間で人工的に不整合を付与する
ために変更される必要がないという点である。ビットラ
インを書き込むための容量は、十分である。他のトリッ
ク、例えばＰ-チャネルMOSトランジスタの一方のしきい
電圧を変化させるためにデバイスサイジングまたは他の
任意の方法依存性の方法は用いられない。この試みは、
変形することなく元の（従来の）方法を使用することに
より実施し得る。
に選択された状態とするためにメモリセル中のＰ-チャ
ネルMOSトランジスタの間で人工的に不整合を付与する
ために変更される必要がないという点である。ビットラ
インを書き込むための容量は、十分である。他のトリッ
ク、例えばＰ-チャネルMOSトランジスタの一方のしきい
電圧を変化させるためにデバイスサイジングまたは他の
任意の方法依存性の方法は用いられない。この試みは、
変形することなく元の（従来の）方法を使用することに
より実施し得る。
【００２８】図４を参照すると、PWRUP及びPWRUPBシグ
ナルを発生するための回路１０の線図が示されている。
コンデンサとして形成されたＰ-チャネルMOSトランジス
タ７２は、接地されたそのゲートと、ソースがＶccノー
ドに接続されているダイオード-接続Ｐ-チャネルMOSト
ランジスタ７４のドレインに接続された他のプレートと
を有する。Ｐ-チャネルMOSトランジスタ７６は、Ｐ-チ
ャネルMOSトランジスタ７４に対して並列に接続されて
いる。Ｎ-チャネルMOSトランジスタ７８は、Ｐ-チャネ
ルMOSトランジスタ７４及び７６のドレインと地面との
間に接続されている。第１のインバータ８０は、Ｐ-チ
ャネルMOSトランジスタ７４及び７６に接続されたその
入力を有する。その出力は、Ｐ-チャネルMOSトランジス
タ７６のゲートとＰ-チャネルMOSトランジスタ８２のソ
ースに接続されている。Ｎ-チャネルMOSトランジスタ８
４は、Ｐ-チャネルMOSトランジスタ８２と地面との間に
接続されている。第２のインバータ８６は、Ｐ-チャネ
ルMOSトランジスタの８２のソースに接続されたその入
力と、Ｐ-チャネルMOSトランジスタ８２のゲートに接続
されたその出力とを有する。Ｎ-チャネルMOSトランジス
タ８８は、Ｎ-チャネルMOSトランジスタ８４に対してカ
ーレントミラーとしてＮ-チャネルMOSトランジスタ８４
と並列に接続されている。第３のインバータ９０は、イ
ンバータ８６の出力に接続されたその入力を有し、その
出力はPWRUPシグナルを形成する。インバータ８６の出
力はPWRUPBシグナルを形成する。
ナルを発生するための回路１０の線図が示されている。
コンデンサとして形成されたＰ-チャネルMOSトランジス
タ７２は、接地されたそのゲートと、ソースがＶccノー
ドに接続されているダイオード-接続Ｐ-チャネルMOSト
ランジスタ７４のドレインに接続された他のプレートと
を有する。Ｐ-チャネルMOSトランジスタ７６は、Ｐ-チ
ャネルMOSトランジスタ７４に対して並列に接続されて
いる。Ｎ-チャネルMOSトランジスタ７８は、Ｐ-チャネ
ルMOSトランジスタ７４及び７６のドレインと地面との
間に接続されている。第１のインバータ８０は、Ｐ-チ
ャネルMOSトランジスタ７４及び７６に接続されたその
入力を有する。その出力は、Ｐ-チャネルMOSトランジス
タ７６のゲートとＰ-チャネルMOSトランジスタ８２のソ
ースに接続されている。Ｎ-チャネルMOSトランジスタ８
４は、Ｐ-チャネルMOSトランジスタ８２と地面との間に
接続されている。第２のインバータ８６は、Ｐ-チャネ
ルMOSトランジスタの８２のソースに接続されたその入
力と、Ｐ-チャネルMOSトランジスタ８２のゲートに接続
されたその出力とを有する。Ｎ-チャネルMOSトランジス
タ８８は、Ｎ-チャネルMOSトランジスタ８４に対してカ
ーレントミラーとしてＮ-チャネルMOSトランジスタ８４
と並列に接続されている。第３のインバータ９０は、イ
ンバータ８６の出力に接続されたその入力を有し、その
出力はPWRUPシグナルを形成する。インバータ８６の出
力はPWRUPBシグナルを形成する。
【００２９】初期段階では、総ての回路ノードは０ボル
トである。Ｖccは、約６μs/ボルトの速度で立ち上が
る。ｔ＝０とｔ＝５μs/ボルトの間で立上げ時、コンデ
ンサ７２はノード９２、Ｐ-チャネルMOSトランジスタ７
４及び７６の共通のドレイン接続を低く保持する。従っ
てＰ-チャネルMOSトランジスタ７４は常にオンである。
従って第１のインバータ８０の出力は増加するＶccを追
随する。約ｔ＝５μsの時、第１のインバータ８０の出
力は第２のインバータ８６のＮ-チャネルMOSトランジス
タをターンオンするのに十分に充電され、PWRUPBシグナ
ルノードを第２のインバータ８６の出力にプルダウンす
る。従って、第３のインバータ９０の出力のPWRUPシグ
ナルノードはＶccに追随する。
トである。Ｖccは、約６μs/ボルトの速度で立ち上が
る。ｔ＝０とｔ＝５μs/ボルトの間で立上げ時、コンデ
ンサ７２はノード９２、Ｐ-チャネルMOSトランジスタ７
４及び７６の共通のドレイン接続を低く保持する。従っ
てＰ-チャネルMOSトランジスタ７４は常にオンである。
従って第１のインバータ８０の出力は増加するＶccを追
随する。約ｔ＝５μsの時、第１のインバータ８０の出
力は第２のインバータ８６のＮ-チャネルMOSトランジス
タをターンオンするのに十分に充電され、PWRUPBシグナ
ルノードを第２のインバータ８６の出力にプルダウンす
る。従って、第３のインバータ９０の出力のPWRUPシグ
ナルノードはＶccに追随する。
【００３０】約ｔ＝５μsとｔ＝１８μsとの間から、第
１のインバータ８０の出力がＶccと共に上昇するが、第
２のインバータ８６により駆動されるＰ-チャネルMOSト
ランジスタ８２及びＮ-チャネルMOSトランジスタ８４の
ゲートは低く、Ｎ-チャネルMOSトランジスタ８４はオフ
であり、Ｐ-チャネルMOSトランジスタ８２はオンである
ため、Ｐ-チャネル及びＮ-チャネルMOSトランジスタ８
２及び８４の共通のドレイン接続を含むノード９４は充
電される。Ｎ-チャネルMOSトランジスタ７８及び８８を
包含するカーレントミラーは、ノード９２をターンオン
するのは比較的困難であってノード９２をプルダウンす
る。第１のインバータ８０（Ｐ-チャネルMOSトランジス
タ７６のゲートに接続された弱いインバータ）の出力は
Ｐ-チャネルMOSトランジスタ８２を介してＮ-チャネルM
OSトランジスタ８８により引き下げられ、Ｖcc後はＶcc
未満である。Ｖcc引く第１のインバータ８０の出力の電
圧がＰの閾値に等しいとき、Ｐ-チャネルMOSトランジス
タ７６をターンオンする。これは大きなデバイスである
ため、これは弱いオン状態のＮ-チャネルMOSトランジス
タ７８を動かし得、ノード９２を充電する。これは、Ｖ
cc＝３から５の場合に起こり、約ｔ＝１８μsの時に幾
つかの遷移状態を引き起こす。ノード９２は低からＶcc
となり、第１のインバータの出力は高から低となり、PW
RUPBノードは低から高（Ｖcc）となり、PWRUPノードは
高（Ｖcc）から低となる。これは所望の回路の挙動であ
る。立上げ期間は、約ｔ＝５μsからｔ＝１８μsであ
る。
１のインバータ８０の出力がＶccと共に上昇するが、第
２のインバータ８６により駆動されるＰ-チャネルMOSト
ランジスタ８２及びＮ-チャネルMOSトランジスタ８４の
ゲートは低く、Ｎ-チャネルMOSトランジスタ８４はオフ
であり、Ｐ-チャネルMOSトランジスタ８２はオンである
ため、Ｐ-チャネル及びＮ-チャネルMOSトランジスタ８
２及び８４の共通のドレイン接続を含むノード９４は充
電される。Ｎ-チャネルMOSトランジスタ７８及び８８を
包含するカーレントミラーは、ノード９２をターンオン
するのは比較的困難であってノード９２をプルダウンす
る。第１のインバータ８０（Ｐ-チャネルMOSトランジス
タ７６のゲートに接続された弱いインバータ）の出力は
Ｐ-チャネルMOSトランジスタ８２を介してＮ-チャネルM
OSトランジスタ８８により引き下げられ、Ｖcc後はＶcc
未満である。Ｖcc引く第１のインバータ８０の出力の電
圧がＰの閾値に等しいとき、Ｐ-チャネルMOSトランジス
タ７６をターンオンする。これは大きなデバイスである
ため、これは弱いオン状態のＮ-チャネルMOSトランジス
タ７８を動かし得、ノード９２を充電する。これは、Ｖ
cc＝３から５の場合に起こり、約ｔ＝１８μsの時に幾
つかの遷移状態を引き起こす。ノード９２は低からＶcc
となり、第１のインバータの出力は高から低となり、PW
RUPBノードは低から高（Ｖcc）となり、PWRUPノードは
高（Ｖcc）から低となる。これは所望の回路の挙動であ
る。立上げ期間は、約ｔ＝５μsからｔ＝１８μsであ
る。
【００３１】図５には、メモリセルの立上げ状態がユー
ザ選択可能である本発明の一具体例が開示されている。
図５は、図２に開示された回路の一部を再現している。
RAMが初期化される“定状態”とすべき本発明の回路を
含む集積回路上のI/Oパッドを介してユーザにより外部
シグナル値がセットできるように、図２の回路をＰ-チ
ャネルMOSトランジスタ５２を除去し、Ｎ-チャネルパス
ゲートトランジスタ４２をビットライン２２に接続する
ことにより変形し得る。
ザ選択可能である本発明の一具体例が開示されている。
図５は、図２に開示された回路の一部を再現している。
RAMが初期化される“定状態”とすべき本発明の回路を
含む集積回路上のI/Oパッドを介してユーザにより外部
シグナル値がセットできるように、図２の回路をＰ-チ
ャネルMOSトランジスタ５２を除去し、Ｎ-チャネルパス
ゲートトランジスタ４２をビットライン２２に接続する
ことにより変形し得る。
【００３２】I/Oパッド１０２に接続した回路１００
は、Ｖccとグランドとの間のＮ-チャネルMOSトランジス
タ１０６と直列にＰ-チャネルMOSトランジスタ１０４を
含む。Ｐ-チャネルMOSトランジスタ１０４のゲートは、
その入力の一方がPWRUPシグナルと接続しており、その
入力の他方がI/Oパッド１０２と接続している２-入力NA
NDゲード１０８の出力により駆動される。Ｎ-チャネルM
OSトランジスタ１０６のゲートは、その入力の一方がPW
RUPB出力に接続しており、その入力の他方がI/Oパッド
１０２と接続している２-入力NORゲート１１０の出力に
より駆動される。
は、Ｖccとグランドとの間のＮ-チャネルMOSトランジス
タ１０６と直列にＰ-チャネルMOSトランジスタ１０４を
含む。Ｐ-チャネルMOSトランジスタ１０４のゲートは、
その入力の一方がPWRUPシグナルと接続しており、その
入力の他方がI/Oパッド１０２と接続している２-入力NA
NDゲード１０８の出力により駆動される。Ｎ-チャネルM
OSトランジスタ１０６のゲートは、その入力の一方がPW
RUPB出力に接続しており、その入力の他方がI/Oパッド
１０２と接続している２-入力NORゲート１１０の出力に
より駆動される。
【００３３】図５の回路は、ビットライン２２をI/Oパ
ッド１０２の値まで充電させる。Ｐ-チャネルMOSトラン
ジスタ１０４及びＮ-チャネルMOSトランジスタ１０６
は、立上げ時（即ち、PERUPはＶccと共に上昇し、PWRUP
Bは“オフ”である）にのみオンとなり得る。立上げ
後、ゲート１０８及び１１０はこれらをオフとするの
で、効果がなくなる。PWRUPが上昇するにつれて、NADN
ゲート１０８は、I/Oパッド１０２に於ける電圧が高く
なるまで高くなり（Ｐ-チャネルMOSトランジスタ１０４
をターンオフする）、この場合NANDゲートの出力１０
８’は低下し、Ｐ-チャネルMOSトランジスタ１０４はオ
ンであり、ビットライン２２を高まで充電する。同様
に、I/Oパッド１０２の電圧が低く、PWRUPBシグナルが
低い場合、Ｎ-チャネルMOSトランジスタ１０６は、ビッ
トライン２２を低く下げるだけである。
ッド１０２の値まで充電させる。Ｐ-チャネルMOSトラン
ジスタ１０４及びＮ-チャネルMOSトランジスタ１０６
は、立上げ時（即ち、PERUPはＶccと共に上昇し、PWRUP
Bは“オフ”である）にのみオンとなり得る。立上げ
後、ゲート１０８及び１１０はこれらをオフとするの
で、効果がなくなる。PWRUPが上昇するにつれて、NADN
ゲート１０８は、I/Oパッド１０２に於ける電圧が高く
なるまで高くなり（Ｐ-チャネルMOSトランジスタ１０４
をターンオフする）、この場合NANDゲートの出力１０
８’は低下し、Ｐ-チャネルMOSトランジスタ１０４はオ
ンであり、ビットライン２２を高まで充電する。同様
に、I/Oパッド１０２の電圧が低く、PWRUPBシグナルが
低い場合、Ｎ-チャネルMOSトランジスタ１０６は、ビッ
トライン２２を低く下げるだけである。
【００３４】本発明の具体例及び適用を開示し且つ説明
したが、当業者には、本発明の理念を逸脱せずに上記具
体例の多くの変形が可能であることが明白となるであろ
う。従って本発明は、付記請求項の範囲以外には限定さ
れない。
したが、当業者には、本発明の理念を逸脱せずに上記具
体例の多くの変形が可能であることが明白となるであろ
う。従って本発明は、付記請求項の範囲以外には限定さ
れない。
【図１】典型的な従来法のランダムアクセスメモリセル
の線図である。
の線図である。
【図２】立上げ時に定状態にメモリセルを強制するため
の本発明の回路を伴う図１のメモリセルの線図である。
の本発明の回路を伴う図１のメモリセルの線図である。
【図３ａ】図２の回路で使用されるPWRUP及びPWRUPBシ
グナルに関する例示的波形を示す理論上の電圧対時間の
グラフである。
グナルに関する例示的波形を示す理論上の電圧対時間の
グラフである。
【図３ｂ】図２の回路で使用されるPWRUP及びPWRUPBシ
グナルに関する例示的波形を示す実際上の電圧対時間の
グラフである。
グナルに関する例示的波形を示す実際上の電圧対時間の
グラフである。
【図４】図２の回路で使用されるPWRUP及びPWRUPBシグ
ナルを発生させる例示的回路の線図である。
ナルを発生させる例示的回路の線図である。
【図５】ユーザ選択可能な立上げ状態を提供するための
例示的回路の線図である。
例示的回路の線図である。
１０ メモリセル １２，１４ Ｐ-チャネルMOSトランジスタ １６，１８，２０ Ｎ-チャネルMOSトランジスタ ２２ ビットライン ２６ ビットラインドライバ回路 ２８ ワードラインドライバ ３０，３２ ノード ４０，４４，４８ Ｐ-チャネルパスゲートトランジス
タ ４２，４６，５０ Ｎ-チャネルパスゲートトランジス
タ ５２，５４ Ｐ-チャネルプルアップトランジスタ
タ ４２，４６，５０ Ｎ-チャネルパスゲートトランジス
タ ５２，５４ Ｐ-チャネルプルアップトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】図３を参照すると、電圧対時間のグラフ
は、図２の回路中で使用されるPWRUP及びPWRUPBに関す
る例示的波形を示している。図３に見られるように、立
ち上げ時、Ｖccが０ボルトから3.5ボルトに増加する
時、PWRUPBシグナルは０ボルトのままであり、PWRUPシ
グナルはＶccを追随する。従って、ビットラインドライ
バと協働するパスゲートトランジスタ４０及び４２並び
に、ワードラインドライバと協働するパスゲートトラン
ジスタ４４、４６、４８及び５０は立ち上げ時の初期で
はオフである。Ｐ−チャネルプルアップトランジスタ５
２は、そのゲートがPWRUPBに結合されているため立ち上
げ時に初期からオンであり、ビットライン２２を充電し
てＶccを追随する。ワードライン２４ａ及び２４ｂは、
トランジスタ５４及び５６によりプルアップされている
ので、ワードライン２４ａ及び２４ｂも同様に立ち上げ
時にＶccを追随する。
は、図２の回路中で使用されるPWRUP及びPWRUPBに関す
る例示的波形を示している。図３に見られるように、立
ち上げ時、Ｖccが０ボルトから3.5ボルトに増加する
時、PWRUPBシグナルは０ボルトのままであり、PWRUPシ
グナルはＶccを追随する。従って、ビットラインドライ
バと協働するパスゲートトランジスタ４０及び４２並び
に、ワードラインドライバと協働するパスゲートトラン
ジスタ４４、４６、４８及び５０は立ち上げ時の初期で
はオフである。Ｐ−チャネルプルアップトランジスタ５
２は、そのゲートがPWRUPBに結合されているため立ち上
げ時に初期からオンであり、ビットライン２２を充電し
てＶccを追随する。ワードライン２４ａ及び２４ｂは、
トランジスタ５４及び５６によりプルアップされている
ので、ワードライン２４ａ及び２４ｂも同様に立ち上げ
時にＶccを追随する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】図３から分かるように、立ち上げ後、PWRU
Pシグナルは低くなり、PWRUPBシグナルは高くなる。こ
の状態に於いて、ビットラインドライバと協働するパス
ゲートトランジスタ４０及び４２並びにワードラインド
ライバと協働するパスゲートトランジスタ４４、４６、
４８及び５０は、そのオン状態にある。Ｐ−チャネルプ
ルアップトランジスタ５２のゲートがPWRUPBに結合され
ているため、Ｐ−チャネルプルアップトランジスタ５２
はオフになり、Ｐ−チャネルプルアップトランジスタ５
２は、ビットライン２２を充電してＶccを追随する。Ｐ
−チャネルMOSプルアップトランジスタ５４及び５６も
ターンオフされているので、ワードラインドライバ２４
ａ及び２４ｂは、Ｖccから離れている。
Pシグナルは低くなり、PWRUPBシグナルは高くなる。こ
の状態に於いて、ビットラインドライバと協働するパス
ゲートトランジスタ４０及び４２並びにワードラインド
ライバと協働するパスゲートトランジスタ４４、４６、
４８及び５０は、そのオン状態にある。Ｐ−チャネルプ
ルアップトランジスタ５２のゲートがPWRUPBに結合され
ているため、Ｐ−チャネルプルアップトランジスタ５２
はオフになり、Ｐ−チャネルプルアップトランジスタ５
２は、ビットライン２２を充電してＶccを追随する。Ｐ
−チャネルMOSプルアップトランジスタ５４及び５６も
ターンオフされているので、ワードラインドライバ２４
ａ及び２４ｂは、Ｖccから離れている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】典型的な従来法のランダムアクセスメモリセル
の線図である。
の線図である。
【図２】立ち上げ時に定状態にメモリセルを強制するた
めの本発明の回路を伴う図１のメモリセルの線図であ
る。
めの本発明の回路を伴う図１のメモリセルの線図であ
る。
【図３】図２の回路で使用されるPWRUP及びPWRUPBシグ
ナルに関する例示的波形を示す電圧対時間のグラフであ
る。
ナルに関する例示的波形を示す電圧対時間のグラフであ
る。
【図４】図２の回路で使用されるPWRUP及びPWRUPBシグ
ナルを発生させる例示的回路の線図である。
ナルを発生させる例示的回路の線図である。
【図５】ユーザ選択可能な立ち上げ状態を提供するため
の例示的回路の線図である。
の例示的回路の線図である。
【符号の説明】 １０ メモリセル １２，１４ Ｐ−チャネルMOSトランジスタ １６，１８，２０ Ｎ−チャネルMOSトランジスタ ２２ ビットライン ２６ ビットラインドライバ回路 ２８ ワードラインドライバ ３０，３２ ノード ４０，４４，４８ Ｐ−チャネルパスゲートトランジス
タ ４２，４６，５０ Ｎ−チャネルパスゲートトランジス
タ ５２，５４ Ｐ−チャネルプルアップトランジスタ
タ ４２，４６，５０ Ｎ−チャネルパスゲートトランジス
タ ５２，５４ Ｐ−チャネルプルアップトランジスタ
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
Claims (4)
- 【請求項１】 ビットラインドライバにより駆動される
ビットライン及びワードライン上のワードラインドライ
バからのシグナルにより作動される、選択デバイスを介
して前記ビットラインに接続可能な出力ノードを有する
ランダムアクセスメモリセルを包含する集積回路に於い
て、前記集積回路の立上げ間隔中に前記メモリセルを定
状態に設定し、前記集積回路に電力供給する電位差が０
ボルトから作動値まで増加する装置であって、前記立上
げ間隔中に前記ビットラインから前記ビットラインドラ
イバを遮断するための第１の手段と；前記立上げ間隔中
に前記ビットラインから前記ワードラインドライバを遮
断するための第２の手段と；前記立上げ間隔中に選択さ
れた状態を前記メモリセルに書き込むための第３の手段
とを含む前記装置。 - 【請求項２】 グランドに対する第１の電位差により電
力供給され、且つ前記第１の電位差より大きいグランド
に対する第２の電位差のソースにより電力供給されると
共に、ビットラインドライバにより駆動される前記ビッ
トライン及びワードライン上のワードラインドライバか
らのシグナルにより駆動される選択デバイスを介してビ
ットラインに接続可能な出力ノードを有するクロス結合
ラッチを含む少なくとも一つのランダムアクセスメモリ
セルを包含する集積回路に於いて、前記集積回路の立上
げ間隔中に少なくとも一つのメモリセルを定状態に設定
し、前記第２の電位差が０ボルトから作動値まで増加す
る装置であって、前記立上げ間隔中に前記選択デバイス
から前記ワードラインドライバを遮断し、前記選択デバ
イスをターンオンするための第１の手段と；前記立上げ
間隔中に前記ビットラインから前記ビットラインドライ
バを遮断し、前記ビットラインに対する前記第２の電位
差を接続するための第２の手段とを含む前記装置。 - 【請求項３】 ビットラインドライバにより駆動される
前記ビットライン及びワードライン上のワードラインド
ライバからのシグナルにより駆動される選択デバイスを
介してビットラインに接続可能な出力ノードを有するラ
ンダムアクセスメモリセルを包含する集積回路に於い
て、前記集積回路の立上げ間隔中にユーザ選択可能な状
態に前記メモリセルを設定し、前記集積回路に電力供給
する電位差が０ボルトから作動値まで増加する装置であ
って、前記立上げ間隔中に前記ビットラインから前記ビ
ットラインドライバを遮断するための第１の手段と；前
記立上げ間隔中に前記ビットラインから前記ワードライ
ンドライバを遮断するための第２の手段と；前記立上げ
間隔中に前記メモリセルに前記ユーザ選択可能な状態を
書き込むための第３の手段とを含む前記装置。 - 【請求項４】 グランドに対する第１の電位差により電
力供給され、且つ前記第１の電位差より大きいグランド
に対する第２の電位差のソースにより電力供給されると
共に、ビットラインドライバにより駆動される前記ビッ
トライン及びワードライン上のワードラインドライバか
らのシグナルにより駆動される選択デバイスを介してビ
ットラインに接続可能な出力ノードを有するクロス結合
ラッチを含む少なくとも一つのランダムアクセスメモリ
セルを包含する集積回路に於いて、前記集積回路の立上
げ間隔中に少なくとも一つのメモリセルをユーザ選択可
能な状態に設定し、前記第２の電位差が０ボルトから作
動値まで増加する装置であって、前記立上げ間隔中に前
記選択デバイスから前記ワードラインドライバを遮断
し、前記選択デバイスをターンオンするための第１の手
段と；前記立上げ間隔中に前記ビットラインから前記ビ
ットラインドライバを遮断し、前記ユーザ選択可能な状
態を示すシグナルを前記ビットラインに接続するための
第２の手段とを含む前記装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/913,692 US5257239A (en) | 1992-07-14 | 1992-07-14 | Memory cell with known state on power-up |
| US913692 | 1992-07-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208794A true JPH06208794A (ja) | 1994-07-26 |
Family
ID=25433497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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