KR0179845B1 - 메모리의 기판전압 공급제어회로 - Google Patents

메모리의 기판전압 공급제어회로 Download PDF

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KR0179845B1 KR1019950035145A KR19950035145A KR0179845B1 KR 0179845 B1 KR0179845 B1 KR 0179845B1 KR 1019950035145 A KR1019950035145 A KR 1019950035145A KR 19950035145 A KR19950035145 A KR 19950035145A KR 0179845 B1 KR0179845 B1 KR 0179845B1
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Abstract

본 발명의 목적은 메모리 내부에 구성된 기판전압 발생회로에서 발생된 기판 전압을 메모리 내부의 각 회로의 상태에 따라 레벨이 다른 기판전압을 메모리 각 회로에 공급될 수 있도록 제어하여 메모리 내부에서 소비되는 전력을 감소시킬 수 있는 메모리의 기판전압 공급 제어회로에 관한 것으로, 이와 같은 본 발명의 목적을 달성하기 위한 수단은 외부에서 인가되는 로우 어드레스 스트로브 신호, 전원 공급신호 및 인에이블신호에 의해 하이레벨의 기판전압 및 로우레벨의 기판전압을 각각 발생하고 그 발생된 하이레벨의 기판전압을 메모리 셀에 공급하는 제1, 제2 기판전압 발생수단과, 외부에서 인가되는 로우 어드레스 스트로브신호 및 제1 내지 제4 어드레스 신호에 의해 상기 제1, 제2 기판전압 발생수단에서 각각 발생된 하이 레벨의 기판전압 및 로우레벨의 기판전압을 메모리 내부 회로에 각각 공급되도록 제1 내지 제5 제어신호를 각각 출력하는 기판전압공급 제어수단과, 상기 기판 전압 공급 제어수단으로부터 각각 출력된 제1 내지 제5 제어신호에 의해 상기 제1, 제2 기판전압 발생수단에서 각각 발생된 하이레벨의 기판전압 및 로우레벨의 기판전압을 선택하여 워드라인 드라이버, 엑스 디코더, 와이 디코더 및 메모리 주변회로에 각각 공급하는 기판전압 선택수단을 포함하여 구성된다.

Description

메모리의 기판전압 공급 제어회로
제1도는 종래 이상적인 전압공급 제어회로도.
제2도는 종래 또 다른 이상적인 전압공급 제어회로도.
제3도는 종래 메모리에 공급되는 기판전압의 레벨 제어를 설명하기 위한 공정도.
제4도는 본 발명에 의한 메모리의 기판전압 공급 제어회로도.
제5도는 제4도의 각부 상세 회로도.
제6도는 제4도의 각부 상세 회로도.
제7도는 제5도 및 제6도의 각부 상세회로도.
제8도는 제5도 및 제6도의 각부 상세회로도.
제9도의 (a) 내지 (c)는 메모리의 상태에 따른 제1도의 입출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
100 : 기판전압 발생부 200 : 기판전압 공급 제어부
300 : 기판전압 선택부 101, 102 : 기판전압 발생기
201, 202 : 인버터 203 : 디코더
301-305 : 멀티 플렉서 11, 12 : 바이어스전압 발생기
21, 22 : 클램핑전압 발생기 31, 32 : 발진기
41, 42 : 전압 펌핑회로 51, 52 : 논리 연산기
61, 62 : 발진기 71, 72 : 전압 펌핑회로
본 발명은 메모리의 기판전압 공급 제어회로에 관한 것으로, 특히 메모리 내부에 구성된 기판전압 발생회로에서 발생된 레벨이 다른 기판전압을 메모리 내부의 각 회로의 상태에 따라 메모리 각 회로에 공급될 수 있도록 제어하여 메모리 내부에 소비되는 전력을 감소시킬 수 있는 메모리의 기판전압 공급 제어회로에 관한 것이다.
제1도에 도시한 바와 같이, 종래 이상적인 전압 제어회로는 외부로부터 공급되는 전압을 인버팅하는 인버터(1)와, 상기 인버터(1)에서 인버팅된 전압을 인버팅하는 인버터(2)로 구성된다.
상기 인버터(1)는 소스단자에 전원전압(VDD) 단자가 연결되고, 게이트단자에 외부 입력전압(IV) 라인이 연결되는 피모스 트랜지스터(Q1)와, 드레인단자에 상기 피모스 트랜지스터(Q1)의 드레인단자에 연결되어 공통 출력라인(OL1)과 연결되고, 게이트단자에 상기 피모스 트랜지스터(Q1)의 게이트단자가 연결되며, 소스단자에 접지단자가 연결되는 엔모스 트랜지스터(Q2)와, 소스단자에 전원전압(VDD)가 연결되고, 게이트단자에 상기 공통출력라인(OL1)이 연결되는 피모스 트랜지스터(Q3)와, 드레인단자에 상기 피모스 트랜지스터(Q3)의 드레인단자가 연결되어 공통출력라인(OL2)가 연결되고, 게이트단자에 상기 피모스 트랜지스터(Q3)의 게이트단자가 연결되며, 소스단자에 상기 접지단자가 연결되는 엔모스 트랜지스터(Q4)로 구성된다.
상기 피모스 트랜지스터(Q1) 및 엔모스 트랜지스터(Q4)는 각각 로우레벨의 문턱전압을 갖도록 형성되고, 상기 엔모스 트랜지스터(Q2) 및 피모스 트랜지스터(Q3)는 각각 하이레벨의 문턱전압을 갖도록 형성된다.
그리고, 제2도에 도시된 바와 같이, 또 다른 종래 이상적인 전압 공급 제어 회로는 외부로부터 공급되는 전압(IV)을 순차 인버팅하여 전압(OV)을 출력하는 인버터(10-40)와, 외부 제어신호(CS1)에 의해 스위칭되어 상기 인버터(20), (40)에 전원전압(VDD)을 각각 공급하는 피모스 트랜지스터(50)와, 외부 제어신호(CS2)에 의해 스위칭되어 상기 인버터(10), (30)의 출력레벨을 조정하는 엔모스 트랜지스터(60)로 구성된다.
상기 인버터(10)는 소스단자에 전원전압(VDD)단자가 연결되고, 게이트단자에 외부 입력전압(IV)라인이 연결되는 피모스 트랜지스터(MPI)와, 드레인단자에 상기 피모스 트랜지스터(MPI)의 드레인단자가 연결되어 공통출력라인(OLI)과 연결되고, 게이트단자에 상기 피모스 트랜지스터(MPI)의 게이트단자가 연결되며, 소스단자에 상기 엔모스 트랜지스터(60)의 드레인단자가 연결되는 엔모스 트랜지스터(MN1)로 구성된다.
상기 인버터(20)는 소스단자에 상기 피모스 트랜지스터(50)의 드레인단자가 연결되고, 게이트단자에 상기 인버터(10)의 공통출력라인(OL1)이 연결되는 피모스 트랜지스터(MP2)와, 드레인단자에 상기 피모스 트랜지스터(MP2)의 드레인단자가 연결되어 공통출력라인(OL2)과 연결되고, 게이트단자에 상기 피모스 트랜지스터(MP2)의 게이트단자가 연결되며, 소스단자에 접지단자가 연결되는 엔모스 트랜지스터(MN2)로 구성된다.
상기 인버터(30)는 소스단자에 전원전압(VDD)가 연결되고, 게이트단자에 상기 인버터(20)의 공통출력라인(OL2)이 연결되는 피모스 트랜지스터(MP3)와, 드레인단자에 상기 피모스 트랜지스터(MP3)의 드레인단자가 연결되어 공통출력라인(OL3)과 연결되고, 게이트단자에 상기 피모스 트랜지스터(MP3)의 게이트단자가 연결되며, 소스단자에 상기 엔모스 트랜지스터(MN1)의 드레인단자가 연결되는 엔모스 트랜지스터(MN3)로 구성된다.
상기 인버터(40)는 소스단자에 상기 피모스 트랜지스터(MP2)의 소스단자가 연결되고, 게이트단자엔 상기 인버터(30)의 공통출력라인(OL3)이 연결되는 피모스 트랜지스터(MP4)와, 드레인단자에 상기 피모스 트랜지스터(MP4)의 드레인단자가 연결되어 공통출력라인(OL4)과 연결되며, 소스단자에 접지단자가 연결되는 엔모스 트랜지스터(MN4)로 구성된다.
상기 피모스 트랜지스터(MP1-MP4) 및 엔모스 트랜지스터(MN1-MN4)는 각각 로우레벨의 문턱전압을 갖도록 형성된다.
제3도는 종래 메모리의 각부분에 공급되는 기판전압의 레벨 제어를 설명하기 위한 씨모스(CMOS)의 단면도이다.
여기서, 미설명 부호 VBB는 기판전압이고, fo는 필드 옥사이드(field oxide)이며, NG, NS, ND는 각각 엔모스의 게이트단자, 소스단자, 드레인단자이다.
그리고, PG, PS, PD는 각각 피모스의 게이트단자, 소스단자, 드레인단자이다.
이와 같이 구성된 종래 이상적인 전압공급 제어회로의 동작을 설명하면 다음과 같다.
먼저, 제1도에 도시된 종래 이상적인 전압 공급 제어회로의 동작을 설명하면, 스탠바이(standby)시 외부로부터 인가된 로우전압(IV)이 공급되면 인버터(1)에서의 피모스 트랜지스터(Q1) 및 엔모스 트랜지스터(Q2)는 각각의 게이트단자에 그 공급된 로우전압(IV)를 인가받아 각각 턴-온, 턴-오프되어 공통출력라인(OL1)을 거쳐 하이전압이 출력된다.
이에따라, 인버터(2)에서의 피모스 트랜지스터(Q3) 및 엔모스 트랜지스터(Q4)는 각각의 게이트단자에 상기 인버터(1)의 공통출력라인(OL1)을 거쳐 출력된 하이전압을 공통 인가받아 각각 턴-오프, 턴-온되어 상기 인버터(2)의 공통출력라인(OL2)을 거쳐 로우전압(OV)이 출력된다.
한편, 액티브시에는 인버턴(1), (2)는 상기 설명할 동작의 반대로 동작하게 되어 상기 공통출력라인(OL2)을 거쳐 하이레벨의 전압(OV)이 출력된다.
이와 같이 스탠바이 상태에서 상기 하이레벨의 문턱전압을 갖는 엔모스 트랜지스터(Q2) 및 피모스 트랜지스터(Q3)는 서브스래시홀드(subthreshold) 누설전류를 막기위해 각각 턴-오프되고, 상기 로우레벨의 문턱전압을 갖는 피모스 트랜지스터(Q1) 및 엔모스 트랜지스터(Q4)는 게이트 지연을 줄이기 위해 각각 턴-온된다.
한편, 제2도에 도시된 또 다른 이상적인 전압공급 제어회로의 동작을 설명하면 스탠바이 상태에서 외부로부터 로우레벨의 전압(IV)이 공급되고, 회로 외부로부터 하이레벨의 제어신호(CS1) 및 로우레벨의 제어신호(CS2)가 입력되면 피모스 트랜지스터(50), (60)는 각각의 게이트단자에 그 입력된 제어신호(CS1), (CS2)를 인가받아 각각 턴-오프된다.
그리고, 인버터(10)에서의 피모스 트랜지스터(MP1) 및 엔모스 트랜지스터(MN3)는 각각의 게이트 단자에 상기 외부로부터 공급된 로우전압(IV)을 공통 인가 받아 각각 턴-온, 턴-오프되어 공통출력라인(OL1)을 거쳐 하이전압을 출력한다.
따라서, 인버턴(20)에서의 핀모스 트랜지스터(MP2) 및 엔모스 트랜지스터(MN2)는 각각의 게이트단자에 상기 인버터(10)의 공통출력라인(OL1)을 거쳐 출력된 하이전압을 공통 인가받아 각각 턴-오프, 턴-온되어 공통출력라인(OL2)을 거쳐 로우전압을 출력한다.
그러면, 인버터(30)에서의 피모스 트랜지스터(MP3) 및 엔모스 트랜지스터(MN2)는 각각의 게이트단자에 인버터(20)의 공통출력라인(OL2)을 거쳐 출력된 로우전압을 인가받아 각각 턴-온, 턴-오프되므로 공통출력라인(OL3)을 거쳐 하이전압이 출력된다.
그러므로, 인버터(40)에서의 피모스 트랜지스터(MP4) 및 엔모스 트랜지스터(MN4)는 각각의 게이트단자에 상기 공통출력라인(OL3) 거쳐 출력된 하이전압을 인가받아 각각 턴-오프, 턴-온되어 공통출력라인(OL4) 거쳐 로우전압(OV)이 출력된다.
이와같이 이상적인 전압공급 제어회로와 같이 스탠바이 상태에서 하이레벨의 문턱전압을 갖는 트랜지스터가 턴-오프되게 기판전압 공급 제어회로를 구성하기가 어려으므로 종래에는 제3도에 도시된 바와 같이 외부 기판전압 발생회로(도면에 미도시)에서 공급되는 기판전압(VBB)의 레벨 제어를 공정에 의해 제어하였다.
그러나, 종래에는 외부 기판 전압발생회로에서 공급되는 기판전압의 레벨제어를 공정에 의해 제어하여야 하므로 인해 그 기판전압의 공급 제어가 매우 어렵고, 그 기판전압의 공급 제어가 매우 어려우므로 인해 메모리 각 회로를 구성하는 모스 트랜지스터의 문턱전압의 제어도 매우 어려워 스탠바이 상태에서 메모리 각 부분에 로우레벨의 기판전압이 인가되는 경우가 있어 메모리 각 부분에서 전력이 소비되는 문제점이 있었다.
아울러, 액티브 상태에서 디코딩시 선택되지 아니한 경로 및 선택된 경로에 같은 레벨의 기판전압이 공급되는 경우가 있어 메모리 내부에서 전력이 소비되는 문제점이 있었다.
따라서, 본 발명의 목적은 메모리 내부에 구성된 기판전압 발생회로에서 발생된 레벨이 다른 기판전압을 매모리 내부의 각 회로의 상태에 따라 메모리 각 회로에 공급될 수 있도록 제어하여 메모리 내부에서 소비되는 전력을 감소시킬 수 있는 메모리의 기판전압 공급 제어회로를 제공함에 있다.
이와 같은 본 발명의 목적을 달성하기 위한 수단은 외부에서 인가되는 로우 어드레스 스트로브 신호, 전원공급신호 및 인에이블 신호에 의해 하이레벨의 기판전압 및 로우레벨의 기판전압을 각각 발생하고, 그 발생된 하이레벨의 기판전압을 메모리 셀에 공급하는 제1, 제2 기판전압 발생수단과, 외부에서 인가되는 로우 어드레스 스트로브신호 및 제1 내지 제4 어드레스신호에 의해 상기 제1, 제2 기판전압 발생수단에서 각각 발생된 하이레벨의 기판전압 및 로우레벨의 기판전압을 메모리 내부 회로에 각각 공급되도록 제1 내지 제5 제어신호를 각각 출력하는 기판 전압공급 제어수단과, 상기 기판전압 공급 제어수단으로부터 각각 출력된 제1 내지 제5 제어신호에 의해 상기 제1, 제2 기판전압 발생수단에서 각각 발생된 하이레벨의 기판전압 및 로우레벨의 기판전압을 선택하여 워드라인 드라이버, 엑스 디코더, 와이 디코더 및 메모리 주변회로에 각각 공급하는 기판전압 선택수단을 포함하여 구성된다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제4도에 도시된 바와 같이, 본 발명에 의한 메모리의 기판전압 공급 제어회로는 외부에서 인가되는 로우 어드레스 스트로브 신호(RASB), 전원공급신호(PWUP) 및 인에이블신호(EN)에 의해 하이레벨의 기판전압의 절대간(이하, 하이 기판전압이라 약칭함)(VBBH) 및 로우레벨의 기판전압의 절대간(이하, 로우 기판전압이라 약칭함)(VBBL)을 각각 발생하고, 그 발생된 하이 기판전압(VBBH)메모리셀(MC)에 공급하는 기판전압 발생부(100)와, 외부에서 인가되는 신호(RASB) 및 어드레스 신호(Ai, Aj),(AiB, Aj),(Ai, AjB),(AiB, AjB)에 의해 상기 기판전압 발생부(100)에서 각각 발생된 기판전압(VBBH),(VBBL)을 메모리 내부 회로에 각각 공급되도록 제어 신호(CS1-CS5)를 출력하는 기판전압공급 제어부(200)와, 상기 기판전압 공급 제어부(200)로부터 출력된 제어신호(CS1-CS5)에 의해 상기 기판전압 발생부(100)에서 각각 발생된 기판전압(VBBH), (VBBL)을 선택하여 워드라인 드라이버(WL), 엑스 디코더(X), 와이 디코더(Y) 및 메모리 주변회로(Peri.)매 각각 출력하여 기판전압 선택부(300)로 구성된다.
상기 기판전압 발생부(100)는 외부로부터 인가되는 신호(PWUP), (EN), (RASB)에 의해 하이 기판전압(VBBH)을 발생하는 기판전압 발생기(101)와, 외부로부터 인가되는 신호(PWUP), (EN), (RASB)에 의해 로우 기판전압(VBBL)을 발생하는 기판전압 발생부(102)로 구성된다.
상기 기판전압 공급 제어부(200)는 외부에서 입력되는 신호(RASB)를 순차 인버팅하여 제어신호(CS1)를 출력하는 인버터(201), (202)와, 상기 인버터(202)로부터 출력된 제어신호(CS1)에 의해 외부에서 입력되는 어드레스신호 (Ai, Aj), (AiB, Aj), (Ai, AjB), (AiB, AjB)를 디코딩하여 제어신호(CS1-CS4)를 출력하는 디코더(203)로 구성된다.
상기 기판전압 선택부(300)는 기판전압 공급 제어부(200)로부터 출력된 제어 신호(CS1)에 의해 상기 기판전압 발생부(100)로부터 각각 출력된 기판전압(VBBH),(VBBL) 중 하나를 선택하여 메모리 내부의 주변회로(Pery.)에 공급하는 멀티플렉서(301)와, 상기 기판전압 공급 제어부(200)로부터 각각 출력된 제어신호(CS2-CS5)에 의해 상기 기판전압 발생부(100)에서 발생된 기판전압(VBBH),(VBBL) 중 하나를 선택하여 워드라인 드라이브(WL), 엑스 디코더(X) 및 와이 디코더(Y)에 각각 공급하는 멀티 플렉서(302-305)로 구성된다.
상기 디코더(203)는 인버터(202)에서 반전된 신호를 인버팅하는 인버터(13)와, 상기 인버터(13)에서 반전된 신호 및 외부에서 입력되는 어드레스신호(Ai),(Aj)를 낸드링하는 낸드 게이트(14)와, 상기 낸드 게이트(14)로부터 출력된 신호를 순차 인버팅하여 제어신호(CS2)를 출력하는 인버터(15), (16)와, 상기 인버터(13)에서 반전된 신호와 외부에서 입력되는 어드레스신호(AiB),(Aj)를 낸드링하는 낸드 게이트(17)와, 상기 낸드 게이트(17)로부터 출력된 신호를 순차 인버팅하여 제어신호(CS3)를 출력하는 인버터(18), (19)와, 상기 인버터(13)로부터 출력된 신호와 외부에서 입력되는 어드레스 신호(Ai), (AjB)를 낸드링하는 낸드 게이트(20)와, 상기 낸드 게이트(20)로부터 출력된 신호를 순차 인버팅하여 제어신호(CS4)를 출력하는 인버터(21), (22)와, 상기 인버터(13)로부터 출력된 신호와 외부에서 입력되는 어드레스신호(AiB), (AjB)를 낸드링하는 낸드 게이트(23)와, 상기 낸드 게이트(23)로부터 출력된 신호를 순차 인버팅하여 제어신호(CS5)를 출력하는 인버터(24), (25)로 구성된다.
상기 멀티 플렉서(301-305)는 각각 인버터(IN1)를 거쳐 위상이 반전된 상기 전압 공급 제어부(200)로부터 출력된 제어신호 및 상기 전압 공급 제어부(200)로부터 출력된 제어신호(CS1-CS5)에 의해 상기 기판 전압 발생부(100)에서 발생된 기판전압(VBBH), (VBBL)을 각각 전송하는 전송 게이트(TG1), (TG2)로 구성된다.
그리고, 제5도에 도시된 바와같이 상기 제4도의 기판전압 발생기(101)의 상세 회로도는 바이어스 전압(VP),(VN)을 각각 발생하는 바이어스 전압 발생기(11)와, 상기 바이어스전압 발생기(11)에서 발생된 바이어스 전압(VP)을 클램핑하여 일정한 하이전압(VBLH)을 발생하는 클램핑전압 발생부(21)와, 상기 바이어스 전압(11)에서 각각 발생된 바이어스 전압(VP),(VN)에 의해 스탠바이 및 액티브시 발진하여 발진신호(OSC1)를 출력하는 발진기(31)와, 상기 발진기(31)에서 발진된 신호(OSC1) 및 외부에서 인가되는 인에이블신호(EN)를 논리 연산하고, 그 논리 연산된 신호를 상기 클램핑전압 발생기(21)에서 발생된 하이전압(VBLH)에 의해 덤핑하여 일정한 하이 기판전압(VBBH)을 출력하는 전압 펌핑회로(41)와, 외부에서 공급되는 신호(RASB), (PWUP)를 논리 연산하는 논리 연산기(51)와, 액티브시 상기 논리 연산기(51)에서 논리연산된 신호에 의해 발진하는 발진기(61)와, 상기 클램핑 전압 발생기(21)에서 발생된 전압(VBLH)에 의해 상기 발진기(61)에서 발진된 전압을 펌핑하여 일정한 하이 기판전압(VBBH)을 출력하는 전압 펌핑회로(71)로 구성된다.
상기 바이어스 전압 발생기(11)는 소스단자에 전원전압(VDD) 단자가 연결되고, 게이트단자에 접지단자가 연결되는 피모스 트랜지스터(PM1)와, 드레인단자에 상기 피모스 트랜지스터(PM1)의 드레인단자가 연결되어 출력전압(VN) 라인과 연결되고, 게이트 단자에 상기 출력전압(VN) 라인이 연결되며, 소스단자에 접지단자가 연결되는 엔모스 트랜지스터(NM1)와, 소스단자에 전원전압(VDD) 단자가 연결되고, 게이트단자가 자신의 드레인단자에 연결되어 출력전압(VP) 라인과 연결되는 피모스 트랜지스터(PM2)와, 드레인 단자에 상기 피모스 트랜지스터(PM2)의 드레인단자가 연결되고, 게이트단자에 상기 엔모스 트랜지스터(NM1)의 게이트단자가 연결되며, 소스단자에 접지단자가 연결되는 엔모스 트랜지스터(NM2)로 구성된다.
상기 클램핑 전압 발생기(21)는 소스단자에 전원전압(VDD)가 연결되고, 게이트단자에 상기 출력전압(VP) 라인이 연결되는 피모스 트랜지스터(PM3)와, 소스단자에 상기 피모스 트랜지스터(PM3)의 드레인단자가 연걸되어 출력전압(V1)라인과 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 피모스 트랜지스터(PM4)와, 드레인단자에 상기 피모스 트랜지스터(PM4)의 드레인단자가 연결되어 출력전압(V2) 라인과 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 엔모스 트랜지스터(NM3)와, 드레인단자에 상기 엔모스 트랜지스터(NM3)의 소스단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 엔모스 트랜지스터(NM4)와, 드레인단자에 상기 엔모스 트랜지스터(NM4)의 소스단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 엔모스 트랜지스터(NM5)와, 드레인단자에 상기 엔모스 트랜지스터(NM5)의 소스단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 앤모스 트랜지스터(NM6)와, 드레인단자에 상기 엔모스 트랜지스터(NM6)의 소스단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 앤모스 트랜지스터(NM7)와, 드레인단자에 상기 엔모스 트랜지스터(NM7)의 소스단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되며, 소스단자에 접지단자가 연결되는 엔모스 트랜지스터(NM8)와, 드레인단자에 전원전압(VDD) 단자가 연결되고, 게이트단자에 상기 출력전압(V1)라인이 연결되는 엔모스 트랜지스터(NM9)와, 소스단자에 상기 엔모스 트랜지스터(NM9)의 소스단자가 연결되어 출력전압(VBLH) 라인이 연결되고, 게이트단자에 상기 출력전압(V2)라인이 연결되는 피모스 트랜지스터(PM5)와, 일축단자에 상기 피모스 트랜지스터(PM5)의 소스단자가 연결되고, 타측단자에 접지단자가 연결되는 저항(Rl)과, 상기 출력전압(VBLH)라인과 접지단자사이에 병렬로 연결되는 콘덴서(Cl)과, 소스단자에 전원전압(VDD)단자가 연결되고, 게이트 단자에 상기 출력전압(VP)라인이 연결되며, 드레인단자에 상기 출력전압(VBLH)라인이 연결되는 피모스 트랜지스터(PM6)로 구성된다.
상기 발진기(31)는 바이어스 전압 발생기(11)에서 발생된 전압(VP)에 의해 입력되는 신호(OSC1)를 인버팅하는 인버터(I1)와, 상기 바이어스 전압 발생기(11)에서 발생된 전압(VN)에 의해 상기 인버터(I1)에서 인버팅된 신호를 인버팅하는 인버터(I2)와, 상기 바이어스 전압 발생기(11)에서 발생된 전압(VP)에 의해 상기 인버터(I2)에서 반전된 신호를 인버팅하는 인버터(I3)와, 상기 바이어스 전압 발생기(11)에서 발생된 전압(VN)에 의해 상기 인버터(I3)에서 인버팅된 신호를 인버팅하는 인버터(I4)와, 상기 바이어스 전압 발생기(11)에서 발생된 전압(VP)에 의해 상기 인버터(I4)에서 반전된 신호를 인버팅하는 인버터(I5)와, 상기 바이어스 전압 발생기(11)에서 발생된 전압(VN)에 와해 상기 인버터(I5)에서 인버팅된 신호를 인버팅하는 인버터(I6)와, 상기 바이어스 전압 발생기(11)에서 발생된 전압(VP)에 의해 상기 인버터(I6)에서 반전된 신호를 인버팅하는 인버터(I7)와, 상기 바이어스 전압 발생기(11)에서 발생된 전압(VN)에 의해 상기 인버터(I7)에서 인버팅된 신호를 인버팅하는 인버터(I8)와, 상기 바이어스 전압 발생기(11)에서 발생된 전압(VP)에 의해 상기 인버턴(I8)에서 반전된 신호를 인버팅하는 인버터(I9)로 구성된다.
상기 전압 펌핑회로(41)는 일측입력단자에 상기 발진기(31)의 출럭신호(OSC1) 라인이 연결되고, 타측 입력단자에 외부 입력신호(EN)라인이 연결되는 낸드 게이트(ND1)와, 입력단자에 상기 낸드 게이트(ND1)의 출력단자가 연결되는 인버터(I10)와, 드레인단자에 상기 클램핑전압 발생기(21)의 출력전압(VBLH)라인이 연결되고, 게이트단자에 자신의 소스단자가 연결되는 엔모스 트랜지스터(NM10)와, 드레인단자에 상기 엔모스 트랜지스터(NM10)의 드레인단자가 연결되어 자신의 게이트단자와 연결되고, 소스단자에 상기 엔모스 트랜지스터(NM10)의 소스단자가 연결되는 엔모스 트랜지스터(NM10)와, 드레인단자에 상기 낸드 게이트(ND1)의 출력단자가 연결되고, 게이트단자에 상기 엔모스 트랜지스(NM10), (NM11)의 소스단자가 공통 연결되는 엔모스 트랜지스터(NM12)와, 드레인단자에 상기 인버터(I10)의 출력단자가 연결되고, 게이트단자에 상기 엔모스 트랜지스터(NM12)의 게이트단자가 연결되는 엔모스 트랜지스터(NM13)와, 게이트단자에 상기 엔모스 트랜지스터(NM12)의 소스단자가 연결되는 모스콘덴서(MC1)과, 게이트단자에 상기 엔모스 트랜지스터(NM13)의 소스단자가 연결되는 모스 콘덴서(MC2)와, 드레인단자에 상기 모스 콘덴서(MC1)과, 드레인 소스 단자가 연결되고, 게이트 단자에 자신의 드레인단자가 연결되며, 소스단자에 접지단자가 연결되는 엔모스 트래지스터(NM14)와, 드레인단자에 상기 모스 콘덴서(MC2)의 드레인-소스단자가 연결되며, 게이트 단자에 자신의 드레인단자가 연결되며, 소스단자에 접지단자가 연결되는 엔모스 트랜지스터터(NM15)와, 드레인단자에 상기 엔모스 트랜지스터(NM15)의 드레인단자가 언결되고, 게이트단자에 상기 엔모스 트랜지스터(NM14)의 게이트단자가 연결되는 엔모스 트랜지스터(NM16)와, 드레인단자에 상기 엔모스 트랜지스터(NM16)의 게이트단자가 연결되고, 게이트단자에 자신의 소스단자가 연결되는 엔모스 트랜지스터(NM17)와, 드레인단자에 상기 엔모스 트랜지스터(NM15)의 게이트단자가 연걸되고, 게이트단자에 상기 엔모스 트랜지스터(NM16)의 소스단자가 연결되고, 소스단자에 자신의 게이트단자가 연결되어 출력전압(VBBH)라인과 연결되는 엔모스 트랜지스터(NM18)로 구성된다.
상기 논리 연산기(51)는 외부로부터 입력되는 신호(RASB)와 인버터(I11)를 거쳐 위상이 반전된 신호를 낸드링하는 낸드 게이트(ND2)와, 상기 낸드 게이트(ND2)로부터 출력된 신호를 순차 인버팅하는 인버터(I12),(I13)로 구성된다.
상기 발진기(61)는 논리 연산부(51)로부터 출력된 신호와 피드백되어 입력되는 신호를 낸드링하는 낸드 게이트(ND3)와, 상기 낸드 게이트(ND3)로부터 출력된 신호를 순차 인버팅하여 상기 낸드 게이트(ND3)로 출력하는 인버터(I14-I15)와, 상기 인버터(I15)로부터 출력된 신호를 인버팅하는 인버터(I16)로 구성된다.
상기 전압 펌핑회로(71)는 발진기(61)로부터 출력된 신호를 순차 인버팅하는 인버터(I17-I21)와, 드레인단자에 상기 클램핑전압 발생기(21)의 출력전압(VBLH) 라인이 연결되고, 게이트단자에 자신의 소스단자가 연결되는 엔모스 트랜지스터(NMl9)와, 드레인단자에 상기 엔모스 트랜지스터(NM19)의 드레인단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되며, 소스단자에 상기 엔모스 트랜지스터(NM19)의 소스단자가 연결되는 엔모스 트랜지스터(NM20)와, 드레인단자에 상기 인버터(I21)의 출력단자가 연결되고, 게이트단자에 상기 엔모스 트랜지스터(NM19),(NM20)의 소스단자가 공통연결되는 엔모스 트랜지스터(NM21)와, 게이트단자에 상기 엔모스 트랜지스터(NM21)의 소스단자가 연결되는 모스 콘덴서(MC3)와, 드레인단자에 상기 모스 콘덴서(MC3)의 드레인-소스단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되며, 소스단자에 접지단자가 연결되는 엔모스 트랜지스터(NM22)와, 드레인단자에 상기 엔모스 트랜지스터(NM22)의 드레인단자가 연결되고, 게이트단자에 자신의 소스단자가 연결되는 엔모스 트랜지스터(NM23)과, 상기 엔모스 트랜지스터(NN23)의 게이트단자와 접지단자 사이에 병렬로 연결되어 상기 출력 전압(VBBH) 라인이 연결되는 모스 콘덴서(MC4)로 구성된다.
그리고, 제6도에 도시된 바와 같이 상기 제4도의 기판전압 발생기(102)의 상세회로도는 바이어스 전압(VP), (VN)을 각각 발생하는 바이어스 전압 발생기(12)와, 상기 바이어스 전압 발생기(12)에서 발생된 바이어스 전압(VP)을 클램핑하여 일정한 로우전압(VBLL)을 발생하는 클램핑전압 발생부(22)와, 상기 바이어스 전압 발생기(12)에서 각각 발생된 바이어스 전압(VP), (VN)에 의해 스텐바이 및 액티브시 발진하여 발진신호(OSC1)를 출력하는 발진기(32)와, 상기 발진기(32)에서 발진된 신호(OSC1) 및 외부에서 인가되는 인에이블신호(EN)를 논리 연산하고, 그 논리 연산된 신호를 상기 클램핑전압 발생기(22)에서 발생된 로우전압(VBLL)에 의해 펌핑하여 일정한 로우 기판전압(VBLL)을 출력하는 전압 펌핑회로(42)와, 외부에서 공급되는 신호(RASB), (PWUP)를 논리 연산하는 논리 연산기(52)와, 액티브시 상기 논리 연산기(52)에서 논리 연산된 신호에 의해 발진하는 발진기(62)와, 상기 클램핑 전압 발생기(22)에서 발생된 전압(VBLL)에 의해 상기 발진기(62)에서 발진된 전압을 펌핑하여 일정한 로우 기판전압(VBLL)을 출력하는 전압 펌핑회로(72)로 구성된다.
상기 클램핑전압 발생기(22)는 소스단자에 전원전압(VDD)가 연결되고, 게이트 단자엔 상기 출력전압(VP) 라인이 연결되는 피모스 트랜지스터(Q1)와, 소스단자에 상기 피모스 트랜지스터(Q1)의, 드레인단자가 연결되어 출력전압(V3)라인과 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 피모스 트랜지스터(Q2)와, 드레인단자에 상기 피모스 트랜지스터(Q2)의 드레인단자가 연결되어 출력전압(V4) 라인과 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 엔모스 트랜지스터(Q3)와, 드레인 단자에 상기 엔모스 트랜지스터(Q3)의 소스단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 엔모스 트랜지스터(Q4)와, 드레인단자에 상기 엔모스 트랜지스터(Q4)의 소스단자가 연결되고, 게이트 단자에 자신의 드레인 단자가 연결되는 엔모스 트랜지스터(Q5)와, 드레인단자에 전원전압(VDD) 단자가 연결되고, 게이트단자에 상기 출력전압(V3) 라인이 연결되는 엔모스 트랜지스터(Q6)와, 소스단자에 상기 엔모스 트랜지스터(Q6)의 소스단자가 연결되어 출력전압(VBLL)라인이 연결되고, 게이트단자에 상기 출력전압(V4)라인이 연결되는 피모스 트랜지스터(Q7)와, 일측단자에 상기 피모스 트랜지스터(Q7)의 소스단자가 연결되고, 타측단자에 접지단자가 연결되는 저항(R)과, 상기 출력전압(VBLL)라인과 접지단자 사이에 병렬로 연결되는 콘덴서(C)와, 소스단자에 전원전압(VDD)단자가 연결되고, 게이트단자에 상기 출력전압(VP)라인이 연결되며, 드레인단자에 상기 출력 전압(VBLL)라인이 연결되는 피모스 트랜지스터(Q8)로 구성된다.
그리고, 상기 기판전압 발생기(102)의 나머지 구성은 기 설명한 기판전압 발생기(101)와 동일하므로 동일 부호를 부착하였고, 나머지 구성의 설명은 생략하기로 한다.
그리고, 제7도 및 제8도에 도시된 바와같이 상기 제5도 및 제6도에 도시된 발진기(31), (32)에서의 각 인버터(I1-I9)의 상세회로도에 있어서, 상기 각 인버터(I1), (I3), (I5), (I7), (I9)는 각각의 소스단자에 전원전압(VDD) 단자가 연결되고, 게이트단자에 상기 바이어스 전압 발생기(I1)에서 발생된 바이어스 전압(VP) 라인이 연결되는 피모스 트랜지스터(PM7)와, 소스단자에 상기 피모스 트랜지스터(PM7)의 드레인단자가 연결되고, 게이트단자에 상기 인버터(I9), (I2), (I4), (I6), (I8)의 각각의 출력라인이 연결되는 피모스 트랜지스터(PM8)와, 드레인단자에 상기 피모스 트랜지스터(PM8)의 드레인단자가 연결되어 출력라인과 연결되고, 게이트단자에 상기 피모스 트랜지스터(PM8)의 게이트단자가 연결되며, 소스단자에 접지단자가 연결되는 엔모스 트랜지스터(NM24)로 구성된다
그리고, 상기 인버터(I2), (I4), (I6), (I8)는 각각 소스단자에 전원전압(VDD) 단자가 연결되고, 게이트단자에 상기 인버터(I11), (I13), (I15), (I17)의 각각의 출력 라인이 연결되는 피모스 트랜지스터(PM9)와, 드레인단자에 상기 피모스 트랜지스터(PM9)의 드레인단자가 연결되어 출력라인과 연결되고, 게이트단자에 상기 피모스 트랜지스터(PM9)의 게이트단자가 연결되는 엔모스 트랜지스터(NM25)와, 드레인 단자에 상기 엔모스 트랜지스터(NM25)의 소스단자가 연결되고, 게이트단자에 상기 바이어스 전압 발생기(11)에서 발생된 전압(VN)라인이 연결되며, 소스단자에 접지 단자가 연결되는 엔모스 트랜지스터(NM26)로 구성된다.
이와 같이 구성된 본 발명에 의한 메모리의 기판전압 공급 제어회로의 동작을 도면 제9도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 초기상태에서 기판전압 발생기(101)에서의 바이어스 전압 발생기(11)의 피모스 트랜지스터(PM1)는 게이트단자에 항시 인가되는 접지전압에 의해 턴-온되고, 그 턴-온에 따라 엔모스 트랜지스터(NM1), (NM2)의 각각의 게이트단자에 하이 전압이 공통 인가되어 상기 엔모스 트랜지스터(NM1), (NM2)는 각각 턴-온되며, 상기 피모스 트랜지스터(PM1)의 드레인단자 및 상기 엔모스 트랜지스터(NM1)의 드레인 단자에 공통 출력라인을 거쳐 로우레벨의 바이어스전압(VN)이 출력된다.
그리고, 상기 엔모스 트랜지스터(NM2)가 턴-온됨에 따라 피모스 트랜지스터(PM2)의 게이트단자에 로우전압이 인가되므로 상기 피모스 트랜지스터(PM2)는 턴-온됨과 아울러 상기 피모스 트랜지스터(PM2)의 게이트단자에 연결된 출력라인을 거쳐 로우레벨의 바이어스전압(VP)이 출력된다.
이에따라, 클램핑전압 발생기(21)에서의 피모스 트랜지스터(PM3)는 게이트단자에 상기 바이어스 전압 발생기(11)에서의 출력라인을 거쳐 출력된 로우전압(VP)을 인가받아 턴-온되어 제5도에 도시된 노드(N1)에는 전원전압(VDD)에서 그 피모스 트랜지스터(PN3)의 문턱전압을 뺀 전압(V1)이 걸린다.
한편, 피모스 트랜지스터(PM4)는 게이트단자에 노드(N2)에 걸린 로우전압을 인가받아 턴-온되므로 그 노드(N2)에는 상기 노드(N1)에 걸린 전압에서 그 피모스 트랜지스터(PM4)의 문턱전압을 뺀 전압(V2), 즉 엔모스 트랜지스터(NM3-NM8)의 문턱전압을 합한 전압(V2)이 걸려 엔모스 트랜지스터(NM3-NM8)는 순차 턴-온된다.
따라서, 엔모스 트랜지스터(NM9)는 게이트단자에 상기 노드(N1)에 걸린 전압(V1)을 인가받아 턴-온되고, 피모스 트랜지스터(PM5)는 게이트단자에 상기 노드(N2)에 걸린 전압(V2)을 인자받아 턴-오프된다.
한편, 피모스 트랜지스터(PM6)는 게이트단자에 상기 피모스 트랜지스터(PM3)의 게이트단자에 인가된 로우전압(VP)을 인가받아 턴-온된다.
따라서, 상기 엔모스 트랜지스터(NM9)의 소스단자에 걸린 하이전압 및 피모스 트랜지스터(PM6)의 드레인 단자에 걸린 하이전압은 콘덴서(C1)에 충전된 후 출력라인을 거쳐 하이전압(VBLH)으로 출력된다.
한편, 제 7 도에 도시된 인버터(11)에서의 피모스 트랜지스터(PM7)는 게이트 단자에 상기 바이어스 전압 발생기(11)에서의 피모스 트랜지스터(PM12)의 게이트 단자에 걸린 로우전압(VP)을 인가받아 턴-온되고, 피모스 트랜지스터(PM8) 및 엔모스 트랜지스터(NM24)의 각각의 게이트단자에는 인버터(I9)에서 인가된 로우전압을 인가받아 각각 턴-온, 턴-오프되어 인버터(I1)의 출력라인을 거쳐 하이전압이 출력된다.
그러면, 제8도에 도시된 인버터(I2)에서의 피모스 트랜지스터(PM9) 및 엔모스 트랜지스터(NM25)는 각각의 게이트단자에 상기 인버터(I1)의 출력라인을 거쳐 출력된 하이전압을 인가받아 각각 턴-오프, 턴-온되고, 엔모스 트랜지스터(NM26)는 게이트단자에 상기 바이어스 전압 발생기(11)에서의 출력라인을 거쳐 출력된 로우전압(VN)을 인가받아 턴-오프되어 상기 피모스 트랜지스터(PM9) 및 엔모스 트랜지스터(NM25)의 공통 출력라인을 거쳐 로우전압이 출력된다.
이와 같은 방법으로 각각의 인버터(I3-I9)는 입력전압을 순차 인버팅하여 인버터(I9)의 출력단자를 거쳐 하이전압이 출력되게 되고, 그 출력된 하이전압은 다시 인버터(I1)의 입력단자로 피드백되어 상기 인버터(I1-I9)는 기 설명한 동작을 반복 수행하게 된다.
결국, 상기 인버터(I9)의 출력단자를 거쳐 하이전압, 로우전압이 순차 출력되게 된다.
이후, 제9도의 (B)에 도시된 하이레벨의 전원 공급신호(PWUP)가 입력되어 전원 공급 상태(power-up)가 되면 상기 전압 펌핑회로(41)에서의 낸드 게이트(ND1)는 일측 입력단자에 상기 발진기(31)에서의 인버터(I9)의 출력전압과 제9도의 (C)에 도시된 하이레벨의 인에이블전압(EN)를 낸드링하게 된다.
여기서, 먼저 상기 인버터(I9)의 출력전압이 로우레벨인 경우, 상기 낸드 게이트(ND1)는 입력되는 하이전압(EN) 및 로우전압을 낸드링하여 하이전압을 출력하고, 그 출력된 하이전압은 인버터(I10)를 거쳐 반전되어 로우전압으로 출력된다.
한편, 엔모스 트랜지스터(NM11)는 게이트단자엔 상기 클램핑 전압 발생기(21)로부터 출력된 하이전압(VBLH)을 인가받아 턴-온되고, 그 턴-온에 따라 엔모스 트랜지스터(NM10)는 게이트단자에 하이전압이 인가되어 턴-온되므로 상기 엔모스 트랜지스터(NM11),(NM12)의 소스단자에는 하이전압이 걸리게 된다.
이에 따라, 엔모스 트랜지스터(NM12), (NM13)는 각각의 게이트단자에 상기 엔모스 트랜지스터(NM11), (NM12)의 소스단자에 걸린 하이전압을 공통 인가받아 각각 턴-온된다.
상기 엔모스 트랜지스터(NM12), (NM13)가 각각 턴-온됨에 따라 모스 콘덴서(MC1), (MC2)의 각각의 게이트단자에 하이전압, 로우전압이 인가되어 상기 모스 콘덴서(MC1), (MC2)의 각각의 드레인-소스단자에는 하이전압, 로우전압이 각각 걸린다.
이에 따라, 엔모스 트랜지스터(NM14)는 게이트단자에 상기 모스 콘덴서(MC1)의 드레인-소스단자에 걸린 하이전압에 의해 턴-온되고, 엔모스 트랜지스터(MN16)는 상기 엔모스 트랜지스터(NM14)가 턴-온됨에 따라 게이트단자에 로우전압을 인가받아 턴-오프된다.
상기 엔모스 트랜지스터(NM16)가 턴-오프되므로 인해 엔모스 트랜지스터(NM18)의 게이드단자에 로우전압이 인가되어 엔모스 트랜지스터(NM18)는 턴-오프 되고, 그 엔모스 트랜지스터(NM18)의 턴-오프됨에 따라 상기 모스 콘덴서(MC2)의 드FP인-소스단자에 걸린 로우전압이 엔모스 트랜지스터(NM15)의 게이트단자에 인가되어 엔모스 트랜지스터 (NMl5)는 턴-오프된다.
그리고, 상기 엔모TM 트랜지스터(NM18)가 턴-온됨에 따라 엔모스 트랜지스터(NM17)의 게이트단자에 로우전압이 인가되어 엔모스 트랜지스터(NM17)는 턴-오프된다.
한편, 상기 인버터(I9)의 출력전압이 하이레벨인 경우, 상기 낸드 게이트(ND1)는 각각 입력되는 하이전압을 낸드링하여 로우전압을 출력하고, 그 출력된 로우전압은 인버터(I10)를 거쳐 반전되어 하이전압으로 출력된다.
이에 따라, 모스 콘덴서(MC1), (MC2)의 각각의 게이트단자에 로우전압, 하이전압이 인가되어 상기 모스 콘덴서(MC1), (MC2)의 각각의 드레인-소스단자에는 로우전압, 하이전압이 각각 걸린다.
따라서, 상기 엔모스 트랜지스터(NM14), (NM16)는 각각의 게이트단자에 상기 모스 콘덴서(MC1)의 드레인-소스단자에 걸린 로우전압에 의해 각각 턴-오프되고, 그 엔모스 트랜지스터(NM16)가 턴-오프되므로 인해 상기 엔모스 트랜지스터(NM18)의 게이드단자에 로우전압이 인가되어 엔모스 트랜지스터(NM18)는 턴-오프되고, 그 엔모스 트랜지스터(MN18)의 턴-오프에 의해 상기 모스 콘덴서(MC2)의 드레인-소스단자에 걸린 하이 전압이 엔모스 트랜지스터(NM15)의 게이트단자에 인가되어 엔모스 트랜지스터(NM15)는 턴-온된다.
그리고, 상기 앤모스 트랜지스터(NM18)가 턴-오프됨에 따라 엔모스 트랜지스터(NM17)의 게이트단자에 로우전압이 인가되어 엔모스 트랜지스터(NM17)는 턴-오프된다.
한편, 제9도에 도시된 바와 같이 전원 공급(power-up)시 논리 연산부(51)에서의 낸드 게이트(ND2)는 일측 입력단자엔 외부에서 공급되는 하이전압(RASB) 및 타측 입력단자에 인버터(I11)에 의해 위상이 반전된 로우전압(PWUP)를 각각 인가받아 낸드링하여 하이전압을 출력하고, 그 출력된 하이전압은 인버터(I12), (I13)를 순차 거쳐 하이전압으로 출력된다.
그러면, 발진기(61)에서의 낸드 게이트(ND3)는 일측 입력단자에 상기 인버터(I13)를 거쳐 출력된 하이전압을 인가받고, 타측 입력단자에 인버터(I15)로부터 출력된 로우전압을 인가받아 랜드링하여 하이전압을 출력하고, 그 출력된 하이전압은 인버터(I14), (I15)를 순차 거쳐 하이전압으로 출력된다.
그리고, 상기 인버터(I15)로부터 출력된 하이전압은 다시 피드백되어 낸드 게이트(ND3)의 타측 입력단자에 인가된다.
따라서, 상기 낸드 개이트(ND3)는 일측 입력단자에 인가된 하이전압과 타측 입력단자에 인가된 하이전압을 낸드링하여 로우전압을 출력하고, 그 출력된 로우 전압은 상기 인버터(I14), (I15)를 순차 거쳐 로우전압으로 출력된다.
결국, 상기 인버터(I15)의 출력레벨은 하이레벨 또는 로우레벨로 순차 변환되고, 그 변환에 따라 인버터(I16)의 출력레벨도 로우레벨 또는 하이레벨로 순차 변환된다.
여기서, 먼저, 상기 인버터(I16)의 출력이 로우전압이면 그 로우전압은 전압 펌핑회로(71)에서의 인버터(I17-I21)를 순차 거쳐 하이 전압으로 출력된다.
한편, 엔모스 트랜지스터(NM20)는 게이트단자에 상기 클램핑 전압 발생기(21)의 출력라인을 거쳐 출력된 하이전압(VBLH)을 인가받아 턴-온되고, 그 턴-온에 따라 엔모스 트랜지스터(NM19)는 게이트단자에 하이전압을 인가받아 턴-온되어 상기 엔모스 트랜지스터(NM19), (NM20)의 소스단자에는 하이전압이 걸리게 된다.
그러면, 엔모스 트랜지스터(NM21)는 게이트단자에 상기 엔모스 트랜지스터 (NM19), (NM20)의 소스단자에 걸린 하이전압을 인가받아 턴-온되고, 그 턴-온에 따라 상기 인버터(I21)의 출력단자에 걸린 하이전압은 엔모스 트랜지스터(NM21)를 거쳐 모스 콘덴서(MC3)의 게이트단자에 인가된다.
따라서, 상기 모스 콘덴서(MC3)의 드레인-소스단자에 하이전압이 걸려 엔모스 트랜지스터(NM22)의 게이트단자에 인가되어 엔모스 트랜지스터(NM22)는 턴-온되고, 엔모스 트랜지스터(NM23)는 자신의 소스단자에 걸린 로우전압에 의해 턴-오프 된다.
한편, 상기 인버터(l16)의 출력이 하이전압이면 그 하이전압은 전압 펌핑회로(71)에서의 인버터(I17-I2l)를 순차 거쳐 로우전압으로 출력되고, 그 출력된 로우 전압은 엔모스 트랜지스터(NM21)를 거쳐 모스 콘덴서(MC3)의 게이트단자에 인가된다.
따라서, 상기 모스 콘덴서(MC3)의 드레인-소스단자에 로우전압이 걸려 엔모스 트랜지스터(NM22)의 게이트단자에 인가되어 엔모스 트랜지스터(NM22)는 턴-오프되고, 상기 엔모스 트랜지스터(NM23)는 자신의 소스단자에 걸린 로우전압에 의해 턴-오프되므로 제5도에 도시된 출력라인(OUT1)을 거쳐 하이 기판전압(VBBH)이 출력 된다.
한편, 기판전압 발생기(102)의 동작을 설명하면 먼저 바이어스 전압 발생기(12)는 상기 바이어스전압 발생기(11)의 동작에서와 같이 로우전압(VP), (VN)을 각각 출력한다.
이에 따라, 클램핑전압 발생기(22)에서의 피모스 트랜지스터(Q1)는 게이트단자에 상기 바이어스전압 발생기(12)로부터 출력된 로우전압(VP)을 인가받아 턴-온되고, 그 턴-온에 따라 노드(N1)에는 전원전압(VDD)에서 자신의 문턱전압을 뺀 전압(V3)이 걸린다.
그리고, 피모스 트랜지스터(Q2)는 게이트단자에 자신의 드레인단자에 걸린 로우전압을 인가받아 턴-온되어 그 노드(N2)에는 상기 노드(N1)의 전압에서 자신의 문턱전압을 뺀 전압(V4) 즉, 엔모스 트랜지스터(Q3-Q5)의 문턱전압을 합한 전압(V4)이 걸린다.
따라서, 엔모스 트랜지스터(Q6)는 상기 노드(N1)의 전압(V3)에 의해 턴-온되고, 피모스 트랜지스터(Q7)는 상기 노드(N2)의 전압(V4)에 의해 턴-온되어 출력라인을 거쳐 로우전압(VBLL)이 출력된다
이에 따라, 전압 펌핑회로(42)에서의 엔모스 트랜지스터(NM11)는 게이트단자에 상기 클램핑전압 발생기(22)로부터 출력된 로우전압(VBLL)을 인가받아 턴-오프되고, 그 턴-온프에 따라 엔모스 트랜지스터(NM10)는 게이트단자에 로우전압을 인가받아 턴-오프된다.
따라서, 엔모스 트랜지스터(NM12), (NM13)의 각각의 게이트단자에 로우전압이 공통 인가되어 엔모스 트랜지스터(NM12), (NM13)는 각각 턴-오프된다.
아울러, 전압 펌핑회로(72)에서의 엔모스 트랜지스터(NM20)는 게이트단자에 상기 클램핑전압 발생기(22)로부터 출력된 로우전압(VBLL)을 인가받아 턴-오프되고, 그 턴-오프에 따라 엔모스 트랜지스터(NM19)의 게이트단자에 로우전압이 인가되어 엔모스 트랜지스터(NM19)는 턴-오프된다.
따라서, 엔모스 트랜지스터(NM21)는 게이트단자에 로우전압을 인가받아 턴-오프되므로 출력라인(OUT2)을 거쳐 로우 기판전압(VBLL)이 출력된다.
한편, 기판전압 공급제어부(200)에서의 인버터(201)는 제9도의 (a)에 도시된 하이신호(RASB)를 인가받아 인버팅하여 로우신호로 출력하고, 그 출력된 로우신호는 인버터(202)를 거쳐 인버팅되어 하이신호(CS1)로 출력된다.
그리고, 상기 인버터(202)로부터 출력된 하이신호(CS1)는 인버터(13)를 거쳐 로우신호로 반전되어 낸드 게이트(14), (17), (20), (23)의 각 제1 측 입력단자에 인가된다.
그러면, 상기 낸드 게이트(14)는 제2, 제3 측 입력단자에 외부로부터 입력되는 로우레벨의 어드레스신호(Ai), (Aj)를 인가받아 상기 제1측 입력단자에 인가된 로우신호와 낸드링하여 하이신호를 출력하고, 그 출력된 하이신호는 인버터(15), (16)를 순차 거쳐 하이신호(CS2)로 출력된다.
그리고, 상기 낸드 게이트(17)는 제2, 제3 측 입력단자에 외부로부터 입력되는 하이레벨의 어드레스신호(AiB) 및 로우레벨의 어드레스신호(Aj)를 인가받아 상기 제1측 입력단자에 인가된 로우신호와 낸드링하여 하이신호를 출력하고, 그 출력된 하이신호는 인버터(18), (19)를 순차 거쳐 하이신호(CS3)로 출력된다.
또한, 상기 낸드 게이트(20)는 제2, 제3 측 입력단자에 외부로부터 입력되는 로우레벨의 어드레스신호(Ai) 및 하이레벨의 어드레스신호(AiB)를 인가받아 상기 제1측 입력단자에 인가된 로우신호와 낸드링하여 하이신호를 출력하고, 그 출력된 하이신호는 인버터(21), (22)를 순차 거쳐 하이신호(CS4)로 출력된다.
아울러, 상기 낸드 게이트(23)는 제2, 제3 측 입력단자에 외부로부터 입력되는 하이레벨의 어드레스신호(AiB) 및 하이레벨의 어드레스신호(AjB)를 인가받아 상기 제1측 입력단자에 인가된 로우신호와 낸드링하여 하이신호를 출력하고, 그 출력된 하이신호는 인버터(24), (25)를 순차 거쳐 하이신호(CS5)로 출력된다.
이에따라, 멀티 플렉서(301)에서의 전송 게이트(TG1)는 피모스 단자에 인버터(IN1)를 거쳐 로우신호로 발전된 신호 및 엔모스 단자에 상기 인버터(202)로부터 출력된 하이신호(CS1)를 인가받아 턴-온되어 상기 기판전압 발생기(101)로부터 출력된 하이 기판전압(VBBH)을 메모리 주변회로(peri.)에 공급하게 된다.
그리고, 멀티 플렉서(302-305)는 상기 인버터(16), (19), (22), (25)로부터 각각 출력된 하이신호(CS2-CS5)를 각각 인가받아 상기 멀티 플렉서(301)와 같이 동작하여 상기 기판전압 발생기(101)에서 발생된 하이 기판전압(VBBH)을 워드라인(W/L), 엑스 디코더(X) 및 와이 디코더(Y)에 공급하게 된다.
이후, 스탠바이 상태(standby)가 되면 기판전압 발생기(101)에서의 바이어스 전압 발생기(101), 클램핑전압 발생기(21) 및 발진기(31)의 동작은 기 설명한 바와 같으므로 설명을 생략하기로 한다.
한편, 상기 낸드 게이트(ND1)는 타측 입력단자에 제9도의 (B)에 도시된 로우레벨의 인에이블신호(EN)를 인가받아 상기 발진기(31)에서의 인버터(I9)의 출력 레벨에 상관없이 하이전압을 출력하고, 그 출력에 따라 앤모스 트랜지스터(NM11-NM19) 및 모스 콘덴서(MC1), (MC2)의 동작은 기 설명한 동일하므로 상세한 설명은 생략하기로 한다.
한편, 상기 낸드 게이트(ND2)는 일측 입력단자에 외부에서 공급되는 하이전압(RASB) 및 타측 인력단자에 인버터(I11)를 위상이 반전된 하이전압(PWUP)를 각각 인가받아 낸드링하여 로우전압을 출력하고, 그 출력된 로우전압은 인버터(I12), (I13)를 순차 거쳐 로우전압으로 출력된다.
그러면, 발진기(61)에서의 낸드 게이트(ND3)는 일측 입력단자에 상기 인버터(I13)를 거쳐 출력된 로우전압을 인가받고, 타측 입력단자에 입력되는 전압에 상관없이 하이전압을 출력하고, 그 출력된 하이전압은 인버터(I14), (I15)를 순차 거쳐 하이전압으로 출력된다.
그리고, 상기 인버터(I15)로부터 출력된 하이전압은 다시 피드백되어 낸드 게이트(ND3)의 타측 입력단자에 인가된다.
따라서, 상기 낸드 게이트(ND3)는 일측 입력단자에 인가된 로우전압과 타측 입력단자에 인가된 하이전압을 낸드링하여 로우전압을 출력하고, 그 출력된 로우 전압은 상기 인버터(I14), (I15)를 순차 거쳐 로우전압으로 출력된다.
결국, 상기 인버터(I15)의 출력레벨은 계속하여 로우레벨로 유지되고, 상기 인버터(I16)의 출력레벨도 로우레벨로 유지되어 전압펌핑회로(71)에 인가되므로 상기 전압펌핑회로(71)의 동작은 기 설명한 바와 같이 동작하게 되므로 출력라인(OUT1)을 거쳐 하이 기판전압(VBBH)이 출력된다.
그리고, 상기 기판전압 발생기(102)은 기 설명한 바와 같이 동작하게 되므로 출력라인(OUT2)을 거쳐 로우 기판전압(VBBL)이 출력된다.
한편, 기판전압 공급제어부(200)에서의 인버터(201)는 제9도의 (a)에 도시된 하이신호(RASB)를 계속 인가받게 되므로 기판전압 공급 제어부(200) 및 기판전압 선택부(300)의 동작은 기 설명한 바와 동일하므로 상세한 설명은 생략하기로 한다.
이후, 제9도에 도시된 액티브 상태(active)가 되면 상기 기판전압 발생기(101), (102)의 기 설명한 바와 같이 하이 기판전압(VBBH) 및 로우 기판전압(VBBL)을 각각 출력한다.
한편, 기판전압 공급제어부(200)에서의 인버터(201)는 제9도의 (a)에 도시된 로우신호(RASB)를 인가받아 인버팅하여 하이신호로 출력하고, 그 출력된 하이 신호는 인버터(202)를 거쳐 인버팅되어 로우신호(CS1)로 출력된다.
그리고, 상기 인버터(202)로부터 출력된 로우신호(CS1)는 인버터(13)를 거쳐 하이신호로 반전되어 낸드 게이트(14), (17), (20), (23)의 각 제1축 입력단자에 인가된다.
그러면, 상기 낸드 게이트(14)는 제2, 제3 측 입력단자에 외부로부터 입력되는 로우레벨의 어드레스신호(Ai), (Aj)를 인가받아 상기 제1축 입력단자에 인가된 하이신호와 낸드링하여 하이신호를 출력하고, 그 출력된 하이신호는 인버터(15), (16)를 순차 거쳐 하이신호(CS2)로 출력된다.
그리고, 상기 낸드 게이트(17)는 제2, 제3 측 입력단자에 외부로부터 입력되는 하이레벨의 어드래스신호(AiB) 및 로우레벨의 어드레스신호(Aj)를 인가받아 상기 제1측 입력단자에 인가된 하이 신호와 낸드링하여 하이신호를 출력하고, 그 출력된 하이신호는 인버터(18), (19)를 순차 거쳐 하이신호(CS3)로 출력된다.
그리고, 상기 낸드 게이트(20)는 제2, 제3 측 입력단자에 외부로부터 입력되는 로우레벨의 어드레스신호(Ai) 및 하이레벨의 어드레스신호(AjB)를 인가받아 상기 제1측 입력단자에 인가된 하이신호와 낸드링하여 하이신호를 출력하고, 그 출력된 하이신호는 인버터(21), (22)를 순차 거쳐 하이신호(CS4)로 출력된다.
그리고, 상기 낸드 게이트(23)는 제2, 제3 측 입력단자에 외부로부터 입력되는 하이레벨의 어드레스신호(AiB), (AjB)를 인가받아 상기 제1측 입력단자에 인가된 하이신호와 낸드링하여 로우신호를 출력하고, 그 출력된 로우신호는 인버터(24), (25)를 순차 거쳐 로우신호(CS5)로 출력된다.
이에 따라, 멀티 플렉서(301)에서의 전송 게이트(TG2)는 엔모스 단자에 인버터(IN1)를 거쳐 반전된 하이신호 및 피모스 단자에 상기 인버터(202)로부터 출력된 로우신호(CS1)를 인가받아 턴-온되어 상기 기판전압 발생기(102)로부터 출력된 로우 기판전압(VBBH)을 메모리 주변회로(peri.)에 공급하게 된다.
그리고, 상기 멀티 플렉서(302-304)는 상기 인버터(16), (19), (22)로부터 각각 출력된 하이신호(CS2-CS4)를 각각 인가받아 상기 기판전압 발생기(101)에서 발생된 하이 기판전압(VBBH)을 워드라인(W/L), 엑스 디코더(X) 및 와이 디코더(Y)에 공급한다.
한편, 상기 멀티 플렉서(305)는 상기 인버터(25)로부터 각각 출력된 로우신호(CS5)를 인가받아 상기 기판전압 발생기(102)에서 발생된 로우 기판전압(VBBL)을 워드라인(W/L), 엑스 디코더(X) 및 와이 디코더(Y)에 공급하게 된다.
이상에서 상세히 설명한 본 발명에 의한 메모리의 기판전압 공급 제어회로는 기기판전압 발생회로를 메모리 내부에 구성하여 메모리의 상태에 따라 레벨이 다른 기판전압을 메모리 각 회로에 공급하므로써 메모리 내부회로에 소비되는 전력을 감소시킬 수 있고, 아울러 액티브 상태에서 디코딩시 디코딩되지 않는 경로에 하이 기판전압을 공급하고, 디코딩되는 경로에는 로우 기판전압을 공급하므로써 메모리 내부회로에 소비되는 전력을 감소시킬 수 있는 효과가 있다.

Claims (17)

  1. 외부에서 인가되는 로우 어드레스 스트로브 신호, 전원공급신호 및 인에이블 신호에 의해 하이레벨의 기판전압 및 로우레벨의 기판전압을 각각 발생하고, 그 발생된 하이레벨의 기판전압을 메모리 셀에 공급하는 제1, 제2 기판전압 발생수단과, 외부에서 인가되는 로우 어드래스 스트로브신호 및 제1 내지 제4 어드레스신호에 의해 상기 제1, 제2 기판전압 발생수단에서 각각 발생된 하이레벨의 기판전압 및 로우레벨의 기판전압을 메모리 내부 회로에 각각 공급되도록 제1 내지 제5 제어신호를 각각 출력하는 기판전압공급 제어수단과, 상기 기판전압 공급 제어수단으로부터 각각 출력된 제1 내지 제5 제어신호에 의해 상기 제1,제2 기판전압 발생 수단에서 각각 발생된 하이레벨의 기판전압 및 로우FP벨의 기판전압을 선택하여 워드라인 드라이버, 엑스 디코더, 와이 디코더 및 메모리 주변회로에 각각 공급하 는 기판전압 선택수단을 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
  2. 제1항에 있어서, 상기 제1 기판전압 발생수단은 제1, 제2 바이어스 전압을 각각 발생하는 바이어스 전압 발생기와, 상기 바이어스전압 발생기에서 발생된 제1 바이어스 전압을 클램핑하여 일정한 하이전압을 발생하는 클램핑전압 발생기와, 상기 바이어스 전압 발생기에서 각각 발생된 제1, 제2 바이어스 전압에 의해 스탠 바이 및 액티브시 발진하는 제1 발진기와, 상기 제1 발진기에서 발진된 신호 및 외부에서 인가되는 인에이블신호를 논리 연산하고, 그 논리 연산된 신호를 상기 클램핑전압 발생기에서 발생된 하이전압에 의해 펌핑하여 하이레벨의 기판전압을 출력하는 제1 전압 펌핑회로와, 외부에서 공급되는 로우 어드레스 스트로브신호 및 전원 공급신호를 논리 연산하는 논리 연산기와, 액티브시 상기 논리 연산기에서 논리 연산된 신호에 의해 발진하는 제2 발진기와, 상기 클램핑 전압 발생기에서 발생된 하이전압에 의해 상기 제2 발진기에서 발진된 전압을 펌핑하여 하이레벨의 기판전압을 출력하는 제2 전압 펌핑회로를 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
  3. 제2항에 있어서, 상기 바이어스 전압 발생기는 소스단자에 전원전압 단자가 연결되고, 게이트 단자에 접지단자가 연결되는 제1피모스 트랜지스터와, 드레인단자에 상기 제1피모스 트랜지스터의 드레인단자가 연결되어 제1 출력라인과 연결되고, 게이트단자에 상기 제1출력라인이 연결되며, 소스단자에 접지단자가 연결되는 제1 엔모스 트랜지스터와, 소스단자에 전원전압단자가 연결되고, 게이트 단자가 자신의 드레인단자에 연결되어 제2 출력라인과 연결되는 제2 피모스 트랜지스터와, 드레인단자에 상기 제2 피모스 트랜지스터의 드레인단자가 연결되고, 게이트단자에 상기 제1 엔모스 트랜지스터의 게이트단자가 연결되며, 소스단자에 접지단자가 연결되는 제2 엔모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
  4. 제2항에 있어서, 상기 클램핑 전압 발생기는 소스단자에 전원전압이 연결되고, 게이트단자에 상기 제1 바이어스 전압의 출력라인이 연결되는 제1 피모스 트랜지스터와, 소스단자에 상기 제1 피모스 트랜지스터의 드레인단자가 연결되어 제1 출력라인과 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 제2 피모스 트랜지스터와, 드레인단자에 상기 제2 피모스 트랜지스터의 드레인단자가 연결되어 제2 출력라인과 연결되고, 게이트단자에 자신의 드레인단자가 언결되는 제1 엔모스 트랜지스터와, 드레인단자에 상기 제1 엔모스 트랜지스터와 소스단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 제2 엔모스 트랜지스터와, 드레인단자에 상기 제2 엔모스 트랜지스터의 소스단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 제3엔모스트랜지스터와, 드레인 단자에 상기 제3엔모스 트랜지스터의 소스단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 제4 엔모스 트랜지스터와, 드레인단자에 상기 제4 엔모스 트랜지스터의 소스단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 제5 엔모스 트래지스터와, 드레인단자에 상기 제5 엔모스 트랜지스터의 소스단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되며, 소스단자에 접지단자가 연결되는 제6 엔모스 트랜지스터와, 드레인단자에 전원전압단자가 연결되고, 게이트 단자에 상기 제1 출력라인이 연결되는 제7 엔모스 트랜지스터와, 소스단자에 상기 제7 엔모스 트랜지스터의 소스단자가 연결되어 제3 출력라인이 연결되고, 게이트단자에 상기 제2 출력라인이 연결되는 제3 피모스 트랜지스터와, 일측단자에 상기 제3 피모스 트랜지스터의 드레인단자가 연결되고, 타측단자에 접지단자가 연결되는 저항과, 상기 제3 출력라인과 접지단자사이에 병렬로 연결되는 콘덴서와, 소스단자에 전원 전압단자가 연결되고, 게이트단자에 상기 제1 바이어스 전압의 출력라인이 연결되며, 드레인단자에 상기 제3 출력라인이 연결되는 제4 피모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
  5. 제2항에 있어서, 상기 제1 발진기는 바이어스 전압 발생기에서 발생된 제1 바이어스 전압에 의해 피드백되어 입력되는 신호를 인버팅하는 제1 인버터와, 상기 바이어스 전압 발생기에서 발생된 제2 바이어스 전압에 의해 상기 제1 인버터에서 인버팅된 신호를 인버팅하는 제2 인버터와, 상기 바이어스 전압 발생기에서 발생된 제1 바이어스 전압에 의해 상기 제2 인버터에서 반전된 신호를 인버팅하는 제3 인버터와, 상기 바이어스 전압 발생기에서 발생된 제2 바이어스 전압에 의해 상기 제3 인버터에서 인버팅된 신호를 인버팅하는 제4 인버터와, 상기 바이어스 전압 발생기에서 발생된 제1 바이어스 전압에 의해 상기 제4 인버터에서 반전된 신호를 인버팅하는 제5 인버터와, 상기 바이어스 전압 발생기에서 발생된 제2 바이어스 전압에 의해 상기 제5 인버터에서 인버팅된 신호를 인버팅하는 제6 인버터 와, 상기 바이어스 전압 발생기에서 발생된 제1 바이어스 전압에 의해 상기 제6 인버터에서 반전된 신호를 인버팅하는 제7 인버터와, 상기 바이어스 전압 발생기에서 발생된 제 2 바이어스 전압에 의해 상기 제7 인버터에서 인버팅된 신호를 인버팅하는 제8 인버터와, 상기 바이어스 전압 발생기에서 발생된 제1 바이어스 전압에 의해 상기 제8 인버터에서 반전된 신호를 인버팅하는 제9 인버터를 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
  6. 제5항에 있어서, 상기 제1, 제3, 제5, 제7, 제9 인버터는 각각의 소스단자에 전원전압단자가 연결되고, 게이트단자에 상기 바이어스 전압 발생기에서 발생된 제1 바이어스 전압의 출력라인이 연결되는 제1 피모스 트랜지스터와, 소스단자에 상기 제1 피모스 트랜지스터의 드레인단자가 연결되고, 게이트단자에 상기 제9, 제2, 제4, 제6, 제8 인버터의 각각의 출력라인이 연결되는 제2 피모스 트랜지스터와, 드레인단자가 상기 제2 피모스 트랜지스터의 드레인단자가 연결되어 출력라인과 연결되고, 게이트단자에 상기 제2 피모스 트랜지스터의 게이트단자가 연결되며, 소스 단자에 접지단자가 연결되는 엔모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
  7. 제5항에 있어서, 상기 제2, 제4, 제6, 제8 인버터는 각각 소스단자에 전원전압 단자가 연결되고, 게이트단자에 상기 제1, 제3, 제5, 제7 인버터의 각각의 출력라인이 연결되는 제1 피모스 트랜지스터와, 드레인단자에 상기 제1 피모스 트랜지스터의 드레인단자가 연결되어 출력라인과 연결되고, 게이트 단자에 상기 제1 피모스 트랜지스터의 게이트단자가 연결되는 제1 엔모스 트랜지스터와, 드레인단자에 상기 제1 엔모스 트랜지스터의 소스단자가 연결되고, 게이트단자에 상기 바이어스 전압 발생기에서 발생된 제2 바이어스 전압의 출력라인이 언결되며, 소스단자에 접지단자가 연결되는 제2 엔모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
  8. 제2항에 있어서, 상기 제1 전압 펌핑회로는 일측입력단자에 상기 제1 발진기의 출력신호라인이 연결되고, 타측 입력단자에 외부로부터 입력된 인에이블 신호라인이 연결되는 낸드 게이트와, 입력단자에 상기 낸드 게이트의 출력단자가 연결되는 인버터와, 드레인단자에 상기 클램핑전압 발생기의 출력전압라인이 연결되고, 게이트단자에 자신의 소스단자가 연결되는 제1 엔모스 트랜지스터와, 드레인단자에 상기 제1 엔모스 트랜지스터의 드레인단자가 연결되어 자신의 게이트단자와 연결되고, 소스단자에 상기 제1 엔모스 트랜지스터의 소스단자가 연결되는 제2 엔모스 트랜지스터와, 드레인단자에 상기 낸드 게이트의 출력 단자가 연결되고, 게이트단자에 상기 제1, 제2 엔모스 트랜지스터의 소스단자가 공통 연결되는 제3 엔모스 트랜지스터와, 드레인단자에 상기 인버터의 출력단자가 연결되고, 게이트단자에 상기 제3 엔모스 트랜지스터의 게이트단자가 연결되는 제4 엔모스 트랜지스터와, 게이트 단자에 상기 제3 엔모스 트랜지스터의 소스단자가 연결되는 제1 모스 콘덴서와, 게이트단자에 상기 제4 엔모스 트랜지스터의 소스단자가 연결되는 제2 모스 콘덴서와, 드레인단자에 상기 제1 모스 콘덴서의 드레인-소스 단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되며, 소스단자에 접지단자가 연결되는 제5 엔모스 트랜지스터와, 드레인단자에 상기 제2 모스 콘덴서의 드레인-소스단자가 연결되고, 게이트 단자에 자신의 드레인단자가 연결되며, 소스단자에 접지단자가 연결되는 제6 엔모스 트랜지스터와, 드레인단자에 상기 제6 엔모스 트랜지스터의 드레인단자가 연결되고, 게이트단자에 상기 제5 엔모스 트랜지스터의 게이트 단자가 연결되는 제7 엔모스 트랜지스터와, 드레인단자에 상기 제7 엔모스 트랜지스터의 게이트단자가 연결되고, 게이트단자에 자신의 소스단자가 연결되는 제8 엔모스 트랜지스터와, 드레인단자에 상기 제6 엔모스 트랜지스터의 게이트단자가 연결되고, 게이트단자에 상기 제7 엔모스 트랜지스터의 소스단자가 연결되고, 소스단자에 자신의 게이트단자가 연결되어 하이레벨의 기판전압의 출력라인과 연결되는 제9 엔모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
  9. 제2항에 있어서, 상기 논리 연산기는 외부로부터 입력되는 로우 어드레스 스트로브신호와 제1 인버터를 거친 전원공급신호를 낸드링하는 낸드 게이트와, 상기 낸드 게이트로부터 출력된 신호를 순차 인버팅하는 제2, 제3 인버터를 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
  10. 제2항에 있어서, 상기 제2 발진기는 논리 연산기로부터 출력된 신호와 피드 백되어 입력되는 신호를 낸드링하는 낸드 게이트와, 상기 낸드 게이트로부터 출력된 신호를 순차 인버팅하여 그 인버팅된 신호를 상기 낸드 게이트에 피드백시키는 제1, 제2 인버터와, 상기 제2 인버터로부터 출력된 신호를 인버팅하는 제3 인버터를 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
  11. 제2항에 있어서, 상기 제2 전압 펌핑회로는 제2 발진기로부터 출력된 신호를 순차 인버팅하는 제1 내지 제5 인버터와, 드레인 단자에 상기 클램핑전압 발생기의 출력전압라인이 연결되고, 게이트단자에 자신의 소스단자가 연결되는 제1 엔모스 트랜지스터와, 드레인단자에 상기 제1 엔모스 트랜지스터(NM19)의 드레인단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되며, 소스단자에 상기 제1 엔모스 트랜지스터의 소스단자가 연결되는 제2 엔모스 트랜지스터터와, 드레인 단자에 상기 제5 인버터의 출력단자가 연결되고, 게이트단자에 상기 제1, 제2 엔모스 트랜지스터의 소스단자가 공통연결되는 제3 엔모스 트랜지스터와, 게이트단자에 상기 제3 엔모스 트랜지스터의 소스단자가 연결되는 제1 모스 콘덴서와, 드레인단자에 상기 제1 모스 콘덴서의 드레인-소스단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되며, 소스단자에 접지단자가 연결되는 제4 엔모스 트랜지스터의 드레인단자에 상기 제4 엔모스 트랜지스터의 드레인단자가 연결되고, 게이트단자에 자신의 소스단자가 연결되는 제5 엔모스 트랜지스터와, 상기 제5 엔모스 트랜지스터의 게이트단자와 접지단자 사이에 병렬로 연결되어 상기 하이레벨의 기판전압의 출력라인이 연결되는 제2 모스 콘덴서를 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
  12. 제1항에 있어서, 상기 제2 기판전압 발생수단은 제1, 제2 바이어스 전압을 각각 발생하는 바이어스 전압 발생기와, 상기 바이어스전압 발생기에서 발생된 제1 바이어스 전압을 클램핑하여 일정한 저전압을 발생하는 클램핑전압 발생기와, 상기 바이어스 전압 발생기에서 각각 발생된 제1, 제2 바이어스 전압에 의해 스텐바이 및 액티브시 발진하여 발진신호를 출력하는 제1 발진기와, 상기 제1 발진기에서 발진된 신호 및 외부에서 인가되는 인에이블신호를 논리 연산하고, 그 논리 연산된 신호를 상기 클램핑전압 발생기에서 발생된 로우전압에 의해 펌핑하여 일정한 로우 기판전압을 출력하는 제1 전압 펌핑회로와, 외부에서 공급되는 로우 어드레스 스트로브신호 및 전원공급 신호를 논리 연산하는 논리 연산기와, 액티브시 상기 논리 연산기에서 논리 연산된 신호에 의해 발진하는 제2 발진기와, 상기 클램핑 전압 발생기에서 발생된 로우전압에 의해 상기 제2 발진기에서 발진된 전압을 펌핑하여 일정한 로우 기판전압을 출력하는 제2 전압 펌핑회로를 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
  13. 제12항에 있어서, 상기 클램핑전압 발생기는 소스단자에 전원전압가 연결되고, 게이트단자에 상기 제1 바이어스 전압의 출력라인이 연결되는 제1 피모스 트랜지스터와, 소스단자에 상기 제1 피모스 트랜지스터의 드레인단자가 연결되어 제1 출력라인과 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 제2 엔모스 트랜지스터와, 드레인단자에 상기 제2피모스 트랜지스터의 드레인단자가 연결되어 제2출력라인과 연결되고, 게이트단자에 자신의 드레인단가 연결되는 제1엔모스트랜지스터와, 드레인단자에 상기 제1 엔모스 트랜지스터의 소스단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 제2 엔모스 트랜지스터와, 드레인단자에 상기 제2 엔모스 트랜지스터의 소스단자가 연결되고, 게이트단자에 자신의 드레인단자가 연결되는 제3 엔모스 트랜지스터와, 드레인단자에 전원전압단자가 연결되고, 게이트단자에 상기 제1 출력라인이 연결되는 제4 엔모스 트랜지스터와, 소스단자에 상기 제4 엔모스 트랜지스터의 소스단자가 연결되어 제3 출력라인이 연결되고, 게이트단자에 상기 제2 출력라인이 연결되는 제3 피모스 트랜지스터와, 일측단자에 상기 제3 피모스 트랜지스터의 소스단자가 연결되고, 타측단자에 접지단자가 연결되는 저항과, 상기 제3 출력라인과 접지단자 사이에 병렬로 연결되는 콘덴서와, 소스단자에 전원전압단자가 연결되고, 게이트단자에 상기 제1 바이어스 전압의 출력라인이 연결되며, 드레인단자에 상기 제3 출력라인이 연결되는 제4 피모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
  14. 제1항에 있어서, 상기 기판전압 공급 제어수단은 외부에서 입력되는 로우 어드레스 스트로브신호를 순차 인버팅하여 제1 제어신호를 출력하는 제1, 제2 인버터와, 상기 제2 인버터로부터 출력된 제1 제어신호에 의해 외부에서 입력되는 제1 내지 제4 어드레스신호를 디코딩하여 제2 내지 제5 제어신호를 출력하는 디코더를 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
  15. 제14항에 있어서, 상기 디코더는 제1 제어신호를 인버팅하는 제1 인버터와, 상기 제1 인버터에서 반전된 신호 및 외부에서 입력되는 제1 어드레스신호를 낸드링하는 제1 낸드 게이트와, 상기 제1 낸드 게이트로부터 출력된 신호를 순차 인버팅하여 제2 제어신호를 출력하는 제2, 제3 인버터와, 상기 제1 인버터에서 반전된 신호와 외부에서 입력되는 제2 어드레스신호를 낸드링하는 제2 낸드게이트와, 상기 제2 낸드 게이트로부터 출력된 신호를 순차 인버팅하여 제3 제어신호를 출력하는 제4, 제5 인버터와, 상기 제1 인버터로부터 출력된 신호와 외부에서 입력되는 제3 어드레스신호를 낸드링하는 제3 낸드 게이트(20)와, 상기 제3 낸드 게이트로부터 출력된 신호를 순차 인버팅하여 제4 제어신호를 출력하는 제6, 제7 인버터와, 상기 제1 인버터로부터 출력된 신호와 외부에서 입력되는 제4 어드레스신호를 낸드링하는 제4 낸드 게이트와, 상기 제4 낸드 게이트로부터 출력된 신호를 순차 인버팅하여 제5 제어신호를 출력하는 제8, 제9 인버터를 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
  16. 제1항에 있어서, 상기 기판전압 선택수단은 기판전압 공급 제어수단으로부터 출력된 제1 제어신호에 의해 상기 제1, 제2 기판전압 발생수단으로부터 각각 출력된 하이레벨의 기판전압 및 로우레벨의 기판전압 중 하나를 선택하여 메모리 내부의 주변회로에 공급하는 제1 멀티플렉서와, 상기 기판전압 공급 제어수단으로부터 각각 출력된 제2 내지 제5 제어신호에 의해 상기 제1, 제2 기판전압 발생수단에서 각각 발생된 하이레벨의 기판전압 및 로우레벨의 기판전압 중 하나를 선택하여 워드라인 드라이브, 엑스 디코더 및 와이 디코더에 각각 공급하는 제2 내지 제5 멀티 플렉서를 포함하여 구성되는 것을 특징으로 메모리의 기판전압 공급 제어회로.
  17. 제16항에 있어서, 상기 제1 내지 제5 멀티플렉서는 제1 인버터를 거쳐 위상이 반전된 제1 내지 제5 제어신호 및 상기 제1 내지 제5 제어신호에 의해 상기 제1, 제2 기판 전압 발생수단에서 각각 발생된 하이레벨의 기판전압 및 로우레벨의 기판전압을 각각 전송하는 제1, 제2 전송 게이트를 포함하여 구성되는 것을 특징으로 하는 메모리의 기판전압 공급 제어회로.
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