KR100486200B1 - 반도체장치의비트라인전압발생기 - Google Patents

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Abstract

본 발명은 반도체 장치의 비트라인 전압 발생기에 관한 것이다. 본 발명은 비트라인 전압 제어 신호 발생부, 참조 전압 발생부, 비트라인 전압 발생부, 및 비트라인 전압 제어부를 구비한다. 비트라인 전압 제어 신호 발생부는 외부로부터 인가되는 제1 및 제2 비트라인 전압 인에이블 신호들에 응답하여 제1 내지 제3 제어 신호들을 발생한다. 참조 전압 발생부는 제1 참조 전압 및 상기 제1 참조 전압보다 낮은 제2 참조 전압을 발생한다. 비트라인 전압 제어부는 참조 전압 발생부로부터 출력되는 제1 및 제2 참조 전압들과 비트라인 전압 제어 신호 발생부로부터 출력되는 제1 내지 제3 제어 신호들을 입력하며, 제1 내지 제3 제어 신호들에 응답하여 상기 제1 및 제2 참조 전압들을 출력한다. 비트라인 전압 발생부는 비트라인 전압 제어부로부터 출력되는 제1 및 제2 참조 전압들들 입력하고, 비트라인 전압을 출력하며, 비트라인 전압 제어부로부터 제1 참조 전압만 출력되면 전원 전압을 비트라인 전압으로써 출력하고, 비트라인 전압 제어부로부터 제2 참조 전압만 출력되면 접지 전압을 비트라인 전압으로써 출력하며, 비트라인 전압 제어부로부터 제1 및 제2 참조 전압들이 모두 출력되면 전원 전압과 접지 전압의 중간 전압을 비트라인 전압으로써 출력한다. 따라서, 비트라인 전압의 레벨이 반도체 장치의 외부에서 제어될 수 있다.

Description

반도체 장치의 비트라인 전압 발생기{Bit line voltage generator for semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 특히 비트라인 전압 발생기에 관한 것이다.
디램(DRAM:Dynamic Random Access Memory) 반도체 장치가 구비하는 메모리 셀 어레이의 비트 라인(Bit line)을 프리차지(precharge)하는데 필요한 전압으로서 비트라인 전압(VBL)이 있다. 이러한 비트라인 전압(VBL)은 통상적으로 전원 전압의 절반(VCC/2)이거나 아니면 메모리 셀에 저장된 데이터 즉, '0'과 '1'의 중간 레벨로 정해진다. 비트라인 전압(VBL)은 반도체 장치 내부에 구현되는 비트라인 전압 발생기에 의해서 생성된다. 그렇지않고 반도체 장치가 비트라인 전압 발생기를 구비하지않고 있을 경우에는 외부에서 비트라인 전압을 인가하기도 한다. 비트라인 전압을 외부에서 인가할 경우, 비트라인 전압은 비트라인에 도달하는 과정에서 전압 강하가 발생한다. 따라서 비트라인 전압은 레벨이 저하되어 비트라인이 요구하는 레벨보다 낮아지게된다. 때문에 외부에서 비트라인 전압을 반도체 장치의 비트라인에 공급하기 위해서는 비트라인 전압은 큰 구동능력을 갖는 외부 시스템에 의해 구동되어야만 한다. 만일 비트라인 전압이 구동 능력이 적은 외부 시스템에 의해 비트라인으로 구동될 경우, 비트라인 전압은 비트라인이 요구하는 레벨을 만족시켜주지 못하게 된다.
따라서 본 발명이 이루고자하는 기술적 과제는 외부 시스템의 구동 능력에 제한을 받지않고 내부에서 비트라인 전압을 발생하며, 이러한 비트라인 전압의 레벨을 외부에서 제어할 수 있는 반도체 장치의 비트라인 전압 발생기를 제공하는데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은, 외부로부터 인가되는 비트라인 전압 인에이블 신호에 응답하여 비트라인 전압 제어 신호를 발생하는 비트라인 전압 제어 신호 발생부와, 참조 전압을 발생하는 참조 전압 발생부와, 상기 참조 전압에 응답하여 비트라인 전압을 발생하는 비트라인 전압 발생부, 및 상기 비트라인 전압 제어 신호에 응답하여 상기 참조 전압이 상기 비트라인 전압 발생부로 전송되는 것을 제어하는 비트라인 전압 제어부를 구비하는 반도체 장치의 비트라인 전압 발생기를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또, 외부로부터 인가되는 제1 및 제2 비트라인 전압 인에이블 신호에 응답하여 제1 내지 제3 제어 신호들을 발생하는 비트라인 전압 제어 신호 발생부와, 소정의 제1 참조 전압 및 상기 제1 참조 전압보다 낮은 제2 참조 전압을 발생하는 참조 전압 발생부와, 상기 제1 참조 전압만 인가되면 전원 전압을 발생하고 상기 제2 참조 전압만 인가되면 접지 전압을 발생하며 상기 제1 및 제2 참조 전압이 모두 인가되면 상기 전원 전압과 상기 접지 전압의 중간 전압을 발생하는 비트라인 전압 발생부, 및 상기 제1 제어 신호만 액티브되면 상기 제1 및 제2 참조 전압을 상기 비트라인 전압 발생부로 인가하고, 상기 제1 제어 신호가 인액티브되면 상기 제2 제어 신호와 상기 제3 제어 신호의 반전 신호를 상기 비트라인 전압 발생부로 인가하는 비트라인 전압 제어부를 구비하는 반도체 장치의 비트라인 전압 발생기를 구비한다.
바람직하기는, 상기 비트라인 전압 제어 신호 발생부는 상기 제1 및 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제1 제어 신호를 발생하는 노아 게이트와, 상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제2 제어 신호를 발생하는 앤드 게이트, 및 상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호의 반전 신호가 입력단에 인가되고 상기 제3 제어 신호를 발생하는 다른 앤드 게이트를 구비하고, 상기 참조 전압 발생부는 전원 전압이 소오스에 인가되고 접지 전압이 게이트에 인가되며 드레인으로부터 상기 제1 참조 전압을 발생하는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터의 드레인에 드레인과 게이트가 공통으로 연결된 제1 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터의 소오스에 소오스가 연결되고 게이트와 드레인이 서로 연결되며 드레인으로부터 상기 제2 참조 전압을 발생하는 제2 PMOS 트랜지스터, 및 상기 제2 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 전원 전압이 게이트에 인가되며 소오스에 상기 접지 전압이 인가되는 제2 NMOS 트랜지스터를 구비한다.
또 바람직하기는, 상기 비트라인 전압 발생부는 상기 전원 전압이 드레인에 인가되고 상기 비트라인 전압 제어부로부터 발생되는 제1 참조 전압이 게이트에 인가되며 소오스로부터 상기 비트라인 전압이 발생하는 제3 NMOS 트랜지스터, 및 상기 제3 NMOS 트랜지스터에 소오스가 연결되고 상기 비트라인 전압 제어부로부터 발생되는 제2 참조 전압이 게이트에 인가되며 드레인에 상기 접지 전압이 인가되는 제3 PMOS 트랜지스터를 구비하고, 상기 비트라인 전압 제어부는 상기 제1 제어 신호가 제어단에 인가되고 상기 제1 참조 전압을 입출력으로하는 제1 스위칭 수단과, 상기 제1 제어 신호가 제어단에 인가되고 상기 제2 참조 전압을 입출력으로하는 제2 스위칭 수단과, 상기 제1 제어 신호가 제어단에 인가되고 상기 제2 제어 신호를 입출력으로하는 제3 스위칭 수단, 및 상기 제1 제어 신호가 제어단에 인가되고 상기 제3 제어 신호를 입출력으로하는 제4 스위칭 수단을 구비한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한, 외부로부터 인가되는 제1 및 제2 비트라인 전압 인에이블 신호에 응답하여 제1 내지 제3 제어 신호들을 발생하는 비트라인 전압 제어 신호 발생부와, 소정의 제1 참조 전압 및 상기 제1 참조 전압보다 낮은 제2 참조 전압을 발생하는 참조 전압 발생부와, 상기 제1 참조 전압만 인가되면 전원 전압을 발생하고 상기 제2 참조 전압만 인가되면 접지 전압을 발생하며, 상기 제1 및 제2 참조 전압이 모두 인가되면 상기 전원 전압과 상기 접지 전압의 중간 전압을 발생하는 비트라인 전압 발생부와, 상기 제1 제어 신호가 액티브될 때만 상기 제1 및 제2 참조 전압을 상기 비트라인 전압 발생부로 인가하는 제1 비트라인 전압 제어부, 및 상기 제2 및 제3 제어 신호 중 제2 제어 신호만 액티브되면 상기 전원 전압을 상기 비트라인 전압으로서 발생시키고, 상기 제3 제어 신호만 액티브되면 상기 접지 전압을 상기 비트라인 전압으로서 발생시키는 제2 비트라인 전압 제어부를 구비하는 반도체 장치의 비트라인 전압 발생기를 제공한다.
바람직하기는, 상기 비트라인 전압 제어 신호 발생부는 상기 제1 및 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제1 제어 신호를 발생하는 노아 게이트와, 상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제2 제어 신호를 발생하는 낸드 게이트, 및 상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호의 반전 신호가 입력단에 인가되고 상기 제3 제어 신호를 발생하는 앤드 게이트를 구비하고, 상기 참조 전압 발생부는 상기 전원 전압에 소오스가 연결되고 게이트는 접지단에 연결되며 드레인으로부터 상기 제1 제어 신호를 발생하는 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터의 드레인에 드레인과 게이트가 공통으로 연결된 제1 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터의 소오스에 소오스가 연결되고 게이트와 드레인이 서로 연결된 제2 PMOS 트랜지스터, 및 상기 제2 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 전원 전압이 게이트에 인가되며 소오스에 상기 접지 전압이 인가되는 제2 NMOS 트랜지스터를 구비한다.
또 바람직하기는, 상기 비트라인 전압 발생부는 상기 전원 전압이 드레인에 인가되고 상기 비트라인 전압 제어부로부터 발생되는 제1 참조 전압이 게이트에 인가되며 소오스로부터 상기 비트라인 전압이 발생하는 제3 NMOS 트랜지스터, 및 상기 제3 NMOS 트랜지스터에 소오스가 연결되고 상기 비트라인 전압 제어부로부터 발생되는 제2 참조 전압이 게이트에 인가되며 드레인에 상기 접지 전압이 인가되는 제3 PMOS 트랜지스터를 구비한다.
또한, 바람직하기는, 상기 제1 비트라인 전압 제어부는 상기 제1 제어 신호가 제어단에 인가되고 상기 제1 참조 전압을 입출력으로하는 제1 스위칭 수단, 및 상기 제1 제어 신호가 제어단에 인가되고 상기 제2 참조 전압을 입출력으로하는 제2 스위칭 수단을 구비하고, 상기 제2 비트라인 전압 제어부는 전원 전압이 소오스에 인가되고 상기 제2 제어 신호가 게이트에 인가되며 상기 비트라인 전압 발생부의 출력단에 드레인이 연결되어 상기 제2 제어 신호가 논리 로우일 때만 턴온되어 상기 전원 전압을 상기 비트라인 전압으로서 발생하는 제5 PMOS 트랜지스터, 및 상기 제5 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제3 제어 신호가 게이트에 인가되며 접지 전압이 소오스에 인가되어 상기 제3 제어 신호가 논리 하이일 때만 턴온되어 상기 접지 전압을 상기 비트라인 전압으로서 발생하는 제5 NMOS 트랜지스터를 구비한다.
상기 본 발명에 의한 반도체 장치의 비트라인 전압 발생기는 외부에서 비트라인 전압의 레벨이 제어될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 비트라인 전압 발생기의 회로도이다. 도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치의 비트라인 전압 발생기(5)는 비트라인 전압 제어 신호 발생부(11), 참조 전압 발생부(13), 비트라인 전압 발생부(15) 및 비트라인 전압 제어부(17)를 구비한다.
상기 비트라인 전압 제어 신호 발생부(11)는 외부로부터 인가되는 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)에 응답하여 제1 내지 제3 제어 신호들(A,B,C)을 발생한다. 상기 비트라인 전압 제어 신호 발생부(11)는 상기 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)이 입력단에 인가되고 상기 제1 제어 신호(A)를 발생하는 노아 게이트(NOR Gate)(21)와, 상기 제1 비트라인 전압 인에이블 신호(VBLE1)와 상기 제2 비트라인 전압 인에이블 신호(VBLE2)가 입력단에 인가되고 상기 제2 제어 신호(B)를 발생하는 앤드 게이트(AND Gate)(23)와, 상기 제2 비트라인 전압 인에이블 신호(VBLE2)를 반전시키는 제1 인버터(25), 및 상기 제1 비트라인 전압 인에이블 신호(VBLE1)와 상기 인버터(25)의 출력이 입력단에 인가되고 상기 제3 제어 신호(C)를 발생하는 다른 앤드 게이트(27)로 구성한다.
상기 노아 게이트(21)의 진리치는 다음 표 1과 같다.
[표 1]
Figure pat00007
표 1과 같이 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)이 모두 논리 로우일 경우만 제1 제어 신호(A)는 논리 하이가 되고, 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2) 중 어느 하나라도 논리 하이이면 제1 제어 신호(A)는 논리 로우로 된다.
상기 앤드 게이트(23)의 진리치는 다음 표 2와 같다.
[표 2]
Figure pat00008
표 2와 같이 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)이 모두 논리 하이일 경우만 제2 제어 신호(B)는 논리 하이가 되고, 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2) 중 어느 하나라도 논리 로우이면 제2 제어 신호(B)는 논리 로우로 된다.
상기 다른 앤드 게이트(27)의 진리치는 다음 표 3과 같다.
[표 3]
Figure pat00009
표 3과 같이 제1 비트라인 전압 인에이블 신호(VBLE1)가 논리 하이이고 제2 비트라인 전압 인에이블 신호(VBLE2)가 논리 로우일 경우만 제3 제어 신호(C)는 논리 하이로 된다.
상기 참조 전압 발생부(13)는 소정의 제1 참조 전압(V1) 및 상기 제1 참조 전압(V1)보다 낮은 제2 참조 전압(V2)을 발생한다. 상기 참조 전압 발생부(13)는 전원 전압(VCC)이 소오스에 인가되고 접지 전압(VSS)이 게이트에 인가되며 드레인으로부터 상기 제1 참조 전압(V1)을 발생하는 제1 PMOS 트랜지스터(31)와, 상기 제1 PMOS 트랜지스터(31)의 드레인에 드레인과 게이트가 공통으로 연결된 제1 NMOS 트랜지스터(41)와, 상기 제1 NMOS 트랜지스터(41)의 소오스에 소오스가 연결되고 게이트와 드레인이 서로 연결되어 드레인으로부터 상기 제2 참조 전압(V2)을 발생하는 제2 PMOS 트랜지스터(32), 및 상기 제2 PMOS 트랜지스터(32)의 드레인에 드레인이 연결되고 상기 전원 전압(VCC)이 게이트에 인가되며 소오스에 상기 접지 전압(VSS)이 인가되는 제2 NMOS 트랜지스터(42)로 구성한다. 상기 제1 PMOS 트랜지스터(31)의 내부 저항과 상기 제1 NMOS 트랜지스터(41)의 내부 저항을 합한 값은 상기 제2 PMOS 트랜지스터(32)의 내부 저항과 상기 제2 NMOS 트랜지스터(42)의 내부 저항을 합한 값과 동일하다. 때문에 상기 제1 참조 전압(V1)의 값은 (
Figure pat00001
)이 되고, 상기 제2 참조 전압(V2)의 값은 (
Figure pat00002
)이 된다. 상기 Vtn은 상기 제1 NMOS 트랜지스터(41)의 문턱 전압(threshold voltage)이고, 상기 Vtp는 상기 제2 PMOS 트랜지스터(32)의 문턱 전압이다. 그러므로 상기 제1 참조 전압(V1)은 상기 제2 참조 전압(V2)보다 높다.
상기 비트라인 전압 발생부(15)는 상기 제1 참조 전압(V1)만 인가되면 전원 전압(VCC)을 발생하고 상기 제2 참조 전압(V2)만 인가되면 접지 전압(VSS)을 발생하며, 상기 제1 및 제2 참조 전압들(V1,V2)이 모두 인가되면 상기 전원 전압(VCC)과 상기 접지 전압(VSS)의 중간 전압을 발생한다. 상기 비트라인 전압 발생부(15)는 상기 전원 전압(VCC)이 드레인에 인가되고 상기 비트라인 전압 제어부(17)로부터 발생되는 제1 참조 전압(V1)이 게이트에 인가되며 소오스로부터 상기 비트라인 전압(VBL)이 발생하는 제3 NMOS 트랜지스터(43), 및 상기 제3 NMOS 트랜지스터(43)에 소오스가 연결되고 상기 비트라인 전압 제어부(17)로부터 발생되는 제2 참조 전압(v2)이 게이트에 인가되며 드레인에 상기 접지 전압(vss)이 인가되는 제3 PMOS 트랜지스터(33)로 구성한다.
상기 비트라인 전압 제어부(17)는 상기 제1 제어 신호(A)만 액티브되면 상기 제1 및 제2 참조 전압들(V1,V2)을 상기 비트라인 전압 발생부(15)로 인가하고, 상기 제1 제어 신호(A)가 인액티브되면 상기 제2 제어 신호(B)와 상기 제3 제어 신호(C)의 반전 신호를 상기 비트라인 전압 발생부(15)로 인가한다. 상기 비트라인 전압 제어부(17)는 상기 제1 제어 신호(A)가 제어단에 인가되고 상기 제1 참조 전압(V1)을 입출력으로하는 제1 스위칭 수단(51)과, 상기 제1 제어 신호(A)가 제어단에 인가되고 상기 제2 참조 전압(V2)을 입출력으로하는 제2 스위칭 수단(52)과, 상기 제1 제어 신호(A)가 제어단에 인가되고 상기 제2 제어 신호(B)를 입출력으로하는 제3 스위칭 수단(52), 및 상기 제1 제어 신호(A)가 제어단에 인가되고 상기 제3 제어 신호(C)를 입출력으로하는 제4 스위칭 수단(54)으로 구성한다.
상기 제1 스위칭 수단(51)은 상기 제1 제어 신호(A)가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호(A)가 제2 인버터(57)를 통하여 반전된 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호(A)가 논리 하이일 때만 상기 제1 참조 전압(V1)을 상기 비트라인 전압 발생부(15)로 전송하는 제1 전송 게이트(51)로 구성한다.
상기 제2 스위칭 수단(52)은 상기 제1 제어 신호(A)가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호(A)가 제2 인버터(57)를 통하여 반전된 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호(A)가 논리 하이일 때만 상기 제2 참조 전압(V2)을 상기 비트라인 전압 발생부(15)로 전송하는 제2 전송 게이트(52)로 구성한다.
상기 제3 스위칭 수단(53)은 상기 제1 제어 신호(A)가 PMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호(A)가 제2 인버터(57)를 통하여 반전된 신호가 NMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호(A)가 논리 로우일 때만 상기 제2 제어 신호(B)를 상기 비트라인 전압 발생부(15)로 전송하는 제3 전송 게이트(53)로 구성한다.
상기 제4 스위칭 수단(54)은 상기 제1 제어 신호(A)가 PMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호가 제2 인버터(57)를 통하여 반전된 신호가 NMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호(A)가 논리 로우일 때만 상기 제3 제어 신호(C)가 제3 인버터(59)를 통하여 반전된 신호를 상기 비트라인 전압 발생부(15)로 전송하는 제4 전송 게이트(54)로 구성한다.
상기 본 발명의 제1 실시예에 따른 반도체 장치의 비트라인 전압 발생기(5)의 동작에 관해 설명하기로 한다.
먼저, 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)이 모두 논리 로우인 경우에 관해 설명한다. 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)이 모두 논리 로우이면 제1 제어 신호(A)만 논리 하이로 액티브(active)되고 제2 및 제3 제어 신호들(B,C)은 논리 로우로 인액티브(inactive)된다. 제1 제어 신호(A)가 논리 하이이면 제1 및 제2 전송 게이트들(51,52)은 턴온(turn-on)되고, 제3 및 제4 전송 게이트들(53,54)은 턴오프(turn-off)된다. 제1 및 제2 전송 게이트들(51,52)이 턴온되면 상기 제1 참조 전압(V1)은 상기 제3 NMOS 트랜지스터(43)의 게이트로 인가되고 상기 제2 참조 전압(V2)은 상기 제3 PMOS 트랜지스터(33)의 게이트로 인가된다. 따라서 상기 제3 NMOS 트랜지스터(43)와 제3 PMOS 트랜지스터(33)는 턴온되므로 상기 비트라인 전압(VBL)은 상기 전원 전압(VCC)과 상기 접지 전압(VSS)의 중간 전압 즉, (1/2)VCC가 된다. 여기서 상기 접지 전압(VSS)은 영전위이다. 그리고 상기 제3 NMOS 트랜지스터(43)의 내부 저항과 상기 제3 PMOS 트랜지스터(33)의 내부 저항은 동일하다.
제1 비트라인 전압 인에이블 신호(VBLE1)는 논리 로우이고 제2 비트라인 전압 인에이블 신호(VBLE2)는 논리 하이인 경우에 관해 설명하기로 한다. 제1 비트라인 전압 인에이블 신호(VBLE1)는 논리 로우이고 제2 비트라인 전압 인에이블 신호(VBLE2)는 논리 하이이면 제1 내지 제3 제어 신호들(A,B,C)은 모두 논리 로우로 된다. 그러면 제1 및 제2 전송 게이트(51,52)는 턴오프되고, 제3 및 제4 전송 게이트(53,54)는 턴온된다. 제3 및 제4 전송 게이트들(53,54)이 턴온되므로 제2 제어 신호(B)와 제3 제어 신호(C)는 각각 제3 NMOS 트랜지스터(43)의 게이트와 제3 PMOS 트랜지스터(33)의 게이트로 인가된다. 그런데, 제2 및 제3 제어 신호들(B,C)이 모두 논리 로우이므로 제3 NMOS 트랜지스터(43)와 제3 PMOS 트랜지스터(33)는 모두 턴오프된다. 따라서, 비트라인 전압(VBL)은 고임피던스(high impedance) 상태로 된다.
제1 비트라인 전압 인에이블 신호(VBLE1)는 논리 하이이고 제2 비트라인 전압 인에이블 신호(VBLE2)는 논리 로우인 경우에 관해 설명하기로 한다. 제1 비트라인 전압 인에이블 신호(VBLE1)는 논리 하이이고 제2 비트라인 전압 인에이블 신호(VBLE2)는 논리 로우이면 제1 및 제2 제어 신호들(A,B)은 논리 로우로 되고, 제3 제어 신호(C)는 논리 하이로 된다. 그러면 제1 및 제2 전송 게이트들(51,52)은 턴오프되고, 제3 및 제4 전송 게이트들(53,54)은 턴온된다. 제3 및 제4 전송 게이트(53,54)가 턴온되므로 제2 제어 신호(B)와 제3 제어 신호(C)는 각각 제3 NMOS 트랜지스터(43)의 게이트와 제3 PMOS 트랜지스터(33)의 게이트로 인가된다. 그런데, 제2 및 제3 제어 신호들(B,C)이 모두 논리 로우이므로 제3 NMOS 트랜지스터(43)는 턴오프되고, 제3 PMOS 트랜지스터(33)는 모두 턴온된다. 따라서, 비트라인 전압(VBL)은 접지 전압(VSS) 즉, 영전위가 된다.
제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)이 모두 논리 하이인 경우에 관해 설명한다. 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)이 모두 논리 하이이면 제2 제어 신호(B)만 논리 하이로 액티브되고 제1 및 제3 제어 신호들(A,C)은 논리 로우로 인액티브된다. 제1 제어 신호(A)가 논리 로우이면 제1 및 제2 전송 게이트들(51,52)은 턴오프되고, 제3 및 제4 전송 게이트들(53,54)은 턴온된다. 제3 및 제4 전송 게이트들(53,54)이 턴온되므로 상기 제2 제어 신호(B)와 제3 제어 신호(C)는 각각 상기 제3 NMOS 트랜지스터(43)의 게이트와 상기 제3 PMOS 트랜지스터(33)의 게이트로 인가된다. 그런데, 제2 제어 신호(B)는 논리 하이이고 제3 제어 신호(C)는 논리 로우이므로 제3 NMOS 트랜지스터(43)는 턴온되고, 제3 PMOS 트랜지스터(33)는 턴오프된다. 따라서, 비트라인 전압(VBL)은 전원 전압(VCC)이 된다.
이와같이 외부로부터 상기 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE1,VBLE2)을 인가하고, 반도체 장치의 내부에 상기 비트라인 전압 발생기(5)를 구비함으로써 전압 강하없이 비트라인 전압(VBL)을 발생시킬 수가 있다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 비트라인 전압 발생기(105)의 회로도이다. 도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치의 비트라인 전압 발생기(105)는 비트라인 전압 제어 신호 발생부(111), 참조 전압 발생부(113), 비트라인 전압 발생부(115), 제1 비트라인 전압 제어부(117) 및 제2 비트라인 전압 제어부(119)를 구비한다.
상기 비트라인 전압 제어 신호 발생부(111)는 외부로부터 인가되는 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)에 응답하여 제1 내지 제3 제어 신호들(AA,BA,CC)을 발생한다. 상기 비트라인 전압 제어 신호 발생부(111)는 상기 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)이 입력단에 인가되고 상기 제1 제어 신호(AA)를 발생하는 노아 게이트(121)와, 상기 제2 비트라인 전압 인에이블 신호(VBLE22)를 반전시키는 제1 및 제2 인버터들(125,126)과, 상기 제1 비트라인 전압 인에이블 신호(VBLE11)와 상기 제1 인버터(125)의 출력이 입력단에 인가되고 상기 제2 제어 신호(BB)를 발생하는 낸드 게이트(122)와, 상기 제1 비트라인 전압 인에이블 신호(VBLE11)와 상기 제2 인버터(126)의 출력이 입력단에 인가되고 상기 제3 제어 신호(CC)를 발생하는 다른 낸드 게이트(123), 및 상기 다른 낸드 게이트(123)의 출력을 반전시키는 제3 인버터(127)로 구성한다.
상기 노아 게이트(121)의 진리치는 다음 표 4와 같다.
[표 4]
Figure pat00010
표 4와 같이 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)이 모두 논리 로우일 경우만 제1 제어 신호(AA)는 논리 하이가 되고, 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22) 중 어느 하나라도 논리 하이이면 제1 제어 신호(AA)는 논리 로우로 된다.
상기 낸드 게이트(122)의 진리치는 다음 표 5와 같다.
[표 5]
Figure pat00011
표 5와 같이 제1 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)이 논리 하이이고 제2 비트라인 전압 인에이블 신호(VBLE22)가 논리 로우일 경우만 제2 제어 신호(BB)는 논리 로우로 된다.
상기 다른 낸드 게이트(123)의 진리치는 다음 표 6과 같다.
[표 6]
Figure pat00012
표 6과 같이 제1 비트라인 전압 인에이블 신호(VBLE11)가 논리 하이이고 제2 비트라인 전압 인에이블 신호(VBLE22)가 논리 로우일 경우만 제3 제어 신호(CC)는 논리 로우로 된다.
상기 참조 전압 발생부(113)는 소정의 제1 참조 전압(V11) 및 상기 제1 참조 전압(V11)보다 낮은 제2 참조 전압(V22)을 발생한다. 상기 참조 전압 발생부(113)는 전원 전압(VCC)이 소오스에 인가되고 접지 전압(VSS)이 게이트에 인가되며 드레인으로부터 상기 제1 참조 전압(V11)을 발생하는 제1 PMOS 트랜지스터(131)와, 상기 제1 PMOS 트랜지스터(131)의 드레인에 드레인과 게이트가 공통으로 연결된 제1 NMOS 트랜지스터(141)와, 상기 제1 NMOS 트랜지스터(141)의 소오스에 소오스가 연결되고 게이트와 드레인이 서로 연결되어 드레인으로부터 상기 제2 참조 전압(V22)을 발생하는 제2 PMOS 트랜지스터(132), 및 상기 제2 PMOS 트랜지스터(132)의 드레인에 드레인이 연결되고 상기 전원 전압(VCC)이 게이트에 인가되며 소오스에 상기 접지 전압(VSS)이 인가되는 제2 NMOS 트랜지스터(142)로 구성한다. 상기 제1 PMOS 트랜지스터(131)의 내부 저항과 상기 제1 NMOS 트랜지스터(141)의 내부 저항을 합한 값은 상기 제2 PMOS 트랜지스터(132)의 내부 저항과 상기 제2 NMOS 트랜지스터(142)의 내부 저항을 합한 값과 동일하다. 때문에 상기 제1 참조 전압(V11)은 (
Figure pat00003
)이 되고, 상기 제2 참조 전압(V22)은 (
Figure pat00004
)이 된다. 상기 Vtn은 상기 제1 NMOS 트랜지스터(141)의 문턱 전압(threshold voltage)이고, 상기 Vtp는 상기 제2 PMOS 트랜지스터(132)의 문턱 전압이다. 그러므로 상기 제1 참조 전압(V11)은 상기 제2 참조 전압(V22)보다 높다.
상기 비트라인 전압 발생부(115)는 비트라인 전압(VBL)이 상기 제1 참조 전압(V11)만 인가되면 전원 전압(VCC)이 되고, 상기 제2 참조 전압(V22)만 인가되면 접지 전압(VSS)이 되며, 상기 제1 및 제2 참조 전압들(V11,V22)이 모두 인가되면 상기 전원 전압(VCC)과 상기 접지 전압(VSS)의 중간 전압을 발생한다. 상기 비트라인 전압 발생부(115)는 상기 전원 전압(VCC)이 드레인에 인가되고 상기 비트라인 전압 제어부(117)로부터 발생되는 제1 참조 전압(V11)이 게이트에 인가되며 소오스로부터 상기 비트라인 전압(VBL)이 발생하는 제3 NMOS 트랜지스터(143)와, 상기 제3 NMOS 트랜지스터(143)에 소오스가 연결되고 상기 비트라인 전압 제어부(117)로부터 발생되는 제2 참조 전압(V22)이 게이트에 인가되며 드레인에 상기 접지 전압(VSS)이 인가되는 제3 PMOS 트랜지스터(133)와, 상기 제3 NMOS 트랜지스터(143)의 게이트에 드레인이 연결되고 상기 제1 제어 신호(AA)가 제4 인버터(155)를 통하여 반전된 신호가 게이트에 인가되며 접지 전압(VSS)이 소오스에 인가되는 제4 NMOS 트랜지스터(144), 및 상기 제3 PMOS 트랜지스터(133)의 게이트에 드레인이 연결되고 상기 제1 제어 신호(AA)가 게이트에 인가되며 전원 전압(VCC)이 소오스에 인가되는 제4 PMOS 트랜지스터(134)로 구성한다.
상기 제4 NMOS 트랜지스터(144)는 상기 제1 제어 신호(AA)가 논리 로우임에도 불구하고 상기 제3 NMOS 트랜지스터(143)가 턴온되는 것을 방지하고, 상기 제4 PMOS 트랜지스터(134)는 상기 제1 제어 신호(AA)가 논리 하이임에도 불구하고 상기 제3 PMOS 트랜지스터(133)가 턴온되는 것을 방지한다.
상기 제1 비트라인 전압 제어부(117)는 상기 제1 제어 신호(AA)가 제어단에 인가되고 상기 제1 참조 전압(V11)을 입출력으로하는 제1 스위칭 수단(151), 및 상기 제1 제어 신호(AA)가 제어단에 인가되고 상기 제2 참조 전압(V22)을 입출력으로하는 제2 스위칭 수단(153)으로 구성한다.
상기 제1 스위칭 수단(151)은 상기 제1 제어 신호(AA)가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호(AA)가 제4 인버터(155)를 통하여 반전된 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호(AA)가 논리 하이일 때만 상기 제1 참조 전압(V11)을 상기 비트라인 전압 발생부(115)로 전송하는 제1 전송 게이트(151)로 구성한다.
상기 제2 스위칭 수단(153)은 상기 제1 제어 신호(AA)가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호(AA)가 제4 인버터(155)를 통하여 반전된 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호(AA)가 논리 하이일 때만 상기 제2 참조 전압(V22)을 상기 비트라인 전압 발생부(115)로 전송하는 제2 전송 게이트(153)로 구성한다.
상기 제2 비트라인 전압 제어부(119)는 전원 전압(VCC)이 소오스에 인가되고 상기 제2 제어 신호(BB)가 게이트에 인가되며 상기 비트라인 전압 발생부(115)의 출력단에 드레인이 연결되어 상기 제2 제어 신호(BB)가 논리 로우일 때만 턴온되어 상기 전원 전압(VCC)을 상기 비트라인 전압(VBL)으로서 발생하는 제5 PMOS 트랜지스터(135), 및 상기 제5 PMOS 트랜지스터(135)의 드레인에 드레인이 연결되고 상기 제3 제어 신호(CC)가 게이트에 인가되며 접지 전압(VSS)이 소오스에 인가되어 상기 제3 제어 신호(CC)가 논리 하이일 때만 턴온되어 상기 접지 전압(VSS)을 상기 비트라인 전압(VBL)으로서 발생하는 제5 NMOS 트랜지스터(145)로 구성한다.
상기 본 발명의 제2 실시예에 따른 반도체 장치의 비트라인 전압 발생기(105)의 동작에 관해 설명하기로 한다.
먼저, 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)이 모두 논리 로우인 경우에 관해 설명한다. 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)이 모두 논리 로우이면 제1 및 제2 제어 신호들(AA,BB)은 논리 하이로 액티브되고 제3 제어 신호(CC)는 논리 로우로 인액티브된다. 제1 제어 신호(AA)가 논리 하이이면 제1 및 제2 전송 게이트들(151,153)이 턴온되고, 제2 제어 신호(BB)가 논리 하이이고 제3 제어 신호(CC)가 논리 로우이면 제4 및 제5 NMOS 트랜지스터들(144,145)과 제4 및 제5 PMOS 트랜지스터들(134,135)은 턴오프된다. 제1 및 제2 전송 게이트들(151,153)이 턴온되고 제4 NMOS 트랜지스터(144)와 제4 PMOS 트랜지스터(134)가 턴오프되면 상기 제1 참조 전압(V11)은 상기 제3 NMOS 트랜지스터(143)의 게이트로 인가되고 상기 제2 참조 전압(V22)은 상기 제3 PMOS 트랜지스터(133)의 게이트로 인가된다. 따라서 상기 제3 NMOS 트랜지스터(143)와 제3 PMOS 트랜지스터(133)는 턴온되므로 상기 비트라인 전압(VBL)은 상기 전원 전압(VCC)과 상기 접지 전압(VSS)의 중간 전압 즉, (1/2)VCC가 된다. 여기서 상기 접지 전압(VSS)은 영전위이다. 그리고 상기 제3 NMOS 트랜지스터(143)의 내부 저항과 상기 제3 PMOS 트랜지스터(133)의 내부 저항은 동일하다.
제1 비트라인 전압 인에이블 신호(VBLE11)는 논리 로우이고 제2 비트라인 전압 인에이블 신호(VBLE22)는 논리 하이인 경우에 관해 설명하기로 한다. 제1 비트라인 전압 인에이블 신호(VBLE11)는 논리 로우이고 제2 비트라인 전압 인에이블 신호(VBLE22)는 논리 하이이면 제1 제어 신호(AA)는 논리 로우이고, 제2 및 제3 제어 신호들(BB,CC)은 모두 논리 하이로 된다. 그러면 제1 및 제2 전송 게이트들(151,153)은 턴오프되고, 제4 NMOS 트랜지스터(144)와 제4 PMOS 트랜지스터(134)는 턴온된다. 따라서 제3 NMOS 트랜지스터(143)와 제3 PMOS 트랜지스터(133)는 턴오프된다. 또, 제2 및 제3 제어 신호들(BB,CC)이 논리 하이이면 제5 PMOS 트랜지스터(135)는 턴오프되고, 제5 NMOS 트랜지스터(145)는 턴온된다. 따라서 비트라인 전압(VBL)은 접지 전압(VSS) 즉, 영전위로 된다.
제1 비트라인 전압 인에이블 신호(VBLE11)는 논리 하이이고 제2 비트라인 전압 인에이블 신호(VBLE22)는 논리 로우인 경우에 관해 설명하기로 한다. 제1 비트라인 전압 인에이블 신호(VBLE11)는 논리 하이이고 제2 비트라인 전압 인에이블 신호(VBLE22)는 논리 로우이면 제1 내지 제3 제어 신호들(AA,BB,CC)은 모두 논리 로우로 된다. 그러면 제1 및 제2 전송 게이트들(151,153)은 턴오프되고, 제4 NMOS 트랜지스터(144)와 제4 PMOS 트랜지스터(134)는 턴온된다. 따라서 제3 NMOS 트랜지스터(143)와 제3 PMOS 트랜지스터(133)는 턴오프된다. 또, 제2 및 제3 제어 신호들(BB,CC)이 논리 로우이면 제5 PMOS 트랜지스터(135)는 턴온되고, 제5 NMOS 트랜지스터(145)는 턴오프된다. 따라서 비트라인 전압(VBL)은 전원 전압(VCC)이 된다.
제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)이 모두 논리 하이인 경우에 관해 설명하기로 한다. 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)이 모두 논리 하이이면, 제2 제어 신호(BB)는 논리 하이이고 제1 및 제3 제어 신호들(AA,CC)은 논리 로우로 된다. 그러면 제1 및 제2 전송 게이트들(151,153)은 턴오프되고, 제4 NMOS 트랜지스터(144)와 제4 PMOS 트랜지스터(134)는 턴온된다. 따라서 제3 NMOS 트랜지스터(143)와 제3 PMOS 트랜지스터(133)도 턴오프된다. 또, 제1 제어 신호(AA)가 논리 하이이고 제3 제어 신호(CC)가 논리 로우이면 제5 PMOS 트랜지스터(135)와 제5 NMOS 트랜지스터(145)는 턴오프된다. 따라서 비트라인 전압(VBL)은 고임피던스로 된다.
이와같이 외부로부터 상기 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)을 인가하고, 반도체 장치의 내부에 상기 비트라인 전압 발생기(105)를 구비함으로써 전압 강하없이 비트라인 전압(VBL)을 발생시킬 수가 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 외부로부터 상기 제1 및 제2 비트라인 전압 인에이블 신호들(VBLE11,VBLE22)을 인가하고, 반도체 장치의 내부에 상기 비트라인 전압 발생기(5 또는 105)를 구비함으로써 외부 시스템의 구동 능력에 제한을 받지않고 내부에서 비트라인 전압(VBL)을 발생시킬 수가 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 비트라인 전압 발생기의 회로도.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치의 비트라인 전압 발생기의 회로도.

Claims (14)

  1. 외부로부터 인가되는 비트라인 전압 인에이블 신호에 응답하여 비트라인 전압 제어 신호를 발생하는 비트라인 전압 제어 신호 발생부;
    참조 전압을 발생하는 참조 전압 발생부;
    상기 비트라인 전압 제어 신호 발생부로부터 출력되는 비트라인 전압 제어 신호와 상기 참조 전압 발생부로부터 출력되는 참조 전압을 입력하고, 상기 비트라인 전압 제어 신호에 응답하여 상기 참조 전압을 출력하는 비트라인 전압 제어부; 및
    상기 비트라인 전압 제어부로부터 출력되는 참조 전압을 입력하고, 비트라인 전압을 발생하며, 상기 비트라인 전압 제어부로부터 상기 참조 전압이 출력될 때 상기 비트라인 전압을 출력하는 비트라인 전압 발생부를 구비하는 것을 특징으로 하는 반도체 장치의 비트라인 전압 발생기.
  2. 외부로부터 인가되는 제1 및 제2 비트라인 전압 인에이블 신호들에 응답하여 제1 내지 제3 제어 신호들을 발생하는 비트라인 전압 제어 신호 발생부;
    제1 참조 전압 및 상기 제1 참조 전압보다 낮은 제2 참조 전압을 발생하는 참조 전압 발생부;
    상기 참조 전압 발생부로부터 출력되는 제1 및 제2 참조 전압들과 상기 비트라인 전압 제어 신호 발생부로부터 출력되는 제1 내지 제3 제어 신호들을 입력하며, 상기 제1 내지 제3 제어 신호들에 응답하여 상기 제1 및 제2 참조 전압들을 출력하는 비트라인 전압 제어부; 및
    상기 비트라인 전압 제어부로부터 출력되는 제1 및 제2 참조 전압들들 입력하고, 비트라인 전압을 출력하며, 상기 비트라인 전압 제어부로부터 상기 제1 참조 전압만 출력되면 전원 전압을 상기 비트라인 전압으로써 출력하고, 상기 비트라인 전압 제어부로부터 상기 제2 참조 전압만 출력되면 접지 전압을 상기 비트라인 전압으로써 출력하며, 상기 비트라인 전압 제어부로부터 상기 제1 및 제2 참조 전압들이 모두 출력되면 상기 전원 전압과 접지 전압의 중간 전압을 상기 비트라인 전압으로써 출력하는 비트라인 전압 발생부를 구비하는 것을 특징으로 하는 반도체 장치의 비트라인 전압 발생기.
  3. 제 1 항에 있어서, 상기 비트라인 전압 제어 신호 발생부는
    상기 제1 및 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제1 제어 신호를 발생하는 노아 게이트;
    상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제2 제어 신호를 발생하는 앤드 게이트; 및
    상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호의 반전 신호가 입력단에 인가되고 상기 제3 제어 신호를 발생하는 다른 앤드 게이트를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.
  4. 제 1 항에 있어서, 상기 참조 전압 발생부는
    전원 전압이 소오스에 인가되고 접지 전압이 게이트에 인가되며 드레인으로부터 상기 제1 참조 전압을 발생하는 제1 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인에 드레인과 게이트가 공통으로 연결된 제1 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 소오스에 소오스가 연결되고 게이트와 드레인이 서로 연결되며 드레인으로부터 상기 제2 참조 전압을 발생하는 제2 PMOS 트랜지스터; 및
    상기 제2 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 전원 전압이 게이트에 인가되며 소오스에 상기 접지 전압이 인가되는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.
  5. 제 1 항에 있어서, 상기 비트라인 전압 발생부는
    상기 전원 전압이 드레인에 인가되고 상기 비트라인 전압 제어부로부터 발생되는 제1 참조 전압이 게이트에 인가되며 소오스로부터 상기 비트라인 전압이 발생하는 제3 NMOS 트랜지스터; 및
    상기 제3 NMOS 트랜지스터에 소오스가 연결되고 상기 비트라인 전압 제어부로부터 발생되는 제2 참조 전압이 게이트에 인가되며 드레인에 상기 접지 전압이 인가되는 제3 PMOS 트랜지스터를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.
  6. 제 1 항에 있어서, 상기 비트라인 전압 제어부는
    상기 제1 제어 신호가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호의 반전 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호가 논리 하이일 때만 상기 제1 참조 전압을 상기 비트라인 전압 발생부로 전송하는 제1 전송 게이트;
    상기 제1 제어 신호가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호의 반전 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호가 논리 하이일 때만 상기 제2 참조 전압을 상기 비트라인 전압 발생부로 전송하는 제2 전송 게이트;
    상기 제1 제어 신호가 PMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호의 반전 신호가 NMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호가 논리 로우일 때만 상기 제2 제어 신호를 상기 비트라인 전압 발생부로 전송하는 제3 전송 게이트; 및
    상기 제1 제어 신호가 PMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호의 반전 신호가 NMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호가 논리 로우일 때만 상기 제3 제어 신호의 반전 신호를 상기 비트라인 전압 발생부로 전송하는 제4 전송 게이트를 구비하는 것을 특징으로 하는 반도체 장치의 비트라인 전압 발생기.
  7. 외부로부터 인가되는 제1 및 제2 비트라인 전압 인에이블 신호에 응답하여 제1 내지 제3 제어 신호들을 발생하는 비트라인 전압 제어 신호 발생부;
    제1 참조 전압 및 상기 제1 참조 전압보다 낮은 제2 참조 전압을 발생하는 참조 전압 발생부;
    상기 비트라인 전압 제어 신호 발생부로부터 출력되는 제1 제어 신호와 상기 참조 전압 발생부로부터 출력되는 제1 및 제2 참조 전압들을 입력하며, 상기 제1 제어 신호가 액티브될 때만 상기 제1 및 제2 참조 전압들을 출력하는 제1 비트라인 전압 제어부;
    상기 제1 비트라인 전압 제어부로부터 출력되는 제1 및 제2 참조 전압들을 입력하고, 비트라인 전압을 출력하며, 상기 제1 비트라인 전압 제어부로부터 상기 제1 참조 전압만 출력되면 전원 전압을 상기 비트라인 전압으로써 출력하고, 상기 제1 비트라인 전압 제어부로부터 상기 제2 참조 전압만 출력되면 접지 전압을 상기 비트라인 전압으로써 출력하며, 상기 제1 비트라인 전압 제어부로부터 상기 제1 및 제2 참조 전압들이 모두 출력되면 상기 전원 전압과 접지 전압의 중간 전압을 상기 비트라인 전압으로써 출력하는 비트라인 전압 발생부; 및
    상기 비트라인 전압 제어 신호 발생부로부터 출력되는 제2 및 제3 제어 신호들과 상기 비트라인 전압 발생부로부터 출력되는 비트라인 전압을 입력하며, 상기 제2 제어 신호만 액티브되면 전원 전압을 상기 비트라인 전압으로써 출력하고, 상기 제3 제어 신호만 액티브되면 접지 전압을 상기 비트라인 전압으로써 출력하는 제2 비트라인 전압 제어부를 구비하는 것을 특징으로 하는 반도체 장치의 비트라인 전압 발생기.
  8. 제 7 항에 있어서, 상기 비트라인 전압 제어 신호 발생부는
    상기 제1 및 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제1 제어 신호를 발생하는 노아 게이트;
    상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호가 입력단에 인가되고 상기 제2 제어 신호를 발생하는 낸드 게이트; 및
    상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호의 반전 신호가 입력단에 인가되고 상기 제3 제어 신호를 발생하는 앤드 게이트를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.
  9. 제 8 항에 있어서, 상기 앤드 게이트는
    상기 제1 비트라인 전압 인에이블 신호와 상기 제2 비트라인 전압 인에이블 신호의 반전 신호가 입력단에 인가되는 다른 낸드 게이트; 및
    상기 다른 낸드 게이트의 출력을 반전시키는 인버터로 구성하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.
  10. 제 7 항에 있어서, 상기 참조 전압 발생부는
    상기 전원 전압에 소오스가 연결되고 게이트는 접지단에 연결되며 드레인으로부터 상기 제1 제어 신호를 발생하는 제1 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인에 드레인과 게이트가 공통으로 연결된 제1 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터의 소오스에 소오스가 연결되고 게이트와 드레인이 서로 연결된 제2 PMOS 트랜지스터; 및
    상기 제2 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 전원 전압이 게이트에 인가되며 소오스에 상기 접지 전압이 인가되는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.
  11. 제 7 항에 있어서, 상기 비트라인 전압 발생부는
    상기 전원 전압이 드레인에 인가되고 상기 비트라인 전압 제어부로부터 발생되는 제1 참조 전압이 게이트에 인가되며 소오스로부터 상기 비트라인 전압이 발생하는 제3 NMOS 트랜지스터; 및
    상기 제3 NMOS 트랜지스터에 소오스가 연결되고 상기 비트라인 전압 제어부로부터 발생되는 제2 참조 전압이 게이트에 인가되며 드레인에 상기 접지 전압이 인가되는 제3 PMOS 트랜지스터를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.
  12. 제 11 항에 있어서, 상기 비트라인 전압 발생부는
    상기 제3 NMOS 트랜지스터의 게이트에 드레인이 연결되고 상기 제1 제어 신호의 반전 신호가 게이트에 인가되며 접지 전압이 소오스에 인가되어 상기 제1 제어 신호가 논리 로우임에도 불구하고 상기 제3 NMOS 트랜지스터가 턴온되는 것을 방지하는 제4 NMOS 트랜지스터; 및
    상기 제3 PMOS 트랜지스터의 게이트에 드레인이 연결되고 상기 제1 제어 신호가 게이트에 인가되며 전원 전압이 소오스에 인가되어 상기 제1 제어 신호가 논리 하이임에도 불구하고 상기 제3 PMOS 트랜지스터가 턴온되는 것을 방지하는 제4 PMOS 트랜지스터를 더 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.
  13. 제 7 항에 있어서, 상기 제1 비트라인 전압 제어부는
    상기 제1 제어 신호가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호의 반전 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호가 논리 하이일 때만 상기 제1 참조 전압을 상기 비트라인 전압 발생부로 전송하는 제1 전송 게이트; 및
    상기 제1 제어 신호가 NMOS 트랜지스터의 게이트에 인가되고 상기 제1 제어 신호의 반전 신호가 PMOS 트랜지스터의 게이트에 인가되어 상기 제1 제어 신호가 논리 하이일 때만 상기 제2 참조 전압을 상기 비트라인 전압 발생부로 전송하는 제2 전송 게이트를 구비하는 것을 특징으로 하는 반도체 장치의 비트라인 전압 발생기.
  14. 제 7 항에 있어서, 상기 제2 비트라인 전압 제어부는
    전원 전압이 소오스에 인가되고 상기 제2 제어 신호가 게이트에 인가되며 상기 비트라인 전압 발생부의 출력단에 드레인이 연결되어 상기 제2 제어 신호가 논리 로우일 때만 턴온되어 상기 전원 전압을 상기 비트라인 전압으로서 발생하는 제5 PMOS 트랜지스터; 및
    상기 제5 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 제3 제어 신호가 게이트에 인가되며 접지 전압이 소오스에 인가되어 상기 제3 제어 신호가 논리 하이일 때만 턴온되어 상기 접지 전압을 상기 비트라인 전압으로서 발생하는 제5 NMOS 트랜지스터를 구비하는 것을 특징으로하는 반도체 장치의 비트라인 전압 발생기.
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