KR0144494B1 - 메모리 장치용 멀티플렉서 - Google Patents

메모리 장치용 멀티플렉서

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KR0144494B1 KR1019950011883A KR19950011883A KR0144494B1 KR 0144494 B1 KR0144494 B1 KR 0144494B1 KR 1019950011883 A KR1019950011883 A KR 1019950011883A KR 19950011883 A KR19950011883 A KR 19950011883A KR 0144494 B1 KR0144494 B1 KR 0144494B1
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Abstract

반도체 장치용 멀티플렉서는 외란의 영향으로 인한 데이타의 유실을 방지하여 적어도 2개 이상의 패드로 부터의 데이타신호를 정확하게 전송한다. 이를 위하여, 상기 반도체 장치용 멀키플렉서는 적어도 2개 이상의 패드로 부터 각각 데이타신호를 입력하기 위한 적어도 2개 이상의 입력라인과, 상기 적어도 2개 이상의 데이타신호의 절환을 제어하기 위한 제어신호를 입력하는 적어도 2개 이상의 제어라인과, 상기 2개 이상의 제어라인으로 부터 각각 인가되는 상기 제어신호에 의하여, 상기 2개 이상의 입력라인으로 부터 출력라인쪽으로 전송될 상기 적어도 2개 이상의 데이타신호를 각각 절환하고 그리고 상기 출력라인상의 데이타신호의 유실을 방지하기 위하여 상기 출력라인 및 상기 입력라인들과 격리된 전압노드를 각각 설정하기에 적합한 적어도 2개 이상의 절환부를 구비한다.

Description

메모리 장치용 멀티플렉서
제1a도 내지 제1c도는 통상의 메모리장치의 데이타 입력회로들을 도시하는 도면.
제2도는 종래의 메모리 장치용 멀티플렉서의 회로도.
제3도는 본 발명의 실시예에 따른 메모리 장치용 멀티플렉서의 회로도.
*도면의 주요부분에 대한 부호의 설명
10 내지 16:제1 내지 제4 패드
18 내지 24:제1 내지 제4 데이타 입력버퍼
26 내지 32:제1 내지 제4 데이타 입력단자
MN1 내지 MN10:NMOS 트랜지스터 CP1 및 CP2:비교기
본 발명은 메모리장치에 사용되어 데이타를 선택적으로 전송하기 위한 멀티플렉서에 관한 것으로, 특히 데이타의 유실을 방지하여 데이타를 정확하게 전송 할 수 있는 메모리 장치용 멀티플렉서에 관한 것이다.
통상의 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory, 이하 DRAM 이라 함)와 같은 메모리 장치는 하나의 워드(Word)를 구성하는 가능한 최대의 비트 수 만큼의 데이타입력버퍼들 및 데이타 패드(Pad)들을 갖도록 설계된다. 그리고 상기 테이타 패드들은 수요자의 취급하는 워드의 비트 수에 따라 일부만이 사용되고, 또한 데이타입력버퍼들은 두개 또는 두개 이상의 패드로 부터 비트 데이타를 입력하도록 접속되어야 한다. 이는 각각의 데이타 입력버퍼에 접속된 메모리셀들을 활용하기 위하여 필요하기 때문이다.
참고로, 최대 4비트의 워드 데이타를 입력하도록 설계된 메모리 장치를 예를 들어 설명하기로 한다.
제1a도는 구매자가 4비트의 워드 데이타를 입력하도록 요구한 경우에 메모리장치의 패드 접속 상태를 도시한다. 제1a도에 있어서, 제1 내지 제4 패느(10 내지 16)는 제1 내지 제4 데이타 입력버퍼(18 내지 24)에 각각 접속된다. 그리고 상기 제1 내지 제4 패드들(10 내지 16)은 제1 내지 제4 데이타 입력단자들(26 내지 32)에 각각 접속된다.
그리고 구매자가 2비트의 워드 데이타를 입력할 수 있도록 요구한 경우, 상기 메모리 장치는 제1b도와 같은 패드 접속 구성을 갖는다. 제1b도에 있어서, 제1 패드(10)는 제1 및 제2 데이타 입력버퍼들(18,20)에 공통적으로 접속되고 그리고 제1 데이타 입력단자(26)에 접속된다. 그리고 제3 패드(14)는 제3 및 제4 데이타 입력버퍼(22,24)에 공통적으로 접속됨과, 아울러 제2 데이타 입력단자(28)에 접속된다. 반면에 제2 및 제4 패드(12,16)는 데이타 입력버퍼들(18 내지 24)과 접속되지 않는다.
마지막으로, 구매자가 1비트의 데이타를 입력할 수 있도록 요구한 경우, 상기 메모리 장치는 제1c도와 같은 패드 접속 구성을 갖는다. 제1c도에 있어서, 제1 패드(10)는 제1 내지 제4 데이타 입력버퍼들(18 내지 24)과 공통적으로 접속되고 그리고 데이타 입력단자(26)과 접속된다. 그러나, 제2 내지 제4 패드들(12 내지 16)은 데이타 입력버퍼들(18 내지 24) 및 상기 데이타 입력단자(26)와 접속되지 않는다.
이와 같이, 메모리 장치에 있어서 데이타 입력버퍼들은 구매자의 요구에 따라 접속될 패드가 변경될 수 있다. 이로 인하여, 데이타 입력버퍼들은 두개 이상의 패드들로 부터의 비트 데이타들을 선택하기 위한 멀티프러렉서를 구비한다. 상기 멀티플렉서는 MOS 트랜지스터를 이용하여 패드로 부터의 비트 데이타의 통로를 개폐하도록 한다. 그러나, 상기 MOS 트랜지스터는, 비사용 중인 패드에 외란으로 인한 전위가 유기될 경우, 사용중인 패드로 부터의 데이타를 유실시키는 문제점을 안고 있었다. 이는 비사용 중인 패드에 접속된 제1 MOS 프랜지스터가 외란으로 인한 비상용중인 패드상의 전위에 의하여 턴-온되어 사용중인 패드로 부터의 데이타의 전압을 변경시키는 것에 기인한다. 상기 종래의 메모리 장치용 멀티플렉서의 문제점을 제2도를 참조하여 설명하기로 한다.
제2도에는 제1 내지 제3 패드(40 내지 44)에 각각 접속된 제1 내지 제3 NMOS 트랜지스터(NM1 내지 NM3)와, 전압입력라인(47)으로 부터 기준전압(Vr)을 입력하는 비교기(CP1)를 구비한 종래의 메모리장치용 멀티플렉서가 설명되어 있다.
상기 제1 NMOS 트랜지스트(NM1)는, 제1 제어라인(43)으로 부터 고전위(Vcc 또는 Vpp)의 제1 모드제어신호가 인가될 경우, 상기 제1 패드(40)으로 부터의 데이타를 공통노드(46)쪽으로 전송한다. 상기 제1 모드 제어신호는 상기 제1 패드를 사용될 경우에 상기 고전위를 갖고, 반면에 상기 제2 또는 제3 패드 (41 또는 42)가 사용될 경우에는 기저전위(Vss)를 갖는다.
상기 제2 NMOS 트랜지스터(NM2)는, 제2 제어라인(44)으로 부터 고전위(Vcc 또는 Vpp)의 제2 모드제어신호가 인가될 경우, 상기 제2 패드(41)으로 부터의 데이타를 상기 공통노드(46)쪽으로 전송한다. 상기 제2 모드제어신호는 상기 제2 패드를 사용될 경우에 상기 고전위를 갖고, 반면에 상기 제1 또는 제3 패드(40 또는 42)가 사용될 경우에는 기저전위(Vss)를 갖는다.
상기 제3 NMOS 트랜지스터(NM3)는, 제3 제어라인(45)으로 부터 고전위(Vcc 또는 Vpp)의 제3 모드제어신호가 인가될 경우, 상기 제3 패드(42)으로 부터의 데이타를 공통노드(46)쪽으로 전송한다. 상기 제3 모드제어신호는 상기 제3 패드를 사용될 경우에 상기 고전위를 갖고, 반면에 상기 제1 또는 제2 패드(40 또는 41)가 사용될 경우에는 기저전위(Vss)를 갖는다.
상기 비교기(CP1)는 상기 공통노드(46)상의 전압을 상기 전압 입력라인(47)으로 부터의 기준전압(Vr)과 비교하여 데이타를 검출한다. 즉, 상기 공통노드(46)상의 전압이 상기 기준전압 보다 큰 경우, 상기 비교기는 상기 공통노드(46)상의 데이타를 1로 검출한다. 반대로, 상기 공통노드(46)상의 전압이 상기 기준전압 보다 작은 경우에 상기 비교기(CP1)는 상기 공통노드(46)상의 데이타를 0으로 검출한다.
그러나, 제1 모드제어신호가 고전위를 그리고 제2 및 제3 모드제어신호가 지저전위(Vss)를 갖을 경우에 상기 제2 또는 제3 패드(41 또는 42)에 음전위가 유기되면, 상기 제1 NMOS 트랜지스터(NM1)을 경유하여 1의 데이타가 공급되더라도 상기 비교기(CP1)는 상기 공통노드(46)상의 데이타를 0으로 검출한다. dlsms 상기 제2 또는 제3 NMOS 트랜지스터(MN2 또는 MN3)가 상기 제2 또는 제3 패드(41 또는 42)상의 음전위로 인하여 턴-온되어 상기 공통노드(46)상의 전압을 기저전압에 가깝게 감소시키는 것에 기인한다.
따라서, 본 발명의 목적은 외란의 영향으로 인한 데이타의 유실을 방지하여 데이타를 정확하게 전송할 수 있는 반도체 장치용 멀티플렉서를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 장치용 멀티플렉서는 적어도 2개 이상의 패드로 부터 각각 데이타신호를 입력하기 위한 적어도 2개 이상의 입력라인과, 상기 적어도 2개 이상의 데이타신호의 절환을 제어하기 위한 제어신호를 입력하는 적어도 2개 이상의 제어라인과, 상기 2개 이상의 제어라인으로 부터 각각 인가되는 상기 제어신호에 의하여, 상기 2개 이상의 입력라인으로 부터 출력라인쪽으로 전송될 상기 적어도 2개 이상의 데이타신호를 각각 절환하고 그리고 상기 출력라인상의 데이타신호의 유실을 방지하기 위하여 상기 출력라인 및 상기 입력라인들과 격리된 전압노드를 각각 설정하기에 적합한 적어도 2개 이상의 절환수단을 구비한다.
이하, 본 발명의 실시예를 첨부한 제1도 내지 제3도를 참조하여 상세히 설명하기로 한다.
제3도를 참조하면, 제1 입력라인(50) 및 공통라인(56)의 사이에 접속된 제1 NMOS 트랜지스터(MN4)를 구비한 본 발명의 실시예에 따른 반도체 장치용 멀티플렉서가 설명되어 있다. 상기 제1 NMOS 트랜지스터(MN4)는 제1 제어라인(53)으로 부터 자신의 게이트쪽으로 인가되는 제1 제어신호의 논리상태에 따라 상기 제1 입력라인(50)상의 데이타신호를 상기 공통라인(56)쪽으로 선택적으로 전송한다. 이를 자세히 설면하면, 상기 제1 NMOS 트랜지스터(MN4)는 상기 제1 제어신호가 하이논리를 갖을 경우에 상기 제1 입력라인(50)쪽으로 전송한다. 이와는 달리, 상기 제1 제어신호가 로우논리를 갖을 경우, 상기 제1 NMOS 트랜지스터(MN4)는 상기 턴-오프(Turn-Off)되어 상기 제1 입력라인(50)상의 데이타신호가 상기 공통라인(56)쪽으로 전송되지 않도록 한다.
그리고 상기 반도체 장치용 멀티플렉서는 제1 플로팅 노드(60) 및 상기 공통노드(56)의 사이에 접속된 제2 NMOS 트랜지스터(MN5)와, 제2 입력라인(51) 및 상기 제1 플로팅 노드(60)의 사이에 접속된 제3 NMOS 트랜지스터(MN6)를 구비한다. 상기 제2 NMOS 트랜지스터(MN5) 및 제3 NMOS 트랜지스터(MN6)는 제2 제어라인(54)으로 부터 제2 제어신호를 공급받는 게이트를 각각 구비한다. 그리고 상기 제2 및 제3 NMOS 트랜지스터(MN5, MN6)는, 상기 제2 제어신호가 하이논리를 갖을 경우, 상기 제2 입력라인(51)으로 부터의 데이타신호를 상기 공통라인(56)쪽으로 전송한다. 이를 상세히 설명하면, 상기 제3 NMOS 트랜지스터(MN6)는, 상기 제2 제어신호가 하이논리를 갖을 경우, 상기 제2 입력라인(51)으로 부터의 데이타신호를 상기 제1 플로팅 노드(60)쪽으로 전송한다. 그리고 상기 제2 NMOS 트랜지스터(MN5)도, 상기 제2 제어신호가 하이논리를 갖을 경우, 상기 제3 NMOS 트랜지스터(MN6)를 경유한 상기 제1 프로팅 노드(60)상의 데이타신호를 상기 공통 노드(56)쪽으로 전송한다. 이와는 달리, 상기 제2 제어신호가 로우논리를 갖을 경우, 상기 제2 및 제3 NMOS 트랜지스터(MN5, MN6)는 상기 턴-오프 되어 상기 제1 플로팅 노드(60)을 상기 공통 노드(56) 및 상기 제2 입력라인과 격리되도록 한다.
또한, 상기 반도체 장치용 멀티플렉서는 상기 제2 제어라인(54)으로 부터의 상기 제2 제어신호를 반전시키기 위한 제1 인버터(GI1)와, 제1 전원라인(57)으로 부터의 제1 전압(V1)을 상기 제1 플로팅 노드(60)쪽으로 절환하기 위한 제4 NMOS 트랜지스터(MN7)를 구비한다. 상기 제4 NMOS 트랜지스터(MN7)는 상기 제1 인버터(GI1)로 부터의 반전된 제2 제어신호를 공급받는 게이트를 구비한다. 그리고 상기 제4 NMOS 트랜지스터(MN7)는 상기 반전된 제2 제어신호가 하이논리를 갖을 경우, 상기 제1 전원라인(57)으로 부터의 상기 제1 전압(V1)을 상기 제1 플로팅 노드(60)쪽으로 전송한다. 그리고 상기 제1 전원라인(57)은 전원장치로부터 제1 전압(V1)을 입력한다.
상기 제2 입력라인(51) 및 상기 공통라인(56)과 격리된 상기 제1 플로팅 노드(60)는, 상기 제2 제어신호가 로우논리(즉, 기저전압(Vss))를 갖고 상기 제2 입력라인(51)상의 전압이 상기 기저전압(Vss) 이상의 전압을 갖을 경우, 상기 제1 전압(V)을 유지하게 된다. 이와는 달리, 상기 제2 입력라인(51)이 상기 제2 제어신호의 로우논리의 전압(즉, 기저전압(Vss))에 비하여 상기 제3 NMOS 트랜지스터(MN6)의 문턱전압 이상의 차이를 갖는 전압을 갖을 경우, 상기 제1 플로팅 노드(60)은 기저전압(Vss)이상의 전압을 유지하게 된다. 이때, 상기 제1 플로팅 노드(60)의 전압은 상기 제1 전압(V1) 및 상기 제2 입력라인(51)상의 전압과 차전압을 상기 제3 및 제4 NMOS 트랜지스터(MN6, MN7)의 턴-온시의 저항값의 비율에 의하여 결정된다. 이를 수식으로 표현하면,
V60=(V1-V51)*R6/(R6+R7) (식1)
과 같이 된다.
상기 (식1)에 있어서, 상기 V60은 상기 제1 플로팅 노드(60)의 전압이고, 상기 V51은 상기 제2 입력라인(51)상의 전압이고, 상기 R6및 R7은 각각 상기 제3 및 제4 NMOS 트랜지스터(MN6, MN7)의 턴-온 저항값이다.
상기 제3 NMOS 트랜지스터(MN6)는 상기 제4 NMOS 트랜지스터(MN7)에 비하여 매우 큰 저항값을 갖도록 상기 제4 NMOS 트랜지스터(MN7)에 비하여 매우 작은 채널 폭을 갖도록 형성된다. 이로 인하여, 상기 플로팅 노드(60)는, 상기 제2 제어신호가 로우놀리를 갖을 경우, 상기 제2 입력라인(51)상의 전압이 상기 제2 제어신호의 전압에 비하여 자신의 문턱 전압 이상 낮은 제2 제어신호의 전압에 의하여 상기 제3 NMOS 트랜지스터(MN6)가 턴-온 되도라도 상기 제2 제어신호의 전압 이상의 전압을 유지한다. 이 결과, 상기 공통노드(56)상의 데이타신호는 상기 제2 입력라인(51)상의 전압의 변동에 영향을 받지 않게 된다.
결과적으로, 상기 제2 내지 제3 NMOS 트랜지스터(MN5 내지 MN7)와 상기 제1 인버터(GI1)은 상기 제2 제어신호의 논리상태에 따라 상기 제2 입력라인(51)으로 부터의 상기 데이타신호를 상기 공통 노드(56)쪽으로 전송하고, 상기 공통 노드(56)상의 데이타신호가 상기 제2 입력라인 (51)상의 전압 변동에 영향을 받지 않도록 하는 절한회로를 형성한다.
더 나아가, 상기 반도체 장치용 멀티플렉서는 제2 플로팅 노드(61) 및 상기 공통노드(56)의 사이에 접속된 제5 NMOS 트랜지스터(MN8)와, 제3 입력라인(52) 및 상기 제2 플로팅 노드(61)의 사이에 접속된 제6 NMOS 트랜지스터(MN9)를 구비한다. 상기 제5 NMOS 트랜지스터(MN8) 및 제6 NMOS 트랜지스터(MN9)는 제3 제어라인(55)으로 부터 제3 제어신호를 공급받는 게이트를 각각 구비한다. 그리고 상기 제5 및 제6 NMOS 트랜지스터(MN8, MN9)는, 상기 제3 제어신호가 하이논리를 갖을 경우, 상기 제3 입력라인(52)으로 부터의 데이타신호를 상기 공통라인(56)쪽으로 전송한다. 이를 상세히 설명하면, 상기 제6 NMOS 트랜지스터(MN9)는, 상기 제3 제어신호가 하이논리를 갖을 경우, 상기 제3 입력라인(52)으로 부터의 데이타신호를 상기 제2 플로팅 노드(61)쪽으로 전송한다. 그리고 상기 제5 NMOS 트랜지스터(MN8)도, 상기 제3 제어신호가 하이논리를 갖을 경우, 상기 제6 NMOS 트랜지스터(MN9)를 경유한 상기 제2 플로팅 노드(61)사의 데이타신호를 상기 공통 노드(56)쪽으로 전송한다. 이와는 달리, 제3 제어신호가 로우논리르 갖을 경우, 상기 제5 및 제6 NMOS 트랜지스터(MN8, MN9)는 상기 턴-오프 되어 상기 제2 플로팅 노드(61)을 상기 공통 노드(56) 및 상기 제3 입력라인(52)과 격리되도록 한다.
또한, 상기 반도체 장치용 멀티플렉서는 상기 제3 제어라인(55)으로 부터의 상기 제3 제어신호를 반전시키기 위한 제2 인버터(GI2)와, 상기 제1 전원라인(57)으로 부터의 상기 제1 전압(V1)을 상기 제2 플로팅 노드(61)쪽으로 절환하기 위한 제7 NMOS 트랜지스터(MN10)를 구비한다. 상기 제7 NMOS 트랜지스터(MN10)는 상기 제2 인버터(GI2)로부터의 반전된 제3 제어신호를 공급받는 게이트를 구비한다. 그리고 상기 제7 NMOS 트랜지스터(MN10)는 상기 반전된 제3 제어신호가 하이논리를 갖는 경우, 상기 제1 전원라인(57)으로 부터의 상기 제1 전압(V1)을 상기 제2 플로팅 노드(61)쪽으로 전송한다.
이로 인하여, 상기 제3 입력라인(52) 및 상기 공통라인(56)과 격리된 상기 제2 플로팅 노드(61)는, 상기 제3 제어신호가 로우논리(즉, 기저전압(Vss))를 갖고 상기 제3 입력라인(52)상의 전압이 상기 기저전압(Vss)이상의 전압을 갖을 경우, 상기 제1 전압(V)을 유지하게 된다. 이와는 달리, 상기 제3 입력라인(52)이 상기 제3 제어신호의 로우논리의 전압(즉, 기저전압(Vss))에 비하여 상기 제6 NMOS 트랜지스터(MN9)의 문턱전압 이상의 차이를 갖는 전압을 갖을 경우, 상기 제2 플로팅 노드(61)은 기저전압(Vss) 이상의 전압을 유지하게 된다. 이때, 상기 제2 플로팅 노드(61)의 전압은 상기 제1 전압(V1) 및 상기 제3 입력라인(52)상의 전압과의 차전압을 상기 제6 및 제7 NMOS 트랜지스터(MN9, MN10)의 턴-온시의 저항값의 비율에 의하여 결정된다. 이를 수식으로 표현하면,
V61=(V1-V52)*R9/(R9+R10) (식 2)
와 같이 된다. 상기 (식2)에 있어서, 상기 V61은 상기 제2 플로팅 노드(61)의 전압이고, 상기 V52은 상기 제3 입력라인(52)상의 전압이고, 상기 R9및 R10은 각각 상기 제6 및 제7 NMOS 트랜지스터(MN9, MN10)의 턴-온 저항값 이다.
상기 제6 NMOS 트랜지스터(MN9)는 상기 제7 NMOS 트랜지스터(MN10)에 비하여 매우 큰 저항값을 갖도록 상기 제7 NMOS 트랜지스터(MN10)에 비하여 매우 작은 채널 폭을 갖도록 형성된다. 이로 인하여, 상기 제2 플로팅 노드(61)는, 상기 제3 제어신호가 로우논리를 갖을 경우, 상기 제3 입력라인(52)상의 전압이 상기 제3 제어신호의 전압에 비하여 자신의 문턱 전압 이상 낮은 상기 제3 입력라인(52)상의 전압에 의하여 상기 제6 NMOS 트랜지스터(MN9)가 턴-온 되도라도 상기 제3 제어신호의 전압 이상의 전압을 유지한다. 이 결과, 상기 공통노드(56)상의 데이타신호는 상기 제3 입력라인(52)상의 전압의 변동에 영향을 받지 않게 된다.
결과적으로, 상기 제5 내지 제7 NMOS 트랜지스터(MN8 내지 MN10)와 상기 제2 인버터(GI2)은 상기 제3 제어신호의 논리상태에 따라 상기 제3 입력라인(52)으로 부터의 상기 데이타신호를 상기 공통 노드(56)쪽으로 전송하고, 상기 공통 노드(56)상의 데이타신호가 상기 제3 입력라인(52)상의 전압 변동에 영향을 받지 않도록 하는 절환부를 형성한다.
상기 제1 내지 제3 입력라인(50 내지 52)은 도시하지 않은 패드들에 각각 접속되어 각각 접속된 패드들로 부터의 데이타신호를 입력한다. 그리고 상기 제1 내지 제3 제어라인(53 내지 55)는 도시하지 않은 제어회로에 접속되어 상기 제1 내지 제3 제어신호를 각각 입력한다. 상기 제1 내지 제3 제어신호는 제작시 자신들중 어느 하나만이 하이논리를 갖도록 제작자에 의하여 설정한다. 또한, 제1 입력라인(50)상의 데이타신호도 상기 제1 NMOS 트랜지스터(MN4)의 대신에 상기 제2 내지 제3 NMOS 트랜지스터(MN5 내지 MN7)와 상기 제1 인버터(GI1)으로 이루어진 절환회로에 의하여 제어될 수 있다.
상기 반도체 장치용 멀티플렉서는 상기 공통 라인(56)으로 부터의 데이타신호 및 제2 전원라인(58)로 부터의 제2 전압(V2)을 입력하는 비교기(CP2)를 구비한다. 상기 제2 전원라인(58)은 전원장치로 부터 기준전압신호로 사용될 제2 전압(V2)을 입력한다. 상기 비교기(CP2)는 상기 공통 라인(56)으로 부터의 데이타신호의 전압이 상기 제2 전원라인(58)로 부터의상기 제2 전압을 비교하여 출력라인(59)상에 하이 및 로우논리를 갖는 완추어된 데이타신호를 발생시킨다. 즉, 상기 공통 라인(56)상의 데이타신호의 전압이 상기 제2 전원라인(57)상의 상기 제2 전압(V2) 보다 큰 경우, 상기 비교기(CP2)는 상기 출력라인(59)에 하이논리의 완충된 데이타신호를 공급한다. 이와는 달리, 상기 공통 라인(56)상의 데이타신호의 전압이 상기 제2 전원라인(58)상의 상기 제2 전압(V2) 보다 작은 경우, 상기 비교기(CP2)는 상기 출력라인(59)상의 데이타신호는 도시하지 않은 메모리 셀 어래이 블럭쪽으로 전송된다. 결론적으로, 상기 비교기(CP2)는 상기 공통 라인(56)으로 부터의 데이타신호를 완충하는 기능을 한다.
상술한 바와 같이, 본 발명의 실시예에 따른 반도체 장치용 멀티플렉서는 입력라인 및 공통라인와 격리 가능한 플로팅 노드를 설치하여 상기 플로팅 노드의 전위를 인가함에 의하여 입력라인상의 전압에 의하여 상기 공통노드상의 데이타신호가 유실되는 것을 방지 할 수 있다. 상기 이점으로 인하여, 본 발명의 실시예에 따른 반도체 장치용 멀티플렉서는 2개 이상의 입력라인에 공급되는 데이타신호를 안정되고 정확하게 출력라인쪽으로 전송 할 수 있는 이점을 제공한다.

Claims (7)

  1. 데이타신호를 외부로 부터 입력하기 위한 적어도 2개 이상의 패드를 구비하는 반도체장치에 있어서, 상기 적어도 2개 이상의 패드로 부터 각각 데이타신호를 입력하기 위한 적어도 2개 이상의 입력라인과, 상기 적어도 2개 이상의 데이타신호의 절환을 제어하기 위한 제어신호를 입력하는 적어도 2개 이상의 제어라인과, 상기 2개 이상의 제어라인으로 부터 각각 인가되는 상기 제어신호에 의하여, 상기 2개 이상의 입력라인으로 부터 출력라인쪽으로 전송될 상기 적어도 2개 이상의 데이타신호를 각각 절환하고 그리고 상기 출력라인상의 데이타신호의 유실을 방지하기 위하여 상기 출력라인 및 상기 입력라인들과 격리된 프로딩노드를 각각 설정하기에 적합한 적어도 2개 이상의 절환수단을 구비한 것을 특징으로 하는 멀티플렉서.
  2. 제1항에 있어서, 상기 절환수단이, 상기 제어라인으로 부터의 제어신호에 의하여 상기 출력라인 및 상기 플로팅 노드를 선택적으로 접속시키기 위한 제1 절환소자와, 상기 제어라인으로 부터의 제어신호에 의하여 상기 입력라인 및 상기 플로팅 노드를 선택적으로 접속시키기 위한 제2 절환소자와, 상기 제어라인으로 부터의 제어신호에 의하여 전압원으로 부터 전압을 상기 플로팅 노드쪽으로 선택적으로 절환하는 제3 절환소자를 구비한 것을 특징으로 하는 멀티플렉서.
  3. 제2항에 있어서, 상기 제1 및 제2 절환소자가 상기 제3 절환소자와 상호 보완적으로 구동되도록 된 것을 특징으로 하는 멀티플렉서.
  4. 제3항에 있어서, 상기 제1 및 제2 절환소자는, 상기 제어신호가 고전위를 갖을 경우에 구동되는 NMOS 트랜지스터를 각각 구비하고, 상기 제3 절환소자는 상기 제어신호가 저전위를 갖을 경우에 구동되도록 상기 제어신호를 반전시키기 위한 인버터 및 상기 인버터의 출력신호에 의하여 구동되는 NMOS 트랜지스터를 구비한 것을 특징으로 하는 멀티플렉서.
  5. 제4항에 있어서, 상기 전압원으로 부터의 전압이 상기 제어신호의 저전위 보다 높은 전위를 갖는 것을 특징으로 하는 멀티플렉서.
  6. 제1항에 있어서, 상기 출력라인상의 데이타신호를 완충하기 위한 완충수단을 추가로 구비한 것을 특징으로 하는 멀티플렉서.
  7. 제6항에 있어서, 상기 완충수단이, 기준전압신호를 발생하는 기준전압원과, 상기 기준전압신호와 상기 출력라인으로 부터의 데이타신호를 비교하기 위한 비교수단을 구비한 것을 특징으로 하는 멀티플렉서.
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