KR100192595B1 - 반도체 메모리 장치의 데이타 입력버퍼 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 데이타 입력버퍼에 관한 것으로, 요지는 반도체 메모리 장치의 데이타 입력버퍼에 있어서, 외부로부터의 라이트 인에이블 신호에 의한 라이트 모드로 전환시에 라이트 입력데이타를 전송하여 지연시간을 감소시키기 위한 제1경로지연회로와, 상기 라이트 모드가 고정되고 동시에 상기 라이트 입력데이타를 전환시에는 상기 라이트 입력데이타의 지연시간을 증가시키기 위한 제2경로지연회로와, 상기 제1경로지연회로와 상기 제2경로지연회로의 출력신호에 응답하여 멀티플렉싱하여 경로에 따른 출력신호를 출력하기 위한 멀티플렉싱 게이트를 구비하는 것이다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 라이트 펄스 폭을 개선한 반도체 메모리 장치의 데이타 입력버퍼에 관한 것이다.
일반적으로, 반도체 메모리 장치 중 스태틱 램(Static Random Access Memory: 이하 SRAM 이라 칭함)에 있어서 데이타 입력버퍼는 리이드 모드(Read Mode), 대기 모드(Stan-by Mode)시 데이타 입력신호의 토글(toggle)에 의한 불필요한 직류전류 소비를 억제하기 위하여 입력 단계 트랜지스터를 인버터(Inverter)대신 한쪽 입력이 라이트 인에이블 신호 WE의 제어를 받는 노아(NOR) 또는 낸드(NAND)형을 사용하며, tDH, tDW 스펙(Spec)을 만족하기 위해 적당한 지연체인(Delay Chain)을 갖게 된다.
도 1a는 통상적인 라이트 인에이블 버퍼를 보여주는 블럭도이다. 도 1a를 참조하면, 외부라이트 인에이블 신호 XWEB를 입력으로 하고 칩 선택 신호 CS에 의해 제어되어 버퍼링된 라이트 드라이버 제어신호 OWD 및 라이트 인에이블 데이타 입력신호 WEDINB를 출력하는 라이트 인에이블 버퍼 10을 보여주는 블럭도이다. 여기서 상기 라이트 인에이블 데이타 입력신호 WEDINB는 상기 외부라이트 인에이블 신호 XWEB와 동상이다.
도 1b는 통상적인 노아형(NOR type) 라이트 인에이블 버퍼의 구체적인 회로도이다. 도 1b를 참조하면, 외부로부터의 데이타 입력신호 XDIN을 일입력으로하고 라이트 인에이블 데이타 입력신호 WEDINB를 타입력으로 하여 반전논리합을 하는 노아게이트(NOR Gate) 20과, 상기 노아게이트의 출력단과 입력단이 접속되며 8개의 인버터들이 직렬접속되어 구성된 지연 회로 30으로 구성되어 있다.
도 1c는 통상적인 라이트 인에이블 버퍼의 다른 실시예로써 구체적인 회로도이다. 도 1c를 참조하면, 외부로부터의 데이타 입력신호 XDIN를 입력으로 하는 4개의 인버터로 구성된 지연 회로 40과, 상기 지연 회로 40의 출력단에 일입력단이 접속되고 타입력단에 라이트 인에이블 데이타 입력신호 WEDINB를 입력으로 하여 반전논리합하는 노아게이트(NOR Gate) 50과, 상기 노아게이트 50의 출력단과 입력단이 접속되는 4개의 인버터로 구성된 지연 회로 60으로 구성되어 있다. 여기서 외부라이트 인에이블 신호 XWEB의 천이시 데이타 입력 신호의 지연을 줄이기 위해 지연 체인의 중간부분에서 외부라이트 인에이블 신호 XWEB의 제어를 받으며 전단의 지연 회로 40에서 라이트 모드가 아닐 경우 외부로부터의 데이타 입력신호 XDIN의 천이에 의한 직류 전류가 생기게 된다.
도 2a는 종래 기술의 또다른 실시예에 따른 라이트 인에이블 버퍼를 보여주는 블럭도이다. 상기 도 1a와 동일한 형태이다. 여기서 출력신호인 라이트 인에이블 데이타 입력신호 WEDIN은 입력신호인 외부라이트 인에이블 신호 XWEB와 상보 위상을 가진다. 도 2b는 종래 기술의 일실시예에 따른 낸드형 라이트 인에이블 버퍼의 구체적인 회로도이다. 도 2b를 참조하면, 외부로부터의 데이타 입력신호 XDIN을 일입력으로 하고 라이트 인에이블 데이타 입력신호 WEDIN을 타입력으로 하여 반전논리곱하는 낸드게이트(NAND Gate) 25와, 상기 낸드게이트 25의 출력단과 입력단이 접속되며 8개의 인버터들이 직렬접속되어 구성된 지연 회로 70으로 구성되어 데이타 입력신호 DINB를 출력하도록 구성되어 있다.
도 3은 통상적인 라이트 드라이버(Write Driver)의 회로도이다. 도 3을 참조하면, 상기 데이타 입력신호 DINB와 라이트 드라이브 신호 OWD를 각각 두개의 입력으로 하는 제1 및 제2낸드게이트 7,9와, 상기 제1낸드게이트 7 및 제2낸드게이트 9 각각의 일입력단에는 인버터 3 및 인버터 체인 5가 접속되어 구성되어 있다. 제1낸드게이트 7 및 제2낸드게이트 9의 출력은 각각 센싱 및 라이트 데이타버스 SDLB 및 SDL을 출력한다.
따라서, 라이트 인에이블 신호 WE가 라이트 모드(Write Mode)로 고정된 채로 입력 데이타를 천이(transition)할 경우 데이타 입력버퍼의 지연자체만으로 입력 데이타의 지연이 결정되지만, 입력 데이타를 고정(낸드형일 경우 1, 노아형일 경우 0)하고 라이트 인에이블 신호 WE 또는 칩 선택 신호 CS의 천이에 의한 라이트 모드 전환시, 데이타 입력버퍼 자체 지연에 라이트 인에이블 신호 WE 또는 칩 선택 신호 CS 버퍼의 지연이 더해져 결과적으로 라이트하고자 하는 데이타의 지연이 더욱 길어지게 되어 결국 상기 신호 WE(또는 CS)의 천이시 라이트 스펙인 tWP 값이 나빠지게 되는 문제점이 있다.
본 발명의 목적은 라이트 인에이블 신호에 의한 라이트 모드로의 전환시 실질적인 데이타 입력신호의 지연시간의 증가에 의한 라이트 스펙값(tWP)을 개선할 수 있는 반도체 메모리 장치의 데이타 입력버퍼를 제공함에 있다.
본 발명의 다른 목적은 라이트 인에이블 신호에 의한 라이트 모드로의 전환시에 데이타 입력버퍼의 인버터체인을 줄여 데이타 입력버퍼의 지연시간을 적게 하고 라이트 모드로 고정된채 데이타 입력신호의 천이시에는 데이타 입력버퍼의 인버터 체인을 그대로 사용하는 가변 지연 회로를 사용하여 라이트 스펙값을 개선할 수 있는 반도체 메모리 장치의 데이타 입력버퍼를 제공함에 있다.
본 발명의 또다른 목적은 라이트 모드에서 각각 비슷한 데이타 입력신호 지연시간을 갖게 하여 상대적으로 지연시간을 줄일 수 있는 반도체 메모리 장치의 데이타 입력버퍼를 제공함에 있다.
도 1a ∼ 도 1c는 통상적인 라이트 인에이블 버퍼 블록도(1a) 및 데이터 입력버퍼(1b,1c)의 상세회로도.
도 2a, 도 2b는 통상적인 라이트 인에이블 버퍼 블록도(2a) 및 데이터 입력버퍼(2b)의 상세 회로도.
도 3은 통상적인 라이트 드라이버의 구체적인 회로도.
도 4는 본 발명의 일실시예에 따른 라이트 인에이블 버퍼를 보여주는 블럭도.
도 5는 본 발명의 일실시예에 따른 데이타 입력버퍼의 상세 회로도.
도 6은 본 발명의 다른 실시예에 따른 데이타 입력버퍼의 상세 회로도.
도 7은 본 발명의 또다른 실시예에 따른 데이타 입력버퍼의 상세 회로도.
도 8은 도 1b와 도 5의 비교 동작타이밍도.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 반도체 메모리 장치의 데이타 입력버퍼에 있어서, 외부로부터의 라이트 인에이블 신호에 의한 라이트 모드로 전환시에 라이트 입력데이타를 전송하여 지연시간을 감소시키기 위한 제1경로지연회로와, 상기 라이트 모드가 고정되고 동시에 상기 라이트 입력데이타를 전환시에는 상기 라이트 입력데이타의 지연시간을 증가시키기 위한 제2경로지연회로와, 상기 제1경로지연회로와 상기 제2경로지연회로의 출력신호에 응답하여 멀티플렉싱하여 경로에 따른 출력신호를 출력하기 위한 멀티플렉싱 게이트를 가짐을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 4는 본 발명의 일실시예에 따른 라이트 인에이블 버퍼를 보여주는 블럭도이다. 도 4를 참조하면, 외부로부터 라이트 인에이블 신호 XWEB를 입력으로 하고 칩 선택 신호 CS에 의해 제어되어 출력신호들 OWD, WEDINB, WEB를 출력하는 라이트 인에이블 버퍼 10-2를 보여준다.
도 5는 본 발명의 일실시예에 따른 데이타 입력버퍼의 상세 회로도이다. 도 5를 참조하면, 외부로부터 데이타 입력신호 XDIN과 라이트 인에이블 데이타 입력신호 WEDINB를 두 입력으로 하는 노아게이트 20-1과, 상기 노아게이트 20-1의 출력단에 입력단이 접속되어 소정의 지연을 가지게 하는 지연 회로 80과, 상기 노아게이트 20-1로부터의 출력신호를 입력으로 하며 라이트 인에이블 신호 WEB 및 인버터 32에 의해 발생되는 그 반전신호에 의해 제어되는 전송게이트 31로 구성된 경로제어회로 110과, 상기 지연 회로 80의 출력단과 전송게이트 31의 출력단에 두 입력단이 접속된 노아게이트 50-1과, 상기 전송게이트 31의 출력단과 드레인이 접속되며 상기 인버터 32의 출력신호에 의해 제어되는 엔모오스 트랜지스터 100과, 상기 노아게이트 50-1의 출력단에 입력단이 접속되어 신호를 반전하여 데이타 입력신호 DINB를 출력하는 인버터 81로 구성되어 있다.
도 6은 본 발명의 다른 실시예에 따른 데이타 입력버퍼의 상세 회로도이다. 도 6을 참조하면, 외부로부터 데이타 입력신호 XDIN과 라이트 인에이블 데이타 입력신호 WEDINB를 두 입력으로 하는 노아게이트 20-2와, 상기 노아게이트 20-2의 출력단과 입력단이 접속되어 출력신호를 반전하는 인버터 71과, 상기 인버터 71의 출력단에 입력단이 접속되어 인버터들이 직렬로 접속되어 구성된 지연 회로 90과, 상기 인버터 71의 출력단을 입력단으로 하고 라이트 인에이블 신호 WEB 및 인버터 32-1에 의해 발생되는 그 반전신호에 의해 제어되는 전송게이트 31-1로 구성되는 경로제어회로 120과, 상기 전송게이트 31-1의 출력단과 상기 지연 회로 90의 출력단에 두 입력단이 접속되어 신호를 반전논리곱하여 데이타 입력신호 DINB를 출력하는 낸드게이트 50-2와, 상기 전송게이트 31-1의 출력단에 드레인이 접속되며 상기 인버터 32-1의 입력단에 게이트 입력단이 접속되어 제어되는 피모오스 트랜지스터 100-1로 구성되어 있다.
도 7은 본 발명의 또다른 실시예에 따른 데이타 입력버퍼의 상세 회로도이다. 도 7을 참조하면, 외부로부터 데이타 입력신호 XDIN과 라이트 인에이블 데이타 입력신호 WEDINB를 두 입력으로 하는 노아게이트 20-3과, 상기 노아게이트 20-3의 출력단과 입력단이 접속되어 출력신호를 지연하는 지연 회로 73과, 상기 지연 회로 73의 출력단에 입력단이 접속되어 인버터들이 직렬로 접속되어 구성된 지연 회로 91과, 상기 지연 회로 91의 출력단에 입력단이 접속되며 라이트 인에이블 신호 WEB 및 인버터 32-3에 의해 발생되는 그 반전신호에 의해 제어되는 전송게이트 31-2와 상기 지연 회로 73의 출력단에 입력단이 접속되며 엔모오스단이 라이트 인에이블 신호 WEB를 상기 전송게이트 31-2의 피모오스단과 공통으로 접속되며 피모오스단이 상기 라이트 인에이블 신호 WEB의 반전신호를 입력받으며 상기 전송게이트 31-2의 출력단과 출력단이 접속되어 데이타 입력신호 DINB를 출력하는 경로제어회로 130으로 구성되어 있다.
여기에서 상기 도 5, 도 6 및 도 7은 노아형 입력단을 사용할시 본 발명의 실시예들로써 외부로부터의 라이트 인에이블 신호 XWEB의 천이에 의한 라이트 모드로 전환시 데이타의 경로들을 보여주는 도면으로 각각 지연 경로가 형성되어 데이타 입력신호 지연을 줄일 수 있는 효과를 가지게 된다.
도 8은 종래 기술의 도 1b와 본 발명의 도 5의 비교 동작타이밍도이다. 도 8을 참조하면, 여기서 문제가 되는 데이타 0의 라이트시(데이타 1의 라이트시에는 데이타 입력신호의 지연과 상관없이 라이트 드라이버 인에이블 신호 OWD에 의해 라이트 시간이 결정됨)의 각 신호간의 관계를 보여준다. 여기서 구간 A는 라이트 인에이블 버퍼를 통한 지연시간을 나타내며, 구간 B는 데이타 입력버퍼를 통한 지연시간을 나타낸다. 따라서, 본 발명에서는 구간 B가 구간 C로 줄어지며 이것은 결국 라이트 시간을 줄일 수 있음을 보여준다. 또한 여기서는 노드 N1상에서의 신호와 라이트 인에이블 신호 WEB를 보여준다. 이것은 상기 제5도와 같은 짧은 지연경로(D-D')로 먼저 데이타 1을 전송시킨후 또다른 지연 경로(E-E')를 통한 데이타가 노드 N1에 전달되었을때 비로소 짧은 경로를 제어하는 WEB가 디세이블됨을 나타낸다.
본 발명은 라이트 인에이블 신호 WE 또는 칩 선택 신호 CS의 천이에 의한 라이트 모드로의 전환시, 실질적인 데이타 입력 지연의 증가에 의한 라이트 스펙값을 개선하기 위한 것으로, 라이트 인에이블 신호 WE 또는 칩 선택 신호 CS의 천이에 의한 라이트 모드로의 전환시에는 데이타 입력버퍼의 지연체인을 줄여 데이타 입력버퍼의 지연이 적게 하고, 라이트 모드로 고정된 채 입력 데이타 천이시에는 데이타 입력버퍼의 지연을 그대로 사용하는 가변 지연수단을 제공한다. 따라서 라이트 인에이블 신호 WE 또는 칩 선택 신호 CS의 천이에 의한 라이트 모드로의 전환의 경우나 라이트 모드 고정상태에서 입력 데이타에 의한 경우 모두 비슷한 데이타 입력 지연을 갖게 하여 결국 상대적으로 긴 데이타 입력 지연시간을 갖는 라이트 인에이블 신호 WE 또는 칩 선택 신호 CS의 천이시의 라이트 지연시간을 줄일 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (8)
- 반도체 메모리 장치의 데이타 입력버퍼에 있어서,외부로부터의 라이트 인에이블 신호에 의한 라이트 모드로 전환시에 라이트 입력데이타를 전송하여 지연시간을 감소시키기 위한 제1경로지연회로와,상기 라이트 모드가 고정되고 동시에 상기 라이트 입력데이타를 전환시에는 상기 라이트 입력데이타의 지연시간을 증가시키기 위한 제2경로지연회로와,상기 제1경로지연회로와 상기 제2경로지연회로의 출력신호에 응답하여 멀티플렉싱하여 경로에 따른 출력신호를 출력하기 위한 멀티플렉싱 게이트를 구비함을 특징으로 하는 반도체 메모리 장치의 데이타 입력버퍼.
- 제1항에 있어서, 상기 제1경로지연회로 및 상기 제2경로지연회로가 각각 긴 지연시간 및 짧은 지연시간을 가짐을 특징으로 하는 반도체 메모리 장치의 데이타 입력버퍼.
- 제2항에 있어서, 상기 제1경로지연회로 및 상기 제2경로지연회로는 다시 하나의 경로로 합쳐짐을 특징으로 하는 반도체 메모리 장치의 데이타 입력버퍼.
- 제1항에 있어서, 상기 제1경로지연회로가 상기 라이트 모드시 라이트 인에이블 신호의 제어를 받아 서로 상보적으로 인에이블 또는 디세이블되는 전송게이트와, 상기 라이트 인에이블 신호가 게이트단자에 접속되어 상기 전송게이트의 비동작시 플로팅을 방지하기 위한 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치의 데이타 입력버퍼.
- 제4항에 있어서, 상기 트랜지스터가 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 데이타 입력버퍼.
- 제4항에 있어서, 상기 트랜지스터가 상기 라이트 인에이블 신호의 반전신호를 게이트로 입력받는 엔모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 데이타 입력버퍼.
- 제1항에 있어서, 상기 멀티플렉싱 게이트가 노아형임을 특징으로 하는 반도체 메모리 장치의 데이타 입력버퍼.
- 제1항에 있어서, 상기 멀티플렉싱 게이트가 낸드형임을 특징으로 하는 반도체 메모리 장치의 데이타 입력버퍼.
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