KR100232814B1

KR100232814B1 - 반도체 메모리

Info

Publication number: KR100232814B1
Application number: KR1019960027074A
Authority: KR
Inventors: 야스히로 스에마쯔
Original assignee: 니시무로 타이죠; 가부시키가이샤 도시바
Priority date: 1995-07-05
Filing date: 1996-07-04
Publication date: 1999-12-01
Also published as: EP0753857A3; EP0753857A2; JPH0922593A; KR970008178A; TW297903B; DE69619034D1; DE69619034T2; EP0753857B1

Abstract

연속 데이타 출력의 모드에서, 이전 사이클의 래치 데이타 출력을 새로운 데이타가 전송되기 이전에 리셋트하여 반도체 메모리의 고속 액세스 동작을 향상시킨다.

메모리 셀 어레이(101)내의 메모리 셀 혹은 열 방향으로 구비된 레지스터부에 기억된 데이타를, /CAS를 트리거로 하여 연속적으로 액세스한다. /CAS의 트리거부터 다음 트리거까지의 사이로 규정되는 클릭 사이클내에서, 액세스된 데이타를 보유한 채 출력 버퍼(108)에 의해 출력시킨다. 이와 같은 반도체 메모리의 출력 버퍼(108)에 있어서, 새로운 데이타 선(111)에 전송되어 오는 메모리 셀의 새로운 데이타의 출력 사이클로 들어오기 직전에, CAS에 의한 이전 데이타의 리셋트, 데이타 출력부의 고 임피던스화가 이루어지게 된다. 그 직후, 데이타 선(111)으로부터의 새로운 데이타가 공급되기 때문에 고속 액세스가 실현된다.

Description

반도체 메모리

본 발명은 고속 동작이 요구되는 반도체 메모리에 관한 것으로, 특히 메모리의 출력 버퍼 구성에 적용된다.

DRAM의 고속 동작 모드의 하나로서 하이퍼 페이지 모드(Hyper Page Mode : 이하 HPM이라 함)가 있다. 이것은 내부의 메모리 셀 혹은 레지스터에 기억된 데이타를 소정의 클럭 신호(/CAS:CAS의 하강 신호)가 트리거되어 확정된 어드레스 신호에 따라 연속적으로 액세스할 때, 클럭 신호의 트리거에서 다음 클럭 신호의 트리거까지의 사이로 규정되는 클럭 사이클내에서 액세스한 데이타를 보유한 채로 출력시키는 것을 가능하게 하는 모드이다. 다른 호칭으로서 EDO(Extended Data Output)라고도 한다.

제7도는 DRAM에 있어서의 HPM의 데이타 출력형태를 공지된 페이지 모드와 비교한 파형도이다. 여기에서는, 페이지 모드를 고속 페이지 모드(Fast Page Mode)라고 부르며, FPM이라 약칭한다. 액세스 신호 ADD는 행 어드레스(ROW.ADD)와 열 어드레스(COL.ADD)로 나뉘어진다. 행 선택 신호 /RAS (RAS의 하강 신호)에 의해 행 어드레스를 확정함과 함께, 열 선택 신호 /CAS (CAS의 하강 신호)에 의해 열 어드레스를 확정한다. 열 어드레스를 연속적으로 변화시켜, 이들 어드레스에 의해 액세스되는 도시하지 않은 메모리 셀의 데이타는 출력 I/O로서 도시한다.

제7도는 편의상, /CAS로부터의 액세스 시간(TCAC)으로 규정된 것과, 어드레스신호로부터의 액세스 시간(TAA)로 규정된 것을 동일한 시간축 상에서 표시하고 있다. TCAC는 /CAS의 하강시에 이미 대응하는 어드레스에 있어서의 데이타의 액세스가 행해지고 있지만, TAA는 어드레스 전환으로 규정되고, 어드레스의 전환의 완료를 대기하여 /CAS가 하강하고, 이것에 의해 확정하는 어드레스에 대응한 데이타의 액세스가 행해진다. 그 액세스 시간분 만큼 TAA에서는 데이타의 액세스가 TACA보다 지연되어, HPM 에서는 그 만큼 이전 데이타의 출력을 계속한다.

제7도에 도시하는 바와 같이, FPM에 있어서의 데이타 출력은 /CAS가 “H”레벨로 되면 출력을 보유할 수 없다. 그러나, HPM에 대해서는 /CAS가 “H”레벨로 되어도 다음 /CAS의 하강에 의한 다음 어드레스에서의 메모리의 데이타가 엑세스될 때까지 데이타의 출력을 계속 보유하는 것이 특징이다. 메모리의 동작 주파수가 높게 됨에 따라 FPM에서는 엄격한 사양도 HPM이라면 가능하다고 하는 이점이 있다.

제8도는 DRAM에 있어서의 HPM의 데이타 출력형태를 실현하는 종래의 출력버퍼의 회로도이다. 출력 버퍼에 입력되는 상보적 신호 RD, /RD는 메모리 셀로부터의 판독 데이타이다. 클럭된 인버터(31,32)를 제어하는 상보적 신호 DXFR, /DXFR은 신호 RD, /RD의 출력 버퍼로의 전송을 제어한다.

클럭된 인버터(31,32)의 각 데이타 출력은 각각 래치 회로(21,22)에 공급되도록 되어 있다. 래치 회로(21,22)는 각각 2개의 인버터의 상호 입출력을 접속한 구성이다. 래치 회로(21)의 출력은 인버터(25)를 통해 P체널 MOS 트랜지스터(11)의 게이트에 접속된다. 래치 회로(22)의 출력은 N채널 MOS 트랜지스터(12)의 게이트에 접속된다. MOS 트랜지스터(11,12)는 데이타 출력용 트랜지스터 회로이고, 그 공통 드레인 출력은 데이타 출력 I/O에 연결된다.

래치 회로(22)를 구성하는 한쪽의 인버터에 있어서 전원 Vcc측의 전류 경로를 제어하기 위한 P채널 MOS 트랜지스터(41)가 설치되어 있다. 이 트랜지스터(41)의 게이트에는 인버터(25)의 출력이 인버터(42)를 통해 공급된다. 또한 인버터(25)에 있어서 접지 전위 GND측의 전류 경로를 제어하기 위한 N채널 MOS 트랜지스터(43)가 설치되어 있다. 이 트랜지스터(43)의 게이트에는 래치 회로(22)의 출력이 인버터(44)를 통해 공급된다. 이들 구성은 데이타 출력용 트랜지스터 회로의 관통 전류 방지용 회로로서 작용한다.

즉, 트랜지스터(11,12)의 게이트 제어는 양쪽 “H” 레벨, 또는 양쪽 “L” 레벨의 공급에 의해 달성된다. 따라서, 인버터(25)의 Vcc 출력이 P채녈 MOS 트랜지스터(11)를 오프시키고 나서 트랜지스터(41)를 도통상태로 하고, Vcc 출력에의해 N채널 MOS 트랜지스터(12)를 온시키는 관통 전류 방지 동작 혹은, 래치 회로(22)의 GND 출력이 N채널 MOS 트랜지스터(12)를 오프시키기 나서 트랜지스터(43)를 도통상태로 하여, GND 출력에 의해 P채널 MOS 트랜지스터(11)를 온시키는 관통 전류 방지 동작은 소비 전류 저감에 효과를 발휘한다. 이와 같은 관통 전류 방지의 구성은 특히 멀티 비트 제품에는 중요한 구성이다.

제9도는 제8도의 회로 동작을 도시하는 파형도이다. /RAS에 이어서 /CAS 하강에서 메모리 내부의 어드레스 신호가 확정되고, 이 어드레스 신호에 대응한 메모리의 데이타는 데이타 선 “H” 레벨의 이퀄라이저 후 결정되는 신호 RD, /RD로서 송출된다. 그리고 DXFR, /DXFR을 각각 “ H”, “L” 레벨로 함으로써 RD, /RD의 새로운 데이타를 제8도에 도시하는 출력 버퍼에 전송한다. 이 새로운 데이타로 지금까지 출력하고 있던 이전 /CAS 사이클의 래치 데이타를 리셋트하면서 새로운 데이타를 출력한다.

상기 제8도의 회로 구성에는 다음과 같은 결점이 있다. 래치 회로(21,22)에 있어서, 이전 사이클의 출력 데이타가 새로운 데이타에 의해 완전히 리셋되어 있지 않으면 다음의 상기 새로운 데이타가 출력되지 않기 때문에, 특히 출력 데이타가 풀스윙(full swing)할때의 액세스 시간이 악화한다. 이것은, 전원 전압이 낮은 경우에는 더욱 문제가 되어, 버퍼 종단인 MOS 트랜지스터(11,12)의 데이타 출력용 트랜지스터 회로 출력의 풀 스윙에 도달해서는 데이타 출력이 약간 지연한다.

더욱이, 상술한 바와 같이 관통 전류 방지 회로가 구비되어 있기 때문에, 신호의 피드백에 의한 버퍼 종단의 MOS 트랜지스터(11,12)의 동작 지연이 있다. 이와 같은 구성에서는 특히 고속 액세스가 기대되는 /CAS로부터의 액세스 시간의 고속화를 저해할 수 있게 된다.

이와 같이, 종래 클럭 신호에 동기한 데이타의 연속 출력 동작 기능을 갖는 출력 버퍼는 이전 사이클의 래치 데이타를 새롭게 전송되어 오는 새로운 데이타로 리셋트시키기 위해 소정의 새로운 데이타의 출력까지 시간이 지나치게 걸려 반도체 메모리에 있어서의 고속 액세스 동작을 저해한다고 하는 결점이 있었다.

제1도는 본 발명의 제1실시 형태에 관한 DRAM 요부의 구성을 도시하는 블럭도.

제2도는 본 발명의 제2실시 형태에 관한 출력 버퍼의 구성을 도시하는 회로도.

제3도는 제2도의 회로 동작을 도시하는 파형도.

제4도는 본 발명의 제3실시 형태에 관한 출력 버퍼의 구성을 도시하는 회로도.

제5도는 본 발명의 제4실시 형태에 관한 출력 버퍼의 구성을 도시하는 회로도.

제6도는 본 발명의 HPM의 출력 형태의 평가를 도시하기 위한 파형도.

제7도는 DRAM에 있어서의 HPM의 데이타 출력형태를 공지된 페이지 모드와 비교한 파형도.

제8도는 DRAM에 있어서의 HPM의 데이타 출력형태를 실현하는 종래의 출력 버퍼의 회로도.

제9도는 제8도의 회로 동작을 도시하는 파형도.

* 도면의 주요부분에 대한 부호의 설명

1,2,3,4,11,41 : P 채널 MOS 트랜지스터 12,43 : N채널 MOS 트랜지스터

21,22 : 래치 회로 25,42,44 : 인버터

31,32 : 클럭된 인버터

본 발명은 상기와 같은 사정을 고려하여 이루어진 것으로, 그 목적은 액세스 시간의 고속화를 용이하게 실현시키는 반도체 메모리를 제공하는 것이다.

본 발명의 반도체 메모리는 데이타를 기억하는 복수의 메모리 셀이 배열된 메모리 셀 어레이와, 클럭 신호에 동기하여 확정하는 어드레스 신호에 의해 액세스되는 상기 메모리 셀 어레이내의 메모리 셀의 데이타에 대응하는 신호를 데이타 선에 전송하는 수단과, 상기 클럭 신호에 의해 규정되는 클럭 사이클내에서 상기 데이타에 상당하는 출력이 보유되는 데이타 출력용 트랜지스터를 가지며, 상기 클럭 사이클에 있어서의 제1 클럭 사이클내에서 제1 출력을 보유하고 있는 상기 데이타 출력용 트랜지스터를, 상기 제1 클럭 사이클의 다음 제2 클럭 사이클로 들어가기 위한 상기 클럭 신호의 트리거에서 우선 고 임피던스 상태로 한 후, 상기 제2 클럭 사이클로 들어감에 따라 상기 데이타 선으로부터 새로운 상기 데이타를 수신하여 제2 출력을 얻도록 한 출력 버퍼 회로를 구비한 것을 특징으로 한다.

제1도는 본 발명의 제1실시형태에 관련된 DRAM의 요부의 구성을 도시하는 블럭도이다. 메모리 셀 어레이(101)는 데이타를 기억하는 복수의 메모리 셀이 배열되어 구성된다. 행 디코더(102), 감지 증폭기(103), 열 디코더(104)는 /RAS(RAS 하강 신호)및 /CAS (CAS 하강 신호)가 각각 입력되는 행 어드레스 버퍼(105) 및 열 어드레스 버퍼 (106)로부터의 어드레스 신호에 의해, 메모리 셀의 데이타를 판독이나 기입 그 외의 리프레시 등에 사용되는 메모리 코어부이다. 제어 회로(10)는 기록 인에이블 신호의 /WE, 출력 인에이블 신호의 /OE, /CAS 등을 입력하고, 출력 버퍼(108), 입력 버퍼(109), 이들을 적당히 전기적으로 바꾸어 출력 I/O에 연결시키는 전환 제어 회로(110)를 제어한다. 출력 I/O는 전위 출력이 정해지지 않은 플로팅 시에는 예를 들어 외부에서 설치되는 회로에 의해 1/2 Vcc로 되도록 되어 있다.

상기 구성은 HPM의 데이타 출력형태를 실현하는 판독계 동작에 특징이 있다. 즉, 메모리 셀 어레이(101)내의 메모리 셀 혹은 감지 증폭기 등, 열 방향으로 구비된 레지스터부에 기억된 데이타를 외부의 클럭 신호, 예를 들어 /CAS를 트리거로 하여 연속적으로 액세스한다. /CAS의 트리거에서 다음 트리거 까지의 사이로 규정되는 클럭 사이클내에서, 액세스한 데이타를 보유한 채 버퍼(108)에 의해 출력된다. 이와 같은 구성의 반도체 메모리에 있어서, /CAS가 출력 버퍼(108)에 공급되는 구성에 의해 데이타 출력 제어에 기여한다.

즉, 출력 버퍼(108)에 있어서, 새로운 데이타 선(111)에 전송되어 오는 메모리 셀의 새로운 데이타의 출력 사이클로 들어오기 직전에 /CAS에 의한 이전 데이타의 리셋트가 이루어지게 된다. 그 직후, 데이타 선(111)으로부터의 새로운 데이타가 공급되기 때문에 고속 출력이 실현된다. 이하, 출력 버퍼(108)의 구성에 대해 보다 구체적으로 설명하기로 한다.

제2도는 본 발명의 제2 실시형태에 관련된 출력 버퍼의 구성을 도시하는 회로도이다. 제8도의 구성에 비교하여 다른 점은, 외부 클럭 신호인 /CAS를 도입하여, 이 /CAS와, 데이타의 전송 제어 신호인 DXFR으로 NAND 게이트적인 논리 출력을 노드 N1,N2에 공급하는 구성을 설치한 것이다.

즉, 클럭된 이너버터(31)와 래치 회로(21)의 전송선 간의 노드 N1과 전원 전압 Vcc간에 P채널 MOS 트랜지스터(2, 1)의 전류 경로가 직력로 형성되어 있다. 클럭된 인버터(32)와 래치 회로(22)의 전송선 사이의 노드 N2와 전원 전압 Vcc 사이에 P채널 MOS 트랜지스터(3, 4)의 전류 경로가 직렬로 형성되어 있다. 이들 트랜지스터(1,4)의 게이트에는 /CAS 신호가 공급되고 트랜지스터(2, 3)의 게이트에는 DXFR 신호가 공급된다.

그 이외의 회로 구성은 제8도의 구성과 같은 형태이므로 동일한 부호가 붙여 있다. 즉, 메모리 셀로부터의 판독 데이타의 신호 RD, RD/를 전송 제어하는 클럭된 인버터(31,32)는 DXFR의 “H” 레벨, /DXFR의 “L” 레벨로 활성화된다. 각 RD의 신호 데이타는 각각 래치 회로(21, 22)에 공급되도록 되어 있다. 래치 회로(21,22)는 각각 2개의 인버터의 상호 입출력을 접속한 구성이다. 래치 회로(21)의 출력은 인버터(25)를 통해 P채널 MOS 트랜지스터(11)의 게이트에 접속된다. 래치 회로(22)의 출력은 N채널 MOS 트랜지스터(12)의 게이트에 접속된다. MOS 트랜지스터(11,12)는 데이타 출력용 트랜지스터 회로이고, 그 공통 드레인 출력은 데이타 출력 I/O에 연결된다.

래치 회로(22)를 구성하는 한쪽의 인버터 있어서 전원 Vcc측의 전류 경로를 제어하기 위한 P채널 MOS 트랜지스터(41)가 설치되어 있다. 이 트랜지스터(41)의 게이트에는 인버터(25)의 출력이 인버터(42)를 통해 공급된다. 또한, 인버터(25)에 있어서 접지 전위 GND 의 전류 경로를 제어하기 위한 N채널 MOS 트랜지스터(43)가 설치되어 있다. 이 트랜지스터(43)의 게이트에는 래치 회로(22)의 출력이 인버터(44)를 통해 공급된다. 이들의 구성은 상기 제8도의 구성에서 설명한 바와 같이, 데이타 출력용 트랜지스터 회로(11,12)의 관통 전류 방지용 회로로서 작용한다.

제3도는 제2도의 회로 동작을 도시한 파형도이다. /RAS에 계속하여 /CAS 하강에서 메모리 내부의 어드레스 신호는 확정되고, 이 어드레스 신호에 대응한 메모리의 데이타는 데이타 선 “H” 레벨의 이퀄라이즈 후에 결정되는 신호 RD, /RD로서 송출된다. 이 /CAS의 하강 직후에서는 DXFR, /DXFR은 각각 “L”, “H” 레벨로 되어 있고, 클럭된 인버터(31, 32)는 비동작 상태이다. 이때 /CAS의 “L” 레벨과 DXFR의 “L” 레벨로서 P채널 MOS 트랜지스터(1-4)를 온시킨다. 이것에 의해 노드 N1,N2는 함께 “H” 레벨로 되어 래치 회로(21,22)의 래치 데이타를 리셋트함과 함께, 데이타 출력용 트랜지스터 회로인 P채널 MOS 트랜지스터(11)의 게이트에는 “H” 레벨이, N채널 MOS 트랜지스터(12)의 게이트에는 “L” 레벨이 인가되어, 각 트랜지스터(11,12)는 오프된다. 이것에 의해, 데이타 출력용 트랜지스터 회로의 출력은 고임피던스 상태(1/2 Vcc)로 된다. 그 후, DXFR, /DXFR은 각각 “H”, “L” 레벨로 되고 클럭된 인버터(31,32)는 동작 상태로 되어 데이타 선으로부터의 새로운 데이타 RD, /RD를 노드 N2, N1로 전송한다. 이 때에는 DXFR은 “H” 레벨이므로 트랜지스터(2,3)는 오프되어 있다. 새로운 데이타의 RD, /RD는 래치 회로(21,22)의 어느 것을 “L”측으로 반전시켜도 좋기 때문에 래치 회로(21,22)의 데이타 셋트는 고속화 된다.

이 제3도에서도 종래예에서 설명한 바와 같이 편의상, /CAS로부터의 액세스 시간(TCAC)으로 규정된 것과, 어드레스 신호로부터의 액세스 시간(TAA)으로 규정된 것을 동일한 시간축 상에서 표시하고 있다. TAA의 부분을 대략 점선으로 구분하고 있다.

상기 구성에 따르면, /CAS 사이클에 있어서의 제1판독 사이클내에서 래치회로(21,22)에 의해 제1데이타를 보유하고 이것에 대응하여 출력하고 있는 데이타 출력용 트랜지스터 회로(MOS 트랜지스터(11,12))를, 제1판독 사이클의 다음 제2판독 사이클로 들어가기 위한 선두의 /CAS의 트리거를 이용하여 고 임피던스 상태로 한다. 이와 함께 회로(21,22)는 리셋트된다. 그후, DXFR, /DXFR 신호의 변화로 상기 제2판독 사이클로 들어간다. 이것에 의해, 새로운 제2데이타(신호 RD, /RD)가 전송되어 와 래치 회로(21,22)에 래치되고, 그것에 대응한 새로운 데이타가 데이타 출력용 트랜지스터 회로로부터 출력된다.

즉, 새로운 데이타의 전송 이전에, 미리 /CAS의 트리거를 이용하여 래치 회로(21, 22)는 리셋트되고, 데이타 출력용 트랜지스터 회로(11,12)는 고 임피던스 상태로 되기 때문에, 새로운 데이타에 의해 온되어 있던 데이타 출력용 트랜지스터(11 또는 12)의 오프를 대기할 필요가 없기 때문에, /CAS의 하강에서부터의 액세스 시간을 단축할 수 있다. 이것에 의해, 종래의 HPM과 비해 메모리의 동작 주파수를 높여도 용이하게 고속 액세스 동작이 가능하게 된다.

제4도는 본 발명의 제3실시형태에 관한 출력 버퍼의 구성을 도시하는 회로도이다. 제2도의 구성과 비교하여 다른 점은, 관통 전류 방지용의 회로를 제거한 것이다. 새로운 데이타의 전송 이전에, 미리 /CAS의 트리거를 이용하여 래치 회로(21,23)가 리셋트되고, 데이타 출력용 트랜지스터(11,12) 각각은 고 임피던스 상태로 되기 때문에, 관통 전류 방지용 회로는 필요없게 하였다. 이것에 의해, 데이타 전송의 크리티컬 패스는 최소한 단축되어 보다 고속인 메모리의 액세스 동작이 가능하게 된다. 단, 메모리의 동작 주파수를 액세스 가능한 한 높인 경우, 데이타 출력용 트랜지스터(11,12) 각각을 고 임피던스 상태로 하는 기한이 짧아지기 때문에 그 경우에 한해서는 제2도 구성의 회로쪽이 안정적이다.

제5도는 본 발명의 제4실시형태에 관한 출력 버퍼의 구성을 도시하는 회로도이다. 제4도의 구성과 비교하여 다른 점은, 데이타 출력용 트랜지스터 회로(13,12)에 있다. 제4도의 데이타 출력용 트랜지스터 회로(11,12)는 CMOS 트랜지스터 회로였지만, 제5도의 구성에서는 N채널 MOS 트랜지스터 회로로 되어 있다.

즉, 제4도에 있어서의 P채널 MOS 트랜지스터(11) 대신에 P채널보다 구동 속도가 빠른 N채널 MOS 트랜지스터(13)를 구비한 구성이다. 이것에 의해, 논리적으로 제4도에서의 인버터(26)가 필요하지 않게 된다. 그 대신에, 임계값 하락을 고려하지 않으면 안되고, N채널 MOS 트랜지스터(13)의 온시에, 적어도 트랜지스터(13)의 임계값을 높게 한 온 전압이 필요하다. 승압 회로(15)는 그 때문에 설치된 것으로, 데이타 출력용 트랜지스터 회로(13,12)에 있어서의 데이타의 풀 업 출력시에 트랜지스터(13)의 게이트 전압을 상승시킨다. 이와 같은 구성에 의해, 제4도의 구성과 동일하게 데이타 전송용 크리티컬 패스를 크게 단축하고 또 데이타 출력용 트랜지스터 회로 자체를 고속 구동으로 출력시켜 메모리의 고속 액세스 동작에 기여한다.

제6도는 본 발명의 HPM의 출력형태의 평가를 도시하기 위한 파형도로서, 종래의 제8도 회로의 출력형태와 비교한 것이다. 도면에서 TCOH는 명령 보유시간이고, /CAS 사이클이 종료하는 “L” 레벨로 향하기 이전의 “H” 에지로부터 어느 정도의 데이타를 보유하고 있는 기간이 있는 지를 평가하고 이다. 본 발명에서는 새로운 데이타가 보내져 오기 전에, 미리 이 새로운 데이타를 위한 CAS의 트리거를 이용하여 출력 버퍼 회로내의 래치 회로는 리셋트되고, 또한 데이타 출력용 트랜지스터 회로의 출력은 고 임피던스 상태(1/2 Vcc)로 된다. 결국, 이 회로는 /CAS가 “L”로 강하되면 데이타 출력용 트랜지스터 회로의 출력은 없어지게 되므로 데이타 출력의 지속 시간은 종래와 비해 짧게 된다. 그러나, TCOH는 TCAC, TAA과도 지장없는 정도로 확보되기 때문에 이것에 대해서는 문제없다고 말할 수 있다. 또한, 새로운 데이타의 출력 이전에, 데이타 출력용 트랜지스터 회로의 출력이 고 임피던스 상태의 1/2 Vcc로 된다고 하는 것은, 데이타 출력의 출시를 종래에 비해 빨리 하는데 기여한다.

이상, 설명은 DRAM의 HPM의 동작 상태를 예를 들어 설명하였지만, 이것에만 한정되는 것은 아니다. 예를 들어, 클럭 신호는 /CAS에 한하지 않고, 메모리 내부에서 만들어지는 클럭 신호라도 상관없다. 클럭 신호를 트리거로 하여 연속적으로 액세스하고, 클럭 신호의 트리거에서 다음 클럭 신호의 트리거까지의 사이의 사이클내에서, 액세스한 데이타를 보유한 채 출력시킬 수 있는 반도체 메모리에 적용 가능하다.

또한, 본원 청구 범위의 각 구성요건에 병기한 도면 참조부호는, 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.

이상 설명한 바와 같이 본 발명에 따르면, 출력 버퍼 회로내의 데이타 출력용 트랜지스터 회로의 전단에 있는 래치 회로의 리셋트를 종래 회로보다도 이른 타이밍으로 행하게 할 수 있기 때문에 출력 데이타 전환시의 데이타 출력용 트랜지스터 회로의 관통 전류를 없앨 수 있음과 함께, 또한 액세스 시간의 고속화가 가능하게 되는 메모리 셀을 제공할 수 있다.

Claims

반도체 메모리에 있어서, 데이타를 기억하는 복수의 메모리 셀이 배열된 메모리 셀 어레이(101)와, 클럭 신호에 동기하여 확정하는 어드레스 신호에 의해 액세스되는 상기 메모리 셀 어레이내의 메모리 셀의 데이타에 대응하는 신호를 데이타 선에 전송하는 수단과, 상기 클럭 신호에 의해 규정되는 클럭 사이클내에서 상기 데이타에 상당하는 출력이 보유되는 데이타 출력용 트랜지스터를 가지며, 상기 클럭 사이클에 있어서의 제1클럭 사이클내에서 제1출력을 보유하고 있는 상기 데이타 출력용 트랜지스터를 상기 제1클럭 사이클의 다음 제2클럭 사이클로 들어가기 위한 상기 클럭 신호의 트리거에서 우선 고 임피던스 상태로 한 후, 상기 제2클럭 사이클로 들어감에 따라 상기 데이타 선으로부터 새로운 상기 데이타를 수신하여 제2출력을 얻도록 한 출력 버퍼 회로(108)를 구비한 것을 특징으로 하는 반도체 메모리.
반도체 메모리에 있어서, 데이타를 기억하는 복수의 메모리 셀이 배열된 메모리 셀 어레이(101)와, 외부의 클럭 신호에 동기하여 확정하는 어드레스 신호에 의해 액세스되는 상기 메모리 셀 어레이내의 메모리 셀의 데이타에 대응하는 신호를 데이타 선에 전송하는 수단과, 상기 클럭 신호에 의해 규정되는 클럭 사이클내에서 상기 데이타에 상당하는 출력이 보유되는 데이타 출력용 트랜지스터를 가지며, 상기 클럭 사이클에 있어서의 제1클럭 사이클내에서 제1출력을 보유하고 있는 상기 데이타 출력용 트랜지스터를 상기 제1클럭 사이클의 다음 제2클럭 사이클로 들어가기 위한 상기 클럭 신호의 트리거에서 우선 고 임피던스 상태로 한 후, 상기 제2클럭 사이클로 들어감에 따라 상기 데이타 선으로부터 새로운 상기 데이타를 수신하여 제2출력을 얻도록 한 출력 버퍼 회로(108)를 구비한 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 선과의 사이에서 상기 클럭 사이클에 의해 제어되는, 상기 데이타 선에 전송된 신호를 상기 데이타 출력용 트랜지스터에 전달하기 위한 전송 제어 회로(31, 32)가 설치되어 있는 것을 특징으로 하는 반도체 메모리.
제3항에 있어서, 상기 출력 버퍼 회로는 상기 클럭 신호의 트리거의 신호 레벨과, 이 트리거에 의해 들어올 상기 클럭 사이클의, 직전의 신호 레벨을 이용한 논리 출력 수단(1,2,3,4)에 의해, 지금까지 보유하고 있던 출력에 대응하는 데이타를 리셋트함과 함께, 상기 데이타 출력용 트랜지스터를 고 임피던스 상태로 하는 것을 특징으로 하는 반도체 메모리.
제4항에 있어서, 상기 논리 출력 수단은 상기 전송 제어 회로와 상기 데이타 출력용 트랜지스터 사이의 전송선에 논리 출력이 접속되고, 상기 클럭 신호의 트리거로부터 상기 전송 제어 회로가 활성으로 될 때까지의 사이의 기간에 상기 데이타 출력용 트랜지스터를 고 임피던스 상태로 하는 신호를 전송하는 것을 특징으로 하는 반도체 메모리.
제4항에 있어서, 상기 데이타 출력용 트랜지스터는 CMOS형 트랜지스터 회로를 구성하는 것을 특징으로 하는 반도체 메모리.
제6항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터의 출력을 보유하기 위한 제1 및 제2래치 회로(21, 22)가 포함되고, 각각의 상기 래치 회로는 2개의 인버터의 상호 입출력을 접속한 구성이고, 상기 제1래치 회로(21)의 출력은 인버터를 통해 상기 CMOS형 트랜지스터 회로의 P채널측의 게이트에 접속되고, 상기 제2래치 회로(22)의 출력은 상기 CMOS형 트랜지스터 회로의 N채널측의 게이트에 접속되어 있는 것을 특징으로 하는 반도체 메모리.
제4항에 있어서, 상기 데이타 출력용 트랜지스터는 N채널 MOS 트랜지스터 회로를 구성하는 것을 특징으로 하는 반도체 메모리.
제8항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터의 출력을 보유하기 위한 제1 및 제2래치 회로(21, 23)가 포함되고, 각각의 상기 래치 회로는 2개의 인버터의 상호 입출력을 접속한 구성이고, 상기 제1래치 회로(21)의 출력은 상기 N채널 MOS 트랜지스터 회로의 풀 업측(13)의 게이트에 접속되고, 상기 제2래치 회로(23)의 출력은 상기 N채널 MOS 트랜지스터 회로의 풀 다운측(12)의 게이트에 접속되어 있는 것을 특징으로 하는 반도체 메모리.
제9항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터에 있어서의 상기 데이타의 풀 업 출력시에 상기 N채널 MOS 트랜지스터 회로의 풀업 측의 게이트 전압을 상승시키는 수단(15)이 포함되어 있는 것을 특징으로 하는 반도체 메모리.
제6항 또는 제8항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터의 관통 전류 방지용 회로 수단(25, 41, 42, 43, 44)이 설치되어 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 데이타 출력용 트랜지스터의 고 임피던스시에서는 상기 데이타 출력용 트랜지스터의 출력은 출력 논리 레벨의 중간 레벨에서 클램프되는 것을 특징으로 하는 반도체 메모리.
내부의 메모리 셀(101) 혹은 레지스터에 기억된 데이타를 클럭 신호를 트리거로 하여 연속적으로 액세스하고, 상기 클럭 신호의 트리거에서 다음 클럭 신호의 트리거까지의 사이로 규정되는 클럭 사이클내에서, 액세스한 상기 데이타를 보유한 채 출력 버퍼 회로(108)에 의해 출력시키는 것이 가능한 반도체 메모리에 있어서, 상기 클럭 사이클에 있어서의 상기 데이타를 보유하고 출력하고 있는 상기 출력 버퍼 회로의 출력을 상기 클럭 신호의 다음 클럭 신호의 트리거에서 우선 고 임피던스 상태로 되도록 하고, 그 후, 상기 클럭 사이클의 다음 클럭 사이클에서 들어 오는 새로운 상기 데이타를 상기 출력 버퍼 회로에 의해 출력시키는 것을 특징으로 하는 반도체 메모리.
제13항에 있어서, 상기 출력 버퍼 회로는 상기 클럭 신호의 트리거 신호 레벨과, 그 트리거에 의해 들어올 상기 클럭 사이클의, 직전의 신호 레벨을 이용한 논리 출력 수단(1,2,3,4)에 의해 지금까지 보유하고 있던 출력에 대응하는 데이타를 리셋트함과 함께, 상기 출력 버퍼 회로의 출력을 고 임피던스 상태로 하는 것을 특징으로 하는 반도체 메모리.
제11항에 있어서, 상기 논리 출력 수단은 상기 출력 버퍼 회로의 출력의 제어선에 논리 출력이 접속되고, 상기 클럭 신호의 트리거부터 상기 데이타가 상기 제어선에 전송될 때까지의 사이의 기간에 상기 데이타 출력용 트랜지스터를 고 임피던스 상태로 하는 신호를 상기 제어선에 전송하는 것을 특징으로 하는 반도체 메모리.
제13항에 있어서, 상기 출력 버퍼 회로에는 CMOS형 데이타 출력용 트랜지스터(11, 12)와, 상기 데이타 출력용 트랜지스터 회로의 출력을 보유하기 위한 제1 및 제2래치 회로(21, 22)가 포함되고, 각각의 상기 래치 회로는 2개의 인버터의 상호 입출력을 접속한 구성이고, 상기 제1래치 회로(21)의 출력은 인버터를 통해 상기 데이타 출력용 트랜지스터 회로의 P채널측의 게이트에 접속되고, 상기 제2래치 회로(22)의 출력은 상기 데이타 출력용 트랜지스터 회로의 N채널측의 게이트에 접속되어 있는 것을 특징으로 하는 반도체 메모리.
제13항에 있어서, 상기 출력 버퍼 회로에는 N채널형의 데이타 출력용 트랜지스터 회로(12, 13)와, 상기 데이타 출력용 트랜지스터 회로의 출력을 보유하기 위한 제1 및 제2래치 회로(21,23)가 포함되고, 각각의 상기 래치 회로는 2개의 인버터의 상호입출력을 접속한 구성이고, 상기 제1래치 회로(21)의 출력은 상기 데이타 출력용 트랜지스터 회로의 풀 업측의 게이트에 접속되고, 상기 제2래치 회로(23)의 출력은 상기 데이타 출력용 트랜지스터 회로의 풀 다운측의 게이트에 접속되고, 또한 상기 데이타 출력용 트랜지스터에 있어서의 상기 데이타의 풀 업 출력시에 상기 풀 업측의 게이트 전압을 상승시키는 수단(15)이 포함되어 있는 것을 특징으로 하는 반도체 메모리.
제16항에 있어서, 상기 클럭 신호의 트리거 신호 레벨과, 이 트리거에 의해 들어올 상기 클럭 사이클의, 직전의 신호 레벨을 이용한 논리 출력에 의해 지금까지 보유하고 있던 출력에 대응하는 데이타를 보유하고 있는 상기 제1 및 제2래치 회로를 리셋트함과 함께, 상기 데이타 출력용 트랜지스터 회로의 출력을 고 임피던스 상태로 하는 것을 특징으로 하는 반도체 메모리.
제18항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터 회로의 관통 전류 방지용 회로 수단(25, 41, 42, 43, 44)이 설치되어 있는 것을 특징으로 하는 반도체 메모리.
제18항에 있어서, 상기 데이타 출력용 트랜지스터의 고 임피던스시에서는 상기 데이타 출력용 트랜지스터 회로의 출력은 출력 논리 레벨의 중간 레벨에서 클램프되는 것을 특징으로 하는 반도체 메모리.
반도체 메모리에 있어서, 데이타를 기억하는 복수의 메모리 셀이 배열된 메모리 셀 어레이(101)와, 외부의 클럭 신호에 동기하여 확정하는 어드레스 신호에 의해 액세스되는 상기 메모리 셀 어레이내의 메모리 셀의 데이타에 대응하는 신호를 데이타 선에 전송하는 수단과, 상기 클럭 신호에 의해 규정되는 판독 사이클내에서 상기 데이타에 상당하는 출력을 보유하는 래치 회로(21, 22, 23) 및 데이타 출력용 트랜지스터 회로(11, 12, 13)를 가지며, 상기 판독 사이클에 있어서의 제1판독 사이클내에서 제1데이타를 상기 래치 회로에 의해 보유하고 또한 그것에 따라 제1출력을 송출하고 있는 상기 데이타 출력용 트랜지스터 회로에 대해, 상기 제1판독 사이클의 다음의 제2판독 사이클로 들어가기 위한 상기 클럭 신호의 트리거에서 우선 상기 래치 회로를 리셋트 상태로 하고, 그 후 상기 제2판독 사이클로 들어감에 따라 상기 데이타 선으로부터 새로운 제2데이타를 수신하여 상기 래치 회로에서 보유함과 함께 그것에 따른 제2출력이 상기 데이타 출력용 트랜지스터 회로로부터 송출되도록 한 출력 버퍼 회로(108)를 구비하는 것을 특징으로 하는 반도체 메모리.
제2항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 선과의 사이에 상기 클럭 사이클에 의해 제어되는, 상기 데이타 선에 전송된 신호를 상기 데이타 출력용 트랜지스터에 전달하기 위한 전송 제어 회로(31,32)가 설치되어 있는 것을 특징으로 하는 반도체 메모리.
제22항에 있어서, 상기 출력 버퍼 회로는 상기 클럭 신호의 트리거 신호 레벨과, 이 트리거에 의해 들어올 상기 클럭 사이클의, 직전의 신호 레벨을 이용한 논리 출력 수단(1, 2, 3, 4)에 의해 지금까지 보유하고 있던 출력에 대응하는 데이타를 리셋트함과 함께, 상기 데이타 출력용 트랜지스터를 고 임피던스 상태로 하는 것을 특징으로 하는 반도체 메모리.
제23항에 있어서, 상기 논리 출력 수단은 상기 전송 제어 회로와 상기 데이타 출력용 트랜지스터 사이의 전송선에 논리 출력이 접속되고, 상기 클럭 신호의 트리거부터 상기 전송 제어 회로가 활성으로 될 때까지의 사이의 기간에 상기 데이타 출력용 트랜지스터를 고 임피던스 상태로 하는 신호를 전송하는 것을 특징으로 하는 반도체 메모리.
제23항에 있어서, 상기 데이타 출력용 트랜지스터는 CMOS형 트랜지스터 회로를 구성하는 것을 특징으로 하는 반도체 메모리.
제25항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터의 출력을 보유하기 위한 제1 및 제2래치 회로(21, 22)가 포함되고, 각각의 상기 래치 회로는 2개의 인버터의 상호 입출력을 접속한 구성이고, 상기 제1래치 회로(21)의 출력은 인버터를 통해 상기 CMOS형 트랜지스터 회로의 P채널측의 게이트에 접속되고, 상기 제2래치 회로(22)의 출력은 상기 CMOS형 트랜지스터 회로의 N채널측의 게이트에 접속되어 있는 것을 특징으로 하는 반도체 메모리.
제23항에 있어서, 상기 데이타 출력용 트랜지스터는 N채널 MOS 트랜지스터 회로를 구성하는 것을 특징으로 하는 반도체 메모리.
제27항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터의 출력을 보유하기 위한 제1 및 제2래치 회로가 포함되고, 각각의 상기 래치 회로는 2개의 인버터의 상호 입출력을 접속한 구성이고, 상기 제1래치 회로(21)의 출력은 상기 N채널 MOS 트랜지스터 회로의 풀 업측(13)의 게이트에 접속되고, 상기 제2래치 회로(23)의 출력은 상기 N채널 MOS 트랜지스터 회로의 풀 다운측(12)의 게이트에 접속되어 있는 것을 특징으로 하는 반도체 메모리.
제28항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터에 있어서의 상기 데이타의 풀 업 출력시에 상기 N채널 MOS 트랜지스터 회로의 풀 업측의 게이트 전압을 상승시키는 수단(15)이 포함되어 있는 것을 특징으로 하는 반도체 메모리.
제25항 또는 제27항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터의 관통 전류 방지용 회로 수단(25,41,42,43,44)이 설치되어 있는 것을 특징으로 하는 반도체 메모리.
제2항에 있어서, 상기 데이타 출력용 트랜지스터의 고 임피던스시에서는 상기 데이타 출력용 트랜지스터의 출력은 출력 논리 레벨의 중간 레벨에서 클램프되는 것을 특징으로 하는 반도체 메모리.
제17항에 있어서, 상기 클럭 신호의 트리거 신호 레벨과, 이 트리거에 의해 들어올 상기 클럭 사이클의 직전의, 신호 레벨을 이용한 논리 출력에 의해 지금까지 보유하고 있던 출력에 대응하는 데이타를 보유하고 있는 상기 제1 및 제2래치 회로를 리셋트함과 함께, 상기 데이타 출력용 트랜지스터 회로의 출력을 고 임피던스 상태로 하는 것을 특징으로 하는 반도체 메모리.
제32항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터 회로의 관통 전류 방지용 회로 수단(25, 41, 42, 43, 44)이 설치되어 있는 것을 특징으로 하는 반도체 메모리.
제32항에 있어서, 상기 데이타 출력용 트랜지스터의 고 임피던스 시에서는 상기 데이타 출력용 트랜지스터 회로의 출력은 출력 논리 레벨의 중간 레벨에서 클램프되는 것을 특징으로 하는 반도체 메모리.