KR970008178A - 반도체 메모리 - Google Patents

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KR970008178A
KR970008178A KR1019960027074A KR19960027074A KR970008178A KR 970008178 A KR970008178 A KR 970008178A KR 1019960027074 A KR1019960027074 A KR 1019960027074A KR 19960027074 A KR19960027074 A KR 19960027074A KR 970008178 A KR970008178 A KR 970008178A
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Abstract

연속데이타 출력의 모드에서, 이전 사이클의 래치 데이타 출력을 새로운 데이타가 전송되기 이전에 리세트하여 반도체 메모리의 고속 액세스 동작을 향상시킨다. 메모리 셀 어레이(101) 내의 메모리 셀 혹은 열 방향으로 구비된 레지스터부에 기억된 데이타를 /CAS를 트리거로 하여 연속적으로 액세스한다. /CAS의 트리거에서 다음 트리거까지의 사이로 규정되는 클럭 사이클내에서, 액세스한 데이타를 유지한 채로 출력 버퍼(108)로서 출력시킨다. 이와 같은 반도체 메모리의 출력 버퍼(108)에 있어서, 새로운 데이타 선(111)에 전송되어 오는 메모리 셀의 새로운 데이타의 출력 사이클로 들어오기 직전에, CAS에 의한 이전 데이타의 리세트, 데이타 출력부의 고 임피던스화가 이루어지게 된다. 그 직후, 데이타 선(111)으로부터의 새로운 데이타가 공급되기 때문에 고속 액세스가 실현된다.

Description

반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시형태의 관련한 DRAM 요부의 구성을 도시하는 블럭도.

Claims (34)

  1. 데이타를 기억하는 복수의 메모리 셀이 배열된 메모리 셀 어레이(101); 클럭 신호에 동기하여 확정하는 어드레스 신호에 의해 액세스되는 상기 메모리 셀 어레이내의 메모리 셀의 데이타에 대응하는 신호를 데이타선에 전송하는 수단; 및 상기 클럭 신호에 의해 규정되는 클럭 사이클내에서 상기 데이타에 상당하는 출력이 유지되는 데이타 출력용 트랜지스터를 가지며, 상기 클럭 사이클에 있어서의 제1클럭 사이클 내에서 제1출력을 유지하고 있는 상기 데이타 출력용 트랜지스터를, 상기 제1클럭 사이클의 다음의 제2클럭 사이클로 들어가기 위한 상기 클럭 신호의 트리거에서 우선 고 임피던스 상태로 한 후, 상기 제2클럭 사이클로 들어감에 따라 상기 데이터 선으로부터 새로운 상기 데이타를 수신하여 제2출력을 얻도록 한 출력 버퍼 회로(108)를 구비한 것을 특징으로 하는 반도체 메모리.
  2. 데이타를 기억하는 복수의 메모리 셀이 배열된 메모리 셀 어레이(101); 외부의 클럭 신호에 동기하여 확정하는 어드레스 신호에 의해 액세스되는 상기 메모리 셀 어레이내의 메모리 셀의 데이타에 대응하는 신호를 데이타 선에 전송하는 수단; 및 상기 클럭 신호에 의해 규정되는 클럭 사이클내에서 상기 데이타에 상당하는 출력이 유지되는 데이타 출력용 트랜지스터를 가지며, 상기 클럭 사이클에 있어서의 제1클럭 사이클 내에서 제1출력을 유지하고 있는 상기 데이타 출력용 트랜지스터를, 상기 제1클럭 사이클의 다음의 제2클럭 사이클로 들어가기 위한 상기 클럭 신호의 트리거에서 우선 고 임피던스 상태로 한 후, 상기 제2클럭 사이클로 들어감에 따라 상기 데이터 선으로부터 새로운 상기 데이타를 수신하여 제2출력을 얻도록 한 출력 버퍼 회로(108)를 구비한 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 선과의 사이에서 상기 클럭 사이클에 의해 제어되고, 상기 데이타 선에 전송된 신호를 상기 데이타 출력용 트랜지터에 전달하기 위한 전송 제어 회로(31,32)가 설치되어 있는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 상기 출력 버퍼 회로는 상기 클럭 신호의 트리거의 신호 레벨과, 이 트리거에 의해 들어올 상기 클럭 사이클의, 직전의 신호 레벨을 이용한 논리 출력수단(1,2,3,4)에 의해, 지금까지 유지하고 있던 출력에 대응하는 데이타를 리세트함과 동시에, 상기 데이타 출력용 트랜지스터를 고 임피던스 상태로 하는 것을 특징으로 하는 반도체 메모리.
  5. 제4항에 있어서, 상기 논리 출력 수단은 상기 전송 제어 회로와 상기 데이타 출력용 트랜지스터 사이의 전송선에 논리 출력이 접속되고, 상기 클럭 신호의 트리거에서 상기 전송 제어 회로가 액티브로 될 때까지의 사이의 기간에 상기 데이타 출력용 트랜지스터를 고 임피던스 상태로 하는 신호를 전송하는 것을 특징으로 하는 반도체 메모리.
  6. 제4항에 있어서, 상기 데이타 출력용 트랜지스터는 CMOS형 트랜지스터 회로를 구성하는 것을 특징으로 하는 반도체 메모리.
  7. 제6항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터의 출력이 유지되기 위한 제1, 제2래치 회로가 포함되고, 각각의 래치 회로는 2개의 인버터의 상호 입출력을 접속한 구성이고, 상기 제1래치 회로(21)의 출력은 인버터를 거쳐 상기 CMOS형 트랜지스터 회로의 P채널측의 게이트에 접속되고, 상기 제2래치 회로(22)의 출력은 상기 CMOS형 트랜지스터 회로의 N채널측의 게이트에 접속되어 있는 것을 특징으로 하는 반도체 메모리.
  8. 제4항에 있어서, 상기 데이타 출력용 트랜지스터는 N채널 MOS 트랜지스터 회로를 구성하는 것을 특징으로 하는 반도체 메모리.
  9. 제8항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터의 출력이 유지되기 위한 제1, 제2래치 회로가 포함되고, 각각의 래치 회로는 2개의 인버터의 상호 입출력을 접속한 구성이고, 상기 제1래치 회로(21)의 출력은 상기 N채널 MOS 트랜지스터 회로의 풀 업측(13)의 게이트에 접속되고, 상기 제2래치 회로(23)의 출력은 상기 N채널 MOS 트랜지스터 회로의 풀 다운측(12)의 게이트에 접속되어 있는 것을 특징으로 하는 반도체 메모리.
  10. 제9항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터에 있어서 상기 데이타의 풀업 출력시에 상기 N채널 MOS 트랜지스터 회로의 풀업 측의 게이트 전압을 상승시키는 수단(15)이 포함되어 있는 것을 특징으로 하는 반도체 메모리.
  11. 제6항 또는 제8항 중 어느 한 항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터의 관통 전류 방지용 회로 수단(25,41,42,43,44)이 설치되어 있는 것을 특징으로 하는 반도체 메모리.
  12. 제1항에 있어서, 상기 데이타 출력용 트랜지스터의 고 임피던스시에는 상기 데이타 출력용 트랜지스터의 출력은 출력 논리 레벨의 중간 레벨에서 클램프되는 것을 특징으로 하는 반도체 메모리.
  13. 내부의 메모리 셀(101) 혹은 레지스터에 기억된 데이타를, 클럭 신호를 트리거로 하여 연속적으로 액세스하고, 상기 클럭 신호의 트리거에서 다음 클럭 신호의 트리거까지의 사이로 규정되는 클럭 사이클내에서, 액세스한 상기 데이타를 유지한 채 출력 버퍼 회로(108)에 의해 출력시키는 것이 가능한 반도체 메모리에 있어서, 상기 클럭 사이클에 있어서 상기 데이타를 유지하여 출력하고 있는 상기 출력 버퍼 회로의 출력을, 상기 클럭 신호의 다음 클럭 신호의 트리거에서 우선 고 임피던스 상태로 되도록 하고, 그후, 상기 클럭 사이클의 다음 클럭 사이클에서 들어 오는 새로운 상기 데이타를 상기 출력 버퍼 회로에 의해 출력시키는 것을 특징으로 하는 반도체 메모리.
  14. 제13항에 있어서, 상기 출력 버퍼 회로는 상기 클럭 신호의 트리거 신호 레벨과, 그 트리거에 의해 들어올 상기 클럭 사이클의 직전의 신호 레벨을 이용한 논리 출력 수단(1,2,3,4)에 의해, 지금까지 유사하고 있던 출력에 대응하는 데이타를 리세트함과 동시에, 상기 출력 버퍼 회로의 출력을 고 임피던스 상태로 하는 것을 특징으로 하는 반도체 메모리.
  15. 제11항에 있어서, 상기 논리 출력 수단은 상기 출력 버퍼 회로의 출력의 제어선에 논리 출력이 접속되고, 상기 클럭 신호의 트리거에서 상기 데이타가 상기 제어선에 전송될 때까지의 사이의 기간에 상기 데이타 출력용 트랜지스터를 고 임피던스 상태로 하는 신호를 상기 제어선에 전송하는 것을 특징으로 하는 반도체 메모리.
  16. 제13항에 있어서, 상기 출력 버퍼 회로에는 CMOS형 데이타 출력용 트랜지스터 회로(11,12)와, 이 데이타 출력용 트랜지스터 회로의 출력이 유지되기 위한 제1, 제2래치 회로(21,22)가 포함되고, 각각의 래치 회로는 2개의 인버터의 상호 입출력을 접속한 구성이고, 상기 제1래치 회로(21)의 출력은 인버터를 거쳐 상기 데이타 출력용 트랜지스터 회로의 P채널측의 게이트에 접속되고, 상기 제2래치 회로(22)의 출력은 상기 데이타 출력용 트랜지스터 회로의 N채널측의 게이트에 접속되어 있는 것을 특징으로 하는 반도체 메모리.
  17. 제13항에 있어서, 상기 출력 버퍼 회로에는 N채널형 데이타 출력용 트랜지스터 회로(12,13)와, 이 데이타 출력용 트랜지스터 회로의 출력이 유지되기 위한 제1, 제2래치 회로(21,23)가 포함되고, 각각의 래치 회로는 2개의 인버터의 상호입출력을 접속한 구성이고, 상기 제1래치 회로(21)의 출력은 상기 데이타 출력용 트랜지스터 회로의 풀 업측 게이트에 접속되고, 상기 제2래치 회로(23)의 출력은 상기 데이타 출력용 트랜지스터 회로의 풀 다운측의 게이트에 접속되고, 또한 상기 데이타 출력용 트랜지스터에 있어서 상기 데이타의 풀 업 출력시에 상기 풀 업측의 게이트 전압을 상승시키는 수단(15)이 포함되어 있는 것을 특징으로 하는 반도체 메모리.
  18. 제16항에 있어서, 상기 클럭 신호의 트리거 신호 레벨과, 이 트리거에 의해 들어올 상기 클럭 사이클의, 직전의 신호 레벨을 이용한 논리 출력에 의해 지금까지 유지하고 있던 출력에 대응하는 데이타를 유지하고 있는 상기 제1, 제2래치 회로를 리세트함과 동시에, 상기 데이타 출력용 트랜지스터 회로의 출력을 고 임피던스 상태로 하는 것을 특징으로 하는 반도체 메모리.
  19. 제18항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터 회로의 관통 전류용 방지용 회로 수단(25,41,42,43,44)이 설치되어 있는 것을 특징으로 하는 반도체 메모리.
  20. 제18항에 있어서, 상기 데이타 출력용 트랜지스터의 고 임피던스시에는 상기 데이타 출력용 트랜지스터 회로의 출력이 출력 논리 레벨의 중간 레벨에서 클램프되는 것을 특징으로 하는 반도체 메모리.
  21. 데이타를 기억하는 복수의 메모리 셀이 배열된 메모리 셀 어레이(101); 외부의 클럭 신호에 동기하여 확정하는 어드레스 신호에 의해 액세스되는 상기 메모리 셀 어레이내의 메모리 셀의 데이타에 대응하는 신호를 데이타 선에 전송하는 수단; 및 상기 클럭 신호에 의해 규정되는 독출 사이클내에서 상기 데이타에 상당하는 출력이 유지되는 래치 회로(21,22,23) 및 데이타 출력용 트랜지스터 회로(11,12,13)를 가지며, 상기 독출 사이클에 있어서 제1독출 사이클내에서 제1데이타를 상기 래치 회로에 의해 유지하고 또한 그것에 대응하여 제1출력을 송출하고 있는 상기 데이타 출력용 트랜지스터 회로에 대해, 상기 제1독출 사이클의 다음의 제2독출 사이클로 들어가기 위한 상기 클럭 신호의 트리거에서 우선 상기 래치 회로를 리세트 상태로 함과 동시에 상기 데이타 출력용 트랜지스터 회로의 출력을 고 임피던스 상태로 하고, 이후 상기 제2독출 사이클로 들어감에 따라 상기 데이타 선으로부터 새로운 제2데이타를 수신하여 상기 래치 회로로서 유지함과 동시에 그것에 대응한 제2출력이 상기 데이타 출력용 트랜지스터 회로로부터 송출되도록 한 출력 버퍼 회로(108)를 구비한 것을 특징으로 하는 반도체 메모리.
  22. 제2항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 선과의 사이에 상기 클럭 사이클에 의해 제어되고, 상기 데이타 선에 전송된 신호를 상기 데이타 출력용 트랜지스터에 전달하기 위한 전송 제어 회로(31,32)가 설치되어 있는 것을 특징으로 하는 반도체 메모리.
  23. 제22항에 있어서, 상기 출력 버퍼 회로는 상기 클럭 신호의 트리거 신호 레벨과, 이 트리거에 의해 들어올 상기 클럭 사이클의, 직전의 신호 레벨을 이용한 논리 출력 수단(1,2,3,4)에 의해 지금까지 유지하고 있던 출력에 대응하는 데이타를 리세트함과 동시에, 상기 데이타 출력용 트랜지스터를 고 임피던스 상태로 하는 것을 특징으로 하는 반도체 메모리.
  24. 제23항에 있어서, 상기 논리 출력 수단은 상기 전송 제어 회로와 상기 데이타 출력용 트랜지스터 사이의 전송선에 논리 출력이 접속되고, 상기 클럭 신호의 트리거에서 상기 전송 제어 회로가 액티브로 될 때까지의 사이의 기간에 상기 데이타 출력용 트랜지스터를 고 임피던스 상태로 하는 신호를 전송하는 것을 특징으로 하는 반도체 메모리.
  25. 제23항에 있어서, 상기 데이타 출력용 트랜지스터는 CMOS형 트랜지스터 회로를 구성하는 것을 특징으로 하는 반도체 메모리.
  26. 제25항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터의 출력이 유지되기 위한 제1, 제2래치 회로가 포함되고, 각각의 래치 회로는 2개의 인버터의 상호 입출력을 접속한 구성이고, 상기 제1래치 회로(21)의 출력은 인버터를 거쳐 상기 CMOS형 트랜지스터 회로의 P채널측의 게이트에 접속되고, 상기 제2래치 회로(22)의 출력은 상기 CMOS형 트랜지스터 회로의 N채널측의 게이트에 접속되어 있는 것을 특징으로 하는 반도체 메모리.
  27. 제23항에 있어서, 상기데이타 출력용 트랜지스터는 N채널 MOS 트랜지스터 회로를 구성하는 것을 특징으로 하는 반도체 메모리.
  28. 제27항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터의 출력이 유지되기 위한 제1, 제2래치 회로가 포함되고, 각각의 래치 회로는 2개의 인버터의 상호 입출력을 접속한 구성이고, 상기 제1래치 회로(21)의 출력은 상기 N채널 MOS 트랜지스터 회로의 풀 업측(13)의 게이트에 접속되고, 상기 제2래치 회로(23)의 출력은 상기 N채널 MOS 트랜지스터의 회로의 풀 다운측(12)의 게이트에 접속되어 있는 것을 특징으로 하는 반도체 메모리.
  29. 제28항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터에 있어서 상기 데이타의 풀 업 출력시에 상기 N채널 MOS 트랜지스터 회로의 풀 업측의 게이트 전압을 상승시키는 수단(15)이 포함되어 있는 것을 특징으로 하는 반도체 메모리.
  30. 제25항 또는 제27항 중 어느 한 항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터의 관통 전류 방지용 회로 수단(25,41,42,43,44)이 설치되어 있는 것을 특징으로 하는 반도체 메모리.
  31. 제2항에 있어서, 상기 데이타 출력용 트랜지스터의 고 임피던스 시에서는 상기 데이타 출력용 트랜지스터의 출력은 출력 논리 레벨의 중간 레벨에서 클램프되는 것을 특징으로 하는 반도체 메모리.
  32. 제17항에 있어서, 상기 클럭 신호의 트리거 신호 레벨과, 이 트리거에 의해 들어올 상기 클럭 사이클의 직전의 신호 레벨을 이용한 논리 출력에 의해 지금까지 유지하고 있던 출력에 대응하는 데이타를 유지하고 있는 상기 제1, 제2래치 회로를 리세트함과 동시에, 상기 데이타 출력용 트랜지스터 회로의 출력을 고 임피던스 상태로 하는 것을 특징으로 하는 반도체 메모리.
  33. 제32항에 있어서, 상기 출력 버퍼 회로에는 상기 데이타 출력용 트랜지스터 회로의 관통 전류 방지용 회로 수단(25,41,42,43,44)이 설치되어 있는 것을 특징으로 하는 반도체 메모리.
  34. 제32항에 있어서, 상기 데이타 출력용 트랜지스터의 고 임피던스 시에서는 상기 데이타 출력용 트랜지스터 회로의 출력은 출력 논리 레벨의 중간 레벨에서 클램프되는 것을 특징으로 하는 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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