TW297903B - - Google Patents

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經濟部中央標準局·負工消费合作社印製 A7 _ B7 五、發明説明（1 ) 【發明之技術領域】 本發明係有關要求高速動作之半導體記憶體。尤其適 用於記憶體之輸出緩衝構成。 【先行技術】 做爲DRAM之高速動作模態之一具有超頁模態（ Hyper Page Mode 以下簡稱爲Η PM)。此係將記憶於 內部記憶胞或暫存器之資料，依據預定之時鐘信號（ /CAS : CAS之建立信號）變成觸發所確定之位址信 號連續地存取時，在從時鐘信號之觸發到下一個之時鐘信 號之觸發之間所規定之時鐘周期內，維持存取之資料狀態 就可輸出之模態。其他稱呼亦稱EDO (Extend Data 0-utput )。圖7係將在DRAM之HPM之資料輸出形態 與周知之頁模態做比較之波形圖。在此，將此頁模態稱爲 快速頁模態（Fast Page Mode)而簡稱爲FPM。位址信 號A D D係分爲列位址（ROW, ADD )與行位址（COL .ADD )。由列之選擇信號RAS(RAS之下降信號）來確定 列位址，並且，由行之選擇信號CAS ( CAS之下降信 號）來確定行位址。連續性地變化行位址，由這些位址所 存取沒有圖示之記憶胞係以輸出I/0表示。 圖7係方便上將由來自/CAS之存取時間（ TCAC )所規定者，與由來自位址信號之存取時間（ TAA〉所規定者表示於同一時間軸上。TCAC係在/ CAS之下降時進行已經所對應位址之資料存取，但是， 本紙张尺度適用中國國家標隼（CNS ) Λ4規格（210 X297公釐) ' I ! 1 -{ 1 I II —^1» I ^ 1^1 - - - 1^1 I -¾ —^1 I . Τ» ^^ 、-访 (請先閣讀背面之注意事項再填寫本頁) ^7903_^_ 五、發明説明（2 ) TAA係在位址之切換時所規定，而等待位址之切換之結 束而建立/CAS，藉此進行所確定對應於位址之資料之 存取。只有其存取時間份量，在TAA係資料之存取較 TCA爲慢，而在HPM係其份量繼續輸出前面之資料。 如圖7所示，在FPM之資料輸出係/CAS若變成 ” H”位準時就不能維持輸出。但是，其特徵爲於HPM 時即使/CAS變成” H”位準時由於下一/CAS之下 降而直到在下一位址時記憶之資料存取爲止就持續維持資 料輸出。隨著記億體之動作頻率變高，具有在即使F PM 有嚴格之規格時假如HPM時就可以做到之益處。/ 圖8係實現在DRAM之HPM之資料輸出形態之先 行技術之輸出緩衝之電路圖。輸入於輸出緩衝之互補性信 號RD，/RD係從記憶胞之讀出資料。控制同步反相器 (clocked inverter) 3 1 ，3 2 之互捕性信號 DXFR ，/DXFR係用來控制對於信號RD，/RD之输出緩 衝之傳輸。 經濟部中央標準局員工消费合作社印梵 (請先閱讀背面之注意事項再填寫本頁) 同步反相器3 1 ，3 2之各資料輸出係分別供給閂鎖 電路（latch circuit ) 2 1 ，2 2。閂鎖電路 2 1 ， 2 2係分別連接2個反相器之互相輸出入之構成。閂鎖電 路2 1之輸出係經由反相器2 5連接於P頻道MOS電晶 體1 1之閘。閂鎖電路2 2之輸出係連接於N頻道MOS 電晶體1 2之閘。Μ 〇 S電晶體1 1 ，1 2係資料輸出用 電晶體電路，其共通漏極輸出係連接於資料輸出I /0。 在構成閂鎖電路2 2 —方之反相器裝設有爲了控制電 本纸張尺度適用中國國家標準（CNS ) Λ4规格（：：10Χ2()7公蝥） 經濟部中央標準局貝工消费合作社印製 A7 _______B7 五、發明説明（3 ) 源V c c側電流路所用之p頻道m〇S電晶體4 1。在此 MOS電晶體4 1之閘係流經反相器4 2供給反相器2 5 之輸出。又，於反相器2 5裝設有控制接地電位GND側 之電流路所需之N頻道MOS電晶體4 3。在此電晶體 4 3之閘係流經反相器4 4供給閂鎖電路2 2之輸出。這 些構成將成爲資料輸出用電晶體電路之貫通電流防止用之 電路發揮其作用。 亦即，電晶體1 1 ，1 2之閘控制係由供給兩方” Η ”位準，或兩方” L ”位準來達成。因此，反相器2 5之 Vc c輸出係將Ρ頻道MOS電晶體1 1變成0F5之後 將電晶體4 1變成導通狀態，由Vc c輸出N頻道MOS 電晶體1 2變成Ο N狀態之貫通電流來防止動作，或閂鎖 電路2 2之GND輸出使N頻道MOS電晶體1 2變成 OFF之後將電晶體4 3變成導通狀態，而由GND輸出 將P頻道MOS電晶體11變成ON之貫通電流防止動作 係對於降低消費電流發揮其效果。像這種貫通電流防止之 構成係尤其對於多位元製品而言是重要之構成。 圖9係表示圖8之電路動作之波形圖。接著/ RAS ，由於/CAS之降低來確定記億體內部之位址信號。對 應於此位址信號之記憶體之資料係成爲資料線” Η ”位準 之均衡化後所決定之信號RD，/RD送出。並且，分別 藉將DXFR，/DXFR變成” Η” ，” L”位準將 RD，/RD之新資料傳輸到圖8所示之輸出緩衝器。在 此新資料邊重設迄今所輸出之前/C A S周期之閂鎖資料 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

，tT 經濟部中央標準局員工消費合作社印製 A7 ____B7__ 五、發明説明（4 ) 而輸出新資料。 上述圖8之電路構成係具有如下缺點。於閂鎖電路 2 1 ，2 2，除非前周期之輸出資料完全由新資料重設之 後就不能輸出上述新資料，所以尤其輸出資料做全擺動時 之存取時間會惡化。此係，若電源電壓低時就更加成爲問 題，至於緩衝終段之MOS電晶體11 ，12之資料輸出 用電晶體電路輸出之全擺動時，資料输出將會明顯地延遲 。並且，如上述，由於備有貫通電流防止電路，所以，因 信號之回饋引起之緩衝終段之MOS電晶體11 ，12之 動作會延遲。在這種構成，尤其將妨礙從期盼高速存取之 /CAS之存取時間之高速化。 【發明所欲解決之問題】 像這樣先行技術，係具有同步於時鐘信號資料之連續 輸出動作機能之輸出緩衝因由將前周期之閂鎖資料新傳輸 過來之新資料來重設，所以到輸出所需新資料爲止之時間 太花費時間，所以具有會妨礙半導體記憶體之高速存取之 缺點。 本發明係考慮上述情形所發明者，其目的係提供一種 容易實現存取時間之高速化之半導體記憶體。 【解決問題之手段】 本發明之半導體記憶體，其特徵係具有；排列有記憶 資料之複數記憶胞之記憶胞陣列，與將對應於由於同步於 本紙張尺度通用中1]國家標準（CNS ) Λ4规格（210X 29?公楚） --------广衣------1T------( (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印策 A7 B7 五、發明説明（5 ) 時鐘信號來確定之位址信號所存取之上述記憶胞陣歹[J內之 記億胞之資料傳输於資料線之手段.，與具有在由上述時鐘 信號所規定之時鐘周期內對於維持相當於上述資料之輸出 之資料输出用電晶體，將在上述時鐘周期之第1時鐘周期 之第1時鐘周期內維持第1輸出之上述資料用電晶體，在 進入上述第1時鐘周期之下一第2時鐘周期所用之上述時 鐘信號之觸發首先變成高阻抗狀態之後，由於進入上述第 2時鐘周期從上述資料線取入新上述資料來獲得第2輸出 之輸出緩衝電路。 / 【發明之實施形態】 圖1係表示有關本發明第1實施形態之D RAM要部 構成之方塊圖。記億胞陣列1 0 1係排列記憶資料之複數 記憶胞來構成。列解碼器1 0 2，讀出放大器1 〇 3，行 解碼器1 0 4係由於從分別輸入/RAS (RAS之降低 信號）及/CAS (CAS之降低信號）之列位址緩衝器 1 0 5及行位址緩衝器1 0 6之位址信號，使用於記億胞 資料之讀出或寫入其他更新等之磁蕊記憶體（memory core)部。控制電路1 0 7係用來控制輸入賦能書寫（ writeenable )信號之/ WE，賦能輸出（output enable) 信號之/0E ， /CAS 等 ，輸出 緩衝器 1 0 8 ， 輸入緩衝器1 0 9，將這些適當地切換而連接於输出 I/O之切換控制電路1 1 0。輸出I/O係電位輸出爲 不定之浮動時，例如由外附電路被拉動成1/2 Vc c。 本紙張尺度通用中闽國家標隼（CNS ) Λ4現格（210X 297公货） A^------1τ------{ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消铎合作社印製 A7 B7 五、發明説明（6 ) 上述構成之特徵係在於實現Η PM之資料輸出形態之 讀出系動作。亦即，記億胞陣列1 0 1內之記憶胞或讀出 放大器等，將具備於行方向記憶於暫存器部之資料，將外 部之時鐘信號，例如，將/CAS做爲觸發連續性地存取 。在從/CAS之觸發到下一觸發之時段所規定之時鐘周 期內，仍維持所存取之資料之狀態下由輸出緩衝器1 0 8 輸出。於像這樣構成之半導體記憶體，由於/CAS供給 於輸出緩衝器1 0 8之構成，有助益於資料輸出控制。 亦即，於輸出緩衝器1 0 8，在進入傳输到新資料線 1 1 1之記億胞之新資料輸出周期即前，進行由/GAS 之前資料重設。由於其即後，從資料線111供給新資料 ，所以可實現高速输出。茲就输出緩衝器1 0 8之構成更 具體地說明如下。 圖2係有關本發明第2實施形態之输出緩衝器之構成 之電路圖。與圖8相較相異之處所係裝設有導入外部時鐘 信號之/CAS，而以此/CAS，與資料傳輸控制信號 之DXFR，將NAND閘性之邏輯輸出給與節點N1 ， N 2之構成。

亦即，同步反相器3 1與閂鎖電路2 1之傳输間之節 點N 1 ，與電源電壓V c c之間串聯地形成P頻道MOS 電晶體2 ，1之電流路。對於這些電晶體1 ，4之閘供給 / C A S信號，在電晶體2 ，3之閘供給D X F R信號。

其他之電路構成因與圖8之構成同樣所以標示同一符 號。亦即，由傳输控制之從記憶胞之讀出資料之信號R D 本紙張尺度適用中國國家橾準（CNS ) Λ4現格（：Μ0Χ 297公.f ) (請先閱讀背面之注意事項再填寫本頁} 袈 訂 經濟部中央標準局员工消費合作社印裝 A7 B7 五、發明説明（7 ) ，/RD之同步反相器3 1 ，3 2係DXFR之” H”位 準，/ D X F R之” L ”位準而加以活性化。各R D之信 號資料係分別供給閂鎖電路2 1 ，2 2。閂鎖電路2 1 ， 2 2係分別連接2個之反相器之互相輸出入之構成。閂鎖 電路2 1之輸出係經由反相器2 5連接於P頻道MOS電 晶體1 1之閘。閂鎖電路2 2之輸出係連接於N頻道 MOS電晶體1 2 °MOS電晶體1 1 ，1 2係資料輸出 用電晶體電路，其共通漏極輸出係連接於資料輸出I /0 〇 在構成閂鎖電路2 2之一方反相器裝設有控制.電源 Vc c側之電流路所用之P頻道M0S電晶體4 1。在 此電晶體4 1之閘係反相器2 5之输出通過反相器4 2供 給。又，在反相器2 5裝設有控制接地電位GND側之電 流路所用之N頻道M0S電晶體4 3。在此電晶體4 3之 閘係閂鎖電路2 2之輸出通過反相器4 4供給之。這些構 成係如於上述圖8之構成所說明，將成爲資料輸出用電晶 體電路（1 1，1 2 )之貫通電流防止用之電路發揮其作 用0 圖3係表示圖2之電路動作之波形圖。接著/RAS ，以/CAS之降低來確定記憶體內部之位址信號，而對 應於此位址信號之記憶體之資料係將成爲資料線” H”位 準之均衡化後所決定之信號RD，/RD加以送出。在此 /CAS之降低即後時，DXFR/DXFR係分別變成 ” L ” ，” Η ”之位準，而同步反相器3 1 ，3 2係處於 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ 2^7公釐） (請先閲讀背面之注意事項再填寫本頁)

-10 - 297903 A7 B7 經濟部中央標準局員工消費合作社印製 五、 發明説明（ 8 ) .1 非 fg.1. 動 作 狀 態 〇 而 以 此 時 之 / C A S 之 Μ L ” 位 準 與 1 D X F R 之 ” L ” 位 準 使 Ρ 頻 道 電 晶 體 1 9 4 變 成 0 N 1 1 藉 此 節 點 N 1 ， N 2 皆 嫌 変 成 Η 99 位 準 9 而 重 設 閂 A/I、 鎖 電 路 1 I 請 1 I 2 1 2 2 之 閂 鎖 資 料 9 並 且 ， 在 資 料 輸 出 用 電 晶 體 電 路 先 閱 1 1 •讀 1 I 之 P its 頻 道 Μ 0 S 電 晶 體 1 1 之 閘 施 加 99 Η 99 位 準 5 N 頻 道 背 τέ 1 I 之 1 Μ 0 S 電 晶 體 1 2 之 閘 則 施 加 ” L ” 位 準 9 各 電 晶 體 1 1 意 1 1 1 9 1 2 將 變 成 0 F F 〇 藉 此 資 料输 出 用 電 晶 體 電 路 之 輸 項 再 1 填 出 將 變 成 高 阻 抗 狀 態 ( 1 / 2 V C C ) 〇 其 後 9 D X F R 寫 本 | 5 / D X F R 將 分 別 變 成 Η 99 9 ” L 位 準 9 而 同 步 反 頁 1 1 相 器 3 1 9 3 2 將 變 成 動 作狀 態 將 從 資 料 線 之 新 資 料 R D 1 1 ， / R D 傳 輸 於 節 點 N 2 9 Ν 1 〇 在 此 時 由 於 D X F R 係 1 1 ” Η ” 位 準 所 以 電 晶 體 IUE. 2 5 3 爲 變 成 〇 F F 〇 新 資 料 之 訂 I R D ， / R D 係 只 要 將 閂 鎖 電 路 2 1 9 2 2 之 任 一 反 相 於 1 I ” L ” 側 就 可 以 9 所 以 9 閂 鎖 電 路 2 1 J 2 2 之 資 料 組 將 1 I 會 高 速 化 〇 1 1 此 圖 3 也 如 先 行 技 術 所 說 明 方 便 上 9 由 / C A S 之 存 1 取 時 間 ( C A C ) 所 規 定 者 與 從 位 址 信 號 之 存 取 時 間 ( 1 1 Τ A A ) 所 規 定 者 在 同 . 時 間 軸 上 表 示 〇 將 Τ A A 之 部 分 1 1 大 概 以 虛 線 區 隔 表 示 〇 1 1 若 依 據 構 成 J 將 在 / C A S 周 期 之 第 1 讀 出 周 期 內 由 1 I 閂 鎖 電 路 2 1 9 2 2 維 持 第 1 資 料 而 對 應 於 此 所 輸 出 之 資 I 料 輸 出 用 電 晶 體 電 路 ( Μ 0 S 電 晶 體 1 1 9 1 2 ) 利 用 1 1 1 進 入 於 第 1 讀 出 周 期 之 下 . 第 2 讀 出 周 期 所 用 之 先 頭 之 / 1 1 C A S 之 觸 發 9 變 成 高 阻 抗 狀 態 0 與 此 同 時 閂 Διί> 鎖 電 路 2 1 1 1 本纸ί艮尺度適用中國國家標隼（CNS ) Λ4規格（210X 297公釐） 11 經濟部中央標隼局員工消资合作社印製 A7 B7 五、發明説明（9 ) ，2 2將被重設。其後，以DXFR，/DXFR之信號 變化進入上述第2讀出周期。藉此，傳輸新第2資料（信 號RD，/RD)而被閂鎖電路2 1 ，2 2所閂鎖。對應 於此新資料就從資料输出用電晶體電路輸出。 亦即，在新資料之傳輸前預先利用/CAS之觸發來 重設閂鎖電路2 1 ，2 2，因資料輸出用電晶體電路1工 ，1 2處於高阻抗狀態，所以，因不必等待由新資料變成 ON之資料輸出用電晶體（1 1或1 2 )之OFF，所以 ，可縮短從/CAS上升之存取時間。藉此，即使較先行 技術之HPM相較來提高記憶體之動作頻率，也可容易進 行高速存取動作。 圖4係有關此發明之第3實施形態之輸出緩衝器之構 成之電路圖。與圖2之構成相較其不同之處所，係取除了 貫逋電流防止用之電路。在新資料之傳输前利用預先/ CAS之觸發來重設閂鎖電路2 1，2 3，資料輸出用電 晶體各個（1 1 ，1 2 )係變成高阻抗狀態，所以，不需 要貫通電流防止用之電路。藉此，資料傳輸之最佳路徑將 被縮短爲最小限度，而可進行更高速記憶之存取動作。但 是，若將記憶體之動作頻率提高到可存取之限度時，因將 各資料輸出用電晶體（1 1 ，1 2 )變成高阻抗狀態之時 間可縮短，所以限於此情況，圖2構成之電路將成爲較爲 安定。 圖5係有關此發明之第4實施形態之輸出緩衝器之構 成之電路圖。與圖4構成相較其相異之處所，係在於資料 $張尺度適州中國國家標準（CNS ) Λ4規格（210X2W公;^ *~ (請先閲讀背面之注意事項再填寫本頁)

A7 ___B7_ 五、發明説明（ίο ) 輸出用電晶體電路（1 3 ，1 2 )。圖4之資料輸出用電 晶體電路（1 ，1 2 )係C Μ 0 S電晶體電路，但是，在 圖5之構成係變成Ν頻道MO S電晶體電路。 亦即，替代圖4之Ρ頻道NOS電晶體11備有較Ρ 頻道其驅動速度更快之Ν頻道MOS電晶體13之構成。 藉此，邏輯上就不需要圖4之反相器2 6。替代此必須考 慮降低閥値，在Ν頻道MOS電晶體1 3 ON時，至少需 要提高電晶體13閥値之ON電極。升壓電路15係爲此 所設置者，在資料輸出用電晶體電路（1 3 ，1 2 )之資 料之吸合輸出（pull-up output)時將提高電晶體l· 3之 閘電壓。由此構成，與圖4之構成同樣可儘量縮短資料傳 輸之最佳路徑，並且，將資料输出用電晶體電路本身做高 速驅動輸出，而有助益於記憶體之高速存取動作。 經濟部中央標準局員工消费合作社印敦

{力水-- {请先閱讀背面之注意事項再填寫本百C 圖6係表示本發明之Η PM之輸出形態之評價所用之 波形圖，而與先行技術之圖8之電路輸出形態做比較者。 圖中TCOH係保持命令時間，而用來評價從向/CAS 周期結束之”位準”前之” Η ”邊緣具有保持多少資料之 期間。在本發明，在傳輸新資料之前，預先利用此新資料 所需之CAS觸發來重設输出緩衝電路之閂鎖電路，並且 ，資料輸出用電晶體電路之輸出將變成高阻抗狀態（ 1 / 2 V c c )。亦即，此電路係若/ C A S掉落到” L ”時則資料輸出用電晶體電路之輸出將消失，所以，資料 輸出之持續時間將較先行技術相較會變短。但是，由於 TCOH係TCAC，TAA都確保爲沒有障礙程度，所 本紙張尺度適爪中國國家標準（CNS ) A4規格（210X 297公廣) ~ 〜 經濟部中央標準局貞工消費合作社印裝 ___ B7_ 五、發明説明（11 ) 以，對於此可以說是沒有問題。又，在新資料輸出前，所 以資料輸出用電晶體電路之輸出被高阻抗狀態之1/2 V c c所引拉，將有助益於開始資料輸出較先行技術變成 更快。 以上說明係以D R A Μ之Η P Μ之動作形態爲例做了 說明，但是並非限於此者。例如，時鐘信號係不限於/ CAS，而也可以使用在記憶體內部所製作之時鐘信號。 可應用於將時鐘信號做爲觸發而連續性地存取，在從時鐘 信號之觸發到下一時鐘信號之觸發爲止時段之周期內，仍 維持所存取資料之狀態下可輸出之半導體記憶體。/ 按，併記於本申請書申請專利範圍之各構成要件之圖 面參照符號係爲了容易了解本發明者，並非將本發明之技 術範圍限定於圖示於圖面之實施例之意圖所併記者。 【發明效果】 如以上所說明若依據本發明將位於輸出緩衝電路內之 資料輸出用電晶體電路前段之閂鎖電路之重設可以較先行 技術更快時間實施，所以可消除切換輸出資料時之資料輸 出用電晶體電路之貫通電流，同時，可提供使存取時間可 更高速化之記憶胞。 圖式之簡單說明 圖1係表示有關本發明第1實施形態之DRAM要部 構成之方塊圖。 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ297公筚） (請先閱讀背面之注意事項再填寫本頁)

*1T 14 A7 ____ B7_______ 五、發明説明（丨2 ) 圖2係表示本發明第2實施形態之輸出緩衝器之構成 之電路圖。 圖3係表示圖2電路動作之波形圖。 圖4係表示有關本發明第3實施形態之輸出緩衝路構 成電路圖。 圖5係表示有關本發明第4實施形態之輸出緩衝路構 成電路圖。 圖6係表示本發明之HPM之輸出形態之評價所用之 波形圖。 圖7係欲實現D R AM之Η PM之資料輸出形態與周 知之頁模態做比較之波形圖。 圖8係欲實現D R AM之ΗΡΜ之資料輸出形態先行 技術之輸出緩衝器之電路圖。。 圖9係表示圖8之電路動作之波形圖。 【符號之說明】 I I入 取 n 訂 1^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 1 4 ， 1 1 ，4 1 • Ρ 頻 道 Μ 〇 S電晶體 1 2 ，4 5 . ..ν' 頻 道 Μ 0 S 電 晶 IU|[ 體， 2 1 ，2 2 . ..閂 Λ/Ι> 鎖 電 路 9 2 5 ，2 4 ， 4 4 . 反 相 器 3 1 ，3 2 . ..同 步 反 相 器 0 本紙張尺度適用中國國家標率（CNS ) Λ4規格（2丨0X297公釐） ' 15 *

Claims (1)

1. 經濟部中央標準局貝工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） A8 Βδ C8 D8 六、申請專利範圍 1 . 一種半導體記憶體，其特徵爲備有： 排列記憶資料之複數記憶胞之記憶體陣列（1 0 1 ) ，與 將對應於由同步於時鐘信猇所確定之位址信號所存取 之上述記憶胞陣列內之記憶胞之資料傳輸於資料線之手段 ，與 具有在由上述時鐘信號所規定之時鐘周期內維持相當 於上述資料輸出之資料輸出用電晶體，將在上述時鐘周期 之第1時鐘周期內維持第1輸出之上述資料輸出用電晶體 ，在進入上述第1時鐘周期之下一第2時鐘周期所需之上 / 述時鐘信號之觸發，首先變成高阻抗狀態之後，由於進入 上述第2時鐘周期而從上述資料線取入新上述資料來獲得 第2輸出之輸出緩衝電路（1 0 8 )。 2 . —種半導體記憶體，其特徵爲具備； 排列記憶資料之複數記憶胞之記億體陣列（1 0 1 ) ，與 將對應於由同步於外部時鐘信號所確定之位址信號所 存取之上述記憶胞陣列內之記憶胞之資料傳輸於資料線之 手段，與 具有在由上述時鐘信號所規定之時鐘周期內維持相當 於上述資料输出之資料输出用電晶體，將在上述時鐘周期 之第1時鐘周期內維持第1输出之上述資料输出用電晶體 ，在進入上述第1時鐘周期之下一第2時鐘周期所需之上 述時鐘信號之觸發，首先變成高阻抗狀態之後，由於進入 -16 - (請先閱讀背面之注意事項再填寫本頁)

   經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 々、申請專利範圍 上述第2時鐘周期而從上述資料線取入新上述資料來獲得 第2輸出之輸出緩衝電路（1 〇 8 )。 3.根據申請專利範圍第1項之半導體記憶體，其中 在上述输出緩衝電路於與上述資料線之間裝設有由上述時 鐘周期所控制，將傳輸到上述賫料線之信號傳輸到上述資 料輸出用電晶體所用之傳输控制電路（3 1 ，3 2 ) 4 .根據申請專利範圍第3項之半導體記憶體，其中 上述輸出緩衝電路係由於利用上述時鐘信號之觸發之信號 位準，與由此觸發欲進入之上述時鐘周期之即前之信號位 準之邏輯輸出手段（1 ，2，3，4 )，重設對應於迄今 / 所維持之輸出資料，並且，使上述資料輸出用電晶體變成 高阻抗狀態。 5 .根據申請專利範圍第4項之半導體記憶體，其中 上述邏輯輸出手段係在上述傳輸控制電路與上述資料輸出 用電晶體之間之傳輸線連接邏輯輸出，在從上述時鐘信號 之觸發到上述傳輸控制電路變成主動爲止時段之期間將上 述資料輸出用電晶體傳輸變成高阻抗狀態之信號。 6 .根據申請專利範圍第4項之半導體記憶體，其中 上述資料輸出用電晶體係構成CMO S型電晶體電路。 7.根據申請專利範圍第6項之半導體記憶體，其中 上述输出緩衝電路係包含有維持上述資料輸出用電晶體之 輸出所需之第1 ，第2閂鎖電路，各個閂鎖電路係連接2 個反相器之互相输出入之構成，上述第1閂鎖電路（2 1 )之輸出係經由反相器連接於上述COMS型電晶體電路 (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（21 〇 X 297公釐） 17 六、申請專利範圍 之P頻道側之閘，上述第2閂鎖電路（2 2 )之輸出係連 接於上述CMO S型幫晶體電路之N頻道側之閘。 8.根據申請專利範圍第4項之半導體記憶體，其中 上述資料輸出用電晶體係構成N頻道MO S電晶體電路。 9 .根據申請專利範圍第8項之半導體記憶體，其中 在上述输出緩衝電路包含了維持上述資料輸出用電晶體之 輸出所需之第1 ，第2閂鎖電路，各個閂鎖電路係連接2 個反相器之互相輸出入之構成，上述第1閂鎖電路（2 1 )之输出係連接於上述N頻道MOS電晶體電路之吸合（ pu 1 1 - u p )側之閘，上述第2閂鎖電路（2 3 )之輸出係 連接於上述頻道MO S電晶體電路之吸合（pull-down) 側之閘。 10.根據申請專利範圍第9項之半導體記憶體，其 中在上述输出緩衝電路包含有在上述資料輸出用電晶體之 上述資料之工作輸出時使上述N頻道MO S電晶體電路之 工作側之閘電壓上升之手段（15)。 經濟部中央標隼局貝工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 一 11.根據申請專利範圍第6項或第8項之任一項之 半導體記憶體，其中在上述緩衝電路裝設有上述資料輸出 用電晶體之貫通電流防止用之電路手段（2 5 ，4 1 ， 4 2 ，4 3 ，4 4 ) ° 1 2.根據申請專利範圍第1項之半導體記憶體，其 中在上述資料輸出用電晶體之高阻抗時，上述資料輸出用 ®晶體之输出係箝位（clmp)於输出邏輯層次之中間層次 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ABCD 297903 々、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 1 3 . —種半導體記憶體，其係將記憶於內部之記憶 胞（1 0 1 )或暫存器之資料，把時鐘信號做爲觸發連續 性地存取，在從上述時鐘信號之觸發到下一時鏟信號之觸 發之時段所規定之時鐘周期內，仍然維持所存取之上述資 料之狀態下由輸出緩衝電路（1 0 8 )可輸出者，其特徵 爲；將維持在上述時鐘周期之上述資料而輸出之上述輸出 緩衝電路之輸出，在上述時鐘信號之下一時鐘信號之觸發 首先變成高阻抗狀態，其後，將在上述時鐘周期之下一時 鐘周期所進來之新上述資料，由上述輸出緩衝電路輸出。 14. 根據申請專利範圔第13項之半導體記憶體， / 其中在上述輸出緩衝電路係由利用上述時鐘信號之觸發之 信號位準，與由此觸發欲進入之上述時鐘周期之正前之信 號位準之邏輯输出手段（1，2，3，4 )，重設對應於 迄今所維持之輸出之資料，並且，將上述輸出緩衝電路之 輸出變成高阻抗狀態。 經濟部中央標準局員工消費合作社印製 15. 根據申請專利範圍第14項之半導體記憶體， 其中上述邏輯输出手段係在上述輸出緩衝電路之輸出之控 制線連接邏輯輸出，將在從上述時鐘信號之觸發到上述資 料傳输到上述控制線爲止時段之期間將上述資料輸出用電 晶體變成高阻抗狀態之信號傳輸到上述控制線。 16. 根據申請專利範圍第13項之半導體記憶體， 其中在上述輸出緩衝電路係包含CMO S型之資料輸出用 電晶體電路（1 1 ，1 2 )，與維持此資料輸出用電晶體 電路之輸出所需之第1 ，第2閂鎖電路（2 1 ，2 2 )， 本紙張尺度適用中國國家標準（CNS ) A4現格（210 X 297公釐） -19 - 經濟部中央標準局負工消費合作社印策 A8 B8 C8 D8 六、申請專利範圍 各個閂鎖電路係連接2個反相器之互相輸出入之構成，上 述第1閂鎖m路（2 1 )之输出係經由反相器連接於上述 資料输出用電晶體電路之P頻道側之閘，上述第2閂鎖電 路之輸出係連接於上述資料輸出用電晶體電路之N頻道側 之閘。 17. 根據申請專利範圔第13項之半導體記憶體， 其中在上述输出緩衝電路包含有N頻道型之資料輸出用電 晶體電路（1 2 ，1 3 )，與維持此資料输出用電晶體電 路之輸出所需之第1 ，第2閂鎖電路（2 1 ，2 3 )，各 個閂鎖電路係連接2個反相器之互相輸出入之構成，上述 / 第1閂鎖電路（2 1 )之輸出係連接於上述第2閂鎖電路 之輸出係連接於上述資料輸出用電晶體電路之拉下側之閘 ，並且，包含有在上述資料輸出用電晶體之上述資料之工 作輸出時使上述工作側之閘電壓上升之手段（15)。 18. 根據申請專利範圍第16項之半導體記憶體， 其中由上述時鐘信號之觸發之信號位準，與利用由此觸發 欲進入之上述時鐘周期之正前之信號位準之邏輯輸出，來 重設保持對應於迄今所維持輸出之資料之上述第1 ，第2 閂鎖電路，並且，將上述資料输出用電晶體電路之輸出變 成高阻抗狀態。 19. 根據申請專利範圍第18項之半導體記憶體， 其中在上述輸出緩衝電路裝設有上述資料輸出用電晶體電 路之貫通電流防止之毽路手段（2 5，4 1 ，4 2 ，4 3 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 20 經濟部中央標準局員工消費合作社印裝 A8 B8 C8 D8 々、申請專利範圍 2 0.根據申請專利範圍第1 8項之半導體記憶體， 其中在上述資料輸出用電晶體之高阻抗時，上述資料輸出 用電晶體電路之输出係被箝止於輸出邏輯位準之中間位準 Ο 2 1 .—種半導體記憶體，其特徵係備有；排列有記 憶資料之複數記憶胞之記憶胞陣列（1〇1)，與 將對應於由同步於外部時鐘信號而確定之位址信號所 存取之上述記憶胞陣列內之記憶胞之資料之信號俥輸於資 料線之手段，與 具有在由上述時鐘信號所規定之讀出周期內維持/相當 於上述資料之輸出之閂鎖電路（21 ，22 ，23)及資 料輸出用電晶體電路（11，12，13)，對於在上述 讀出周期之第1讀出周期內將第1資料由上述閂鎖電路維 持並且對應於此而送出第1输出之上述資料輸出用電晶體 電路，進入於上述第1讀出周期之下一第2讀出周期所用 之上述時鐘信號之觸發時首先將上述閂鎖電路變成重設狀 態，並且，將上述資料輸出用電路之输出變成高阻抗狀態 ，此後由於進入上述第2讀出周期從上述資料線取入新第 2資料維持於上述閂鎖電路，並且，對應於此之第2輸出 從上述資料輸出用電晶體電路送出之輸出緩衝電路（ 10 8)° 2 2 .根據申請專利範圍第2項之半導體記憶體，其 中在上述輸出緩衝電路於與上述資料線之間裝設有由上述 閱鐘周期所控制，將傳輸到上述資料線之信號傳輸於上述 (請先聞讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 21 經濟部中央標準局員工消费合作社印製 A8 B8 C8 D8 夂、申請專利範圍 資料輸出用電晶體所需之傳輸控制電路（3 1，3 2 )。 2 3.根據申請專利範圍第2 2項之半導體記憶體， 其中上述輸出緩衝電路係上述時鐘信號之觸發之信號位準 ，與由利用由此觸發欲進入之上述時鐘周期之正前之信號 位準之邏輯輸出手段（1，2，3，4)，重設對應於迄 今所維持之輸出之資料，並且，將上述資料輸出用電晶體 變成高阻抗狀態。 2 4 .根據申請專利範圍第2 3項之半導體記億體， 其中上述邏輯輸出手段對於上述傳輸控制電器與上述資料 輸出用電晶體間之傅送連接邏輯輸出.，而在上述時鐘/信號 觸發到變成上述傳輸控制電路變成主動時段之期間，傅輸 將上述資料輸出用電晶體變成高阻抗狀態之信號。 2 5.根據申請專利範圍第2 3項之半導體記憶體， 其中上述資料輸出用電晶體係構成CMO S型電晶體電路 Ο 2 6.根據申請專利範圍第2 5項之半導體記憶體， 其中在上述输出緩衝電路包含有維持上述資料输出用電晶 體之輸出所用之第1 ，第2閂鎖電路，各個閂鎖電路係連 接2個反相器之互相之輸出入之構成，上述第1閂鎖電路 (21)之輸出係經由反相器連接於上述CMOS型電晶 體電路之P頻道側之閘，而上述第2閂鎖電路（2 2 )之 輸出係經由反相器連接於上述CMO S型電晶體電路之N 頻道側之閘。 2 7 .根據申請專利範圍第2 3項之半導體記憶體， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閣讀背面之注意事項再填寫本頁) 、取. 訂 297903 A8 B8 C8 D8 _ 六、申請專利範圍 其中在上述資料输出用電晶體係構成N頻道MO S電晶體 電路。 (請先閱讀背面之注意事項再填寫本頁) 2 8 .根據申請專利範圍第2 7項之半導體記憶體， 其中在上述输出緩衝電路包含維持上述資料輸出用電晶體 之輸出所需之第1 ，第2閂鎖電路，各個閂鎖電路連接2 個反相器之互相輸出入之構成，上述第1閂鎖電路（2 1 )之輸出係連接於上述N頻道MOS電晶體電路之工作側 之閘，上述第2閂鎖電路（2 3 )之輸出係連接於上述N 頻道MO S電晶體電路之吸合側之閘。 2 9 .根據申請專利範圍第2 8項之半導體記憶體， / 其中在上述輸出緩衝霄路包含有在上述資料输出用髦晶體 之上述資料之工作輸出時使上述N頻道MO S電晶體電路 之工作側之閘電壓上升之手段（15)。 3 0 .根據申請專利範圍第2 5項或2 7項之任一項 之半導體記憶體，其中在上述輸出緩衝電路裝設有上述資 料輸出用電晶體之貫通電流防止用之電路手段（2 5， 41,42,43»44) ° 經濟部中央標準局員工消費合作社印製 3 1 .根據申請專利範圍第2項之半導體記憶體，其 中在上述資料輸出用電晶體之高阻抗時上述資料輸出用電 晶體之輸出係箝位輸出邏輯位準之中間位準。 3 2 .根據申請專利範圍第1 7項之半導體記憶體， 其中由於利用上述時鐘信號之觸發之信號位準，與由於此 觸發而欲進入之上述時鐘周期正前之信號位準之邏輯輸出 ，保持重設對應於迄今所維持之輸出之資料之上述第1 ， 本紙張尺度逋用中國國家標隼（CNS ) Μ規格（210X297公釐> -23 - A8 B8 C8 D8 •、申請專利範圍 第2閂鎖電路，並且，將上述資料输出用電晶體電路之输 出成爲高阻抗狀態。 3 上 { 第有段 圍設手 範裝路 利路電 專電之 請衝用 申緩止 據出防 根輸流 .述電 3 上通 3 在貫 中之 其路 , 電 體體 憶晶 己 鼇 言囑 賭用 導出 半輸 之料 項資 述 2 2 5 4 4 2 3 4 4 4 3 體 憶 記 體 導 半 之 項 2 3 第 圍 範 利 專 請 串 據 根 出準 輸位 料間 資中 述之 上準 , 位 時輯 抗邏 阻出 高輸 之於 體位 晶箝 電被 用係 出出 輸 輸 料之 資路 述電 上體 在晶 中電 其用 ---------ί^— (請先閣讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度逋用中國國家標率（CNS ) Α4規格（210Χ297公釐） 24