JP2011040111A - 半導体装置 - Google Patents

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Abstract

【課題】データマスク時に、記憶セルの保持データの破壊を回避する半導体装置を提供する。
【解決手段】第１のデータ線対ＢＬＴ／Ｂ、第２のデータ線対ＬＩＯＴ／Ｂ、第３のデータ線対ＭＩＯＴ／Ｂと、第１のデータ線対と第２のデータ線対間の接続を制御する第１スイッチＹＳと、第２のデータ線対と第３のデータ線対間の接続を制御する第２スイッチ４０１，４０２と、前記第２スイッチ対を制御する制御回路８０１と、を備える。制御回路８０１は、第３のデータ線対ＭＩＯＴ／Ｂを構成する２つのデータ線が共に第１の状態である時、前記第２のスイッチを非導通に制御し、前記第３のデータ線対ＭＩＯＴ／Ｂを構成する２つのデータ線が、前記第１の状態と異なる第２の状態である時、前記第２のスイッチを導通に制御する。
【選択図】図１３

Description

本発明は半導体装置に関し、特に、階層データバス間のスイッチ制御機能を備えた半導体装置に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、近年、その集積度が５１２Ｍｂｉｔ→１Ｇｂｉｔ→２Ｇｂｉｔと進み、これに伴って微細化プロセスも進行している。
一方、製品の低電圧化によりメモリセルアレイの電位は１．８Ｖ→１．４Ｖ→１．２Ｖ→１．０Ｖと低下してきている。
ＤＲＡＭにおいて、ビット線上の信号を増幅するセンスアンプは微細化の進行によるサイズ減少と、アレイ電位の低下によるゲート・ソース間電圧Ｖｇｓの低下によって、トランジスタのオン電流の低下が著しい。すなわち微細化の進展と、低電圧化により、センスアンプの電流駆動能力は著しく低下している。
ところで、ＤＲＡＭにおいて、メモリアレイ内での入出力データ転送方式として、階層化ＩＯ方式が用いられている。
＜階層化ＩＯ方式＞
この方式は、例えば図３に示すように、ビット線対（ＢＬＴ、ＢＬＢ）に接続するセンスアンプ（ＳＡ）が複数接続されるＬＩＯ線（ローカル入出力線）（ＬＩＯＴ、ＬＩＯＢ）と、メインアンプ（ＭＡ）に接続するＭＩＯ線（メイン入出力線）（ＭＩＯＴ、ＭＩＯＢ）とを備え、ＬＩＯ線とＭＩＯ線の接続部（ＳＷＣ）に、メモリマットを選択するＭＡＴ選択信号でオン（導通）、オフ（非導通）が制御されるパスゲート（トランスファゲートともいう）が配設されている。メモリセルデータの読み出し時に、カラム選択信号（ＹＳ）により選択されたセンスアンプ（ＳＡ）が、ＬＩＯ線−接続部（ＳＷＣ）内のパスゲート−ＭＩＯ線の電荷を引き抜くことで、ＭＩＯ線対ＭＩＯＴ、ＭＩＯＢ間に微小差電位（Ｖｓｉｇ）を生成させ、この微小差電位（Ｖｓｉｇ）をメインアンプ（ＭＡ）で増幅し、バスドライバ（ＢＵＳＤ）３０１によってデータ転送幹配線（ＲＷＢＵＳ；階層化ＩＯの外部）に駆動出力される。
上記したように、微細化の進展と、低電圧化によるセンスアンプのオン電流の低下に伴い、ＬＩＯ線、ＭＩＯ線の電荷をセンスアンプで引き抜くのに要する時間が長くになってきている。
また、集積度の向上により、ＭＩＯ線の負荷容量は増大する方向にある上、製品はＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）１→ＤＤＲ２→ＤＤＲ３と高速化しており、メモリアレイ内のデータ転送方式の高速化が重要となるに到っている。
＜サブアンプを用いた階層化ＩＯ方式＞
このため、ＳＷＣ部にアンプ回路（「サブアンプ」（Ｓｕｂ−Ａｍｐ）という）を配置し、センスアンプ（ＳＡ）が引き抜く電荷は、ＬＩＯ線の容量の蓄積電荷までとし、ＭＩＯ線の電荷は、ＳＷＣ部のサブアンプが引き抜くというように、負荷を分散させることで、高速化を行う回路方式が普及しつつある。
このような回路方式において、メモリセルへの書き込み（Ｗｒｉｔｅ）時に、ＳＷＣ部に配置したパスゲートを介して書き込む方式が一般的である。書き込みは、メインアンプ部（ＭＡ）内に配置された所謂ライトドライバであるドライバ回路（電流駆動能力が大）によって行うため、ＭＩＯ−ＬＩＯ−Ｂｉｔ線の電荷を高速に引き抜けるためである。
また、サブアンプを用いた階層化ＩＯ方式における、書き込み回路（Ｗｒｉｔｅ回路）の別方式として、例えば図９に示すように、ＭＩＯ線のデータでＬＩＯ線を駆動するゲートを制御する構成が知られている。ＬＩＯ線の駆動をＮＭＯＳトランジスタ１２０１、１２０２と、ＰＭＯＳトランジスタ１２０３、１２０４で行う。書き込みイネーブル信号ＤＩＯＷＥＢがアクティブ（Ｌｏｗ）のとき、例えばＭＩＯ線のＭＩＯＢがＬｏｗの場合、ＮＯＲ回路１２０５の出力がＨｉｇｈとなり、ＮＭＯＳトランジスタ１２０１がオン（導通）し、ＰＭＯＳトランジスタ１２０４がオン（導通）し、ＬＩＯＢはＬｏｗ、ＬＩＯＴはＨｉｇｈとされる。図９の構成の場合、ＬＩＯ線を駆動するＭＯＳトランジスタ１２０１、１２０２、１２０３、１２０４のサイズを大きくする必要がある。
このため、図９の回路をＳＷＣの限られた領域にレイアウトすることは困難であり、また、図９の回路をＳＷＣ領域に配置した場合、チップ面積が増大する。
＜パスゲート方式の階層化ＩＯ＞
次に、パスゲート方式によるＷｒｉｔｅ動作について、図１、図３、図４、図５、図６、図８を用いて以下に説明する。
＜ＤＲＡＭの一般構成＞
図１は、一般的なＤＲＡＭの構成を示すブロック図である。メモリアレイ１、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、デコーダ制御回路４、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：遅延同期ループ）９、データラッチ回路５、入出力インターフェース６、内部クロック（ＣＬＫ）生成回路７、制御信号生成回路８を備えている。メモリアレイ１はバンク０〜バンクｍを備え、各バンクは、メモリマット列１、２、３を備えている。なお、バンク構成、バンク内のメモリマット構成等はかかる構成に制限されるものでないことは勿論である。
制御信号生成回路８は、コマンド信号（／ＣＳ（チップセレクト）、／ＲＡＳ（ロウアドレスストローブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ（ライトエネーブル））を入力し、該コマンドをデコードし、該コマンドデコード結果にしたがって制御信号を生成し、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、デコーダ制御回路４等に出力する。なお、信号名の前の記号「／」は、Ｌｏｗレベルのとき活性状態であることを示す。また、入力したアドレス信号（ＡＤＤ）のロウアドレスがＸデコーダ２でデコードされ、サブワードドライバ（ＳＷＤ）によりワード線ＷＬが選択される。ワード線ＷＬが選択されると、メモリセル（ＭＣ）からビット線（ＢＬ）にデータが読み出され、センスアンプ（ＳＡ）で増幅される。なお、アドレス（ＡＤＤ）のカラムアドレスはＹデコーダ３でデコードされ、選択されたカラム選択信号がアクティブとされ、ビット線（ＢＬ）、センスアンプ（ＳＡ）を選択する。
センスアンプ（ＳＡ）で増幅された出力（読み出しデータ）は、データラッチ回路５、入出力インターフェース６に転送され、ＤＱピンより外部に出力される。ＤＱピン（ＤＱ端子）は複数ピンであり、所謂複数のＩ／Ｏ端子である。
データストローブ信号ＤＱＳ、／ＤＱＳは外部からデータを入力する際に、データをラッチするためのトリガ信号となる。
データマスク信号ＤＭは、例えば、データをマスクするための制御信号である。データを入力するのと同時に、データマスク信号ＤＭをＨｉｇｈとすると、当該データのメモリセルへの書き込みはマスク（インヒビット）され、書き込みは行われない。データマスク信号ＤＭは、半導体装置の外部端子であり、複数のデータマスク信号ＤＭの端子で構成される。それぞれのデータマスク信号ＤＭは、対応する複数のＤＱ端子で構成される複数のグループのうちのいずれかのグループに対応付けれられる。
メモリセルにデータを書き込む場合、データマスク信号ＤＭをＬｏｗとして、ＤＱピンにデータを入力すると、入出力インターフェース６、データラッチ回路５を介して、センスアンプ（ＳＡ）に書き込みデータが転送される。
センスアンプ（ＳＡ）は、ビット線（ＢＬ）を書き込みデータに即して駆動し、該ビット線（ＢＬ）に接続され、選択されたワード線に接続するメモリセルにデータを書き込む。
＜センスアンプとビット線系の構成例＞
図２は、センスアンプ（ＳＡ）の典型的な構成の一例を示す図である。図２には、シェアード型のセンスアンプ回路（ＳＡ）のビット線系の一部が示されている。ワード線はサブワードドライバ回路１４により駆動される。メモリセルは、ゲート電極がワード線に接続され、ドレイン又はソースが、ビット線に接続されたＮＭＯＳトランジスタと、一端がＮＭＯＳトランジスタのソース又はドレインに接続され、他端が電源（プレート電極）に接続された容量Ｃｓを備えている。特に制限されないが、図２のビット線構造は、図示されているワード線に接続されたメモリセルＭＣはビット線ＢＬＴに接続されており、図示されない隣のワード線に接続するメモリセルは、ＢＬＴと相補のビット線ＢＬＢに接続される折り返し型ビット線とされる。ビット線対（ＢＬＴ／Ｂ）間に接続されるセンスアンプ回路（ＳＡ）は、ソースがＰＣＳ線に共通接続され、ゲートとドレインが交差接続されたＰＭＯＳトランジスタ対と、ソースがＮＣＳ線に共通接続され、ゲートとドライバが交差接続されたＮＭＯＳトランジスタ対を備え、ＰＭＯＳトランジスタ対のドレインとＮＭＯＳトランジスタ対のドレインがそれぞれ接続され、ビット線対（ＢＬＴ／Ｂ）に接続されている。なお、ＴｒｕｅとＢａｒのビット線対ＢＬＴ、ＢＬＢは、ＢＬＴ／Ｂとも表記される。
図２において、図の上側に示すメモリマット０（１１）のビット線対（ＢＬＴ／ＢＬＢ）と、下側に示すメモリマット１（１３）のビット線対（ＢＬＴ／ＢＬＢ）とが、その間に配置されたセンスアンプ（ＳＡ）１２を共有する構成とされている。センスアンプ回路（ＳＡ回路）と、メモリマット０（１１）側のビット線対との間には、制御信号ＳＨＲＢ０でオン（導通）・オフ（非導通）が制御されるパストランジスタ（ＮＭＯＳトランジスタ）が設けられ、センスアンプ（ＳＡ）と、メモリマット１（１３）側のビット線対との間には、制御信号ＳＨＲＢ１でオン（導通）・オフ（非導通）が制御されるパストランジスタ（ＮＭＯＳトランジスタ）が設けられている。
メモリマット０（１１）側のビット線対ＢＬＴ／Ｂには、制御信号ＢＬＥＱＴ０にゲートが接続されてオン（導通）・オフ（非導通）が制御される３つのＮＭＯＳトランジスタを備え、オン（導通）時、ビット線対ＢＬＴ／Ｂをプリチャージ電源からプリチャージするとともに、メモリマット０（１１）のビット線対ＢＬＴ／Ｂをイコライズする回路が配設されている。
同様に、メモリマット１（１３）側のビット線対ＢＬＴ／Ｂには、制御信号ＢＬＥＱＴ１にゲートが接続されてオン（導通）・オフ（非導通）が制御される３つのＮＭＯＳトランジスタを備え、オン（導通）時、ビット線対ＢＬＴ／Ｂをプリチャージ電源からプリチャージするとともに、メモリマット１（１３）のビット線対ＢＬＴ／Ｂをイコライズする回路が配設されている。
さらに、センスアンプ（ＳＡ）のＰＭＯＳトランジスタ対とＮＭＯＳトランジスタ対の共通接続されたドレイン対は、カラム選択信号ＹＳでオン（導通）・オフ（非導通）が制御されるカラムスイッチを介してＩＯ線対（ＬＩＯ線対）に接続される。
メモリアレイ電源のＶＡＲＹ電源線とＰＣＳ間には、制御信号ＲＳＡＥＰ１Ｔをゲートに入力するＰＭＯＳトランジスタ１８を備え、ＶＳＳＳＡ電源線とＮＣＳ間には、制御信号ＲＳＡＥＮＴをゲートに入力するＮＭＯＳトランジスタ２０を備え、ＰＣＳとＮＣＳの間には、制御信号ＥＱＣＳがＨｉｇｈのときオン（導通）し、ＰＣＳとＮＣＳをプリチャージするプリチャージ回路と、ＰＣＳとＮＣＳをイコライズするイコライズ回路１９を備えている。
＜階層化ＩＯの構成例＞
図３は、図１のメモリアレイ１内のデータ転送方式（階層化ＩＯ方式）の構成を模式的に示す図である。図３において、ＲＷＢＵＳはチップ内データ転送を行うための幹配線である。バスドライバ（ＢＵＳＤ）＜ｋ＞３０１は、ＲＷＢＵＳに接続するｋ番目のバスドライバ回路である。バスドライバ回路＜ｋ＞３０１に、ＭＩＯ線（相補のＭＩＯＴ、ＭＩＯＢ）のデータを増幅するためのメインアンプ回路（ＭＡ）＜ｋ＞３０２が接続されている。
メインアンプ回路＜ｋ＞３０２は、アレイ内のｋ番目のＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞が接続している。メインアンプ回路（ＭＡ）＜ｋ＞３０２はＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞に差動で接続され、バスドライバ（ＢＵＳＤ）＜ｋ＞３０１に接続する。書き込み時、メインアンプ回路（ＭＡ）＜ｋ＞３０２は、バスドライバ（ＢＵＳＤ）＜ｋ＞３０１からの出力を受け、差動出力信号をＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞に出力する。読み出し時、ＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞の信号を差動で受け、ＣＭＯＳレベルに変換してバスドライバ（ＢＵＳＤ）＜ｋ＞３０１に出力する。
ＭＩＯ線対（ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞）にはｍ＋１個のＳＷＣ回路３０３（ＳＷＣ＜０＞〜ＳＷＣ＜ｍ＞））が接続されている。ＳＷＣはＭＩＯ線対とＬＩＯ線対のクロス部である。
ｍ＋１個のＳＷＣ回路３０３（ＳＷＣ＜０＞〜ＳＷＣ＜ｍ＞）のうち、ロウアドレス信号をデコードすることにより選択されるワード線ＷＬから、データを読み出すセンスアンプ列ＳＡ＜０＞、ＳＡ＜１＞、ＳＡ＜０＞、・・・ＳＡ＜ｎ＞に対応したＳＷＣ回路が選択され、それ以外は非選択となるように論理が構成されている。
ＳＷＣ＜０＞は、ＬＩＯ線対ＬＩＯＴ＜０＞、ＬＩＯＢ＜０＞と接続される。ＳＷＣ＜１＞は、ＬＩＯ線対ＬＩＯＴ＜１＞、ＬＩＯＢ＜１＞と接続される。同様にして、ＳＷＣ＜ｍ＞は、ＬＩＯ線対ＬＩＯＴ＜ｍ＞、ＬＩＯＢ＜ｍ＞と接続される。
図３では、ワード線ＷＬが選択されると、ＳＷＣ＜０＞（３０３）が選択されることになる。ＬＩＯ線は、ｎ＋１本のカラム選択信号ＹＳ＜０＞〜ＹＳ＜ｎ＞により、ｎ＋１個のセンスアンプＳＡ＜０＞〜ＳＡ＜ｎ＞との接続が制御され、選択された１つのセンスアンプＳＡが接続される。
図３において、メインアンプ（ＭＡ）＜ｋ＞３０２、ＳＷＣ＜ｉ＞３０３（ｉ＝１〜ｍ）、センスアンプ（ＳＡ）＜ｊ＞３０４（ｊ＝１〜ｎ）の回路の概略構成は、それぞれ、図８、図４、図５に示されている。
なお、図８には、図３のメインアンプ（ＭＡ）３０２において、書き込み（Ｗｒｉｔｅ）用のアンプの回路構成のみが示されており、読み出し（ＲＥＡＤ）用のアンプは示されていない。
＜メインアンプ：Ｗｒｉｔｅアンプ＞
図８を参照すると、メインアンプ（ＭＡ）のＷｒｉｔｅアンプは、
ＭＩＯＢとＭＩＯＴとの間に直列形態に接続され、ゲートにＤＷＡＥ０Ｐ、ＤＷＡＥ１Ｐをそれぞれ入力し、接続点がＶＩＯ端子に接続されたＰＭＯＳトランジスタ９０１、９０２と、
ＭＩＯ線のＭＩＯＢとＭＩＯＴ間に接続され、ゲートにＤＷＡＥ１Ｎ、ＤＷＡＥ０Ｎをそれぞれ入力し、接続点が低電位電源ＶＳＳに接続されたＮＭＯＳトランジスタ９０３、９０４と、
ＭＩＯＢとＭＩＯＴ間に接続され、ゲートにＤＭＩＯＥＱＢ（ＭＩＯ線のプリチャージ・イコライズ制御信号）を入力し、接続点がＶＩＯ端子（プリチャージ電源端子）に接続されたＰＭＯＳトランジスタ９０５、９０６と、
ＭＩＯＢとＭＩＯＴ間に接続され、ゲートにＤＭＩＯＥＱＢを入力するＰＭＯＳトランジスタ９０７と、
を備えている。
ＰＭＯＳトランジスタ９０５、９０６、９０７は、プリチャージ・イコライズ回路を構成し、書き込み前にＭＩＯＢとＭＩＯＴをプリチャージ電源電位ＶＩＯにプリチャージ及びイコライズする。
図８のメインアンプ（ＭＡ）において、ＰＭＯＳトランジスタ９０１、９０２、ＮＭＯＳトランジスタ９０３、９０４は、ＷＲＩＴＥ用のトランジスタであり、ＷＲＩＴＥ動作時以外は、それぞれのゲート入力信号ＤＷＡＥ０Ｐ、ＤＷＡＥ１ＰはＨｉｇｈ、ＤＷＡＥ０Ｎ、ＤＷＡＥ１ＮはＬｏｗとされ、これらのトランジスタはオフ（非導通）状態に保たれている。
ＭＩＯＴをＨｉｇｈ、ＭＩＯＢをＬｏｗとする書き込みを行う場合、ＤＷＡＥ１ＰはＬｏｗ、ＤＷＡＥ０ＰはＨｉｇｈ、ＤＷＡＥ０ＮはＬｏｗ、ＤＷＡＥ１ＮはＨｉｇｈとされる。逆に、ＭＩＯＢをＨｉｇｈ、ＭＩＯＴをＬｏｗとする書き込みを行う場合、ＤＷＡＥ０ＰはＬｏｗ、ＤＷＡＥ１ＰはＨｉｇｈ、ＤＷＡＥ１ＮはＬｏｗ、ＤＷＡＥ０ＮはＨｉｇｈとされる。
読み出し時、データマスク時は、ＤＷＡＥ０Ｐ、ＤＷＡＥ１ＰはＨｉｇｈ、ＤＷＡＥ１Ｎ、ＤＷＡＥ０ＮはＬｏｗとされる。
再び図３を参照して、ワード線ＷＬが選択されると、当該ワード線ＷＬに接続されたｎ個のメモリセルからセンスアンプＳＡ＜０＞、ＳＡ＜１＞、・・・、ＳＡ＜ｎ＞にデータが微小差電位として読み出される。各センスアンプ回路ＳＡ＜０＞、ＳＡ＜１＞、・・・、ＳＡ＜ｎ＞は同一構成とされ、例えば図５示した回路構成とされる。
＜センスアンプの構成例＞
図５に示したセンスアンプ（ＳＡ）において、ＰＣＳ、ＮＣＳはセンスアンプの起動を制御する信号（図２参照）であり、起動前は、ＰＣＳ、ＮＣＳはビット線対ＢＬＴ／Ｂのプリチャージ電位と同じ電位にプリチャージされている。このセンスアンプ回路は、図２のセンスアンプ回路の構成と同様とされる。
図５を参照すると、センスアンプは、ＰＣＳにソースが接続され、ドレインがＢＬＴ、ＢＬＢにそれぞれ接続されたＰＭＯＳトランジスタ５０６、５０５と、ＰＭＯＳトランジスタ５０５、５０６のドレインにドレインが接続され、ソースがＮＣＳに接続され、ゲートがＰＭＯＳトランジスタ５０５、５０６のドレインにそれぞれ接続されたＮＭＯＳトランジスタ５０４、５０３と、を備えている。ＰＣＳがＨｉｇｈ電位、ＮＣＳがＬｏｗ電位のとき、センスアンプは動作し、ＢＬＴがＮＭＯＳトランジスタ５０３の閾値電圧よりも高く、ＢＬＢがＨｉｇｈ電位よりもＰＭＯＳトランジスタ５０６の閾値の絶対値を差し引いた電位よりも低いとき、ＮＭＯＳトランジスタ５０３がオン（導通）し、ＰＭＯＳトランジスタ５０６がオン（導通）し、ＢＬＴ、ＢＬＢをＨｉｇｈ電位、Ｌｏｗ電位に設定保持する。逆にＢＬＢがＮＭＯＳトランジスタ５０４の閾値電圧よりも高く、ＢＬＢがＨｉｇｈ電位よりもＰＭＯＳトランジスタ５０５の閾値の絶対値を差し引いた電位よりも低いとき、ＮＭＯＳトランジスタ５０４がオン（導通）し、ＰＭＯＳトランジスタ５０５がオン（導通）し、ＢＬＴ、ＢＬＢをＬｏｗ電位、Ｈｉｇｈ電位に設定保持する。
また、図５において、ゲートがカラム選択信号ＹＳに接続され、ＢＬＴとＬＩＯＴ、ＢＬＢとＬＩＯＢの間にそれぞれ接続されたＮＭＯＳトランジスタ５０２、５０１は、カラムスイッチ（Ｙスイッチ）を構成している。
センスアンプ（ＳＡ）は、ビット線対ＢＬＴ／Ｂに微小差電位が発生した後、ＰＣＳをメモリアレイ電位ＶＡＲＹに、ＮＣＳを接地電位ＶＳＳに変化させることで、この微小差電位を増幅する。
＜ＳＷＣの構成例＞
図４は、図３のＳＷＣ３０３の構成の一例を示す図である。なお、図３のＳＷＣ＜０＞〜ＳＷＣ＜ｍ＞は同一構成とされる。図４を参照すると、ＳＷＣは、
ＭＩＯＢとＬＩＯＢ間に接続され、書き込みモード信号ＤＩＯＷＥＢとＤＩＯＷＥＢをインバータ４００で反転した信号をゲートに入力するＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるパスゲート（ＣＭＯＳトランスファゲート）４０１と、
ＭＩＯＴとＬＩＯＴ間に接続され、ＤＩＯＷＥＢとＤＩＯＷＥＢをインバータ４００で反転した信号をゲートに入力するＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるパスゲート（ＣＭＯＳトランスファゲート）４０２と、
ＭＩＯＴにドレインが接続され、ＬＩＯＢにゲートが接続されたＮＭＯＳトランジスタ４０７と、
ＮＭＯＳトランジスタ４０７のソースにドレインが接続され、ソースがＶＳＳに接続されたＮＭＯＳトランジスタ４０３と、
ＭＩＯＢにドレインが接続され、ＬＩＯＴにゲートが接続されたＮＭＯＳトランジスタ４０６と、
ＮＭＯＳトランジスタ４０６のソースにドレインが接続され、ソースがＶＳＳに接続されたＮＭＯＳトランジスタ４０４と、
ＮＭＯＳトランジスタ４０５、４０６のソース間に接続され、ゲートが、ＮＭＯＳトランジスタ４０３、４０４のゲートと共通にＤＩＯＲＥＴに接続されたＮＭＯＳトランジスタ４０５と、
ＬＩＯＴとＬＩＯＢの間に接続され、ゲートがプリチャージ・イコライズ信号ＤＩＯＥＱＢに接続され、共通接続点がＶＩＯに接続されたＰＭＯＳトランジスタ４０８、４０９と、
ＬＩＯＴとＬＩＯＢの間に接続され、ゲートがＤＩＯＥＱＢに接続されたＰＭＯＳトランジスタ４１０と
を備えている。
メモリセルからの読み出し又はメモリセルへの書き込み動作を行う動作は、センスアンプ（ＳＡ）がビット線対ＢＬＴ／Ｂの微小差電位を増幅した後に行われる。
読み出し（ＲＥＡＤ）及び書き込み（ＷＲＩＴＥ）の各動作が行われる前に、図８のＷｒｉｔｅアンプにおいて、ＤＭＩＯＥＱＢがＬｏｗであり、メイン入出力線対ＭＩＯＴ／ＢはＶＩＯ電位にプリチャージされている。また図４に示すＤＩＯＥＱＢもＬｏｗ状態であり、ローカル入出力線対ＬＩＯＴ／Ｂも、同様にＶＩＯ電位にプリチャージ・イコライズされている。
図４に示すＳＷＣにおけるＤＩＯＷＥＢはＨｉｇｈ（非活性状態）であり、ＭＩＯＴ／ＢとＬＩＯ線対ＬＩＯＴ／Ｂを接続するパスゲート（ＣＭＯＳトランスファゲート）４０１、４０２はオフしている（非導通状態）。また、ＤＩＯＲＥＴ信号はＬｏｗであり、ＳＷＣの読み出し用のサブアンプにおけるＮＭＯＳトランジスタ４０３、４０４、４０５は全てオフしている（非導通状態）。
ＲＥＡＤ又はＷＲＩＴＥコマンドが入力されると、図１の制御信号生成回路８からの信号ＤＭＩＯＥＱＢ、ＤＩＯＥＱＢはともにＨｉｇｈ状態となって、ＭＩＯ線対ＭＩＯＴ／ＢおよびＬＩＯ線対ＬＩＯＴ／Ｂはフローティング状態となる。
＜ＲＥＡＤ動作＞
まず、ＲＥＡＤ時の動作について簡単に説明する。ＲＥＡＤコマンドが入力される時に同時に入力されるカラムアドレスがＹデコーダ（図１参照）でデコードされ、１つのＬＩＯ線対に対し、ｎ＋１のカラム選択信号ＹＳ＜０＞〜ＹＳ＜ｎ＞のうち１つのカラム選択信号ＹＳが選択される。
カラム選択信号ＹＳがＨｉｇｈになると、図５のセンスアンプ回路において、ＮＭＯＳトランジスタ５０１、５０２がオン（導通）し、Ｌｏｗ状態のビット線（ＢＬＴ又はＢＬＢ）と接続するＬＩＯ線（ＬＩＯＴ又はＬＩＯＢ）の電荷が引き抜かれ、ＬＩＯ線対ＬＩＯＴ、ＬＩＯＢ間に差電位が生じる。
ＬＩＯ線対ＬＩＯＴ、ＬＩＯＢ間に差電位が生じると、図４のＳＷＣにおいて、ＬＩＯＴ、ＬＩＯＢをそれぞれゲートに受け、ドレインがＭＩＯＢ、ＭＩＯＴとそれぞれ接続されているＮＭＯＳトランジスタ４０６、４０７のゲート電位に差が生じる。この状態で、図４のＤＩＯＲＥＴをＨｉｇｈに遷移させると、ＮＭＯＳトランジスタ４０３、４０４、４０５が全てオン（導通状態）となり、ＮＭＯＳトランジスタの４０６、４０７のソース電位が低電位電源電位ＶＳＳとなる。
この時、ＮＭＯＳトランジスタ４０６、４０７のゲート・ソース間電圧Ｖｇｓは、正の電位（閾値電圧以上）となるため、ともにオン（導通）することになるが、ＬＩＯＴ、ＬＩＯＢに生じた差電位により、トランジスタ４０６、４０７のゲート・ソース間電圧Ｖｇｓは均等ではなくなり、ＮＭＯＳトランジスタ４０６、４０７のドレインからソースに流れるオン電流（drain-to-source current）に差が生じる。この結果、ＮＭＯＳトランジスタ４０６、４０７がそれぞれ同じ時間で引き抜くＭＩＯＢ、ＭＩＯＴの電荷に差が生じ、ＭＩＯＴ、ＭＩＯＢ間に差電位が生じる。
例えばＬＩＯＴがＬＩＯＢよりも高電位の場合、ＮＭＯＳトランジスタ４０６のドレイン電流の方が、ＮＭＯＳトランジスタ４０７のドレイン電流よりも大となり、ＭＩＯＢの方がＭＩＯＴよりも多く放電され、ＭＩＯＢはＭＩＯＴよりも低電位となる。一方、ＬＩＯＢがＬＩＯＴよりも高電位の場合、ＮＭＯＳトランジスタ４０７のドレイン電流の方が、ＮＭＯＳトランジスタ４０６のドレイン電流よりも大となり、ＭＩＯＴの方がＭＩＯＢよりも多く放電され、ＭＩＯＴはＭＩＯＢよりも低電位となる。
ＮＭＯＳトランジスタ４０６、４０７により駆動されるＭＩＯＴ、ＭＩＯＢの間の差電位は、図３のメインアンプ（ＭＡ）３０２によって、ＣＭＯＳ振幅まで増幅される。
このように、図３のＳＷＣ回路３０３において、読み出し用のサブアンプ回路（図４の４０６、４０７、４０３、４０４、４０５）をＬＩＯ線対ＬＩＯＴ／ＢとＭＩＯ線対ＭＩＯＴ／Ｂの間に配置することによって、センスアンプ（ＳＡ）は、ＬＩＯ線対ＬＩＯＴ／Ｂの電荷のみを引き抜けばよいことになり、電流駆動能力の小さいセンスアンプ（ＳＡ）でも高速読み出し動作を行うことができる。
しかしながら、図４に示したサブアンプ回路（ＳＷＣ）は、ＬＩＯＴ、ＬＩＯＢをそれぞれゲートに受けるＮＭＯＳトランジスタ４０６、４０７で構成されていることから、逆に、ＭＩＯ線（ＭＩＯＴ／Ｂ）からＬＩＯ線（ＬＩＯＴ／Ｂ）側へデータを転送することはできない。
このため、ＷＲＩＴＥデータの転送には、パスゲート（図４の４０１、４０２）を用い、パスゲートをオン（導通状態）とすることで、ＭＩＯＴ／ＢからＬＩＯＴ／Ｂへデータを転送している。
＜ＷＲＩＴＥ動作＞
図３（階層ＩＯ方式）、図８（Ｗｒｉｔｅアンプ）、図４（ＳＷＣ）、図５（センスアンプ）に示した回路構成における、ＷＲＩＴＥ動作を、図６のタイミング波形図を用いて説明する（なお、図６は、動作説明のため、本発明者等により作成されたものである）。
まず、ＷＲＩＴＥ動作前は、ＭＩＯ線対ＭＩＯＴ／Ｂ、ＬＩＯ線対ＬＩＯＴ／Ｂは、ＶＩＯ電位にプリチャージされている。
ＷＲＩＴＥコマンド入力前に、ＤＭＩＯＥＱＢ（図８)、ＤＩＯＥＱＢ（図４）は、それぞれＨｉｇｈとなり、ＭＩＯＴ／Ｂ、ＬＩＯＴ／Ｂはフローティング状態となる。
ＤＩＯＷＥＢがＬｏｗに遷移すると、図４に示すパスゲート４０１、４０２がオン（導通状態）となり、ＬＩＯ線とＭＩＯ線が接続される（図６（ａ））。
この後、例えばデータ０をＷＲＩＴＥする場合、図８のＷｒｉｔｅアンプにおけるＤＷＡＥ０ＰがＬｏｗ、ＤＷＡＥ０ＮがＨｉｇｈとなって（ＤＷＡＥ１ＰはＨｉｇｈ、ＤＷＡＥ１ＮはＬｏｗ）、ＰＭＯＳトランジスタ９０１、９０２が（導通）し、ＮＭＯＳトランジスタ９０４がオン（導通）し、ＭＩＯＴはＬｏｗ電位に遷移し、ＭＩＯＢはＨｉｇｈ電位に遷移する。
データ１をＷＲＩＴＥする場合は、図８のＷｒｉｔｅアンプにおいて、ＤＷＡＥ１ＰがＬｏｗ、ＤＷＡＥ１ＮがＨｉｇｈとなり（ＤＷＡＥ０ＰはＨｉｇｈ、ＤＷＡＥ０ＮはＬｏｗ）、ＮＭＯＳトランジスタ９０３がオン（導通）し、ＰＭＯＳトランジスタ９０２がオン（導通）し、ＭＩＯＢがＬｏｗ電位、ＭＩＯＴがＨｉｇｈ電位に遷移する（図６（ｂ））。
ＬＩＯ線の電荷は、図４のＳＷＣにおけるパスゲート４０１、４０２を介してＭＩＯ線へと引き抜かれる（図６（ｃ））。
ＬＩＯ線の電位が確定後、書き込むメモリセルに接続するビット線対ＢＬＴ／Ｂに対応したＹＳ線の電位がＨｉｇｈとされ、ビット線およびメモリセルにデータを書き込む（図６（ｄ））。
なお、図６（ｄ）に示す例では、ビット線対ＢＬＴ／Ｂ上に出力された選択メモリセル（接続するワード線がＨｉｇｈ）のデータを増幅するセンスアンプ（ＳＡ）によって、当該ビット線対ＢＬＴ／Ｂは、ＹＳ線のＨｉｇｈパルスの立ち上がり前の時点において、Ｈｉｇｈ電位とＬｏｗ電位に開いた状態に保持されている。そして、ＹＳ線のＨｉｇｈパルスによりスイッチ５０１、５０２（図５）がオン（導通）し、ＬＩＯ線対ＬＩＯＴ／Ｂとビット線対ＢＬＴ／Ｂとが導通し、ＬＩＯＴ／Ｂからの相補データでセンスアンプ（ＳＡ）がビット線対ＢＬＴ／Ｂを駆動し選択メモリセルへデータの書き込みが行われる。その後、ワード線がＨｉｇｈからＬｏｗに設定されたのち、図２のＢＬＥＱＴ０又はＢＬＥＱＴ１にＨｉｇｈパルスが供給され、ビット線対ＢＬＴ／Ｂのプリチャージ・イコライズが行われる。
なお、特許文献１には、メモリセルから読出されたデータＤ、／Ｄが、データ線対ＤＢ、／ＤＢに伝達され、ゲート制御回路ＧＣはデータＤ、／Ｄがデータ線対ＤＢ、／ＤＢに伝達されたことを検出し、制御信号ＣＳを活性化し、制御信号ＣＳが活性化されると、トランスファゲートがともにオン（導通）し、データＤおよび／Ｄがラッチ回路に伝達されてラッチされ、ラッチされたデータに応答する出力データＤＯが出力バッファ回路ＯＢからデータ入出力ピンＤＱを介して外部へ出力される構成が開示されている。
特開平０８−１６１８８３号公報
以下に、本発明者等による関連技術の分析を与える。
＜データマスク時の課題＞
データマスク機能を使用したＷｒｉｔｅ動作とその問題点について説明する。データマスク機能とは、制御信号データマスクＤＭを指定した場合、データマスク信号で指定されたＩ／Ｏデータに対応するメモリセルへの実際の外部書き込みデータのＷＲＩＴＥ動作を行わないという機能である。データマスク信号が指定されないＩ／Ｏデータに対応するメモリセルへは外部書き込みデータのＷＲＩＴＥ動作が実際に行われる。つまり、同一ライトサイクルにおいて、それぞれの外部書き込みデータが、対応するメモリセルへ実際に書き込まれるメモリセルと書き込まれないメモリセルが存在する。この機能を実現する関連手法を、図７の波形図を参照して説明する（図７は、本発明者等により新たに作成されたものである）
データマスクの場合、ＭＩＯ線、ＬＩＯ線のプリチャージを解除し、図４のサブアンプ（ＳＷＣ）のＤＩＯＷＥＢをＬｏｗにして、パスゲート４０１、４０２をオン（導通）させるまでは、通常のＷＲＩＴＥ動作と同じである（図７（ａ））。
ここで、データマスクが指定された場合（データマスク信号ＤＭがＨｉｇｈ）、データの書き込みは行われない。データマスクは、書き込みデータビットに対応して指定可能とされる。例えば図３のｋ番目のＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞に接続するメインアンプＭＡ＜ｋ＞３０２に対して、データマスクが指定された場合、メインアンプＭＡ＜ｋ＞３０２のＷｒｉｔｅアンプの出力はオフ状態（出力ディスエーブル状態）とされ、プリチャージ・イコライズされたＭＩＯＴ＜ｋ＞、ＭＩＯＢ＜ｋ＞はフローティング状態となる。このとき、図示されない（ｋ＋１）番目のＭＩＯ線対ＭＩＯＴ＜ｋ＋１＞、ＭＩＯＢ＜ｋ＋１＞に対してデータマスクが指定されていない場合、（ｋ＋１）番目のＭＩＯ線対に接続するメインアンプＭＡ＜ｋ＋１＞のＷｒｉｔｅアンプは、書き込みデータにしたがって（ｋ＋１）番目のＭＩＯ線対ＭＩＯＴ＜ｋ＋１＞、ＭＩＯＢ＜ｋ＋１＞を相補に駆動（それぞれ異なる電位へ駆動）する。つまり、（ｋ＋１）番目のＭＩＯ線対ＭＩＯＴ＜ｋ＋１＞、ＭＩＯＢ＜ｋ＋１＞は、互いに異なる電位となる。
図３のメインアンプＭＡ＜ｋ＞３０２のＷｒｉｔｅアンプの出力はオフ状態（出力ディスエーブル状態）のとき、図８において、ＤＷＡＥ０Ｐ、ＤＷＡＥ１ＰはＨｉｇｈ、ＤＷＡＥ０Ｎ、ＤＷＡＥ１ＮはＬｏｗのままで、ＷＲＩＴＥ用のＰＭＯＳトランジスタ９０１、９０２、ＮＭＯＳトランジスタ９０３、９０４はすべてオフ（非導通）状態とされる。
ＭＩＯ線対および該ＭＩＯ線対にＳＷＣのパスゲート４０１、４０２（図４）を介して接続するＬＩＯ線対はフローティング状態に保たれる。ここで、カラム選択信号線ＹＳ（ＹＳ線）がＨｉｇｈとなると、ＢＬＴとＬＩＯＴ、ＢＬＢとＬＩＯＢとがそれぞれ接続される（図７（ｄ））。ＹＳ線は、同時に、複数のＬＩＯ線対とビット線対とを接続させ、且つ、データマスク機能は、指定した特定のＭＩＯ線対−ＬＩＯ線対−ビット線対に対して機能することができるように仕様化されているため（例えばＤＤＲ２、ＤＤＲ３等）、カラム選択信号ＹＳは、必ずＨｉｇｈとしなければならない。すなわち、データマスクを指定した特定のＭＩＯ線対−ＬＩＯ線対−ビット線対におけるビット線対に対してＹＳ線を選択的にＬｏｗとすることはできない。そして、ＹＳ線がＨｉｇｈになることによって、ＬＩＯ線対ＬＩＯＴ／Ｂの電荷は、ＬＩＯ線対ＬＩＯＴ／Ｂに接続されるビット線対ＢＬＴ／Ｂを介して、センスアンプ（ＳＡ）が引き抜くことになる（図７（ｃ））。
また、このとき、ＭＩＯ線対ＭＩＯＴ/ＢもＳＷＣにおけるオン（導通）状態のパスゲート４０１、４０２（図４参照）を介してＬＩＯ線ＬＩＯＴ／Ｂにつながっているため、ＭＩＯＴ／Ｂの電荷も、ＬＩＯＴ／Ｂを経由して、オン状態のスイッチ５０１、５０２（図５参照）を介してＬＩＯＴ／Ｂに接続するセンスアンプ（ＳＡ）が引き抜くことになる（図７（ｂ））。
このとき、ＬＩＯＴ／Ｂの電荷がビット線対ＢＬＴ／Ｂに流入することになるので、ビット線対ＢＬＴ／ＢのＬｏｗ側の電位が浮き上がる（図７（ｄ）においてＹＳ線がＨｉｇｈのときのＢＬＴ／Ｂの破線「浮き上がり」参照）。なお、図７（ｄ）においてビット線対ＢＬＴ／Ｂ上に出力されたメモリセルの保持データを増幅するセンスアンプ（ＳＡ）によって、当該ビット線対ＢＬＴ／Ｂは、ＹＳ線のＨｉｇｈパルスの立ち上がり前の時点においてＨｉｇｈとＬｏｗに保持されているものとする。
センスアンプ（ＳＡ）は、図５に示すように、ビット線対ＢＬＴ／ＢＬＢをクロスカップル（交差接続）のトランジスタで受ける構成とされ、例えば図５のＢＬＢがＬｏｗ電位から浮きあがると、ＢＬＴをＨｉｇｈに固定していたＰＭＯＳトランジスタ５０６（ゲートがＢＬＢに接続されている）のゲート・ソース間電圧Ｖｇｓが小さくなり、オフ（非導通）していたＮＭＯＳトランジスタ５０４（ゲートがＢＬＢに接続されている）のゲート・ソース間電圧Ｖｇｓが大きくなるため、それまでオフ（非導通）状態のＮＭＯＳトランジスタ５０４がオン（導通）し、ＮＭＯＳトランジスタ５０４経由で、ＢＬＴから電源ＶＳＳへと電荷が抜け、ＢＬＴの電位が減少することになる（図７（ｄ）においてＹＳ線がＨｉｇｈのときのＢＬＴ／Ｂの破線「沈み込み」参照）。
この現象は、センスアンプ（ＳＡ）の電流駆動能力が強い場合には、特に問題とならないが、センスアンプ（ＳＡ）の電流駆動能力が比較的弱い場合、ＢＬＢのＬｏｗ電位の浮き上がりと、ＢＬＴのＨｉｇｈ電位の沈み込みの度合いは、より大きくなる。
さらに、例えば製造上のばらつき等により、センスアンプ（ＳＡ）の動作点に偏りがあると、ついには、ＨｉｇｈのＢＬＴと、ＬｏｗのＢＬＢの電位が逆転するに至ってしまう。例えば図７（ｄ）のビット線対ＢＬＴ／Ｂの電圧波形において、ＹＳ線がＨｉｇｈのとき、Ｌｏｗ電位から上昇する「浮き上がり」の電位と、プリチャージ電位から下降する「沈み込み」の電位が交差したのち、その高低が逆転している。
センスアンプ（ＳＡ）には、本来、ビット線対ＢＬＴ／Ｂ間の差電位を増幅する機能があることから、センスアンプ（ＳＡ）がこの逆転した電位ΔＶを差動増幅した場合、メモリセルが保持しているデータをその反転でータで書き込む結果となり、メモリセルデータを破壊してしまうことになる（ユーザ・データの破壊を招く結果となる）。近年、微細化が進むにつれて、この現象が顕著に見られるようになり、歩留低下を招いている。
センスアンプは、最も展開ピッチの値が小さなメモリセルに接続されるビット線の展開ピッチの値に配置することが望まれる。その結果、一つのセンスアンプの電流駆動能力は、最上層の階層のデータバス（ＭＩＯＴ、ＭＩＯＢ）をダイレクトに駆動する能力を失いつつある。つまり、センスアンプの電流駆動能力とそのセンスアンプが誤動作なく負荷モデルを駆動できる負荷の総容量値との比率の値は、小さくなってきている。一方、前述の階層データバス化によりメモリセルから最も遠くメモリセルアレイの外部と入出力する最上層のデータバス（ＭＩＯＴ、ＭＩＯＢ）の負荷容量値は、メモリセルアレイ面積の増大（メモリセル数の増大）により、増大している。本願は、書き込み動作時において、書き込みマスクされる階層データバスにおいて、前記比率の値のセンスアンプが、最上層のデータバス（ＭＩＯＴ、ＭＩＯＢ）に接続させないことが重要である。更に、その接続制御においては、メモリアレイ内で実施されることから、メモリアレイ内に配置されるその制御回路の回路規模を増大させないことが重要である。
本発明によれば、前記問題点の１つ又は複数を解決するため、概略以下の通りの構成とされる。なお、この課題を解決するための手段の欄において要素に付した括弧内の符号は、あくまでも発明の理解の容易化の為に、後述される実施形態との対応関係の一例を例示したものであり、発明の範囲を限定するものと解釈すべきものでないことは言うまでもない。
本発明の１つの側面によれば、メモリセルが接続され、データを双方向に転送する１次側データ線対（ＢＬＢ／Ｔ、ＬＩＯＴ／Ｂ）と、前記１次側データ線対とスイッチ（４０１、４０２）を介して接続され、前記メモリセルが保持する内部データ情報を外部へ出力し、外部からの外部データ情報を入力する２次側データ線対（ＭＩＯＴ／Ｂ）と、前記１次側データ線対に接続され、前記１次側データ線対上のデータ情報を増幅保持する１次側アンプ（図３のＳＡ、図１３のＳＡ）と、前記２次側データ線対に接続された２次側アンプ（図３のＭＡ、図１３のＷｒｉｔｅアンプ）と、前記スイッチを制御するスイッチ制御回路（図１０、図１３の８０１）と、を備えた半導体装置が提供される。本発明において、データの書き込み時、前記２次側アンプは、前記外部データ情報に対応して前記２次側データ線対を駆動し、前記２次側データ線対上のデータ情報は、導通状態の前記スイッチを介して、前記１次側データ線対へ転送され、前記１次側アンプが保持する前記内部データ情報は前記外部データ情報によって書き換えられる。ここで、本発明の特徴は、前記スイッチ制御回路は、前記２次側データ線対の両方のデータ線の電圧論理が互いに異なる時に、前記スイッチを導通状態とし、前記２次側データ線対の両方のデータ線が同一の所定電圧である時、前記スイッチを非導通状態とする制御を行う。
本発明の別の側面によれば、一つの信号を相補の信号で示す相補の第１のデータ線対（ＢＬＴ、ＢＬＢ）、第２のデータ線対（ＬＩＯＴ、ＬＩＯＢ）、第３のデータ線対（ＭＩＯＴ、ＭＩＯＢ）と、前記第１のデータ線対に接続される第１のアンプ（ＳＡ）と、前記第１のデータ線対と前記第２のデータ線対間の接続を制御する第１のスイッチ（図５、図１３の５０１、５０２）と、前記第２のデータ線対と第３のデータ線対間の接続を制御する第２のスイッチ（ＳＷＣ；図１０の４０１、４０２）と、前記第２のデータ線対のデータを増幅して前記第３のデータ線対へ出力する第２のアンプ（図１０の４０６、４０７、４０３、４０４、４０５）と、前記第３のデータ線対に接続される第３のアンプ（図８の９０１〜９０４）と、前記第２のスイッチを制御する制御回路（図１２、図１３の論理回路８０１）と、を備えている。ここで、本発明の特徴は、前記制御回路は、前記第３のデータ線対を構成する２つのデータ線が共に第１の状態である時、前記第２のスイッチを非導通に制御し、前記第２のデータ線対と前記第３のデータ線対間を非接続状態に制御し、前記第１のアンプの出力データは前記第１のスイッチを介して前記第２のデータ線対まで出力される。前記第３のデータ線対を構成する２つのデータ線が、前記第３のアンプが出力するデータによって、前記第１の状態と異なる第２の状態である時、前記第２のスイッチを導通に制御することによって、前記第２のデータ線対と前記第３のデータ線対間を接続状態に制御し、前記第１のアンプは、前記第３のアンプが出力するデータを入力する。
本発明によれば、書き込みマスクが指定された場合、フローティング状態とされる第１のデータ線対を第２のデータ線対から切り離すことで、この第２のデータ線対に接続される第３のデータ線対上のメモリセルの保持データの破壊を回避することができる。
本発明が適用される半導体記憶装置の構成例を示す図である。 本発明が適用されるセンスアンプの構成例を示す図である。 本発明が適用される階層型ＩＯ線の構成例を示す図である。 ＳＷＣの構成例を示す図である（関連技術）。 本発明が適用されるセンスアンプの構成例を示す図である。 関連技術の書き込み動作の例を示す図である。 関連技術のデータマスク時の動作の例を示す図である。 本発明が適用されるメインアンプの構成例を示す図である。 関連技術の階層化ＩＯ方式の書き込み回路の構成例を示す図である。 本発明の一実施形態のＳＷＣの構成を示す図である。 本発明の一実施形態のデータマスク時の動作の例を示す図である。 本発明の別の実施形態のＳＷＣの構成を示す図である。 本発明の要部構成を模式的に示す図である。 本発明の一実施形態における論理回路の構成例を示す図である。
本発明の実施形態について説明する。図１３は、本発明に係る半導体装置の要部構成の概要を模式的に示した図である。図１３を参照すると、この半導体装置は、相補データが双方向に転送される第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）と、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）との間で相補データを双方向に転送する第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）と、第１の階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）と第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）間の接続を制御するスイッチ対（パスゲート４０１、４０２）とを備えている。
第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）側から第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）への相補データの書き込みにあたり、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）に接続する第１階層のメインアンプ（Ｗｒｉｔｅアンプ）は、外部から入力された書き込み用のデータ（Ｗｒｉｔｅデータ）に応答して、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）を相補に駆動し、オン（導通）状態とされたスイッチ対（４０１、４０２）を介して、第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）へ相補のデータが転送される。
本発明において、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）側から第２階層のデータ線対（ＬＩＯＴ、ＭＩＯＢ）へのデータの書き込みの場合、書き込みマスクが指定された第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）に接続する第１階層のメインアンプ（Ｗｒｉｔｅアンプ）はオフ（非導通）状態とされる。なお、以下では、書き込みマスクは、対応するメモリセルへの実際のデータの書き込みを禁止するものであり、前述したデータマスクと同義である。更に、メインアンプには、リード動作時に第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）の情報を増幅する図示されないリードアンプを含む。
本発明においては、第１の階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）と第２階層のデータ線対間の接続を制御するスイッチ対（４０１、４０２）を、書き込みマスク対象とされた第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）がともに、初期化電位（プリチャージ電位）であることを利用して、オフ（非導通）状態とし、書き込みマスク対象とされた第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）と、第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）との間を非導通とする制御を行うスイッチ制御回路（論理回路：８０１）を備えている。
第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）がともに初期化電位（プリチャージ電位）のとき、スイッチ制御回路（８０１）を構成するＡＮＤ回路の出力はＨｉｇｈとなり、書き込みモード信号（ＤＩＯＷＥＢ）の値に関わらず、ＮＯＲ回路の出力（ＤＩＯＷＥＤＴ）はＬｏｗとなり、スイッチ対（４０１、４０２）は、オフ（非導通）状態とされる。スイッチ対（４０１、４０２）の二つのスイッチは、スイッチ制御回路（８０１）の出力により、共通にオン（導通）・オフ（非導通）が制御される。なお、前記ＤＩＯＷＥＢを逆相の論理とすれば、前記ＡＮＤ回路をＮＡＮＤ回路に、前記ＮＯＲ回路をＡＮＤ回路に代替することが可能である。
本発明において、第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）は、読み出しと書き込み可能なメモリセル（ＭＣ）に接続するデータ線対（ビット線対ＢＬＴ、ＢＬＢ）に接続されたアンプ（センスアンプＳＡ）に、スイッチ対（５０１、５０２）を介して接続される。スイッチ対（５０１、５０２）の二つのスイッチは、データ線対（ＢＬＴ、ＢＬＢ）のカラム選択と非選択を制御する選択信号（カラム選択信号ＹＳ）により、共通にオン（導通）・オフ（非導通）が制御される。
本発明においては、書き込みマスク時、第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）を構成する２つのデータバス（ＬＩＯＴ、ＬＩＯＢ）のいずれか一方の電荷は、第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）にスイッチ対（５０１、５０２）を介して接続されたアンプ（ＳＡ）によって放電される。この時の第２階層のデータ線対が示す情報は、書き込みが実施されなかった対応する従前のメモリセルの情報（所謂、情報がリフレッシュされたメモリセルのデータ）である。このとき、第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）は、オフ（非導通）状態に設定されたスイッチ対（４０１、４０２）により、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）とは非導通に設定されている。
データの書き込み時には、書き込みモード信号（ＤＩＯＷＥＢ）が活性状態（Ｌｏｗ）であり、第１階層のメインアンプ（Ｗｒｉｔｅアンプ）は、外部からの書き込み用のデータ（Ｗｒｉｔｅデータ）に応答して、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）を相補に駆動する。この結果、ＭＩＯＴとＭＩＯＢの一方がＨｉｇｈ、他方がＬｏｗとなり、スイッチ制御回路（８０１）のＡＮＤ回路の出力はＬｏｗとなる。このとき、ＡＮＤ回路のＬｏｗ出力と、書き込みモード信号（ＤＩＯＷＥＢ）のＬｏｗを受けるＮＯＲ回路の出力（ＤＩＯＷＥＤＴ）は、Ｈｉｇｈとなり、スイッチ対（４０１、４０２）をともにオン（導通）状態とし、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）と第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）とは導通状態に設定される。また、選択信号（ＹＳ）でオン（導通）状態に設定されたスイッチ対（５０１、５０２）を介してデータ線対（ＢＬＴ、ＢＬＢ）は第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）に接続される。この結果、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）から第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）に転送された相補のデータは、スイッチ対（５０１、５０２）を介してアンプ（ＳＡ）に入力されて増幅され、メモリセル（ＭＣ）へのデータの書き込みが行われる。
ここで、一回のライトサイクル時、前述の書き込みマスクが実施される第１のデータバス系統（第１の階層のデータ線対、第２階層のデータ線対、第３階層のデータ線対（ＢＬＴ、ＢＬＢ））と、前述の書き込みマスクが実施される第２のデータバス系統がそれぞれ存在し、第１と第２のデータバス系統の各々のスイッチ対は、対応するスイッチ制御回路の制御によって動作していることに注意が必要である。
一方、メモリセルからのデータの読み出し時、本発明において、逆方向のデータ転送、すなわち、第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）側から第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）へのデータ転送（読み出し）は、第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）上の相補信号を受けるサブアンプ（図１０の４０６、４０７、４０３、４０４、４０５）によって第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）を駆動する構成とされる。より詳細には、データ線対（ＢＬＴ、ＢＬＢ）上に読み出されたメモリセル（ＭＣ）のデータはアンプ（ＳＡ）で増幅されて保持され、選択信号（ＹＳ）によってオン（導通）状態に設定されたスイッチ対（５０１、５０２）を介して、第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）に転送される。第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）側から第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）へのデータの読み出し時には、スイッチ対（４０１、４０２）は、スイッチ制御回路（８０１）によって、オフ（非導通）状態とされる。書き込みモード信号（ＤＩＯＷＥＢ）が非活性であるからである。また、第１階層のメインアンプのＷｒｉｔｅアンプの出力はオフ状態（ハイインピーダンス状態）とされる。この状態で、第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）上を転送された相補のデータ（メモリセルの読み出しデータ）はサブアンプにより、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）側に出力され、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）上のメインアンプ（図３のＭＡ３０２）に含まれるリードアンプによって増幅され、データ転送幹配線（図３のＲＷＢＵＳ）に出力される。
本発明においては、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）を初期化電位に設定するとともに等電位化する回路（図１３のＥＱ、詳細には図８の９０５、９０６、９０７）を備え、データ書き込み時、メインアンプ（Ｗｒｉｔｅアンプ）が動作する前に、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）はともに初期化電位に設定される。
本発明においては、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）の寄生容量は、第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）の寄生容量よりも大きな容量値である。
本発明において、第１階層のメインのアンプ（Ｗｒｉｔｅアンプ、図８の９０１〜９０４）の駆動能力（電流駆動能力）は、第２階層のデータ線対を受け、第１階層のデータ線対を駆動するサブアンプ（図１０の４０６、４０８）の駆動能力（電流駆動能力）よりも大きい。
本発明において、書き込みマスクを制御するマスク信号（ＭＡＳＫ）が活性化された場合、第１階層のメインアンプ（Ｗｒｉｔｅアンプ）は、書き込みモード信号（ＤＩＯＷＥＢ）の値に関わらず、ハイインピーダンス状態を示すオフ状態（出力ディスエーブル状態）とされる。Ｗｒｉｔｅアンプの出力端子を第１階層のデータ線対と非接続にする不図示のスイッチを代替として適用しても良い。
なお、第１階層のメインアンプのＷｒｉｔｅアンプは、出力イネーブル状態のとき、入力されたライトデータに基づき、ＭＩＯＴ、ＭＩＯＢを相補に駆動し、出力ディスエーブル状態のとき、出力はオフ状態（ハイインピーダンス状態）とされる。特に制限されないが、図１３に模式的に示す例では、この第１階層のＷｒｉｔｅアンプは、出力イネーブルを制御する信号（ＯＲ回路の出力）により、出力イネーブル／ディスエーブルが制御される反転アンプ（トライステート・インバータ）として構成される。書き込みモード信号（ＤＩＯＷＥＢ）が非活性状態（Ｈｉｇｈ）のとき、ＯＲ回路の出力はＨｉｇｈとされ、Ｗｒｉｔｅアンプは出力ディスエーブル状態（出力オフ状態）とされる。また、読み出しのとき、書き込みモード信号（ＤＩＯＷＥＢ）は非活性状態（Ｈｉｇｈ）であり、ＯＲ回路の出力はＨｉｇｈとされ、Ｗｒｉｔｅアンプは出力ディスエーブル状態（出力オフ状態）とされる。書き込みモード信号（ＤＩＯＷＥＢ）が活性状態（例えばＬｏｗ）であり、且つ、書き込みマスク信号（ＭＡＳＫ）が非活性状態（Ｌｏｗ）のとき、ＯＲ回路の出力はＬｏｗとされ、Ｗｒｉｔｅアンプは出力イネーブル状態とされ、外部書き込みデータ（ライトデータ）に対応して第１階層のデータ線対を構成する二つのデータ線（ＭＩＯＴ、ＭＩＯＢ）を異なる電位に駆動する。また、ライト動作時、外部から入力される複数の書き込みマスク信号（ＭＡＳＫ）は、それぞれ前述の第１と第２のデータバス系統に対応して設定され、それぞれのデータバス系統へ入力されるＷｒｉｔｅデータ（ビットデータ）を対応する第１階層のデータ線対（ＭＩＯＴ／Ｂ）へ転送するか否かを制御する。
上記したように、本発明においては、書き込みマスク時、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）がＨｉｇｈ電位（ＶＩＯ電位）に初期化されたフローティング状態であることに着目し、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）が共に初期化電位（Ｈｉｇｈ電位）のとき、スイッチ対（４０１、４０２）をオフ（非導通）状態とすることで、センスアンプ（ＳＡ）が引き抜く電荷を、第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）に電荷のみに限定させている。これにより、書き込みマスク時の、データ線対（ＢＬＴ、ＢＬＴＢ）の浮き上がり／沈み込み量を低減し、データ線対（ＢＬＴ、ＢＬＴＢ）のＬｏｗ電位の浮き上がりや、Ｈｉｇｈ電位の沈み込みに応答して、センスアンプ（ＳＡ）によってデータ線対（ＢＬＴ、ＢＬＴＢ）のＨｉｇｈ、Ｌｏｗの逆転が生じないようにしている。この結果、データ線対（ＢＬＴ、ＢＬＴＢ）に接続するメモリセル（ＭＣ）の選択時（接続するワード線がＨｉｇｈの期間）、データ線対（ＢＬＴ、ＢＬＴＢ）、第２階層のデータ線対（ＬＩＯＴ、ＬＩＯＢ）はメモリセル（ＭＣ）の保持データ（リフレッシュデータ）の値に保持され、メモリセル（ＭＣ）が当該保持データの反転データで書き換えられることを回避している。微細化の進展、低電圧化により、電流駆動能力の小さなセンスアンプ（ＳＡ）を備えた構成において、書き込みマスクを発行しても、書き込みマスクされる階層のデータバス系統に対応するメモリセル（ＭＣ）に保持されているデータの破壊を回避し、安全性の確保、信頼性の向上を図ることができる。
なお、書き込みマスク時、スイッチ対（４０１、４０２）をオフ（非導通）状態とする制御を書き込みマスク信号（図１３のＭＡＳＫ）を用いても可能であるが、第１階層のデータ線対（ＭＩＯＴ、ＭＩＯＢ）が初期化電圧に保持されることを利用してスイッチ対（４０１、４０２）をオフ（非導通）状態とする構成としたことで、書き込みマスク信号（ＭＡＳＫ）引き回しの配線スペース等を不要とし、省面積化を図っている。以下実施例に即して説明する。
なお、以下の実施例において、半導体装置の全体構成は、図１に示したものとされる。図１のセンスアンプ（ＳＡ）は、図２に示した構成とされ、ＭＩＯ線、ＬＩＯ線の階層型ＩＯ構成は図３に示した構成とされる。さらに図３のメインアンプ（ＭＡ）＜ｋ＞３０２のＷｒｉｔｅアンプは、図８に示した構成とされ、センスアンプ（ＳＡ＜ｉ＞３０４（ｉ＝０〜ｎ））は、図５に示した構成とされる。本実施例は、図３のＳＷＣ＜ｊ＞３０３（ｊ＝０〜ｍ）の構成が、図４に示した構成と相違している。以下では、主に前記した関連技術と本実施例との相違点について説明し、同一部分の説明は重複を避けるため適宜省略する。
図１０は、本発明の第１の実施例のＳＷＣの構成を示す図である。図１０を参照すると、本実施形態は、図４に示した構成に、論理回路８０１を備えている。論理回路８０１は、ＭＩＯＴ、ＭＩＯＢを入力するＡＮＤ回路と、ＡＮＤ回路の出力とＤＩＯＷＥＢ（データＩＯライトイネーブルバー）を入力するＮＯＲ回路を備え、ＮＯＲ回路の出力とその反転信号が、パスゲート４０１、４０２のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート端子にそれぞれ接続されている。図１１は、図１０の回路の動作を説明するタイミング波形図である。
論理回路８０１のＡＮＤ回路の２つの入力はＭＩＯＴとＭＩＯＢに接続される。ＮＯＲ回路は、ＡＮＤ回路の出力と、Ｌｏｗで活性状態とされる書き込みモード信号ＤＩＯＷＥＢを入力し、これらの否定論理和を、パスゲート起動信号ＤＩＯＷＥＤＴとして出力する。そして、ＤＩＯＷＥＤＴと、その反転信号ＤＩＯＷＥＤＢとが、パスゲート４０１、４０２のＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲートに入力される。つまり、論理回路８０１は、書き込みモード信号ＤＩＯＷＥＢとＭＩＯ線対の論理をとって、パスゲート４０１、４０２の開閉制御を行う。
ＭＩＯＴ、ＭＩＯＢは、非動作時は、図８のＰＭＯＳトランジスタ９０５、９０６、９０７により、電圧ＶＩＯにプリチャージされている。
データマスクを使用しない通常動作時は、書き込みデータによりＭＩＯＴ又はＭＩＯＢがＬｏｗに遷移するため、書き込みモード信号ＤＩＯＷＥＢを活性状態（Ｌｏｗ）とすると、ＤＩＯＷＥＤＴがＨｉｇｈとなり、パスゲート４０１、４０２が開き、ＭＩＯＢとＬＩＯＢが接続され、ＭＩＯＴとＬＩＯＴが接続される。これにより、Ｌｏｗに遷移したＭＩＯ線に接続したＬＩＯ線がＬｏｗ電位に放電され、通常のＷｒｉｔｅ動作が実行される。
一方、データマスクが指定された場合、ＭＩＯＴ／ＢはＨｉｇｈにプリチャージ・イコライズされた状態とされ、いずれもＬｏｗには遷移しないため、図１０に示す回路では、書き込みモード信号ＤＩＯＷＥＢが活性状態（Ｌｏｗ）に遷移しても、ＤＩＯＷＥＤＴがＬｏｗ、ＤＩＯＷＥＤＢがＨｉｇｈとなり、パスゲート４０１、４０２のＰＭＯＳトランジスタとＮＭＯＳトランジスタはオフ（非導通）状態とされる（図１１（ｂ））。よって、データマスク時に、ＬＩＯ線対ＬＩＯＴ／Ｂは、センスアンプ（ＳＡ）により電荷を引き抜かれる（図１１（ｄ））。すなわち、データマスク時には、ＭＩＯＴ、ＭＩＯＢはＨｉｇｈ電位のままであり（図１１（ｃ））、パスゲート４０１、４０２はオフ（非導通）状態とされ、ＭＩＯＴ／Ｂの電荷はＬＩＯＴ／Ｂには転送されない。
ＹＳ線がＨｉｇｈのカラムのビット線対ＢＬＴ／Ｂのセンスアンプ（ＳＡ）は、ＨｉｇｈのＹＳ線でオン（導通）状態に設定されたスイッチ５０１、５０２（図５参照）を介して、ＬＩＯＴ／Ｂの電荷を引き抜くことになる（図７（ｄ））。
図７（ｄ）に示すように、ＹＳ線がＨｉｇｈのとき、ＢＬＴ／ＢのＬｏｗ電位に対応するＬＩＯＴ／Ｂは、センスアンプ（ＳＡ）によって放電され、ＢＬＴ／Ｂと同電位（Ｌｏｗ電位）に近づく。ＬＩＯＴ／Ｂには、ＭＩＯＴ／Ｂの電荷は伝達されず、また、ＬＩＯＴ／Ｂの寄生容量はＭＩＯＴ／Ｂの寄生容量よりも小さいため、ＬＩＯＴ／Ｂの電荷量はＭＩＯＴ／Ｂの電荷量よりも小さい。このため、センスアンプ（ＳＡ）が引き抜く電荷は、ＬＩＯＴ／ＢとＭＩＯＴ／Ｂとが接続されている場合よりも、遥かに少量で済む。よって、電流駆動能力の小さなセンスアンプ（ＳＡ）であっても、ＹＳ線がＨｉｇｈの時のビット線ＢＬＴ／Ｂの電位の浮き／沈みは低減する（図１１（ｅ））。
すなわち、データ書き込み（図１１（ａ）のＤＩＯＷＥＢがＬｏｗ）のとき、データマスクが指定された場合、ＹＳ線のＨｉｇｈパルス（図１１（ｅ））によりオン（導通状態）とされたスイッチ５０１、５０２を介してＬＩＯＴ／Ｂに接続されたビット線対ＢＬＴ／ＢのＨｉｇｈ電位からの沈み込み、Ｌｏｗ電位からの浮き上がりは、図１１（ｅ）に示すように、図７（ｄ）と比べて、いずれも小さく、ＹＳ線がＬｏｗとなり、スイッチ５０１、５０２がオフ（非導通）状態となると、当該ビット線対ＢＬＴ／Ｂの電位は、センスアンプ（ＳＡ）の増幅作用により、ＹＳ線のＨｉｇｈパルスの前の電位に戻される。本実施例によれば、データマスク時のメモリセルの保持データの破壊を防止することが可能となる。
データマスク機能は、各ＭＩＯ線対単位で制御する必要があるが、本実施例においては、ＬＩＯ線対の駆動は、図３のメインアンプ３０２内のＷｒｉｔｅアンプ（図８の９０１〜９０４）で行うことができる。
本実施例においては、図４の構成に対して、ＡＮＤ回路とＮＯＲ回路からなる論理回路（複合ゲート）８０１が追加されるだけであり、パスゲート４０１、４０２を駆動するのに必要な分の小さいＭＯＳトランジスタ（ＰＭＯＳトランジスタ３個、ＮＭＯＳトランジスタ３個）の追加で済む。
図１４に、論理回路８０１の構成の一例を示す。ＭＩＯＴとＭＩＯＢをゲートに入力する２つのＰＭＯＳトランジスタＰＭ２、ＰＭ３の並列回路と、ＤＩＯＷＥＢをゲートに入力するＰＭＯＳトランジスタＰＭ１との直列回路を、高位側電源ＶＤＤとＤＩＯＷＥＤＴ間に直列に接続し、ＭＩＯＴとＭＩＯＢをゲートに入力する２つのＮＭＯＳトランジスタＮＭ１、ＮＭ２の直列回路と、ＤＩＯＷＥＢをゲートに入力するＮＭＯＳトランジスタＮＭ３との並列回路を、ＤＩＯＷＥＤＴと低位側電源ＶＳＳ間に接続して構成される。なお、高位側電源ＶＤＤはＭＩＯ線のプリチャージ電位ＶＩＯと同一電位であってもよい。
ＭＩＯＴとＭＩＯＢがともにＨｉｇｈ電位のとき、ＮＭＯＳトランジスタＮＭ１、ＮＭ２がオン（導通）し、ＤＩＯＷＥＤＴはＬｏｗとなる。また、ＤＩＯＷＥＢがＨｉｇｈのとき（書き込みモード信号が非活性状態）、ＮＭＯＳトランジスタＮＭ３がオン（導通）し、ＤＩＯＷＥＤＴはＬｏｗとなる。
ＤＩＯＷＥＢがＬｏｗ（書き込みモード信号が活性状態）、且つ、ＭＩＯＴとＭＩＯＢの少なくとも一方がＬｏｗのとき、ＰＭＯＳトランジスタＰＭ１がオン、ＰＭＯＳトランジスタＰＭ２、ＰＭ３の一方がオン（導通）し、ＤＩＯＷＥＤＴはＨｉｇｈとなる。
ＤＩＯＷＥＤＴと、ＤＩＯＷＥＤＴの信号をインバータ４００（図１０）で反転した信号ＤＩＯＷＥＤＢによりパスゲート４０１、４０２の開閉を行う。これらのＭＯＳトランジスタのサイズは小さく済むため、回路規模を縮減し、ＳＷＣエリアに回路を納めることができる。このため、チップ全体の面積の増大を抑止することができるという利点もある。
図１０の回路を用いた場合のＷＲＩＴＥ動作について説明する。データ書き込み時には、書き込み動作の前に図８の回路（９０５、９０６、９０７）によってＶＩＯ電位にプリチャージされていたＭＩＯＴ／Ｂを、Ｗｒｉｔｅアンプ（図８の９０１〜９０４）が書き込み用のデータにしたがって相補に駆動し、ＭＩＯＴとＭＩＯＢの一方をＨｉｇｈ、他方をＬｏｗとする。この結果、論理回路８０１のＡＮＤ回路の出力はＬｏｗとなり、ＡＮＤ回路のＬｏｗ出力と、書き込みモード信号（ＤＩＯＷＥＢ）のＬｏｗを受けるＮＯＲ回路の出力ＤＩＯＷＥＤＴはＨｉｇｈとなり、ＤＩＯＷＥＤＢはＬｏｗとなり、パスゲート４０１、４０２をオン状態とする。すなわち、パスゲート４０１、４０２は、書き込みモード信号（ＤＩＯＷＥＢ）が活性状態（Ｌｏｗ）であり、ＭＩＯＴ、ＭＩＯＢの値がともにＨｉｇｈ以外のときに、オンに設定される。この結果、ＭＩＯＴとＬＩＯＴ、ＭＩＯＢとＬＩＯＢとがそれぞれ導通状態とされ、ＬＩＯＴ／Ｂは、ＭＩＯＴ／Ｂと同じ相補の電位に設定される。また、カラム選択信号ＹＳがＨｉｇｈに設定されたスイッチ（図５のＮＭＯＳトランジスタ５０１、５０２）を介してビット線ＢＬＴがＬＩＯＴ、ＢＬＢがＬＩＯＢに接続され、該ビット線対ＢＬＴ、ＢＬＢに接続するセンスアンプ（ＳＡ）で差動増幅され、選択されたワード線ＷＬに接続するメモリセルＭＣへの書き込みが行われる。
また、ＲＥＡＤ動作時には、Ｗｒｉｔｅアンプ（図８の９０１〜９０４、図１３）はオフ状態（出力ディスエーブル状態）とされる。カラム選択信号ＹＳが選択され、カラムスイッチ（図５のＮＭＯＳトランジスタ５０１、５０２）がオン（導通）し、Ｌｏｗ状態のビット線（ＢＬＴ、又はＢＬＢ）と接続するＬＩＯ線（ＬＩＯＴ、又はＬＩＯＢ）の電荷が引き抜かれ、ＬＩＯＴ、ＬＩＯＢ間に差電位が生じ、図１０のＳＷＣにおいて、ＬＩＯＴ、ＬＩＯＢをそれぞれゲートに受けドレインがＭＩＯＢ、ＭＩＯＴとそれぞれ接続されているＮＭＯＳトランジスタ４０６、４０７のゲート電位に差が生じ、ＤＩＯＲＥＴをＨｉｇｈに遷移させると、ＮＭＯＳトランジスタ４０３、４０４、４０５が全てオン（導通）となり、ＮＭＯＳトランジスタの４０６、４０７のソース電位が低電位電源電位ＶＳＳとなる。ＮＭＯＳトランジスタ４０６、４０７はＬＩＯＴ、ＬＩＯＢに生じた差電位により、ＮＭＯＳトランジスタ４０６、４０７はＭＩＯＴ、ＭＩＯＢを相補に駆動する。ＭＩＯＴ、ＭＩＯＢの間の差電位は、図３のメインアンプ（ＭＡ）３０２内の読み出し用アンプによってＣＭＯＳ振幅まで増幅される。
次に、上記実施例の変形例について説明する。図１２に示す例は、図１０のパスゲート４０１、４０２を、ＣＭＯＳからＮＭＯＳトランジスタ４１１、４１２に変えたものである。論理回路８０１のＮＯＲ回路の出力ＤＩＯＷＥＤＴが、ＭＩＯＢとＬＩＯＢ間とＭＩＯＴとＬＩＯＴ間にそれぞれ接続されたＮＭＯＳトランジスタ４１１、４１２のゲートに共通に接続されている。この場合、パスゲートのＰＭＯＳトランジスタのゲートの駆動が不要であることから、回路構成を、さらに、簡易化している。その動作は、図１０の回路動作と実質的に同一である。
本実施例においては、読み出し用のサブアンプ回路（図１０の４０６、４０７、４０３、４０４、４０５）をＬＩＯ線対ＬＩＯＴ／ＢとＭＩＯ線対ＭＩＯＴ／Ｂの間に配置することによって、センスアンプ（ＳＡ）は、ＬＩＯ線対ＬＩＯＴ／Ｂの電荷のみを引き抜けばよいことになり、電流駆動能力の小さいセンスアンプ（ＳＡ）でも高速読み出し動作を行うことができる。
本実施においては、書き込みマスク時のＷｒｉｔｅ動作において、データを書き込まないＭＩＯ線のパスゲートを閉じることによって、ＹＳ信号がＨｉｇｈ時に、センスアンプから見える寄生容量を、ＬＩＯ線の容量のみにして、ビット線のＬｏｗ電位の浮き及びビット線Ｈｉｇｈ電位の沈み込みを軽減して、メモリセルの保持データが破壊することを防止することができる。すなわち、ＭＩＯ線は、ＬＩＯ線の電位（＝センスアンプによるリフレッシュデータ）をディスターブしないことから、センスアンプのデータ保持の信頼性を高めることができる。
本願の基本的技術思想は、上記記載事項に限られず、例えば、実施形態ではＤＲＡＭで開示をしたが、本願の基本的技術思想はこれに限られず、例えば、ＳＲＡＭ（スタティックランダムアクセスメモリ）やその他の同期型メモリであっても良い。更に、センスアンプ、ライトアンプ、階層毎に備わる各々のイコライズ回路、階層間スイッチに付随されるサブアンプ等の回路形式は、実施例が開示する回路形式に限定されるものでないことは勿論である。また、各々のイコライズ回路が制御する対応する各階層の電圧制御値、実施例開示に限られるものではない。例えば、２次側の階層のイコライズは、実施例に開示された高電位側ｖｄｄの他に、低電位側、高電位側電位と低電位側電位との中間電位であってもよい。この場合、スイッチ制御回路は、中間電圧を基準電圧とする比較回路（電圧比較回路）とその比較回路の出力信号によって構成することで、本願の効果が達成される。当業者ならば、本願の基本的技術思想により容易に理解できる。
実施例においては、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。
更に、メモリセルを備えたロジック機能を備えた半導体装置、ＣＰＵ、ＭＣＵ、ＤＳＰ等の半導体装置にも適用できる。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。ＦＥＴ以外のトランジスタであっても良い。更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
＜特許文献１との対比＞
上記特許文献１においては、リードとライトを行う双方向の相補データバスでない。また上記特許文献１のラッチ回路は、ＤＢ、／ＤＢのデータ（前データ）を保持するのみで、ＤＢ、／ＤＢの次のデータがトランスファゲートを介して入力されるとき前データは消える構成とされている。したがって、イコライズの後、必ずラッチ回のデータは破壊（ライト）される。また、上記特許文献１においては、少なくとも２系統のデータバス対とそれらの系統がマスク信号により異なる動きをすることはない。このように、上記特許文献１は、上記した本発明とは全く相違している。書き込みマスク（データマスク）されたＭＩＯ線対に接続するセンスアンプは、図７（ｄ）に示したような反転データで書き込むようなことがあってはならない。本発明によれば、書き込みマスク（データマスク）時、ＭＩＯ線対がＬＩＯ線対の電位をディスターブすることなく、メモリセルの保持データ（ユーザデータの安全性）を保証するものであり、本発明は、この側面からも上記特許文献１とは全く相違している。
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１ メモリアレイ
２ Ｘデコーダ及びＸタイミング生成回路
３ Ｙデコーダ及びＹタイミング生成回路
４ デコーダ制御回路
５ データラッチ回路
６ 入出力インターフェース
７ 内部クロック（ＣＬＫ）生成回路
８ 制御信号生成回路
９ ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：遅延同期ループ）
１１ メモリマット０
１２ センスアンプ部
１３ メモリマット１
１４ サブワードドライバ回路
１８ ＰＭＯＳトランジスタ
１９ イコライズ回路
２０ ＮＭＯＳトランジスタ
３０１ バスドライバ（ＢＵＳＤ）
３０２ メインアンプ（ＭＡ）
３０３ ＳＷＣ回路
３０４ センスアンプ（ＳＡ）
４００ インバータ
４０１、４０２ パスゲート（ＣＭＯＳトランスファゲート）
４０３〜４０７ ＮＭＯＳトランジスタ
４１１、４１２ パスゲート（ＮＭＯＳトランジスタ）
４０８〜４１０ ＰＭＯＳトランジスタ
５０１、５０２ ＮＭＯＳトランジスタ（カラムスイッチ）
５０３、５０４ ＮＭＯＳトランジスタ
５０５、５０６ ＰＭＯＳトランジスタ
８０１ 論理回路（制御回路）
９０１、９０２、９０５〜９０７ ＰＭＯＳトランジスタ
９０３、９０４ ＮＭＯＳトランジスタ
１２０１、１２０２ ＮＭＯＳトランジスタ
１２０３、１２０４ ＰＭＯＳトランジスタ
１２０５、１２０６ ＮＯＲ回路
１２０７、１２０８ インバータ

Claims (15)

  1. メモリセルが接続され、データを双方向に転送する１次側データ線対と、
    前記１次側データ線対とスイッチを介して接続され、前記メモリセルが保持する内部データ情報を外部へ出力し、外部からの外部データ情報を入力する２次側データ線対と、
    前記１次側データ線対に接続され、前記１次側データ線対上のデータ情報を増幅保持する１次側アンプと、
    前記２次側データ線対に接続された２次側アンプと、
    前記スイッチを制御するスイッチ制御回路と、を備え、
    データの書き込み時、前記２次側アンプは、前記外部データ情報に対応して前記２次側データ線対を駆動し、
    前記２次側データ線対上のデータ情報は、導通状態の前記スイッチを介して、前記１次側データ線対へ転送され、前記１次側アンプが保持する前記内部データ情報は前記外部データ情報によって書き換えられ、
    前記スイッチ制御回路は、
    前記２次側データ線対を構成する二つのデータ線の電圧論理が互いに異なる時に、前記スイッチを前記導通状態とし、
    前記２次側データ線対を構成する二つのデータ線が同一の所定電圧である時、前記スイッチを非導通状態とする制御を行う、半導体装置。
  2. 更に、前記２次側データ線対を構成する二つのデータ線の間に接続されるイコライズ回路を備え、
    前記イコライズ回路は、前記２次側アンプが動作する前に、前記２次側データ線対を構成する二つのデータ線を同一な前記所定の電圧値に設定する、請求項１記載の半導体装置。
  3. 前記２次側データ線対の寄生容量の容量値は、前記１次側データ線対の寄生容量の容量値よりも大きい、請求項１記載の半導体装置。
  4. 前記２次側アンプの駆動能力は、前記１次側アンプの駆動能力よりも大きい、請求項１記載の半導体装置。
  5. 前記スイッチ制御回路には、前記第２次側アンプを活性化し、前記外部データ情報を前記メモリセルへ書き込む書き込みモード信号が入力される、請求項１記載の半導体装置。
  6. 前記半導体装置は、前記１次側のデータ線対と前記２次側のデータ線対、対応する前記スイッチ、前記１次側アンプ、前記２次側アンプとでそれぞれ構成される第１のデータバス系統と第２のデータバス系統と、を含み、
    更に、第１と第２のデータバス系統にそれぞれ対応する第１と第２のマスク信号とを備え、
    前記第１のデータバス系統の前記２次側アンプのライトアンプには、前記書き込みモード信号と前記第１のマスク信号が入力され、
    前記第２のデータバス系統の前記２次側アンプのライトアンプには、前記書き込みモード信号と前記第２のマスク信号が入力され、
    前記第１と第２のマスク信号は、前記書き込みモード信号の制御によらず、それぞれ対応する第１と第２のデータバス系統の前記２次側アンプのライトアンプを非活性に制御する、請求項１記載の半導体装置。
  7. 前記非活性に制御された前記ライトアンプに対応する、前記２次側データ線対を構成する二つのデータ線の各々の電圧値は、同一の前記所定の電圧値である。請求項６記載の半導体装置。
  8. 前記スイッチ制御回路は、前記書き込みモード信号が非活性状態の時、前記スイッチを非導通とし、
    前記１次側データ線対のデータ情報を受けるサブアンプが、前記スイッチとは異なるルートで前記第２次側データ線対を駆動し、前記１次側データ線対から前記第２次側データ線対へ前記メモリセルのデータ情報の転送を行う、請求項５記載の半導体装置。
  9. それぞれが、一つの信号を相補の信号で示す相補の第１のデータ線対、第２のデータ線対、及び、第３のデータ線対と、
    前記第１のデータ線対に接続される第１のアンプと、
    前記第１のデータ線対と前記第２のデータ線対間の接続を制御する第１のスイッチと、
    前記第２のデータ線対と前記第３のデータ線対間の接続を制御する第２のスイッチと、
    前記第２のデータ線対のデータを増幅して前記第３のデータ線対へ出力する第２のアンプと、
    前記第３のデータ線対に接続される第３のアンプと、
    前記第２スイッチを制御するスイッチ制御回路と、を備え、
    前記スイッチ制御回路は、前記第３のデータ線対を構成する二つのデータ線が共に第１の状態である時に前記第２のスイッチを非導通に制御し、よって前記第２のスイッチは、前記第２のデータ線対と前記第３のデータ線対との間を電気的に非接続に制御し、このとき、前記第１のアンプの出力データは前記第１スイッチを介して前記第２のデータ線対まで出力され、
    前記スイッチ制御回路は、前記第３のデータ線対を構成する二つのデータ線が前記第３のアンプが出力する外部からの外部データ情報に対応したデータによって前記第１の状態と異なる第２の状態である時に前記第２のスイッチを導通に制御し、前記第２のスイッチは、前記第２のデータ線対と前記第３のデータ線対との間を電気的に接続状態に制御し、前記第１のアンプは、前記第３のアンプが出力するデータを入力する、ことを特徴とする半導体装置。
  10. 更に、前記第３のデータ線対を構成する二つのデータ線を所定電位、且つ、等電位に設定するイコライズ回路を備え、
    前記第３のデータ線対は、前記イコライズ回路によって前記第１の状態に制御される、ことを特徴とする請求項９記載の半導体装置。
  11. 前記第３のデータ線対の寄生容量は、前記第２のデータ線対の寄生容量の値よりも大きい、ことを特徴とする請求項９記載の半導体装置。
  12. 双方向に相補のデータを転送する第１と第２のデータ線対と、
    前記第１のデータ線対と前記第２のデータ線対との間の導通と非導通を制御する第１のスイッチと、
    外部から入力された外部データ情報に対応した書き込みデータを受け、前記第１のデータ線対を構成する二つのデータ線を互いに異なる電位に駆動するライトアンプを含む第１のアンプと、
    前記第１のデータ線対を構成する二つのデータ線を前記第１のアンプの動作前に所定の電位へプリチャージし同一の所定電位に設定するイコライズ回路と、
    前記第１のデータ線対を構成する二つのデータ線と書き込みモード信号とを入力に受け、前記書き込みモード信号が活性且つ前記二つのデータ線の電位が互いに異なる電位の時に前記第１のスイッチを導通に制御し、更に、前記書き込みモード信号が非活性または前記二つのデータ線の電位が互いに前記同一の所定電位の時に前記第１のスイッチを非導通に制御する論理回路と、
    前記第２のデータ線対に、選択信号により導通と非導通に制御される第２のスイッチを介して接続される第３のデータ線対と、
    前記第３のデータ線対に接続され、書き込みされた外部データ情報を記憶する及び記憶している外部データ情報が読み出しされるメモリセルと、
    前記第３のデータ線対に接続され、前記メモリセルから読み出された前記第３のデータ線対上のデータを増幅する第２のアンプと、
    を備え、
    前記メモリセルへのデータ書き込み時、書き込みマスクが指定された前記書き込みデータに対応する第１の前記ライトアンプは、前記第１のライトアンプに対応する前記第１のデータ線対に対して非活性または非導通とされ、よって、前記第１のライトアンプに対応する前記論理回路は、前記イコライズ回路によって事前に設定された前記第１のデータ線対を構成する二つのデータ線の電位が前記互いに同一の所定電位であることに対応して前記第１のスイッチを非導通に制御して、前記第１のライトアンプに対応する前記第１と第２のデータ線対との間を非導通とし、
    前記第１のライトアンプに対応する前記第２のデータ線対は、前記記憶しているメモリセルのデータを増幅する前記第２のアンプによって、前記選択信号によって選択され導通に制御された前記第２のスイッチを介して駆動される、半導体装置。
  13. データ書き込み時、書き込みマスクが指定されない前記書き込みデータに対応する第２の前記ライトアンプは、前記イコライズ回路により前記所定の電位に設定された前記第２のライトアンプに対応する前記第１のデータ線対を構成する二つのデータ線を、前記書き込みデータ信号に対応して互いに異なる電位に駆動し、よって、前記第２のライトアンプに対応する前記論理回路は、前記書き込みモード信号が活性且つ前記二つのデータ線の電位が互いに異なる電位であることに対応して前記第１のスイッチを導通に制御し、
    前記書き込みデータは、前記第２のライトアンプに対応する前記第１のデータ線対から導通に制御された前記第１のスイッチを介して前記第２のライトアンプに対応する前記第２のデータ線対へデータが転送され、更に、前記第２のライトアンプに対応する前記第２のデータ線対から前記選択信号によって選択され導通に制御された前記第２のスイッチを介して前記第２のライトアンプに対応する前記第３のデータ線対へデータが転送され、更に、前記第２のライトアンプに対応する前記第３のデータ線対に転送されたデータが前記第２アンプで増幅され選択された前記メモリセルへの書き込みが行われる、請求項１２記載の半導体装置。
  14. 前記第１のライトアンプに対応する前記第１のスイッチの非導通制御と、前記第２のライトアンプに対応する前記第１のスイッチの非導通制御は、同一のデータ書き込みサイクルで実施され、書き込みマスクが指定された前記第１のライトアンプに対応する前記第２のデータ線対は、書き込みが抑止された前記メモリセルのデータを示し、
    書き込みマスクが指定されない前記第２のライトアンプに対応する前記第２のデータ線対は、外部から書き込みが実行される前記外部の書き込みデータを示す、請求項１３記載の半導体装置。
  15. 更に、前記第２のデータ線対の信号を受け、前記第１のデータ線対を構成する二つのデータ線を前記メモリセルの情報に対応した互いに異なる電位に、且つ前記第１のスイッチとは異なるルートで駆動する第３のアンプを備え、
    前記メモリセルからのデータ読み出し時、前記書き込みモード信号は非活性化され、前記第１のアンプの前記ライトアンプは非活性または非導通とされ、
    前記論理回路は、非活性化された前記書き込みモード信号に応答して、前記第１のスイッチを非導通に制御し、
    前記第２のアンプで増幅された選択された前記メモリセルのデータは、前記選択信号によって導通に制御された前記第２のスイッチを介して前記第２のデータ線対に転送され、更に前記第３のアンプで増幅されて前記第１のデータ線対に転送され、前記第１のデータ線対の信号を増幅する前記第１のアンプに含まれるリードアンプで増幅されて外部へ出力される、請求項１２記載の半導体装置。
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