JP2012079386A - 半導体装置 - Google Patents

Abstract

【課題】より安定した読み出し動作を実現する。
【解決手段】それぞれが双方向にデータを転送可能とするビット線、ローカル入出力線、メイン入出力線と、ビット線とローカル入出力線との間の接続を制御するビット線・ＬＩＯ接続部５０と、ローカル入出力線とメイン入出力線との間の接続を制御するＭＩＯ・ＬＩＯ接続部３０と、メイン入出力線と外部との間の接続を制御するＭＩＯ・バス接続部４０と、を備え、メイン入出力線が、一つの信号を相補の信号対で転送するデータ線対（ＭＩＯＴ、ＭＩＯＮ）からなり、ＭＩＯ・ＬＩＯ接続部３０は、リードモード時において、メイン入出力線の一方のみを駆動すると共にメイン入出力線の他方を交流的に接地し、ＭＩＯ・バス接続部４０は、データ転送モード時において、ＭＩＯ・ＬＩＯ接続部３０によってデータ線対の一方に転送されたデータ情報を受け外部データ情報として出力する。
【選択図】図４

Description

本発明は半導体装置に関し、特に、階層データ線間のスイッチ制御機能を備えた半導体装置に関する。

ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体装置におけるメモリアレイ内での入出力データ転送方式として階層化データ線方式（「階層化ＩＯ方式」ともいう）が用いられている。階層化データ線方式は、例えば、ビット線等の第１のデータ線と、第１のデータ線に接続する第２のデータ線（例えばローカル入出力線（ＬＩＯ））と、第２のデータ線に接続する第３のデータ線（メイン入出力線（ＭＩＯ線））を備えている。ローカル入出力線（ＬＩＯ線）には複数のビット線がカラムスイッチを介して接続され、メイン入出力線（ＭＩＯ線）には複数のローカル入出力線（ＬＩＯ線）がスイッチを介して接続される。

図１は、一般的なＤＲＡＭの構成を示すブロック図である。なお、図１には、（ビット線（ＢＬ）、ローカル入出力線（ＬＩＯ）、メイン入出力線（ＭＩＯ）からなる階層化データ線構造の一例も模式的に示されている。図１を参照すると、このＤＲＡＭ装置は、メモリアレイ１、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、デコーダ制御回路４、データラッチ回路５、入出力インターフェース６、内部クロック（ＣＬＫ）生成回路７、制御信号生成回路８、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：遅延同期ループ）９を備えている。メモリアレイ１はバンク０〜バンクｍを備え、各バンクは、メモリマット列１、２、３を備えている。なお、バンク構成、バンク内のメモリマット構成等はかかる構成に制限されるものでないことは勿論である。制御信号生成回路８は、コマンド信号（／ＣＳ（チップセレクト）、／ＲＡＳ（ロウアドレスストローブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ（ライトイネーブル））を入力し、該コマンドをデコードするコマンドデコーダ（不図示）を有し、コマンドのデコード結果にしたがって制御信号を生成し、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、デコーダ制御回路４等に出力する。なお、信号名の前の記号「／」は、Ｌｏｗレベルのとき活性状態であることを示す。

入力したアドレス信号（ＡＤＤ）のロウアドレスがＸデコーダ２でデコードされ、不図示のメインワードドライバによりメインワード線（不図示）が活性化され、該活性化されたメインワード線に接続するサブワードドライバ（ＳＷＤ）によりサブワード線（ＳＷＬ）が選択される。サブワード線（ＳＷＬ）がＨｉｇｈレベルとなると、サブワード線（ＳＷＬ）に接続されたメモリセル（ＭＣ）からビット線（ＢＬ）に保持データが読み出され、センスアンプで増幅される。なお、アドレス（ＡＤＤ）のカラムアドレスはＹデコーダ（カラムデコーダ）３でデコードされ、選択されたカラム選択信号がアクティブとされ、ビット線（ＢＬ）をローカル入出力線（ＬＩＯ）に接続する。選択されたビット線（ＢＬ）のデータはセンスアンプで増幅され、カラムスイッチを介してローカル入出力線（ＬＩＯ）に転送され、メイン入出力線（ＭＩＯ）とローカル入出力線（ＬＩＯ）との交差部のスイッチ１０（サブアンプ）を介してメイン入出力線（ＭＩＯ）に転送され、データラッチ回路５、入出力インターフェース６に転送され、ＤＱピン（ＤＱ端子）より、外部に出力される。ＤＱピンは複数ピンであり、所謂複数のＩ／Ｏ端子である。なお、複数のＭＩＯ線に読み出された読み出しデータはパラレルシリアル変換され、ＤＱ端子からシリアルに出力される。

データストローブ信号ＤＱＳ、／ＤＱＳは外部からデータを入力する際に、データをラッチするためのトリガ信号となる。データマスク信号ＤＭは、例えば、データをマスクするための制御信号である。データを入力するのと同時に、データマスク信号ＤＭをＨｉｇｈとすると、当該データのメモリセルへの書き込みはマスク（インヒビット）され、書き込みは行われない。データマスク信号ＤＭは、半導体装置の外部端子であり、複数のデータマスク信号ＤＭの端子で構成される。それぞれのデータマスク信号ＤＭは、対応する複数のＤＱ端子で構成される複数のグループのうちのいずれかのグループに対応付けられる。

メモリセルにデータを書き込む場合、データマスク信号ＤＭをＬｏｗとして、ＤＱピンからデータを入力し、入出力インターフェース６からデータラッチ回路５に転送される。なお、ＤＱ端子からシリアルに入力された複数のビットデータ（書き込みデータ）は、シリアルパラレル変換され、各ビットデータは、ＭＩＯ線、交差部のスイッチ１０、ＬＩＯ線、選択されたビット線（ＢＬ）のカラムスイッチを介して、当該ビット線（ＢＬ）のセンスアンプに書き込みデータが転送される。センスアンプは、ビット線（ＢＬ）を書き込みデータに即して駆動し、当該ビット線（ＢＬ）に接続され、選択されたワード線に接続するメモリセルにデータを書き込む。

図２は、センスアンプの典型的な構成の一例を示す図である。図２には、シェアード型のセンスアンプ回路（ＳＡ）のビット線系の一部が示されている。ワード線はサブワードドライバ回路１４により駆動される。メモリセルは、ゲート電極がワード線に接続され、ドレイン又はソースが、ビット線（ＢＬＴ）に接続されたｎＭＯＳトランジスタと、一端がｎＭＯＳトランジスタのソース又はドレインに接続され、他端が電源（プレート電極）に接続された容量Ｃｓを備えている。特に制限されないが、図２のビット線構造において、サブワード線ＳＷＬに接続されたメモリセルＭＣは、ビット線ＢＬＴに接続されており、図示されない隣のサブワード線に接続するメモリセルは、ビット線ＢＬＮに接続される折り返し型ビット線とされる。ビット線対（ＢＬＴ／ＢＬＮ）間に接続されるセンスアンプ（ＳＡ回路）は、ソースがＰＣＳ線に共通接続され、ゲートとドレインが交差接続されたｐＭＯＳトランジスタ対と、ソースがＮＣＳ線に共通接続され、ゲートとドライバが交差接続されたｎＭＯＳトランジスタ対を備え、ｐＭＯＳトランジスタ対のドレインとｎＭＯＳトランジスタ対のドレインがそれぞれ接続される。

図２において、図の上側に示すメモリマット０（１１）のビット線対（ＢＬＴ／ＢＬＮ）と、下側に示すメモリマット１（１３）のビット線対（ＢＬＴ／ＢＬＮ）とが、その間に配置されたセンスアンプ（ＳＡ）１２を共有する構成とされている。センスアンプ回路（ＳＡ回路）と、メモリマット０（１１）側のビット線対との間には、制御信号ＳＨＲＢ０で導通、非導通が制御されるパストランジスタ（ｎＭＯＳトランジスタ）が設けられ、センスアンプ（ＳＡ）と、メモリマット１（１３）側のビット線対との間には、制御信号ＳＨＲＢ１で導通・非導通が制御されるパストランジスタ（ｎＭＯＳトランジスタ）が設けられている。尚、導通、非導通は電気的な作用を示し、以後の説明において同様とする。

メモリマット０（１１）側のビット線対ＢＬＴ／ＢＬＮには、制御信号ＢＬＥＱＴ０にゲートが接続されて導通、非導通が制御される３つのｎＭＯＳトランジスタを備え、導通時、ビット線対ＢＬＴ／ＢＬＮをプリチャージ電源からプリチャージするとともに、メモリマット０（１１）のビット線対ＢＬＴ／ＢＬＮをイコライズする回路が配設されている。尚、プリチャージとは、該動作が終了して次回の動作に初期化することを示し、以後の説明において同じとする。イコライズとは、２つの信号を同一の電位（等電位）に制御することを示し、以後の説明において同じとする。

同様に、メモリマット１（１３）側のビット線対ＢＬＴ／ＢＬＮには、制御信号ＢＬＥＱＴ１にゲートが接続されて導通、非導通が制御される３つのｎＭＯＳトランジスタを備え、導通時、ビット線対ＢＬＴ／ＢＬＮをプリチャージ電源からプリチャージするとともに、メモリマット１（１３）のビット線対ＢＬＴ／ＢＬＮをイコライズする回路が配設されている。さらに、センスアンプ（ＳＡ回路）とビット線対の接続ノードは、カラム選択信号ＣＳＬのＨｉｇｈ／Ｌｏｗで導通／非導通が制御されるカラムスイッチを介して、入出力線対（Ｉ／Ｏ）に接続される。入出力線対（Ｉ／Ｏ）は、図１のＬＩＯに対応し、メモリマット０、１にそれぞれ対応して各１対が設けられる。

メモリアレイ電源のＶＡＲＹ電源線とＰＣＳ間には、制御信号ＲＳＡＥＰ１Ｔをゲートに入力するｐＭＯＳトランジスタ１８を備え、ＶＳＳＳＡ電源線とＮＣＳ間には、制御信号ＲＳＡＥＮＴをゲートに入力するｎＭＯＳトランジスタ２０を備え、ＰＣＳとＮＣＳの間には、制御信号ＥＱＣＳがＨｉｇｈレベルのとき導通（オン）し、ＰＣＳとＮＣＳをプリチャージするプリチャージ回路と、ＰＣＳとＮＣＳをイコライズするイコライズ回路１９を備えている。

図３は、図１のメモリアレイ１内の階層化データ線構造（階層ＩＯ方式）の構成を模式的に示す図である。図３において、ＲＷＢＵＳはチップ内データ転送を行うための幹配線である。バスドライバ＜ｋ＞３０１は、ＲＷＢＵＳに接続するｋ番目のバスドライバ回路である。バスドライバ回路＜ｋ＞３０１の入力には、ＭＩＯ線（相補のＭＩＯＴ、ＭＩＯＮ）のデータを増幅するためのメインデータアンプ回路（ＭＡ）＜ｋ＞３０２の出力が接続されている。

メインデータアンプ回路（ＭＡ）＜ｋ＞３０２の入力は、アレイ内のｋ番目のＭＩＯ線対であるＭＩＯＴ＜ｋ＞とＭＩＯＮ＜ｋ＞に差動で接続され、出力はドライバ（ＢＵＳＤ）＜ｋ＞３０１に接続する。ライトアンプ（ＷＡ）＜ｋ＞３０５は、レシーバ＜ｋ＞３０６を介してＲＷＢＵＳからの書き込みデータを入力し、ＭＩＯＴ＜ｋ＞、ＭＩＯＮ＜ｋ＞を駆動する。書き込み時、ライトアンプ（ＷＡ）＜ｋ＞３０５はレシーバ＜ｋ＞３０６からの出力を受け、差動信号をＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＮ＜ｋ＞に出力する。読み出し時、メインデータアンプ回路＜ｋ＞３０２は、ＭＩＯ線対ＭＩＯＴ＜ｋ＞、ＭＩＯＮ＜ｋ＞の信号を差動で受け、ＣＭＯＳレベルに変換してバスドライバ（ＢＵＳＤ）＜ｋ＞３０１に出力する。読み出し時、ライトアンプ（ＷＡ）＜ｋ＞３０５は非活性状態とされ、その出力はハイインピーダンス状態とされる。

ＭＩＯ線対（ＭＩＯＴ＜ｋ＞、ＭＩＯＮ＜ｋ＞）には、ｍ＋１個のＳＷＣ回路３０３（ＳＷＣ＜０＞〜ＳＷＣ＜ｍ＞））が接続されている。ＳＷＣ回路は、図１におけるＭＩＯ線対とＬＩＯ線対の交差部のスイッチ１０に対応する。図１の例では、各ＭＩＯ線対には、メモリマット列１、２、３に対応して、ＳＷＣ＜０＞、ＳＷＣ＜１＞、ＳＷＣ＜２＞が設けられる。ＳＷＣ＜０＞は、ＬＩＯ線対ＬＩＯＴ＜０＞、ＬＩＯＮ＜０＞と接続される。ＳＷＣ＜１＞は、ＬＩＯ線対ＬＩＯＴ＜１＞、ＬＩＯＮ＜１＞と接続される。同様にして、ＳＷＣ＜ｍ＞は、ＬＩＯ線対ＬＩＯＴ＜ｍ＞、ＬＩＯＮ＜ｍ＞と接続される。ＳＷＣ＜０＞〜ＳＷＣ＜ｍ＞のうち、選択されたメモリマットのビット線に接続されたセンスアンプ列ＳＡ＜０＞、ＳＡ＜１＞、・・・ＳＡ＜ｎ＞に接続されるＬＩＯ線対に対応したＳＷＣ回路が選択され、それ以外は非選択となる構成とされている。

特に制限されないが、ＳＷＣ＜ｉ＞（ただし、ｉ＝０〜ｍの整数）は、データ書き込み時、ＭＩＯ線対（ＭＩＯＴ＜ｉ＞、ＭＩＯＮ＜ｉ＞）上の書き込みデータを、不図示のトランスファゲート（「パストランジスタ」ともいう）を介して、ＬＩＯ線対（ＬＩＯＴ＜ｉ＞、ＬＩＯＮ＜ｉ＞）に転送し、データ読み出し時、選択されたビット線のセンスアンプより、ＬＩＯ線対（ＬＩＯＴ＜ｉ＞、ＬＩＯＮ＜ｉ＞）に転送された読み出しデータを、不図示のサブアンプ（リードアンプ）で受け、ＭＩＯ線対（ＭＩＯＴ＜ｉ＞、ＭＩＯＮ＜ｉ＞）に駆動出力する。ＬＩＯ線対は、ｎ＋１本のカラム選択信号ＣＳＬ＜０＞〜ＣＳＬ＜ｎ＞により、ｎ＋１個のセンスアンプＳＡ＜０＞〜ＳＡ＜ｎ＞との接続が制御され、選択された１つのセンスアンプＳＡがＬＩＯ線対に接続される。

上記した階層データ線構造の半導体記憶装置として、例えば特許文献１には、階層バスにおいて、セグメントデータ線対とグローバルデータ線対との間にリード用のアンプを備え、他方でライト用のトランスファゲートを備えた構成が開示されている。トランスファゲートは、ライト時にのみ電気的に導通に制御される。

特開平０７−３３４９８５号公報

特許文献１の図９等の関連技術等の構成において、階層化データ線構造をなすＭＩＯ線とＬＩＯ線の交差部（図１の１０参照、あるいは、特許文献１の図１４のＳＩＯとＧＩＯの交差部参照）は、サブアレイの間に点在する。

ところで、近年、半導体装置の大規模化に伴い、より一層の高集積化が求められている。このような高集積化の要求に対応するために、チップの面積が大きくなって配線長が長くなると共に、隣接配線間の距離がより狭くなる傾向にある。特にＭＩＯ線は、多数の交差部を図１の縦方向に貫くように配線されるため、配線長が長い。このような構造においては、隣接配線からのノイズ信号を軽減し、より安定した読み出し動作が求められる。

本発明の１つのアスペクト（側面）に係る半導体装置は、それぞれが双方向にデータを転送可能とする第１乃至第３のデータ線と、第１のデータ線と第２のデータ線との間の接続を制御する第１の接続部と、第２のデータ線と第３のデータ線との間の接続を制御する第２の接続部と、第３のデータ線と外部との間の接続を制御する第３の接続部と、を備え、第２のデータ線が、一つの信号を相補の信号対で転送する第２のデータ線対からなり、第３のデータ線が、一つの信号を相補の信号対で転送する第３のデータ線対からなり、第２の接続部は、第１のデータ線から第３のデータ線へのデータ転送モード時において、第３のデータ線対の一方のみを駆動すると共に第３のデータ線対の他方を交流的に接地し、第３の接続部は、データ転送モード時において、第２の接続部によって第３のデータ線対の一方に転送されたデータ情報を受け外部データ情報として出力する。

本発明によれば、第１のデータ線から第３のデータ線へのデータ転送モード時において、第３のデータ線対の他方を交流的に接地するので、隣接配線に対しシールドとして機能する。したがって、隣接配線からのノイズ信号を軽減し、より安定した読み出し動作が実現される。

ＤＲＡＭ装置の一般的な構成を示す図である。 ビット線系とセンスアンプの一般的な構成を示す図である。 階層方式の入出力線の一般的な構成を示す図である。 本発明の一実施例に係る半導体装置の主要部を示す図である。 本発明の一実施例に係るＭＩＯ・ＬＩＯ接続部の回路図である。 本発明の一実施例に係るＭＩＯ・バス接続部の回路図である。 本発明の一実施例に係る半導体装置におけるライトサイクルおよびリードサイクルのタイミングチャートである。

以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。本発明の一実施形態に係る半導体装置は、それぞれが双方向にデータを転送可能とする第１乃至第３のデータ線と、第１のデータ線と第２のデータ線との間の接続を制御する第１の接続部（図４の５０に対応）と、第２のデータ線と第３のデータ線との間の接続を制御する第２の接続部（図４の３０に対応）と、第３のデータ線と外部との間の接続を制御する第３の接続部（図４の４０に対応）と、を備え、第２のデータ線が、一つの信号を相補の信号対で転送する第２のデータ線対からなり、第３のデータ線が、一つの信号を相補の信号対で転送する第３のデータ線対からなり、第２の接続部は、第１のデータ線から第３のデータ線へのデータ転送モード時において、第３のデータ線対の一方のみを駆動すると共に第３のデータ線対の他方を交流的に接地し、第３の接続部は、データ転送モード時において、第２の接続部によって第３のデータ線対の一方に転送されたデータ情報を受け外部データ情報として出力する。

半導体装置において、第１の接続部は、第１のデータ線に接続され、第１のデータ線上のデータ情報を増幅して保持する第１のアンプ（図４のＳＡに対応）と、第１のデータ線と第２のデータ線との間を開閉する第１のスイッチ（図４のＳＷに対応）と、を備え、第２の接続部は、第２のデータ線に接続され、第２のデータ線上のデータ情報に応じて第３のデータ線対の一方を駆動する第２のアンプ（図５の３１、３２に対応）と、第２のデータ線と第３のデータ線との間を開閉する第２のスイッチ（図５の３３に対応）と、を備え、第３の接続部は、第３のデータ線に接続され、外部から入力された外部データ情報に対応して第３のデータ線を駆動する第３のアンプ（図６の４２に対応）と、第３のデータ線対の一方に接続され、第２のアンプから第３のデータ線対の一方に転送されたデータ情報を受け外部データ情報として出力する第４のアンプ（図６の４１に対応）と、を備えるようにしてもよい。

半導体装置において、第２の接続部は、データ転送モード時において第３のデータ線対の他方と所定の電圧源とを短絡可能とするスイッチ素子（図５のＭＰ１２に対応）を備えるようにしてもよい。

半導体装置において、第２のアンプは、第２のデータ線対における相補の信号対を増幅して保持する増幅部（図５の３２に対応）と、増幅部で保持される信号に基づいて第３のデータ線対の一方のみを駆動するドライバ部（図５の３１に対応）と、を備え、データ転送モード時において、増幅部およびドライバ部は活性化され、第２のスイッチが開放されるようにしてもよい。

半導体装置において、ドライバ部は、データ転送モード時において通電されるＣＭＯＳインバータ回路（図５のＭＰ１１、ＭＮ１１に対応）から構成されるようにしてもよい。

半導体装置において、増幅部は、データ転送モード時においてオンとされるスイッチ対（図５のＭＰ１５、ＭＰ１６に対応）を介してそれぞれ第２のデータ線対に接続されるようにしてもよい。

半導体装置において、増幅部は、データ転送モード時において通電されるＣＭＯＳインバータ回路対（図５のＭＮ１２、ＭＰ１３、ＭＮ１３、ＭＰ１４に対応）から構成され、該ＣＭＯＳインバータ回路対は、互いの入出力端子を接続し、該ＣＭＯＳインバータ回路対のそれぞれの入力端子がスイッチ対を介してそれぞれ第２のデータ線対に接続されるようにしてもよい。

半導体装置において、第２の接続部は、第２のデータ線対間に接続されてプリチャージ信号に基づいて第２のデータ線対を所定の電圧にプリチャージしイコライズする回路（図５のＭＰ１７、ＭＰ１８、ＭＰ１９に対応）を備えるようにしてもよい。

半導体装置において、第３の接続部は、第３のデータ線対間に接続されてプリチャージ信号に基づいて第３のデータ線対を所定の電圧にプリチャージしイコライズする回路（図６のＭＰ２３、ＭＰ２４、ＭＰ２５に対応）を備えるようにしてもよい。

半導体装置において、第１のデータ線は、メモリセルを接続して、一つの信号を相補の信号対で双方向に転送する第１のデータ線対からなり、データ転送モードは、メモリセルからのデータを読み出すリードモードであって、リードモード時において、第１のアンプは、メモリセルの情報に対応して第１のデータ線対を駆動し、第１のデータ線対上のデータ情報は、第１のスイッチと第２のデータ線と第２のアンプとを介して第３のデータ線対の一方へ転送され、第４のアンプは、第３のデータ線対の一方上におけるデータ情報を外部に出力するようにしてもよい。

以下、実施例に即し、図面を参照して詳しく説明する。

図４は、本発明の一実施例に係る半導体装置の主要部を示す図である。図４において、半導体装置の主要部の基本構成は、先に説明した図３などと同様な構成を有する。ビット線・ＬＩＯ接続部５０は、センスアンプＳＡ、スイッチ対ＳＷを含み、メモリセルが接続されるビット線対とローカル入出力線ＬＩＯＴ、ＬＩＯＮとの間の接続、信号の増幅を制御する従来から良く知られた回路であり、詳細の説明を省略する。また、ＭＩＯ・ＬＩＯ接続部（Ｒｅａｄ ＡＭＰ ＆ ＭＩＯ／ＬＩＯ ＳＷ）３０は、図３におけるＳＷＣ回路３０３に対応し、ローカル入出力線ＬＩＯＴ、ＬＩＯＮとメイン入出力線ＭＩＯＴ、ＭＩＯＮ間の接続、信号の増幅を制御する。さらに、ＭＩＯ・バス接続部（ＭＩＯ／ＲＷＢＳ Ｄｒｖ． ＆ Ｗｒｉｔｅ Ａｍｐ）４０は、図３におけるバスドライバ３０１、メインデータアンプ３０２、ライトアンプ３０５、レシーバ３０６に対応し、メイン入出力線ＭＩＯＴ、ＭＩＯＮとリードライトバス線ＲＷＢＳＴ間の信号の増幅を制御する。

始めに、ＭＩＯ・ＬＩＯ接続部３０の詳細について説明する。図５は、本発明の一実施例に係るＭＩＯ・ＬＩＯ接続部の回路図である。ＭＩＯ・ＬＩＯ接続部３０は、インバータ回路ＩＮＶ１０、ＩＮＶ１１、ＮＭＯＳトランジスタＭＮ１０〜ＭＮ１８、ＰＭＯＳトランジスタＭＰ１０〜ＭＰ１９を備える。

ＮＭＯＳトランジスタＭＮ１０、ＭＮ１１、ＰＭＯＳトランジスタＭＰ１０、ＭＰ１１、インバータ回路ＩＮＶ１０は、ＭＩＯドライバ３１を構成する。ＮＭＯＳトランジスタＭＮ１０は、ドレインをＮＭＯＳトランジスタＭＮ１１のソースに接続し、ソースを低電位側の電源ＶＳＳに接続し、ゲートにデータ出力許可信号ＤＡＥを与える。ＮＭＯＳトランジスタＭＮ１１は、ドレインをメイン入出力線ＭＩＯＴに接続し、ゲートをノードＮ１に接続する。ＰＭＯＳトランジスタＭＰ１１は、ドレインをメイン入出力線ＭＩＯＴに接続し、ゲートをノードＮ１に接続し、ソースをＰＭＯＳトランジスタＭＰ１０のドレインに接続する。ＰＭＯＳトランジスタＭＰ１０は、ソースを高電位側の電源ＶＤＤに接続し、ゲートにインバータ回路ＩＮＶ１０を介してデータ出力許可信号ＤＡＥを与える。

このような構成のＭＩＯドライバ３１は、データ出力許可信号ＤＡＥがＨレベルの場合にＮＭＯＳトランジスタＭＮ１０、ＰＭＯＳトランジスタＭＰ１０がオンとなって活性化される。したがって、ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１１で構成されるＣＭＯＳインバータ回路は、ノードＮ１の信号を反転してメイン入出力線ＭＩＯＴを駆動する。

ＮＭＯＳトランジスタＭＮ１２、ＭＮ１３、ＭＮ１４、ＰＭＯＳトランジスタＭＰ１３、ＭＰ１４は、リードアンプ３２を構成する。ＮＭＯＳトランジスタＭＮ１２は、ソースをＮＭＯＳトランジスタＭＮ１４を介して電源ＶＳＳに接続し、ゲートをノードＮ２に接続し、ドレインをノードＮ１に接続する。ＮＭＯＳトランジスタＭＮ１４は、ゲートにデータ出力許可信号ＤＡＥを与える。ＮＭＯＳトランジスタＭＮ１３は、ソースをＮＭＯＳトランジスタＭＮ１４を介して電源ＶＳＳに接続し、ゲートをノードＮ１に接続し、ドレインをノードＮ２に接続する。ＰＭＯＳトランジスタＭＰ１３は、ソースを電源ＶＤＤに接続し、ゲートをノードＮ２に接続し、ドレインをノードＮ１に接続する。ＰＭＯＳトランジスタＭＰ１４は、ソースを電源ＶＤＤに接続し、ゲートをノードＮ１に接続し、ドレインをノードＮ２に接続する。

このような構成のリードアンプ３２は、データ出力許可信号ＤＡＥがＨレベルの場合にＮＭＯＳトランジスタＭＮ１４がオンとなって活性化される。ＮＭＯＳトランジスタＭＮ１２、ＰＭＯＳトランジスタＭＰ１３は、ＣＭＯＳインバータ回路を構成し、ＮＭＯＳトランジスタＭＮ１３、ＰＭＯＳトランジスタＭＰ１４は、ＣＭＯＳインバータ回路を構成する。これら２つのＣＭＯＳインバータ回路は、互いの入出力端子を接続し、ラッチ回路を構成する。ラッチ回路は、データ出力許可信号ＤＡＥがＨレベルの場合に活性化されてノードＮ１、Ｎ２間の差信号を増幅し、保持する。

ＰＭＯＳトランジスタＭＰ１２は、ドレインをメイン入出力線ＭＩＯＮに接続し、ソースを電源ＶＤＤに接続し、ゲートにインバータ回路ＩＮＶ１１を介してデータ出力許可信号ＤＡＥを与える。ＰＭＯＳトランジスタＭＰ１２は、データ出力許可信号ＤＡＥがＨレベルの場合にオンとされ、メイン入出力線ＭＩＯＮを電源ＶＤＤと短絡するスイッチ素子として機能する。

ＰＭＯＳトランジスタＭＰ１５は、ノードＮ１とローカル入出力線ＬＩＯＮ間に接続され、ゲートにデータ出力許可信号ＤＡＥを与える。ＰＭＯＳトランジスタＭＰ１６は、ノードＮ２とローカル入出力線ＬＩＯＴ間に接続され、ゲートにデータ出力許可信号ＤＡＥを与える。ＰＭＯＳトランジスタＭＰ１５、ＭＰ１６は、データ出力許可信号ＤＡＥがＨレベルの場合にオンとされ、それぞれノードＮ１とローカル入出力線ＬＩＯＮ間、ノードＮ２とローカル入出力線ＬＩＯＴ間を短絡する。

以上のような構成のＭＩＯ・ＬＩＯ接続部３０に関し、半導体装置のリードモードを表すデータ出力許可信号ＤＡＥがＨレベルである場合、メイン入出力線ＭＩＯＴは、ＭＩＯドライバ３１によって駆動され出力信号線として機能し、メイン入出力線ＭＩＯＮは、電源ＶＤＤと短絡され隣接配線に対するシールド線として機能する。

ＮＭＯＳトランジスタＭＮ１５は、メイン入出力線ＭＩＯＴとローカル入出力線ＬＩＯＴ間に接続され、ゲートにライト許可信号ＷＳＷを与える。ＮＭＯＳトランジスタＭＮ１６は、メイン入出力線ＭＩＯＮとローカル入出力線ＬＩＯＮ間に接続され、ゲートにライト許可信号ＷＳＷを与える。ＮＭＯＳトランジスタＭＮ１５、ＭＮ１６は、ライトスイッチ回路３３を構成し、ライト許可信号ＷＳＷがＨレベルの場合にオンとされ、それぞれメイン入出力線ＭＩＯＴとローカル入出力線ＬＩＯＴ、メイン入出力線ＭＩＯＮとローカル入出力線ＬＩＯＮ間を短絡する。

ＰＭＯＳトランジスタＭＰ１７は、ソースを電源ＶＤＤに接続し、ドレインをローカル入出力線ＬＩＯＮに接続し、ゲートにプリチャージ信号ＰＬＩＯＢを与える。ＰＭＯＳトランジスタＭＰ１８は、ソースを電源ＶＤＤに接続し、ドレインをローカル入出力線ＬＩＯＴに接続し、ゲートにプリチャージ信号ＰＬＩＯＢを与える。ＰＭＯＳトランジスタＭＰ１９は、ローカル入出力線ＬＩＯＮ、ＬＩＯＴ間に接続し、ゲートにプリチャージ信号ＰＬＩＯＢを与える。ＰＭＯＳトランジスタＭＰ１７〜ＭＰ１９は、プリチャージ信号ＰＬＩＯＢがＬレベルの場合にオンとされ、ローカル入出力線ＬＩＯＮ、ＬＩＯＴを電源ＶＤＤの電位にプリチャージする。

ＮＭＯＳトランジスタＭＮ１７は、ソースを電圧源ＨＶＣＣに接続し、ドレインをローカル入出力線ＬＩＯＮに接続し、ゲートにプリチャージ信号ＰＬＩＯＴ２を与える。ＮＭＯＳトランジスタＭＮ１８は、ソースを電圧源ＨＶＣＣに接続し、ドレインをローカル入出力線ＬＩＯＴに接続し、ゲートにプリチャージ信号ＰＬＩＯＴ２を与える。ＮＭＯＳトランジスタＭＮ１７、ＭＮ１８は、プリチャージ信号ＰＬＩＯＴ２がＨレベルの場合にオンとされ、ローカル入出力線ＬＩＯＮ、ＬＩＯＴを電圧源ＨＶＣＣの電位にプリチャージする。

次に、ＭＩＯ・バス接続部４０の詳細について説明する。図６は、本発明の一実施例に係るＭＩＯ・バス接続部の回路図である。ＭＩＯ・バス接続部４０は、インバータ回路ＩＮＶ２０〜ＩＮＶ２３、ＮＡＮＤ回路ＮＡＮＤ１〜ＮＡＮＤ３、ＮＯＲ回路ＮＯＲ１、ＮＭＯＳトランジスタＭＮ２０〜ＭＮ２２、ＰＭＯＳトランジスタＭＰ２０〜ＭＰ２５を備える。

ＮＭＯＳトランジスタＭＮ２０、ＰＭＯＳトランジスタＭＰ２０、ＮＡＮＤ回路ＮＡＮＤ１、ＮＯＲ回路ＮＯＲ１、インバータ回路ＩＮＶ２０は、リードライトバスドライバ４１を構成する。ＮＯＲ回路ＮＯＲ１は、一方の入力端にリードスイッチ信号ＲＳＷをインバータ回路ＩＮＶ２０を介して入力し、他方の入力端をメイン入出力線ＭＩＯＴに接続し、出力端をＮＭＯＳトランジスタＭＮ２０のゲートに接続する。ＮＭＯＳトランジスタＭＮ２０は、ソースを電源ＶＳＳに接続し、ドレインをリードライトバス線ＲＷＢＳＴに接続する。ＮＡＮＤ回路ＮＡＮＤ１は、一方の入力端にリードスイッチ信号ＲＳＷを入力し、他方の入力端をメイン入出力線ＭＩＯＴに接続し、出力端をＰＭＯＳトランジスタＭＰ２０のゲートに接続する。ＰＭＯＳトランジスタＭＰ２０は、ソースを電源ＶＤＤに接続し、ドレインをリードライトバス線ＲＷＢＳＴに接続する。

このような構成のリードライトバスドライバ４１は、半導体装置のリードモードを表すリードスイッチ信号ＲＳＷがＨレベルである場合に活性化され、ＮＭＯＳトランジスタＭＮ２０、ＰＭＯＳトランジスタＭＰ２０は、メイン入出力線ＭＩＯＴの信号をバッファリングしてリードライトバス線ＲＷＢＳＴを駆動する。すなわち、リードデータに対応する信号は、メイン入出力線ＭＩＯＴの信号としてのみ現れ、これをリードライトバス線ＲＷＢＳＴに出力する。

ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＮＡＮＤ回路ＮＡＮＤ２、ＮＡＮＤ３、インバータ回路ＩＮＶ２１〜ＩＮＶ２３は、ライトアンプ４２を構成する。ＮＡＮＤ回路ＮＡＮＤ２は、一方の入力端をリードライトバス線ＲＷＢＳＴに接続し、他方の入力端にライト許可信号ＷＡＥを入力し、出力端をＰＭＯＳトランジスタＭＰ２１のゲートに接続すると共にインバータ回路ＩＮＶ２３を介してＮＭＯＳトランジスタＭＮ２２のゲートに接続する。ＮＡＮＤ回路ＮＡＮＤ３は、一方の入力端をインバータ回路ＩＮＶ２１を介してリードライトバス線ＲＷＢＳＴに接続し、他方の入力端にライト許可信号ＷＡＥを入力し、出力端をＰＭＯＳトランジスタＭＰ２２のゲートに接続すると共にインバータ回路ＩＮＶ２２を介してＮＭＯＳトランジスタＭＮ２１のゲートに接続する。ＰＭＯＳトランジスタＭＰ２１は、ソースを電源ＶＤＤに接続し、ドレインをメイン入出力線ＭＩＯＴに接続する。ＮＭＯＳトランジスタＭＮ２１は、ソースを電源ＶＳＳに接続し、ドレインをメイン入出力線ＭＩＯＴに接続する。ＰＭＯＳトランジスタＭＰ２２は、ソースを電源ＶＤＤに接続し、ドレインをメイン入出力線ＭＩＯＮに接続する。ＮＭＯＳトランジスタＭＮ２２は、ソースを電源ＶＳＳに接続し、ドレインをメイン入出力線ＭＩＯＮに接続する。

このような構成のライトアンプ４２は、ライト許可信号ＷＡＥがＨレベルの場合に活性化されてリードライトバス線ＲＷＢＳＴの信号をバッファリングしてメイン入出力線ＭＩＯＴ、ＭＩＯＮを駆動する。ＮＭＯＳトランジスタＭＮ２１、ＰＭＯＳトランジスタＭＰ２１は、リードライトバス線ＲＷＢＳＴの信号をバッファリングしてメイン入出力線ＭＩＯＴを駆動する。また、ＮＭＯＳトランジスタＭＮ２２、ＰＭＯＳトランジスタＭＰ２２は、リードライトバス線ＲＷＢＳＴの信号を論理反転してバッファリングしてメイン入出力線ＭＩＯＮを駆動する。

ＰＭＯＳトランジスタＭＰ２３は、ソースを電源ＶＤＤに接続し、ドレインをメイン入出力線ＭＩＯＮに接続し、ゲートにプリチャージ信号ＰＭＩＯＢを与える。ＰＭＯＳトランジスタＭＰ２４は、ソースを電源ＶＤＤに接続し、ドレインをメイン入出力線ＭＩＯＴに接続し、ゲートにプリチャージ信号ＰＭＩＯＢを与える。ＰＭＯＳトランジスタＭＰ２５は、メイン入出力線ＭＩＯＮ、ＭＩＯＴ間に接続し、ゲートにプリチャージ信号ＰＭＩＯＢを与える。ＰＭＯＳトランジスタＭＰ２３〜ＭＰ２５は、プリチャージ信号ＰＭＩＯＢがＬレベルの場合にオンとされ、メイン入出力線ＭＩＯＮ、ＭＩＯＴを電源ＶＤＤの電位にプリチャージする。

次に、以上のような構成の半導体装置の動作について説明する。図７は、本発明の一実施例に係る半導体装置におけるライトサイクルおよびリードサイクルのタイミングチャートである。ここで電源ＶＤＤの電位をＨレベル、電源ＶＳＳの電位をＬレベルとする。なお、プリチャージ信号ＰＬＩＯＴ２はＬレベルに固定されているものとする。

＜ライトサイクル＞
初期状態（期間Ｔ１の左端）において、信号ＷＳＷ、ＷＡＥがＬレベルとされ、ライトスイッチ回路３３がオフ状態であって、ライトアンプ回路４２が非活性状態とされる。この時、プリチャージ信号ＰＬＩＯＢ、ＰＭＩＯＢがＬレベルとされ、ローカル入出力線ＬＩＯＮ、ＬＩＯＴ、メイン入出力線ＭＩＯＮ、ＭＩＯＴがＨレベルにプリチャージされた状態にある。また、信号ＤＡＥ、ＲＳＷがＬレベルであって、ＭＩＯドライバ３１、リードアンプ３２、リードライトバスドライバ４１が非活性状態にある。

期間Ｔ１において、所望のセルに書き込み可能状態となるようにセル選択信号ＣＳＬをＬレベルからＨレベルに変化させる。同時に信号ＷＳＷ、ＷＡＥ、プリチャージ信号ＰＬＩＯＢ、ＰＭＩＯＢをＬレベルからＨレベルに変化させる。これによってローカル入出力線ＬＩＯＮ、ＬＩＯＴ、メイン入出力線ＭＩＯＮ、ＭＩＯＴのプリチャージ状態が終了し、ライトスイッチ回路３３がオン状態となり、ライトアンプ回路４２が活性化される。

したがって、期間Ｔ２において、リードライトバス線ＲＷＢＳＴの信号がバファリングされてメイン入出力線ＭＩＯＴ上の信号として、またリードライトバス線ＲＷＢＳＴの信号が論理反転されバファリングされてメイン入出力線ＭＩＯＮ上の信号として現れる。さらにオン状態のライトスイッチ回路３３によって、メイン入出力線ＭＩＯＴ、ＭＩＯＮ上の信号がローカル入出力線ＬＩＯＴ、ＬＩＯＮにそれぞれ伝達される。例えば、図７の例では、メイン入出力線ＭＩＯＴ、ローカル入出力線ＬＩＯＴ上の信号がＨレベル、メイン入出力線ＭＩＯＮ、ローカル入出力線ＬＩＯＮ上の信号がＬレベルとされる。なお、ローカル入出力線ＬＩＯＴの信号のレベルは、電源ＶＤＤの電位からＮＭＯＳトランジスタＭＮ１５における電圧降下分低くなった値とされる。ローカル入出力線ＬＩＯＴ、ＬＩＯＮ上の信号に基づいて、セル選択信号ＣＳＬによって選択されている所望のセルに書き込みが行われる。

期間Ｔ３において、セル選択信号ＣＳＬをＨレベルからＬレベルに変化させる。これにより所望のセルの選択動作を終了する。また、信号ＷＳＷ、ＷＡＥをＨレベルからＬレベルに変化させる。これによって、ライトスイッチ回路３３がオフ状態となり、ライトアンプ回路４２が非活性化される。さらに、プリチャージ信号ＰＬＩＯＢ、ＰＭＩＯＢをＨレベルからＬレベルに変化させる。これによってローカル入出力線ＬＩＯＮ、ＬＩＯＴ、メイン入出力線ＭＩＯＮ、ＭＩＯＴのプリチャージが開始される。

期間Ｔ４において、ライトサイクルの初期状態と同様の状態となる。

＜リードサイクル＞
初期状態（期間Ｔ５の左端）において、信号ＤＡＥ、ＲＳＷがＬレベルであって、ＭＩＯドライバ３１、リードアンプ３２、リードライトバスドライバ４１が非活性状態にある。この時、プリチャージ信号ＰＬＩＯＢ、ＰＭＩＯＢがＬレベルとされ、ローカル入出力線ＬＩＯＮ、ＬＩＯＴ、メイン入出力線ＭＩＯＮ、ＭＩＯＴがＨレベルにプリチャージされた状態にある。なお、信号ＷＳＷ、ＷＡＥがＬレベルとされ、ライトスイッチ回路３３がオフ状態であって、ライトアンプ回路４２が非活性状態とされる。

期間Ｔ５において、所望のセルから読み出し可能状態となるようにセル選択信号ＣＳＬをＬレベルからＨレベルに変化させる。同時にプリチャージ信号ＰＬＩＯＢ、ＰＭＩＯＢをＬレベルからＨレベルに変化させる。これによってローカル入出力線ＬＩＯＮ、ＬＩＯＴ、メイン入出力線ＭＩＯＮ、ＭＩＯＴのプリチャージが終了する。さらに、信号ＤＡＥをＬレベルからＨレベルに変化させる。これによって、ＭＩＯドライバ３１、リードアンプ３２が活性化される。さらに、信号ＲＳＷをＬレベルからＨレベルに変化させる。これによって、リードライトバスドライバ４１が活性化される。

したがって、期間Ｔ６において、所望のセルから読み出されてセンスアンプで増幅されてローカル入出力線ＬＩＯＮ、ＬＩＯＴ上の信号とされた読み出し信号が、活性化されたリードアンプ３２でさらに増幅されて保持され、ＭＩＯドライバ３１によって駆動されるメイン入出力線ＭＩＯＴに出力される。さらに、メイン入出力線ＭＩＯＴ上の信号は、活性化されたリードライトバスドライバ４１によってリードライトバス線ＲＷＢＳＴに出力される。図７の例では、メイン入出力線ＭＩＯＴ上の信号がＬレベルとなるので、リードライトバス線ＲＷＢＳＴの信号もＬレベルに遷移している。一方、メイン入出力線ＭＩＯＮは、Ｈレベルである信号ＤＡＥによってオンとなったＰＭＯＳトランジスタＭＰ１２によって交流的に接地された状態（図７ではＨレベル）に保たれシールド線として機能する。

期間Ｔ７において、所望のセルからの読み出し信号がリードライトバス線ＲＷＢＳＴの信号として得られる。その後、セル選択信号ＣＳＬ、信号ＤＡＥ、ＲＳＷ、プリチャージ信号ＰＬＩＯＢ、ＰＭＩＯＢをＨレベルからＬレベルに変化させる。これによって、期間Ｔ８において、リードサイクルの初期状態と同様の状態となる。

以上のように本実施例の半導体装置によれば、リードモード時、より具体的にはリードサイクル中の信号ＤＡＥがＨレベルである期間において、メイン入出力線ＭＩＯＮは、オンとなったＰＭＯＳトランジスタＭＰ１２によって交流的に接地された状態に保たれる。したがって、メイン入出力線ＭＩＯＴ、ＭＩＯＮが長距離に亘って平行して多数配線されるような場合、メイン入出力線ＭＩＯＮは、隣接するメイン入出力線に対してシールド線として機能する。高集積化の進展に伴い、隣接配線間の距離が狭くなった場合であっても、このようなシールド線の機能によって、隣接配線からのノイズ信号の影響を軽減し、より安定したリード動作がなされる。

以上、一実施例についてＤＲＡＭで説明したが、本願の基本的技術思想はこれに限られず、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）やその他の同期型メモリであっても良い。更に、センスアンプ、ライトアンプ、階層毎に備わる各々のイコライズ回路、階層間スイッチに付随されるサブアンプ等の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。

また、本発明の基本的技術思想は、専用の記憶装置に限られない半導体装置にも適用することができる。例えば、メモリ機能を搭載したＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｐｒｏｄｕｃｔ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。

更に、本発明の基本的技術思想は、メモリセルの情報を増幅する用途に使用される階層バスに限られず、ＡＳＩＣ等のロジックの信号処理、ＤＳＰ等のデータ信号処理に使用される階層バスであっても良い。つまり、本願クレームは、記憶装置の階層バスに限られないことは言うまでもない。実施例においては、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。

また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。ＦＥＴ以外のトランジスタであっても良い。

また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

３０ ＭＩＯ・ＬＩＯ接続部
３１ ＭＩＯドライバ
３２ リードアンプ
３３ ライトスイッチ回路
４０ ＭＩＯ・バス接続部
４１ リードライトバスドライバ
４２ ライトアンプ
５０ ビット線・ＬＩＯ接続部
ＩＮＶ１０、ＩＮＶ１１、ＩＮＶ２０〜ＩＮＶ２３ インバータ回路
ＭＮ１０〜ＭＮ１８、ＭＮ２０〜ＭＮ２２ ＮＭＯＳトランジスタ
ＭＰ１０〜ＭＰ１９、ＭＰ２０〜ＭＰ２５ ＰＭＯＳトランジスタ
ＮＡＮＤ１〜ＮＡＮＤ３ ＮＡＮＤ回路
ＮＯＲ１ ＮＯＲ回路
ＳＡ センスアンプ
ＳＷ スイッチ対

Claims (10)

1. それぞれが双方向にデータを転送可能とする第１乃至第３のデータ線と、
   前記第１のデータ線と前記第２のデータ線との間の接続を制御する第１の接続部と、
   前記第２のデータ線と前記第３のデータ線との間の接続を制御する第２の接続部と、
   前記第３のデータ線と外部との間の接続を制御する第３の接続部と、
   を備え、
   前記第２のデータ線が、一つの信号を相補の信号対で転送する第２のデータ線対からなり、
   前記第３のデータ線が、一つの信号を相補の信号対で転送する第３のデータ線対からなり、
   前記第２の接続部は、前記第１のデータ線から前記第３のデータ線へのデータ転送モード時において、前記第３のデータ線対の一方のみを駆動すると共に前記第３のデータ線対の他方を交流的に接地し、
   前記第３の接続部は、前記データ転送モード時において、前記第２の接続部によって前記第３のデータ線対の一方に転送されたデータ情報を受け外部データ情報として出力することを特徴とする半導体装置。
2. 第１の接続部は、
   前記第１のデータ線に接続され、前記第１のデータ線上のデータ情報を増幅して保持する第１のアンプと、
   前記第１のデータ線と前記第２のデータ線との間を開閉する第１のスイッチと、
   を備え、
   第２の接続部は、
   前記第２のデータ線に接続され、前記第２のデータ線上のデータ情報に応じて前記第３のデータ線対の一方を駆動する第２のアンプと、
   前記第２のデータ線と前記第３のデータ線との間を開閉する第２のスイッチと、
   を備え、
   第３の接続部は、
   前記第３のデータ線に接続され、外部から入力された外部データ情報に対応して前記第３のデータ線を駆動する第３のアンプと、
   前記第３のデータ線対の一方に接続され、前記第２のアンプから前記第３のデータ線対の一方に転送されたデータ情報を受け外部データ情報として出力する第４のアンプと、
   を備えることを特徴とする請求項１記載の半導体装置。
3. 前記第２の接続部は、前記データ転送モード時において前記第３のデータ線対の他方と所定の電圧源とを短絡可能とするスイッチ素子を備えることを特徴とする請求項１または２記載の半導体装置。
4. 前記第２のアンプは、
   前記第２のデータ線対における相補の信号対を増幅して保持する増幅部と、
   前記増幅部で保持される信号に基づいて前記第３のデータ線対の一方のみを駆動するドライバ部と、
   を備え、
   前記データ転送モード時において、前記増幅部およびドライバ部は活性化され、前記第２のスイッチが開放されることを特徴とする請求項１または３記載の半導体装置。
5. 前記ドライバ部は、前記データ転送モード時において通電されるＣＭＯＳインバータ回路から構成されることを特徴とする請求項４記載の半導体装置。
6. 前記増幅部は、前記データ転送モード時においてオンとされるスイッチ対を介してそれぞれ前記第２のデータ線対に接続されることを特徴とする請求項４記載の半導体装置。
7. 前記増幅部は、前記データ転送モード時において通電されるＣＭＯＳインバータ回路対から構成され、該ＣＭＯＳインバータ回路対は、互いの入出力端子を接続し、該ＣＭＯＳインバータ回路対のそれぞれの入力端子が前記スイッチ対を介してそれぞれ前記第２のデータ線対に接続されることを特徴とする請求項６記載の半導体装置。
8. 前記第２の接続部は、前記第２のデータ線対間に接続されてプリチャージ信号に基づいて前記第２のデータ線対を所定の電圧にプリチャージしイコライズする回路を備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
9. 前記第３の接続部は、前記第３のデータ線対間に接続されてプリチャージ信号に基づいて前記第３のデータ線対を所定の電圧にプリチャージしイコライズする回路を備えることを特徴とする請求項１または２に記載の半導体装置。
10. 前記第１のデータ線は、メモリセルを接続して、一つの信号を相補の信号対で双方向に転送する第１のデータ線対からなり、
    前記データ転送モードは、前記メモリセルからのデータを読み出すリードモードであって、
    前記リードモード時において、前記第１のアンプは、前記メモリセルの情報に対応して前記第１のデータ線対を駆動し、前記第１のデータ線対上のデータ情報は、前記第１のスイッチと前記第２のデータ線と前記第２のアンプとを介して前記第３のデータ線対の一方へ転送され、前記第４のアンプは、前記第３のデータ線対の一方上におけるデータ情報を外部に出力することを特徴とする請求項２に記載の半導体装置。

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