JP2001312886A

JP2001312886A - 半導体集積回路装置

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Publication number: JP2001312886A
Application number: JP2000126813A
Authority: JP
Inventors: Hiroki Fujisawa; 宏樹藤澤; Shinji Horiguchi; 真志堀口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-04-27
Filing date: 2000-04-27
Publication date: 2001-11-09
Anticipated expiration: 2020-04-27
Also published as: TW497254B; KR100728927B1; JP4704541B2; US20010038569A1; US6552954B2; KR20010098910A

Abstract

(57)【要約】【課題】実際的な動作の高速化と動作マージンの改善
を図った増幅回路を備えた半導体集積回路装置を提供す
る。【解決手段】第１と第２動作タイミング信号にそれぞ
れ応答して動作を行なう第１と第２ラッチ回路に対して
選択回路を設け、かかる選択回路により上記ラッチ回路
の第１出力信号に対応した信号を上記第３出力端子に伝
える第１動作と、上記第１出力信号と上記第２ラッチ回
路の第２出力信号とが異なるときに上記第１出力信号に
代えて第２出力信号を上記第３出力端子に伝える第２動
作とを行なわせ、上記第２動作タイミング信号を、上記
第１動作タイミング信号に対して遅れて発生させ、か
つ、上記第１動作のときに必要に応じて上記第２ラッチ
回路の動作期間を短くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えば高速な読み出し動作が要求される半
導体記憶装置に好適なメインアンプ等のような増幅回路
に利用して有効な技術に関するものである。

【０００２】

【従来の技術】本発明を成した後の調査によって、後で
説明する本発明に関連すると思われるものとして、特開
平８−２２７５８１号公報（以下、先行技術１とい
う）、特開平６−３４９２８２号公報（以下、先行技術
２という）があることが判明した。先行技術１の公報に
おいては、データの取り込みタイミングが相違する２つ
のラッチ型センスアンプを用い、双方の出力が異なる場
合に取り込みタイミングの遅いセンスアンプの出力を優
先させる。先行技術２の公報においては、異なるタイミ
ングでメモリセルのデータを読み取る２つのダイナミッ
ク型センスアンプを設け、読み取りタイミングの遅いセ
ンスアンプの出力が先のセンスアンプの出力と異なる場
合は、タイミングの遅いセンスアンプの出力を優先して
出力する。かかる先行技術１及び２においては、後で説
明する本願発明のように連続動作時の高速化や回路の簡
素化を実現することの必然性を示唆するような記載は一
切見当たらない。

【０００３】

【発明が解決しようとする課題】上記先行技術１と２
は、いずれもプロセス変動や電源変動による誤動作防止
に向けられており、実際的なメモリ動作速度の改善に対
して何等配慮がなされていない。つまり、上記のように
２つのラッチ型のアンプをタイミングをずらして動作さ
せた場合においては、かかる２つのアンプでの増幅動作
に必要な動作時間は、上記タイミングをずらして設けた
た分だけ確実に長くなってしまうからである。マイクロ
コンピュータ等のようなデジタル信号処理システムに搭
載されるメモリ回路では、１回ずつ飛び飛びの時間で離
散的にメモリアクセスが行なわれることはほとんど無
い。したがって、上記デジタル信号処理に用いられるメ
モリ回路において、上記先行技術１や２のように１つの
メモリセルにアクセスを開始してからデータを出力させ
るまでの時間をいかに速くするかということはさほど重
要ではない。

【０００４】デジタル信号処理では、メモリ回路に対し
て連続してデータの書き込みや読み出しが行なわるもの
である。かかる複数の記憶データを連続して読み出す場
合には、１つのデータの増幅動作を行なった後には、増
幅回路のかかる増幅状態をリセットして次のデータの増
幅動作を行なうことが必要となる。したがって、このよ
うな連続的なデータの増幅動作を高速に行なうようにす
るためには上記増幅回路の動作期間もそれに対応してい
かに短くするかが重要となる。また、上記のように２つ
のラッチ回路を設けると、その分回路規模が大きくなる
とともに、消費電力も増大してしまうという別の問題も
生じるものとなる。

【０００５】この発明の目的は、実際的な動作の高速化
と動作マージンの改善を図った増幅回路を備えた半導体
集積回路装置を提供することにある。この発明の他の目
的は、高速化と動作マージンの改善に加えて省面積・省
電力化を実現した増幅回路を備えた半導体集積回路装置
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴は、本明細書の記述および添付図
面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。第１と第２動作タイミング信号にそれ
ぞれ応答して動作を行なう第１と第２ラッチ回路に対し
て選択回路を設け、かかる選択回路により上記ラッチ回
路の第１出力信号に対応した信号を上記第３出力端子に
伝える第１動作と、上記第１出力信号と上記第２ラッチ
回路の第２出力信号とが異なるときに上記第１出力信号
に代えて第２出力信号を上記第３出力端子に伝える第２
動作とを行なわせ、上記第２動作タイミング信号を、上
記第１動作タイミング信号に対して遅れて発生させ、か
つ、上記第２のラッチ回路を第１動作のときに動作周波
数に応じて上記第２動作タイミング信号による動作期間
を短く制限する。

【０００７】

【発明の実施の形態】図１には、この発明に係る半導体
集積回路装置に用いられる増幅回路の一実施例の回路図
が示されている。特に制限されないが、この実施例の増
幅回路は、ダイナミック型ＲＡＭ（ランダム・アクセス
・メモリ）等のような半導体記憶装置に設けられるメイ
ンアンプに向けられている。

【０００８】この実施例の増幅回路は、２つの並列接続
したラッチ回路からなるアンプＭＡ１，ＭＡ２と、これ
らのアンプＭＡ１，ＭＡ２の動作周波数を向上させなが
ら異なるタイミングで制御する制御回路ＣＴＰ及び遅い
タイミングの出力を優先するセレクタ回路ＳＥＬとで構
成される。上記アンプＭＡ１は、特に制限されないが、
Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯ
ＳＦＥＴＱ３及びＰチャンネル型ＭＯＳＦＥＴＱ２とＮ
チャンネル型ＭＯＳＦＥＴＱ４からなる２つのＣＭＯＳ
インバータ回路の入力と出力とが交差接続されてなるラ
ッチ回路と、上記２つのＣＭＯＳインバータ回路に動作
電流を流すようにするＮチャンネル型ＭＯＳＦＥＴＱ５
とから構成される。

【０００９】上記Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ
２のソースは、電源電圧ＶＤＤが与えられ、上記Ｎチャ
ンネル型ＭＯＳＦＥＴＱ３とＱ４のソースと回路の接地
電位ＶＳＳとの間に上記Ｎチャンネル型ＭＯＳＦＥＴＱ
５が設けられる。上記ＭＯＳＦＥＴＱ５のゲートには、
タイミング信号ＥＮ１が供給され、かかるタイミング信
号ＥＮ１がハイレベルのときに、上記ＭＯＳＦＥＴＱ５
がオン状態にされて上記２つのＣＭＯＳインバータ回路
からなるラッチ回路の増幅動作に必要な電流を流すよう
にされる。

【００１０】上記アンプＭＡ２も、上記同様なＰチャン
ネル型ＭＯＳＦＥＴＱ１１，Ｑ１２とＮチャンネル型Ｍ
ＯＳＦＥＴＱ１３，Ｑ１４からなる２つのＣＭＯＳイン
バータ回路の入力と出力とが交差接続されてなるラッチ
回路と、上記２つのＣＭＯＳインバータ回路に動作電流
を流すようにするＮチャンネル型ＭＯＳＦＥＴＱ１５と
から構成され、上記ＭＯＳＦＥＴＱ１５のゲートに、タ
イミング信号ＥＮ２が供給され、かかるタイミング信号
ＥＮ１がハイレベルのときに上記ＭＯＳＦＥＴＱ１５が
オン状態にされて上記２つのＣＭＯＳインバータ回路か
らなるラッチ回路の増幅動作に必要な電流を流すように
される。

【００１１】上記一方のアンプＭＡ１の一対の出力端子
ＯＵＴ１，／ＯＵＴ１には、電源電圧ＶＤＤを供給する
Ｐチャンネル型のＭＯＳＦＥＴＱ８とＱ９及び上記対と
される出力端子ＯＵＴ１，／ＯＵＴ１の間を接続するＰ
チャンネル型の短絡ＭＯＳＦＥＴＱ１０からなるプリチ
ャージ回路が設けられる。同様に他方のアンプＭＡ２の
一対の出力端子ＯＵＴ２，／ＯＵＴ２には、電源電圧Ｖ
ＤＤを供給するＰチャンネル型のＭＯＳＦＥＴＱ１８と
Ｑ１９及び上記対とされる出力端子ＯＵＴ２，／ＯＵＴ
２の間を接続するＰチャンネル型の短絡ＭＯＳＦＥＴＱ
２０からなるプリチャージ回路が設けられる。

【００１２】上記一方のアンプＭＡ１の一対の入力端子
には、相補の入力信号ＩＮと／ＩＮを伝えるＰチャンネ
ル型ＭＯＳＦＥＴＱ６，Ｑ７からなる入力ゲート回路が
設けられる。これらのＭＯＳＦＥＴＱ６とＱ７のゲート
には、入力信号の取り込みを行なうタイミング信号ＰＧ
１が供給される。同様に、上記他方のアンプＭＡ２の一
対の入力端子には、上記相補の入力信号ＩＮと／ＩＮを
伝えるＰチャンネル型ＭＯＳＦＥＴＱ１６，Ｑ１７から
なる入力ゲート回路が設けられる。これらのＭＯＳＦＥ
ＴＱ１６とＱ１７のゲートには、入力信号の取り込みを
行なうタイミング信号ＰＧ２が供給される。

【００１３】上記入力ゲート回路は、上記アンプＭＡ１
とＭＡ２の各々が増幅動作を行なうときに、オフ状態に
されて入力信号ＩＮ、／ＩＮを伝える入力線を切り離す
役割を果たす。この発明に係る増幅回路を後述するよう
なダイナミック型ＲＡＭのメインアンプに適用した場
合、上記入力信号が伝えられる入力線は、後述するよう
にメイン入出力線ＭＩＯのように比較的大きな寄生容量
を持つようにされ、上記増幅動作のときにかかる入力線
を切り離すことによってアンプＭＡ１，ＭＡ２の増幅動
作を高速化することができる。それ故、上記増幅回路に
入力信号を伝える入力信号線の容量が小さいものでは上
記入力ゲートは特に必要とされるものではない。

【００１４】上記制御回路ＣＴＰは、クロック信号ＲＣ
ＬＫを受けて、それに対応して上記アンプＭＡ１，ＭＡ
２を動作状態にするタイミング信号ＥＮ１，ＥＮ２と、
上記入力ゲートを制御するタイミング信号ＰＧ１，ＰＧ
２及び上記プリチャージ回路を制御するイコライズ（プ
リチャージ）信号ＥＱ１，ＥＱ２を形成する。遅延回路
ＤＬ１は、上記アンプＭＡ１の動作開始タイミングに対
して上記アンプＭＡ２の動作開始タイミングを遅らせる
遅延信号を形成する。遅延回路ＤＬ２とインバータ回路
ＩＮ６及びゲート回路Ｇ１は、１ショットパルス発生回
路を構成し、上記アンプＭＡ１の動作期間を上記遅延回
路ＤＬ２の遅延時間に対応して設定する。同様に、遅延
回路ＤＬ３とインバータ回路ＩＮ８及びゲート回路Ｇ２
は、１ショットパルス発生回路を構成し、上記アンプＭ
Ａ２の動作期間を上記遅延回路ＤＬ３の遅延時間に対応
して設定する。

【００１５】セレクタ（選択）回路ＳＥＬは、上記２つ
のアンプＭＡ１とＭＡ２の出力信号ＯＵＴ１，／ＯＵＴ
１とＯＵＴ２，／ＯＵＴ２に対応して設けはられるゲー
ト回路Ｇ５〜Ｇ８とインバータ回路ＩＮ１１とＩＮ１２
からなり、上記アンプＭＡ１の増幅結果を出力し、次に
上記アンプＭＡ２の増幅結果が上記アンプＭＡ１の増幅
結果と異なる場合に、上記アンプＭＡ１の増幅結果に代
えて上記アンプＭＡ２の増幅結果を再出力する回路であ
る。アンプ回路、制御回路及び選択回路一例を示したも
のであり、同様な機能を実現するものであればどんなタ
イプの回路でも適用可能である。

【００１６】上記のように、データ取り込みタイミング
の異なる１対のラッチ回路を用いたアンプＭＡ１とＭＡ
２を有し、データを遅く取り込んだアンプ回路の状態を
優先して出力する回路を設けることにより、デバイスバ
ラツキによりラッチタイミングがずれると誤データを増
幅してしまうことを防止することができる。つまり、デ
バイスベスト条件でタイミングマージンを確保した設計
を行うと、過剰タイミングマージンになり、デバイスワ
ースト条件にてアクセス遅延が生じてしまうという問題
が生じる。そこで、デバイスワースト条件にて入力信号
量が最適となるように１相目のアンプＭＡ１の動作タイ
ミングを決定する。

【００１７】これにより、デバイスワースト条件におけ
る過剰タイミングマージンはゼロとなり高速化可能にな
る。この時デバイスベスト条件では１相目のタイミング
では信号量不足で誤動作するが、２相目のアンプＭＡ２
の動作タイミングがタイミングを遅らせており結果を再
出力することにより正しく動作する。このようなデバイ
スベスト条件では、回路の動作速度は全体的に高速なの
で、上記２つのアンプＭＡ１とＭＡ２をタイミングをず
らして動作させてもアクセス遅延は生じない。ここまで
は、前記先行技術１や２とほぼ類似した構成である。

【００１８】問題になるのは、上記デバイスワースト条
件において過剰タイミングマージンがゼロとなり高速化
が可能になるのは、１相目のアンプＭＡ１について当て
はまるものである。前記先行技術１や２においては、上
記デバイスワースト条件でも同様に２相目のアンプＭＡ
２が動作して増幅動作を行なうようしていることを見逃
している。つまり、デバイスワースト条件では、回路の
動作速度が全体的に遅くなることによって入力信号量が
確保されて１相目のアンプＭＡ１が正常に動作するもの
であり、それに加えて上記回路動作が遅くされた２相目
のアンプＭＡ２の動作期間が加えられるために全体とし
ての動作に費やす時間が長くなってしまうものとなる。

【００１９】この実施例では、かかる問題を解決するた
めに制御回路ＣＴＰにより、遅いタイミングの制御信号
ＥＮ２を、次のサイクルのクロックＲＣＬＫを用いて強
制リセツトすることにより、２相目のアンプＭＡ２の無
駄な動作期間を自動的に制限するものである。つまり、
上記２相目のアンプＭＡ２の動作タイミング信号ＥＮ２
がアクティブであっても、次サイクルの動作のためにク
ロック信号ＲＣＬＫの到来によって強制的に上記タイミ
ング信号ＥＮ２がリセットされる。これにより、２つの
アンプＭＡ１とＭＡ２を用いつつ、その動作期間を動作
周波数に応じて自動的に短くすることができる。

【００２０】図２には、この発明を説明するための構成
図が示されている。同図（Ａ）に示すように、デバイス
ワースト条件に対応してアンプＭＡ１の信号量が最適と
なるように１相目の動作タイミング信号ＥＮ１を決定す
る。この増幅結果は、セレクタ回路ＳＥＬを通してその
まま出力される。従って、ワースト条件における過剰タ
イミング（Ｔｍ１）は無く、アクセス時間は最も高速化
した状態となる。

【００２１】一方、デバイスベスト条件においては、回
路動作が速くなって全体的にタイミングがつまるため、
１相目の動作タイミング信号ＥＮ１では、時間Ｔｍ１の
ように必要な入力信号量を確保するだけのマージンを確
保できない。従って、アンプＭＡ１は誤増幅してしま
う。ここで，上記デバイスベスト条件では、２相目の動
作タイミング信号ＥＮ２が、時間Ｔｍ２のように必要な
入力信号量を確保するに充分なマージンが得られるよう
に設定されている。従って、一度上記１相目のアンプＭ
Ａ１で誤出力してしまうが、２相目のアンプＭＡ２の出
力信号をセレクタ回路ＳＥＬにより、再出力してデータ
を自動訂正する。このデバイスベスト条件の時のアクセ
ス時間は、全体的に高速なためワースト条件より遅くな
ることは無く速度的には問題無い。

【００２２】上記デバイスワースト条件に対応してアン
プＭＡ２の動作期間が、次のクロックＣＬＫによる次サ
イクルと重複するのを防止するため、次サイクルの信号
ＰＧ１の立ち下がり、つまりは１相目のアンプＭＡ１の
次サイクルの入力信号の取り込み期間に入ると、上記２
相目のアンプＭＡ２の動作タイミングＥＮ２が強制的に
リセット（ロウレベル）となり、かかるアンプＭＡ２が
停止させられるイコライズ信号ＥＱ２が発生させられ
る。これにより、クロック信号ＣＬＫの周波数を上記ベ
スト条件と同じく高くすることができる。このようなデ
バイスワースト条件では、上記１相目のアンプＭＡ１が
正しく動作するので、上記２相目のアンプＭＡ２の増幅
動作は不要であり、上記のように動作期間を制限しても
何等問題になることはない。

【００２３】図３には、この発明に係る増幅回路を用い
た場合の遅延量及び動作周波数の説明図が示されてい
る。前記のような２つのラッチ回路（ダブル・データ・
ラッチ、以下ＤＤＬという）を用いた場合の問題点の一
つに、動作周波数の低下があげられる。つまり、前記の
ような先行技術１や２のように２つのタイミング信号で
で制御されるラッチ回路（ＤＤＬ）を用いることによ
り，タイミングマージンを最適化してメモリアクセスか
らデータが出力されるまでの遅延量Ｔｄを低減すること
ができる。しかし、動作周波数は、遅いタイミングで動
作するラッチ回路が動作し続けるため改善することがで
きない。

【００２４】これに対して、本願発明に係る制御回路Ｃ
ＴＰを用いることにより、遅いタイミングの制御信号を
次のクロックの速いタイミングの制御信号で強制リセッ
トすることにより動作周波数を大幅に改善することがで
きる。このよな遅いタイミングの制御信号を制限して
も、デバイスワースト条件では遅いタイミングで動作す
るラッチ回路の増幅信号を使用しないため問題になるこ
とは無い。一方、デバイスベスト条件では、回路動作が
全体的に高速なため、上記２相クロックに対応して上記
ＤＤＬを動作させても動作周波数が低下することはな
い。従って、上記のようなＤＤＬ＋ＣＴＰの構成を採る
ことにより、遅延時間（Ｔｄ）及び動作周波数（Ｆrequ
ncy ）の両方を向上させることができる。

【００２５】図４には、上記制御回路ＣＴＰの他の一実
施例のブロック図が示されている。この実施例では、遅
いタイミングのアンプＭＡ２をリセツトする信号を、前
記図１の実施例のように次のクロックを用いるのではな
く、２つのラッチ回路の出力結果が一致した場合にリセ
ット信号を発生することを特徴としている。すなわち、
２つのラッチ回路の出力結果が一致した場合は、遅いタ
イミングのアンプＭＡ２の増幅結果は不要なため、アン
プＭＡ２の動作タイミング信号ＥＮ２を上記比較結果に
対応してリセットさせる。これにより、動作周波数を向
上することが可能になる。

【００２６】上記２つのラッチ回路の出力結果が不一致
の場合は、遅いタイミングのアンプＭＡ２の結果を使用
するため、アンプＭＡ２のリセットは行わない。この実
施例においても、デバイスベスト条件では、回路動作が
全体的に高速なため、上記２相クロックＥＮ１，ＥＮ２
に対応して２つのラッチ回路（アンプ）ＭＡ１とＭＡ２
を動作させても動作周波数が低下することはない。これ
により、前記の遅延時間（Ｔｄ）及び動作周波数（Ｆre
quncy ）の両方を向上させることができる。

【００２７】図５には、この発明に係る増幅回路の他の
一実施例の回路図が示されている。同図には、出力部に
設けられる選択回路や出力回路も合わせて示されてい
る。この実施例では、アンプＭＡ１としてゲート入力型
のアンプ回路を入力部に用い、アンプＭＡ２に前記同様
なパスゲート取り込みタイプを用いることを特徴として
いる。つまり、前記図１の実施例のアンプＭＡ１の入力
ゲート部のＭＯＳＦＥＴＱ６とＱ７に代えて、Ｎチャン
ネル型の差動ＭＯＳＦＥＴＱ２１，Ｑ２２と、負荷とし
て動作するＰチャンネル型ＭＯＳＦＥＴＱ２３，Ｑ２４
と、上記差動ＭＯＳＦＥＴＱ２１とＱ２２に動作電流を
流すＮチャンネル型ＭＯＳＦＥＴＱ２５からなるゲート
入力型の差動アンプが設けられる。上記ゲート入力型の
差動アンプを構成する上記ＭＯＳＦＥＴＱ２５のゲート
にはタイミング信号ＳＣ２が供給され、ＭＯＳＦＥＴＱ
２３とＱ２４のゲートにはタイミング信号ＳＣ１が供給
される。ＭＯＳＦＥＴＱ２３とＱ２４は、後段のラッチ
回路のイコライズと差動ＭＯＳＦＥＴＱ２１及びＱ２２
の負荷として作用する。

【００２８】一般に、ゲート入力型のアンプの方が増幅
効果が見込まれるため速度的には有利とされている。た
だし、ゲート入力型のアンプを後段のラッチ回路と同じ
時間だけ動作させると、消費電流が大きくなるので、後
段のラッチ回路が増幅動作を開始したなら、タイミング
信号ＳＣ１をロウレベルにしてＭＯＳＦＥＴＱ２５をオ
フ状態にすることが望ましい。このようなゲート入力型
アンプを用いてアンプＭＡ１を高速アンプとすることに
より、アクセス時間を短縮することが可能。一方、アン
プＭＡ２は、前記図１の実施例と同様なＭＯＳＦＥＴＱ
１１〜Ｑ１７からなる入力ゲートを有するラッチ回路に
より構成される。アンプＭＡ２は速度的には余裕がある
ので動作マージンを確保できるタイプの前記と同様なパ
スゲート取り込むタイプのアンプ回路を用いる。上記の
ような組み合わせにより、デバイスワースト条件でのア
クセス時間の短縮によって更なる高速化が可能になる。

【００２９】図６には、この発明に係る増幅回路の他の
一実施例のブロック図が示されている。この実施例の増
幅回路の次段にラッチ回路を持つ出力回路を設けること
が考えられる。すなわち、この発明に係る増幅回路の出
力結果を出力バッファ前段でラッチする場合、データが
遅いタイミングで来るか、あるいは速いタイミングで来
るかが分からない。このため、遅いタイミングに合わせ
ると、過剰タイミングマージンとなりメモリアクセス遅
延が生じてしまう。そこで、メインアンプＭＡだけでな
く、その次段の出力バッファ前段アンプＡｍｐ２にも同
様な回路を用いるようにするものである。このように次
段のラッチ回路Ａｍｐ２にも本発明に係る増幅回路を用
いることにより、上記メモリアクセス遅延の問題を解決
することができる。従って、本発明に係る増幅回路は、
その信号伝達経路において、箇所を増やせば増やすほ
ど、タイミングマージンを最適化できるため高速化が可
能となる。

【００３０】同図においては、メモリ回路をアドレス入
力からデータ出力までの動作経路を示すブロックが示さ
れており、ロウ系アドレスをカラムアドレスバッファ
（Ｃｏｌ．Ａｄｄ．Ｂｕｆｆｅｒ）に取り込み、プリデ
コーダ（Ｐｒｅ−Ｄｅｃ．）によりかかるカラム系アド
レスをプリデコードし、その出力をデコーダ（Ｄｅ
ｃ．）によりデコードして選択信号ＹＳを発生させる。
図示しないロウ系の選択回路により選択されたメモリセ
ルの増幅動作が完了しているセンスアンプ（Ｓｅｎｓｅ
Ａｍｐ）を上記選択信号ＹＳにより選択し、センスア
ンプの増幅信号をメイン入出力線（ＭＩＯｐａｉｒ）
を介してメインアンプ（ＭＡ）に伝えて前記のような２
相クロックでの増幅動作を行ない、それをグローバル入
出力線（ＧＩＯｐａｉｒ）を介して上記増幅回路（Ａｍ
ｐ２）に伝えて上記メインアンプと同様な２相クロック
での増幅動作を行ない、先読み先出しメモリＦＩＦＯで
示された出力選択回路を介して出力バッファ（Ｏｕｔｐ
ｕｔＢｕｆｆｅｒ）に伝えてデータ端子から出力させ
る。

【００３１】図７には、この発明がかかる増幅回路が用
いられダイナミック型ＲＡＭの全体構成図が示されてい
る。特に制限されないが、この実施例では、ＳＤＲＡＭ
（シンクロナス・ダイナミック型ランダム・アクセス・
メモリ）に向けられており、公知の半導体集積回路の製
造技術によって単結晶シリコンのような１つの半導体基
板上に形成される。

【００３２】この実施例のＳＤＲＡＭは、メモリアレイ
がチップが全体として８分割される。同図には、そのう
ちの半分の４つのメモリアレイが代表として例示的に示
され、図面の残り半分にはこの発明に関連する部分の拡
大図が示されている。上記メモリアレイに一端に沿って
ＸデコーダＸＤＣが設けられ、それと直交する方向のチ
ップ中央寄りにＹデコーダＹＤＣとメインアンプＭＡが
配置される。上記８個のメモリアレイは、２つが１組と
されてＸデコーダＸＤＣを挟んで上下対称的に設けられ
る。このようにＸデコーダＸＤＣを挟んで設けられる２
つのメモリアレイにより１つのメモリバンク(Bank2) が
構成される。他のメモリバンク(Bank3)も上記同様な２
つのメモリアレイにより構成される。

【００３３】１つのメモリアレイは、上記ＸデコーダＸ
ＤＣから同図に縦方向に延びるワード線にそって複数個
に分割されたアレイが設けられる。上記アレイの各々に
設けられたサブワード線は、上記複数個のアレイを貫通
するように配置されたメインワード線と、サブワード線
選択線によりサブワードドライバによって選択されると
いう階層ワード線方式が採られる。同様に、メモリアレ
イは、ＹデコーダＹＤＣから延びるＹ選択線にそって複
数個に分割されたアレイを有し、アレイの各々によって
ビット線が分割される。

【００３４】上記ビット線は、その両端部に設けられる
センスアンプ列によって分割され、かかるビット線列に
そってローカル入出力線ＬＩＯが設けられる。上記ロー
カル入出力線ＬＩＯは、ロウ系のアドレスにより選択さ
れる選択回路を介してメイン入出力線ＭＩＯに接続され
る。メイン出力線ＭＩＯは、代表として例示的に示され
ているメモリバンク（Bank2 ）を例にして説明すると、
２つに分割されたメモリアレイにおいて１６対（pairs)
ずつが、上記Ｙ選択線と平行に上記サブワードドライバ
列にそって延長される。それ故、１つのメモリバンク
（Bank2 ）では、３２対（pairs)のメイン入出力線ＭＩ
Ｏが設けられる。これらの３２対のメイン入出力線ＭＩ
Ｏに対応して３２個のメインアンプＭＡが設けられる。

【００３５】上記３２個のメインアンプＭＡの出力信号
は、チップの縦方向に延長される３２対（pairs)のグロ
ーバル入出力線ＧＩＯに供給される。これらのグローバ
ル入出力線ＧＩＯは、図示しないチップの下半分に設け
られる２つのメモリバンク（Bank0 、Bank2)に対応して
設けられるメインアンプＭＡにも接続されるようチップ
の縦方向を延長するように形成される。

【００３６】チップの中央部に周辺回路が設けられる。
同図には、上記周辺回路のうちこの発明に関連する出力
系回路が代表として例示的に示されている。上記周辺回
路には、図示しないアドレス入力端子から供給されたア
ドレス信号をアドレスマルチプレクス形式で取り込むロ
ウアドレスバッファ回路とカラムアドレスバッファ回路
等が設けられる。上記出力系回路は、出力バッファＤＱ
０−１５と、その前段に設けられた増幅回路ＡＭＰ２か
ら構成される。出力バッファＤＱ０−１５は、１６ビッ
トの単位でパラレルにデータ出力を行なうものである。
上記増幅回路Ａｍｐ２は、上記グローバル入出力線ＧＩ
Ｏに対応して３２個設けられ、その出力部に選択回路
（ＦＩＦＯ）が設けられて奇数アドレスに対応した１６
ビットの信号又は偶数アドレスに対応した１６ビットの
信号を上記１６個の出力バッファＤＱ０−１５に伝え
る。

【００３７】この実施例の増幅回路では、ラッチ回路数
増加により面積増加してしまうという問題点が生じる。
そこで、同図の拡大図に示すように、異なるメイン入出
力線ＭＩＯ線間において１相目のクロックで動作するア
ンプＭＡ１を共有する。この発明におけるアンプＭＡ１
の役割は、デバイスワースト条件において最も高速に増
幅出力するためである。従つて、下記の方法によりアン
プＭＡ１は共有可能となるものである。

【００３８】通常では同時に動作しないが、パラレルテ
スト用にアンプが必要な場合、アンプＭＡ１を共有する
ことが可能となる。つまり、パラレルテスはゆっくり動
作させれば良いため、上記アンプＭＡ１とＭＡ２とがデ
バイスベスト条件でも一致するように動作周波数を低く
設定すればよい。この場合には、上記メインアンプＭＡ
１はいずれか一方のメイン入出力線ＭＩＯに接続させて
おけばよい。あるいは、動作タイミング信号ＥＮ１の発
生を禁止するものであってもよい。

【００３９】上記１つのメモリバンク（Bank2)におい
て、２つのメモリアレイにおいてメイン入出力線ＭＩＯ
に奇数アドレス（Ｏdd Ａdd）と偶数アドレス（Ｅven
Ａdd)とに分けておき、通常のリード動作ではカラム系
アドレス信号に対応してそれぞれのメモリアレイから８
ビットずつを選択し、上記グローバル入出力線ＧＩＯの
半分（奇数又は偶数）を用いて１６ビットのデータを出
力させる。このときには、３２個のメインアンプＭＡの
うち半分の１６個のメンアンプＭＡしか動作を行なわな
いから１相目のクロックＥＮ１で動作するアンプを上記
カラム系アドレス信号を用いて選択することにより、２
相目のクロックＥＮ２で動作する２つのアンプに対して
共用させることができる。

【００４０】これに対して、テスト動作時では上記メイ
ン入出力線ＭＩＯを選択するカラム系アドレス信号を無
効として、それぞれのメモリアレイから１６ビットずつ
を選択し、１つのメモリバンクから３２ビットの同時読
み出しを行なって図示しないテスト回路に供給して一致
／不一致の検出を行なうようにしてテスト時間を短くす
る。このようなテスト動作では、クロックの周波数を低
く設定し、上記２相目のクロックＥＮ２で動作するアン
プによっても十分な信号量が確保できるようにすればよ
いので、上記メインアンプＭＡとして、２つのアンプを
タイミングをずらして動作させる必要はない。これによ
り、メインアンプの省面積化を図ることができる。

【００４１】この実施例のように出力回路の入力部に増
幅回路Ａｍｐ２を設け、それもメインアンプＭＡと同様
に２相のクロックで動作させるようにした場合、上記の
ような選択動作によって、３２個のアンプＡｍｐ２のう
ち半分の１６個のメンアンプＡｍｐ２しか動作を行なわ
ないので、１相目のクロックＥＮ３で動作するアンプを
上記カラム系アドレス信号を用いて選択することによ
り、２相目のクロックＥＮ４で動作する２つのアンプに
対して共用させることができる。

【００４２】上記のような１相目で動作するアンプを２
相目で動作するアンプに共用するという発想は、前記Ｓ
ＤＲＡＭのＤＤＲ動作におけるＯdd／Ｅven 間で共有可
能となるものである。つまり、クロック信号の立ち上が
りに同期して出力されるスタートアドレスの方のメイン
入出力線ＭＩＯ線の信号を増幅するメインアンプＭＡに
おいて、１相目のクロックＥＮ１で動作するアンプを使
って高速に出力し、クロック信号の立ち下がり、つまり
半周期遅れて出力させるべきすメイン入出力線ＭＩＯ線
の信号を増幅するメインアンプＭＡは、入力信号量を確
保するに十分な時間があるために２相目のクロックＥＮ
２で動作するアンプのみを用いるようにすることができ
る。

【００４３】なお，同様の理由で、バンク間等で１相目
のクロックで動作するアンプの共有も可能である。つま
り、複数のバンクから次々に読み出し信号を出力させる
場合において、クロック信号に同期して先に出力させる
べきバンクの信号を増幅するメインアンプＭＡにおい
て、上記１相目のクロックＥＮ１で動作するアンプＭＡ
１を用いるようにし、次のサイクルで選択されるバンク
からの信号を増幅するメインアンプは、２相目のクロッ
クＥＮ２で動作するアンプＭＡ２によりを増幅するよう
にすればよい。

【００４４】図８には、この発明が適用されたＳＤＲＡ
ＭのＤＤＲモードを説明するためのタイミング図が示さ
れている。ここでは、ＤＤＲ動作におけるＯdd／Ｅven
間で１相目のアンプＭＡ１を共有するものである。すな
わち、メイン入出力線ＭＩＯに割り当てられたＯdd（奇
数）とＥven （偶数）のアドレス内、同図のようにスタ
ートアドレスがＥven のときは、かかるＥven のメイン
入出力線ＭＩＯに伝えられる方の読み出し信号を速いタ
イミングで読み出す必要があるため、１相目のクロック
ＥＮ１で動作するアンプＭＡ１を使用して出力させる。

【００４５】これにより、２サイクル目に出力する方の
アドレスが奇数（Ｏdd）となり、かかる奇数（Ｏdd）の
メイン入出力線ＭＩＯに伝えられる方の読み出し信号
は、半クロック分アクセス時間に余裕があるため、２相
目のクロックＥＮ２で動作するのアンプＭＡ２で遅いタ
イミングで増幅する。これらの出力信号は、奇数と偶数
（ＯddとＥven ）のグローバル入出力線ＧＩＯを通して
出力回路に伝えられ上記増幅回路Ａｍｐ２で増幅され
る。この増幅回路Ａｍｐ２の出力部では、クロック信号
ＣＬＫのハイレベルへの変化及びロウレベルへの変化に
対応して偶数−奇数（Ｅven −Ｏdd）の順に交互に選択
されてデータ０−１−２−３のようにシリアルに出力さ
れる。この時、半クロック分遅れて出力される奇数（Ｏ
dd）に対応したアンプＭＡ２を動作を制御する制御回路
ＣＴＰ回路はオフ状態にされる。従って，アクセス遅延
無しに面積増加を最小にすることが可能となる。

【００４６】図９には、この発明が適用されたＳＤＲＡ
Ｍのテストモードを説明するための構成図が示されてい
る。この実施例では、パラレルテスト用に設けたメイン
アンプ間で１相目のクロックＥＮ１で動作するアンプＭ
Ａ１を共有した例を示す。すなわち、通常動作時は、カ
ラム系アドレスＹ８により２つのメイン入出力線ＭＩＯ
ペアのうち片方から信号が出力されるため、それに対応
したメインアンプを動作させれば良い。従って、このよ
うな通常動作時においては２つのメインアンプは同時に
動作することが無いため上記アンプＭＡ１を上記アドレ
スＹ８により選択された方で使用するようにして共有す
ることが可能である。

【００４７】一方、パラレルテスト（ＰＡＲＡ＝論理
１）時には、ＰＡＲＡのハイレベルによりタイミング信
号ＥＮ２とＥＮ３を発生させるようにし、上記アドレス
Ｙ８と／Ｙ８を（無効）にするものである。つまり、Ｐ
ＡＲＡのハイレベルによりタイミング信号ＥＮ２とＥＮ
３を発生させて２つのメイン入出力線ＭＩＯから読み出
し信号を同時に出力させて一致判定等を行なうテスト回
路に供給される。パラレルテスト時は、高速に動作させ
る必要が無いため、両方とも上記２相目のクロックＥＮ
２とＥＮ３で動作するアンプＭＡ２のみを動作させて結
果を出力することが可能となる。１相目のクロックで動
作するアンプＭＡ１のクロックＥＮ１は、上記ＰＡＲＡ
＝論理１により発生が停止させられ、アンプＭＡ１は非
動作状態とされる。

【００４８】図１０には、この発明を説明するためのＭ
ＯＳＦＥＴのゲート長と、動作速度との関係を説明する
ための特性図が示されている。デバイスのプロセス変動
によりＭＯＳＦＥＴのゲート長がばらつくと、しきい値
電圧Ｖｔｈ、ドレイン−ソース間電流Ｉｄｓ等が変動し
て内部動作に影響が出る。従って、内部信号のタイミン
グが大きく変動し、最も高速な状態（デバイスベスト）
でタイミングマージンを確保すると、最も遅い状態（デ
バイスワースト）で過剰タイミングとなりアクセスが遅
延してしまう（図中Conventiona1）。

【００４９】そこで、本方式を適用することにより、Ｔ
ｍ＝１の特性のようにワースト状態では最適なマージン
で動作される。そして、この特性Ｔｍ＝１のままではベ
スト状態ではマージン不足になるため、Ｔｍ＝１．５に
切り換えて遅いタイミングで動作させタイミングマージ
ンを確保する。つまり、ダブル・データ・ラッチＤＤＬ
の特性を用いることにより、ゲート長が設計値の０を中
心にして＋０．０３から−０．０３までのデバイスプロ
セスばらつきをカバーすることができる。そして、デバ
イスワースト時には、Ｔｍ＝１．５の特性を持つ２相目
のアンプＭＡ２の動作が制限されるので、かかるデバイ
スワースト時にも約２００ＭＨｚのような動作周波数を
実現することできる。

【００５０】図１１には、この発明の他の一実施例のブ
ロック図が示されている。この実施例は、本発明を論理
回路に適用した例が示されている。論理回路では、マス
ター／スレーブ等のラッチ回路が使用されているが、こ
のようなラッチ回路においても同様にタイミングマージ
ン（セットアップ／ホールド）が必要となる。特に、シ
ステムＬＳＩ（大規模集積回路）においては、複数の回
路機能を組み合わせて所望のデータ処理システムを構成
することが多い。このとき、全ての回路機能を自己で設
計するのではなく、メモリ回路等のような特定の回路機
能の設定データを他者から譲り受けて製造する場合や、
逆に自己で設計した回路機能ブロックを他社に譲り渡す
場合では、それぞれでの製造技術、あるいは製造設備等
で半導体集積回路装置が形成されることになる。

【００５１】回路設計側かみると、従来は自己の製造技
術、あるいは製造設備を前提として素子の特性を評価し
てそのプロセスバラツキの範囲で回路を設計すれば良い
が、その設定データを他者に譲り渡して使用してもらう
場合には、上記のような異なる製造技術あるいは製造設
備で作られる回路でも安定的に動作させるようにする必
要がある。この結果、このように１つの半導体集積回路
装置を形成するための回路のうちの一部の回路データを
譲り渡し、あるいは譲り受けて使用するような回路にお
いて、今までのような発想での回路設計では対応できな
くなってしまうものである。つまり、未知なるプロセス
バラツキにも十分対応できるよう、今まで以上にプロセ
スバラツキに強い回路が必要となる。従って、本発明に
係る増幅回路を、上記特定回路機能の設計データ（ＩＰ
内部）の論理回路等に組み込んでおくことにより、広範
囲のデバイスばらつきを許容できるＩＰを実現すること
ができる。

【００５２】図１２には、この発明に係る半導体記憶装
置の一実施例のチップ全体構成図が示されている。特に
制限されないが、この実施例の半導体記憶装置は、ＳＤ
ＲＡＭ（シンクロナス・ダイナミック型ランダム・アク
セス・メモリ）に向けられており、公知の半導体集積回
路の製造技術によって単結晶シリコンのような１つの半
導体基板上に形成される。同図は、前記図７の実施例に
対応されている。

【００５３】この実施例のＳＤＲＡＭは、複数のメモリ
ブロック又はバンクを構成するようチップが全体として
８分割される。８つに分割された各々のブロックは、そ
れぞれが同様な構成とされ、メモリアレイに一端に沿っ
てＸデコーダＸＤＣが設けられ、それと直交する方向の
チップ中央寄りにＹデコーダＹＤＣとメインアンプＭＡ
が配置される。上記８個のメモリブロックは、２つが１
組とされてＸデコーダが隣接するよう上下対称的に配置
されて前記のような１つのメモリバンクが構成される。
上記各々２組のメモリブロックからなる２つのメモリバ
ンクも、同図において上下対称的に配置される。また、
チップの縦中央に設けられた周辺回路を中心にして上記
ＹデコーダＹＤＣ、メインアンプＭＡが互いに隣接する
ように左右対称的に配置される。

【００５４】１つのメモリブロックのメモリアレイ部
は、上記Ｘデコーダから同図に縦方向に延びるワード線
にそって複数個に分割されたアレイＡｒｒｙと、それぞ
れのアレイに設けられたサブワード線を、上記複数個の
アレイＡｒｒｙを貫通するように配置されたメインワー
ド線と、サブワード線選択線により選択されるという階
層ワード線方式が採られる。これにより、サブワード線
に接続されるメモリセルの数が減り、サブワード線選択
動作を高速にする。

【００５５】同様に、メモリアレイ部は、ＹデコーダＹ
ＤＣから延びるＹ選択線にそって複数個に分割されたア
レイＡｒｒｙを有し、各アレイ毎にビット線が分割され
る。これにより、ビット線に接続されるメモリセルの数
が減り、メモリセルからビット線に読み出される信号電
圧を確保するものである。メモリセルは、ダイナミック
型メモリセルから構成され、記憶キャパシタに電荷が有
るか無いかを情報の１と０に対応させるものであり、記
憶キャパシタの電荷とビット線のプリチャージ電荷との
電荷結合によって読み出し動作を行なうので、上記ビッ
ト線に接続されるメモリセルの減らすことによって、必
要な信号量を確保することができる。

【００５６】上記分割されたアレイＡｒｒｙの上下に
は、サブワードドライバ列ＳＷＤＡが配置され、アレイ
Ａｒｒｙの左右にはセンスアンプ列ＳＡＡが配置され
る。センスアンプ列ＳＡＡには、カラム選択回路やビッ
ト線プリチャージ回路等が設けられており、ワード線
（サブワード線）の選択によるメモリセルからのデータ
読み出しによって夫々のビット線に現れる微小電位差を
センスアンプＳＡにより検出して増幅する。

【００５７】前記メイン入出力線ＭＩＯは、特に制限さ
れないが、上記サブワードドライバ列ＳＷＤＡ上を同図
のように横方向に延長される。そして、センスアンプ列
ＳＡＡにそってローカル入出力線ＬＩＯが配置され、ロ
ウ系の選択信号によってローカル入出力線ＬＩＯと上記
メイン入出力線ＭＩＯが接続される。上記周辺回路に
は、前記グローバル入出力線ＧＩＯが配置されており、
選択されたメモリバンクに対応した上記メイン入出力線
ＭＩＯと接続される。

【００５８】図示しないが、チップの中央部に次に説明
するような周辺回路が適宜に設けられる。アドレス入力
端子から供給されたアドレス信号は、ロウアドレスバッ
ファ回路とカラムアドレスバッファにアドレスマルチプ
レクス形式で取り込まれる。供給されたアドレス信号は
それぞれのアドレスバッファが保持する。例えば、ロウ
アドレスバッファとカラムアドレスバッファは、１つの
メモリサイクル期間にわたって上記取り込まれたアドレ
ス信号をそれぞれ保持する。そして、チップの中央部に
は、ヒューズとアドレス比較を行なうＭＯＳＦＥＴ等か
らなる救済回路も設けられる。

【００５９】上記ロウアドレスバッファはリフレッシュ
動作モードにおいてはリフレッシュ制御回路から出力さ
れるリフレッシュアドレス信号をロウアドレス信号とし
て取り込む。この実施例では、特に制限されないが、ク
ロック発生回路を介して上記リフレッシュアドレス信号
をロウアドレス信号として取り込むようにされている。
カラムアドレスバッファに取り込まれたアドレス信号
は、制御回路に含まれるカラムアドレスカウンタにプリ
セットデータとして供給される。上記カラムアドレスカ
ウンタは後述のコマンドなどで指定される動作モードに
応じて、上記プリセットデータとしてのカラムアドレス
信号、又はそのカラムアドレス信号を順次インクリメン
トした値を、ＹデコーダＹＤＣに向けて出力する。

【００６０】制御回路は、特に制限されなが、クロック
信号、クロックイネーブル信号、チップセレクト信号、
カラムアドレスストローブ信号、ロウアドレスストロー
ブ信号、ライトイネーブル信号、データ入出力マスクコ
ントロール信号などの外部制御信号と、メモリバンクに
対応されたアドレス信号とが供給され、それらの信号の
レベルの変化やタイミングなどに基づいてＳＤＲＡＭの
動作モード等の各種制御信号とそれに対応した各種タイ
ミング信号を形成し、そのためのコントロールロジック
とモードレジスタを備える。

【００６１】上記チップセレクト信号がハイレベルのと
き（チップ非選択状態）やその他の入力は意味を持たな
い。但し、メモリバンクの選択状態やバースト動作など
の内部動作はチップ非選択状態への変化によって影響さ
れない。カラムアドレスストローブ信号、ロウアドレス
ストローブ信号、ライトイネーブル信号の各信号は通常
のＤＲＡＭにおける対応信号とは機能が相違され、コマ
ンドサイクルを定義するときに有意の信号とされる。

【００６２】図１３には、この発明が適用されるＳＤＲ
ＡＭの一実施例の要部回路図が示されている。同図は、
前記図７の実施例をより詳しく説明するためのものであ
る。センスアンプ（ＳＡ）列にそって延長されるローカ
ル入出力線（以下、ＬＩＯ線という）は、メイン入出力
線ＭＩＯ（以下、ＭＩＯ線という）と交差する部分に設
けられた選択回路によりＭＩＯ線と接続される。この選
択回路は、ロウ系の選択信号ＢＬＥＱ、ＢＬＥＱＢによ
り選択されたワード線に対応したアレイＡｒｒｙのセン
スアンプ列に対応したＬＩＯ線をＭＩＯ線に接続させ
る。

【００６３】上記ＬＩＯ線には、差動ＭＯＳＦＥＴとそ
の動作タイミングを制御するＭＯＳＦＥＴからなるサブ
アンプが設けられる。これにより、センスアンプＳＡで
増幅された信号を受けて、ＬＩＯ線及びＭＩＯ線に伝え
られる信号の増幅動作を行なう。この実施例では、特に
制限されないが、上記各アアレイに対応した選択回路の
両側に短絡ＭＯＳＦＥＴＭ１とＭ２が設けられる。これ
らの短絡ＭＯＳＦＥＴＭ１とＭ２のゲートは、同様に設
けられる他のアレイに対応した短絡ＭＯＳＦＥＴＭ１と
Ｍ２のゲートと共通接続され、プリチャージ信号ＥＱＩ
ＯＢが供給される。このプリチャージ信号ＥＱＩＯＢ
は、非選択のアレイのＬＩＯ線の短絡ＭＯＳＦＥＴＭ１
もオン状態にさせる。したがって、このような非選択の
ＬＩＯ線においては、上記ＬＩＯ線側の短絡ＭＯＳＦＥ
ＴＭ１は、ビット線のハーフプリチャージ電圧に対応し
たプリチャージ電圧ＶＢＬＲの短絡ＭＯＳＦＥＴとして
の動作を行うこととなる。

【００６４】これに対して、非選択のＬＩＯ線において
は、上記ＭＩＯ線側の短絡ＭＯＳＦＥＴＭ２は、ＭＩＯ
線の短絡ＭＯＳＦＥＴとし動作するものである。したが
って、ＭＩＯ線のプリチャージ期間において少なくとも
同電位になるように作用するものである。メインアンプ
ＭＡの出力側は、グローバル入出力線ＧＩＯＴとＧＩＯ
Ｂ（以下、ＧＩＯ線という）に接続される。このＧＩＯ
線は、前記のように１６ビットの単位でのメモリアクセ
スを行う場合には、１６対の信号線とされる。ＤＤＲで
は３２対が設けられる。このＧＩＯ線にも前記ＬＩＯ線
のようなサブアンプを設けるようにしてもよい。

【００６５】上記のようなメイン入出力線ＭＩＯは、比
較的長い配線距離とされ、その寄生容量値は比較的大き
くなる。そして、かかるメイン入出力線ＭＩＯのような
配線容量は、そのプロセスバラツキの影響がＭＯＳＦＥ
Ｔの素子特性に比べて比較的安定している。つまり、上
記入出力線ＭＩＯにより伝えられる信号伝達速度は、比
較的安定したものとされる。厳密には、上記メインアン
プＭＡの増幅動作は、入力信号の信号量そのものもプロ
セスバラツキの影響も受けるものであるが、ＭＯＳＦＥ
Ｔの素子特性のプロセスバラツキの大きなものに比べる
とほぼ一定と見做すことが出来る。それ故、本発明のよ
うに専ら素子特性のプロセスバラツキを考慮してアンプ
ＭＡ１，ＭＡ２及びその動作タイミングを設定しても所
望の動作を実現することができる。

【００６６】図１４には、この発明が適用されるＳＤＲ
ＡＭの動作の一例を説明するためのタイミング図が示さ
れている。同図（Ａ）にはリードモードの例が示され、
同図（Ｂ）にはライトモードの例が示されている。同図
のようにクロック信号ＣＬＫ（／ＣＬＫ）の立ち上がり
と立ち下がりの変化タイミングに同期してデータの入力
（書き込み）や出力（読み出し）が行われるＤＤＲのシ
ンクロナスＤＲＡＭでは、クロック信号ＣＬＫの半周期
の間に前記プリチャージ動作を行う必要があり、前記の
ような短絡ＭＯＳＦＥＴＭ１とＭ２を設けることの意義
が大きいものとなる。

【００６７】クロック周波数を高くし、上記のようなＤ
ＤＲ動作を行わせる場合において、上記ＭＩＯ線やＬＩ
Ｏ線のプリチャージ期間の確保がネックとなって高速化
を妨げるものであるが、ＭＩＯ線とＬＩＯ線とを接続す
る選択回路の両側に短絡ＭＯＳＦＥＴを設けるという単
純な構成により、かかる問題を解決することができる。
そして、メインアンプＭＡを構成する増幅回路として前
記のように２相のクロックを用いることにより、プロセ
スバラツキに影響されないで高速動作を行なうようにす
ることができる。

【００６８】図１５には、この発明に係るダイナミック
型ＲＡＭの一実施例の全体ブロック図が示されている。
制御入力信号は、ロウアドレスストローブ信号／ＲＡ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ、ライトイ
ネーブル信号／ＷＥ及び出力イネーブル信号／ＯＥとさ
れる。ここで、／はロウレベルがアクティブレベルを表
す論理記号のオーバーバーに対応している。Ｘアドレス
信号とＹアドレス信号は、共通のアドレス端子Ａｄｄか
らロウアドレスストローブ信号／ＲＡＳとカラムアドレ
スストローブ信号／ＣＡＳに同期して時系列的に入力さ
れる。

【００６９】アドレスバッファを通して入力されたＸア
ドレス信号とＹアドレス信号とは、ラッチ回路にそれぞ
れ取り込まれる。ラッチ回路に取り込まれたＸアドレス
信号は、前記のようなプリデコーダにより供給され、そ
の出力信号がＸデコーダに供給されてワード線ＷＬの選
択信号が形成される。ワード線の選択動作により、メモ
リアレイの相補ビット線には上記のような読み出し信号
が現れ、センスアンプにより増幅動作が行われる。ラッ
チ回路に取り込まれたＹアドレス信号は、前記のような
プリデコーダに供給され、その出力信号がＹデコーダに
供給されてビット線ＤＬの選択信号が形成される。Ｘ救
済回路及びＹ救済回路は、不良アドレスの記憶動作と、
記憶された不良アドレスと上記取り込まれたアドレス信
号とを比較し、一致なら予備のワード線又はビット線の
選択をＸデコーダ及びＹデコーダに指示するとともに、
正規ワード線又は正規ビット線の選択動作を禁止させ
る。

【００７０】センスアンプで増幅された記憶情報は、図
示しないカラムスイッチ回路により選択されものが共通
入出力線に接続されてメインアンプに伝えられる。この
メインアンプは、２相クロック発生回路で形成されたク
ロック信号で動作する２つのラッチ回路を含む。上記メ
インアンプ部には、特に制限されないが、書き込み回路
も設けられる。つまり、読み出し動作のときには、Ｙス
イッチ回路を通して読み出された読み出し信号を増幅し
て、出力バッファを通して外部端子Ｉ／Ｏから出力させ
る。書き込み動作のときには、外部端子Ｉ／Ｏから入力
された書き込み信号が入力バッファを介して取り込ま
れ、上記書き込み回路を介して共通入出力線及び選択ビ
ット線に伝えられ、選択ビット線では上記センスアンプ
の増幅動作により書き込み信号が伝えられてメモリセル
のキャパシタにそれに対応した電荷が保持される。

【００７１】クロック発生回路（メインコントロール回
路）は、上記信号／ＲＡＳと／ＣＡＳに対応して入力さ
れたアドレス信号の取り込み制御タイミング信号や、セ
ンスアンプの動作タイミング信号等のように、メモリセ
ルの選択動作に必要な各種のタイミング信号を発生させ
る。内部電源発生回路は、電源端子から供給されたＶcc
とＶssのような動作電圧を受け、上記プレート電圧、Ｖ
cc／２のようなプリチャージ電圧、内部昇圧電圧ＶＣ
Ｈ、内部降圧電圧ＶＤＬ、基板バックバイアス電圧ＶＢ
Ｂのようり各種内部電圧を発生させる。リフレッシュカ
ウンタは、リフモードにされたときにリフレッシュ用の
アドレス信号を生成してＸ系の選択動作に用いられる。

【００７２】図１６には、この発明に係る半導体集積回
路装置に用いられる増幅回路の他の一実施例の回路図が
示されている。特に制限されないが、この実施例の増幅
回路は、上記特定回路機能の設計データ（ＩＰ内部）の
論理回路に向けられている。前記のように異なるプロセ
スで回路が設計される場合、プロセスバラツキが狭い範
囲で安定しているプロセスでの製造においては、２つの
並列接続したラッチ回路からなるアンプＭＡ１，ＭＡ２
を動作させる必要はない。つまり、前記図１０におい
て、ゲート長のバラツキ範囲ΔＧＬが点線で示したよう
に設計値０に対し一定の範囲内に収まるものでは、アン
プＭＡ２を用いた特性Ｔｍ＝１．５（Ｃonventional)か
ら、プロセスワースト条件に対応して高速動作させるた
めの特性Ｔｍ＝１への切替が不要であることを意味す
る。

【００７３】つまりは、製造技術あるいは製造装置によ
って、上記ゲート長のバラツキ範囲がΔＧＬの範囲内に
あるものについては、２相目のクロックで動作するアン
プＭＡ２での増幅動作によってカバーすることができ
る。したがって、誤動作することが前提となるような１
相目のクロックで動作するアンプＭＡ１の存在が不要に
なるものである。そこで、この実施例では端子ＭＡＣが
設けられ、それに与えられる制御信号によりアンプＭＡ
１の動作を禁止させるような機能が付加される。つま
り、クロック信号ＲＣＬＫは、ゲート回路Ｇ１０を通し
て１相目のアンプＭＡ１の動作を制御するための制御回
路を構成する回路に伝えられ、上記ゲートＧ１０の上記
クロックＲＣＬＫの伝達を上記端子ＭＡＣによって制限
するようにするものである。

【００７４】具体的には、上記のような上記ゲート長の
バラツキ範囲がΔＧＬの範囲内にあることが補償された
半導体集積回路装置では、上記端子ＭＡＣに固定的にロ
ウレベル（論理０）を供給し、ゲート回路Ｇ１０の出力
信号をクロック信号ＲＣＬＫに無関係にハイレベルに固
定させる。これにより、信号ＰＧ１はハイレベル、信号
ＥＮ１はロウレベルに、信号ＥＱ１はロウレベルに固定
される。上記信号ＰＧ１のハイレベルによりＰチャンネ
ル型ＭＯＳＦＥＴＱ６とＱ７がオフ状態にされて入力信
号ＩＮと／ＩＮの取り込みが禁止される。上記信号ＥＮ
１のロウレベルによりＭＯＳＦＥＴＱ５がオフ状態にさ
れてラッチ回路に動作電流が流れなくされる。そして、
信号ＥＱ１のロウレベルによりＭＯＳＦＥＴＱ８〜Ｑ９
がオン状態にされて出力ＯＵＴ１，／ＯＵＴ１はハイレ
ベル（ＶＤＤ）にイコライズされる。

【００７５】上記のような端子ＭＡＣのレベル設定は、
１つの半導体集積回路装置のプローブ検査に対応して設
定することも可能である。素子の経時変化、温度変化及
び電源変動を考慮して、上記２相目のクロックで動作す
るアンプのみで動作が可能なら、プロービング工程での
上記レベル設定を行なうようにすることもできる。

【００７６】上記のような端子ＭＡＣのレベル設定は、
製造条件を入力することにより決めるものであってもよ
い。つまり、製造技術及び製造設備が上記ΔＧＬを保証
するようなものであれば上記端子ＭＡＣをロウレベルに
設定し、上記ΔＧＬが保証されない場合には上記端子Ｍ
ＡＣをハイレベルに設定すればよい。したがって、上記
プロセスワースト条件とプロセスベスト条件は、従来の
ように特定の製造技術及び製造設備のもとでのバラツキ
ではなく、前記図１１の実施例で示したような回路に適
用し、半導体業界全体での技術レベルに対応させたもの
であってもよい。これにより、回路設計データを商品と
して取引する場合において、この発明に係る回路設計手
法は有効なものとなる。

【００７７】上記の実施例から得られる作用効果は、下
記の通りである。（１）第１と第２動作タイミング信号にそれぞれ応答
して動作を行なう第１と第２ラッチ回路に対して選択回
路を設け、かかる選択回路により上記ラッチ回路の第１
出力信号に対応した信号を上記第３出力端子に伝える第
１動作と、上記第１出力信号と上記第２ラッチ回路の第
２出力信号とが異なるときに上記第１出力信号に代えて
第２出力信号を上記第３出力端子に伝える第２動作とを
行なわせ、上記第２動作タイミング信号を、上記第１動
作タイミング信号に対して遅れて発生させ、かつ、上記
第１動作のときに動作周波数又は第１と第２出力信号の
一致信号に応じて上記第２ラッチ回路の動作期間を上記
第２タイミング信号による動作期間よりも短くすること
により、プロセスワースト条件でも動作の高速化と動作
マージンの改善を実現することができるという効果が得
られる。

【００７８】（２）上記に加えて、上記第１入力端子
及び第２入力端子の各々に、上記第１動作タイミング信
号及び第２動作タイミング信号に応答して上記第１及び
第２のラッチ回路の動作期間のときに上記入力信号を伝
える信号線を容量的に分離するスイッチ手段を設けるこ
とによって、ラッチ回路の負荷が軽くなり高速増幅動作
が実現できるという効果が得られる。

【００７９】（３）上記に加えて、上記第１出力端子
に上記第１ラッチ回路の動作終了に対応して発生される
第１プリチャージ信号により動作する第１プリチャージ
回路を設け、上記第２出力端子に、上記第２ラッチ回路
の動作終了に対応して発生される第２プリチャージ信号
により動作する第２プリチャージ回路を設け、上記第１
プリチャージ信号が上記第２動作タイミング信号の終了
タイミングに先行するとき、かかる第１プリチャージ信
号により上記第２動作タイミング信号を終了させること
により、実際上の動作に対応した合理的な動作が行なえ
るという効果が得られる。

【００８０】（４）上記に加えて、上記第１ないし第
４入力端子及び第１ないし第３出力端子の各々に相補の
信号を伝え、上記第１と第２のラッチ回路を各々野入力
と出力とが交差接続されてなる一対のＣＭＯＳインバー
タ回路と、上記第１と第２動作タイミング信号を受け、
かかるＣＭＯＳインバータ回路に動作電流を流すように
する第１と第２スイッチＭＯＳＦＥＴとで構成すること
により、簡単な構成で高速動作を行なうようにすること
ができるという効果が得られる。

【００８１】（５）上記に加えて、上記入力信号をク
ロック信号に対応して複数個が連続して５えられるもの
とし、上記クロック信号に対応して上記第１及び第２動
作タイミング信号を設定することにより、連続データの
読み出しを高速に行なうようにすることができるという
効果が得られる。

【００８２】（６）上記に加えて、上記選択回路の出
力側に、上記第１と第２のラッチ回路に対応された一対
のラッチ回路を備えたラッチ機能を持つ出力回路を設け
ることにより、伝達すべき信号を効率よく高速に出力さ
せることができるという効果が得られる。

【００８３】（７）上記に加えて、複数のワード線と
複数の相補ビット線対と及びこれらのワード線と相補ビ
ット線対に対応して設けられた複数のメモリセルの記憶
情報を第１増幅回路としてのセンスアンプで増幅し、第
１選択回路を通して第１共通相補線対に読み出し、それ
を第２選択回路で選択して、第２共通相補線対に伝える
ようにし、かかる第２共通相補線対に伝えられた上記メ
モリセルからの読み出し信号を上記入力信号として増幅
することにより、大記憶容量のメモリからの信号を高速
にしかも必要な動作マージンをもって出力させることが
できるという効果が得られる。

【００８４】（８）上記に加えて、上記入力信号をク
ロック信号の立ち上がりエッジと立ち下がりエッジの両
方に対応して複数個が連続して伝えるようにすることに
よって、高速読み出しが可能になるという効果が得られ
る。

【００８５】（９）上記に加えて、上記第２動作タイ
ミング信号の発生動作を固定的に禁止させる回路を更に
設けることにより、使い勝手を良くしつつ低消費電力化
を図ることができるという効果が得られる。

【００８６】（１０）上記に加えて、上記第１ラッチ
回路の第１入力端子に供給される入力信号を、差動増幅
回路により形成された増幅信号とすることにより、デバ
イスワースト時の高速化を図ることができるという効果
が得られる。

【００８７】（１１）シリアルに出力される２つの出
力に対応して第１ないし第３のラッチ回路を割り当て、
先に出力させるべき信号に対応して２つのラッチ回路と
選択回路を用い、２つのラッチ回路の出力信号とが異な
るときに先に動作するラッチ回路の出力信号に代えてあ
とで動作するラッチ回路の出力信号を出力させ、後に出
力させるべき信号は、残り１つのラッチ回路により形成
された出力信号を出力させることにより、回路の簡素化
を図りつつ、高速動作と動作マージンの改善を図った増
幅回路を得ることができるという効果が得られる。

【００８８】（１２）上記に加えて、上記第１入力端
子ないし第３入力端子の各々に上記第１ないし第３動作
タイミング信号に応答して、上記第１ないし第３のラッ
チ回路の動作期間のときに上記入力信号を伝える信号線
を容量的に分離するスイッチ手段を設けることにより、
ラッチ回路の負荷が軽くなり増幅動作を高速に行なうよ
うにすることができるという効果が得られる。

【００８９】（１３）上記に加えて、上記第１選択回
路と第２選択回路に対して共用される出力回路を設け、
上記第１入力信号と第２入力信号を同じタイミングに対
応して供給し、上記第１動作モードの第１状態では、上
記第１入力信号に対応した第１出力信号を上記出力回路
から出力させた後に第２入力信号に対応した第２出力信
号を上記出力回路から出力させ、上記第１動作モードの
第２状態では、上記第２入力信号に対応した第２出力信
号を上記出力回路から出力させた後に第１入力信号に対
応した第１出力信号を上記出力回路から出力させること
により、回路の簡素化を図ることができるという効果が
得られる。

【００９０】（１４）上記に加えて、上記第１出力端
子に上記第１ラッチ回路の動作終了に対応して発生され
る第１プリチャージ信号により動作する第１プリチャー
ジ回路を設け、上記第２出力端子に上記第２ラッチ回路
の動作終了に対応して発生される第２プリチャージ信号
により動作する第２プリチャージ回路を設け、上記第３
出力端子に上記第３ラッチ回路の動作終了に対応して発
生される第３プリチャージ信号により動作する第３プリ
チャージ回路を設け、上記第１動作モードでの第１状態
のときに第３プリチャージ信号が上記第１動作タイミン
グ信号の終了タイミングに先行するとき、かかる第３プ
リチャージ信号により上記第１動作タイミング信号を終
了させ、上記第１動作モードでの第２状態のときに第３
プリチャージ信号が上記第２動作タイミング信号の終了
タイミングに先行するとき、かかる第３プリチャージ信
号により上記第２動作タイミング信号を終了させること
により、合理的な回路動作を実現することができるとい
う効果が得られる。

【００９１】（１５）上記に加えて、上記第１ないし
第７入力端子及び第１ないし第５出力端子の各々を相補
の信号を伝える一対の端子とし、上記第１ないし３ラッ
チ回路は、入力と出力とが交差接続されてなる一対のＣ
ＭＯＳインバータ回路と、上記第１ないし３動作タイミ
ング信号を受け、かかるＣＭＯＳインバータ回路に動作
電流を流すようにする第１ないし３スイッチＭＯＳＦＥ
Ｔで構成することにより、簡単で高速な増幅動作を行な
わせることができるという効果が得られる。

【００９２】（１６）上記に加えて、複数のワード線
と複数の相補ビット線対と及びこれらのワード線と相補
ビット線対に対応して設けられた複数のメモリセルの記
憶情報を第１増幅回路としてのセンスアンプで増幅し、
第１選択回路を通して第１共通相補線対に読み出し、そ
れを第２選択回路で選択して、第２共通相補線対に伝え
るようにし、かかる第２共通相補線対に伝えられた上記
メモリセルからの読み出し信号を上記入力信号として増
幅することにより、大記憶容量のメモリからの信号を高
速にしかも必要な動作マージンをもって出力させること
ができるという効果が得られる。

【００９３】（１７）上記に加えて、上記第１入力信
号と第２入力信号は、クロック信号に対応して同時に供
給され、上記第１動作モードでの第１状態及び第２状態
の各々に応じて、上記第１入力信号と第２入力信号とに
それぞれ対応した出力信号が上記クロック信号の立ち上
がりエッジと立ち下がりエッジの両方に対応して連続し
て上記出力回路に伝えられるようにするとにより、連続
で高速な読み出し動作を行なうことができるという効果
が得られる。

【００９４】（１８）２つの信号のうち第１動作モー
ドではいずれか一方の信号を出力させ、第２動作モード
では両方の信号を出力させるとき、上記２つの信号に対
して第１ないし第３のラッチ回路を割り当て、第１動作
モードにより出力させるべき信号に対応して２つのラッ
チ回路と選択回路を用い、２つのラッチ回路の出力信号
とが異なるときに先に動作するラッチ回路の出力信号に
代えてあとで動作するラッチ回路の出力信号を出力さ
せ、第２動作モードにより両方の信号を出力させるべき
ときには、動作周波数を低くして２つのラッチ回路によ
り形成された出力信号を出力させることにより、２通り
の出力動作を簡単な回路で実現することができるという
効果が得られる。

【００９５】（１９）上記に加えて、上記第１入力端
子ないし第３入力端子の各々に、上記第１ないし第３動
作タイミング信号に応答して、上記第１ないし第３のラ
ッチ回路の動作期間のときに上記入力信号を伝える信号
線を容量的に分離するスイッチ手段を設けることによ
り、簡単な回路で高速な増幅動作を実現できるという効
果が得られる。

【００９６】（２０）上記に加えて、上記第１動作モ
ードを通常の動作モードであり、上記第２動作モードを
テスト動作モードとし、かかるテスト動作モードでは上
記第１出力信号と第２出力信号とが共にテスト回路に供
給することによりテスト動作を効率よく行なうことがで
きるという効果が得られる。

【００９７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、増幅
回路は、前記のようなダイナミック型ＲＡＭに設けられ
るメインアンプあるいはメインアンプの増幅信号を受、
出力回路の前段に設けられる増幅回路の他に、システム
ＬＳＩに組み込まれる回路ブロックの入力部に設けられ
る入力回路、あるいは１つの回路ブロックの中に設けら
れる信号バスを通して伝達される信号を増幅するものに
広く利用することができる。メモリ回路は、前記のよう
なダイナミック型メモリセルの他に、記憶手段として強
誘電体キャパシタを用いて不揮発化するものであっても
よい。あるいは、フローティングゲートに電荷を蓄積す
るような不揮発性のメモリセルであってもよい。この発
明は、増幅回路を備えた各種半導体集積回路装置に広く
利用することができるものである。

【００９８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。第１と第２動作タイミング信号にそれ
ぞれ応答して動作を行なう第１と第２ラッチ回路に対し
て選択回路を設け、かかる選択回路により上記ラッチ回
路の第１出力信号に対応した信号を上記第３出力端子に
伝える第１動作と、上記第１出力信号と上記第２ラッチ
回路の第２出力信号とが異なるときに上記第１出力信号
に代えて第２出力信号を上記第３出力端子に伝える第２
動作とを行なわせ、上記第２動作タイミング信号を、上
記第１動作タイミング信号に対して遅れて発生させ、か
つ、上記第１動作のときに動作周波数又は第１と第２出
力の一致信号により第２ラッチ回路の動作期間を第２動
作タイミング信号で動作するときよりも短くする。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置に用いられ
る増幅回路の一実施例を示す回路図である。

【図２】この発明を説明するための構成図である。

【図３】この発明に係る増幅回路を用いた場合の遅延量
及び動作周波数の説明図である。

【図４】制御回路ＣＴＰの他の一実施例を示すブロック
図である。

【図５】この発明に係る増幅回路の他の一実施例を示す
回路図である。

【図６】この発明に係る増幅回路の他の一実施例を示す
ブロック図である。

【図７】この発明に係る増幅回路が用いられダイナミッ
ク型ＲＡＭの全体構成図である。

【図８】この発明が適用されたＳＤＲＡＭのＤＤＲモー
ドを説明するためのタイミング図である。

【図９】この発明が適用されたＳＤＲＡＭのテストモー
ドを説明するための構成図である。

【図１０】この発明を説明するためのＭＯＳＦＥＴのゲ
ート長と、動作速度との関係を説明するための特性図で
ある。

【図１１】この発明の他の一実施例を示すブロック図で
ある。

【図１２】この発明に係る半導体記憶装置の一実施例を
示すチップ全体構成図である。

【図１３】この発明が適用されるＳＤＲＡＭの一実施例
を示す要部回路図である。

【図１４】この発明が適用されるＳＤＲＡＭの動作の一
例を説明するためのタイミング図である。

【図１５】この発明に係るダイナミック型ＲＡＭの一実
施例を示す全体ブロック図である。

【図１６】この発明に係る半導体集積回路装置に用いら
れる増幅回路の他の一実施例を示す回路図である。

【符号の説明】

Ｑ１〜Ｑ２５…ＭＯＳＦＥＴ、ＭＡ１，ＭＡ２…アン
プ、ＭＡ…メインアンプ、ＳＥＬ…選択回路（セレク
タ）、ＩＮ１〜ＩＮ１２…インバータ回路、Ｇ１〜Ｇ１
０…ゲート回路、ＤＬ１〜ＤＬ３…遅延回路、Ａｍｐ…
増幅回路、Ｂａｎｋ…メモリバンク、ＸＤＣ…Ｘデコー
ダ、ＹＤＣ…Ｙデコーダ、ＬＩＯ…ローカル入出力線、
ＭＩＯ…メイン入出力線、ＧＩＯ…グローバル入出力
線、ＳＡＡ…センスアンプ列、ＳＷＤＡ…サブワードド
ライバ列、Ａｒｒｙ…アレイ。

Claims

【特許請求の範囲】

【請求項１】入力信号を受ける第１入力端子と第１出
力端子とを有し、第１動作タイミング信号に応答して動
作を行なう第１ラッチ回路と、上記入力信号を受ける第２入力端子と第２出力端子とを
有し、第２動作タイミング信号に応答して動作を行なう
第２ラッチ回路と、上記第１出力端子からの第１出力信号を受ける第３入力
端子と、上記第２出力端子からの第２出力信号を受ける
第４入力端子と、第３出力端子とを有する選択回路とを
備え、上記選択回路は、上記第１出力信号に対応した信号を上
記第３出力端子に伝える第１動作と、上記第１出力信号
と第２出力信号とが異なるときに上記第１出力信号に代
えて第２出力信号を上記第３出力端子に伝える第２動作
を行ない、上記第２動作タイミング信号は、上記第１動作タイミン
グ信号に対して遅れて発生され、上記第２のラッチ回路は、上記第１動作のときに動作周
波数又は上記第１出力信号と第２出力信号との一致検出
信号に応じて上記第２動作タイミング信号による動作期
間よりも短い動作期間に制限されることを特徴とする半
導体集積回路装置。
【請求項２】請求項１において、上記第１入力端子及び第２入力端子の各々には、上記第
１動作タイミング信号及び第２動作タイミング信号に応
答して上記第１及び第２のラッチ回路の動作期間におい
て上記入力信号を伝える信号線を容量的に分離するスイ
ッチ手段が設けられるものであることを特徴とする半導
体集積回路装置。
【請求項３】請求項２において、上記第１出力端子には、上記第１ラッチ回路の動作終了
に対応して発生される第１プリチャージ信号により動作
する第１プリチャージ回路が設けられ、上記第２出力端子には、上記第２ラッチ回路の動作終了
に対応して発生される第２プリチャージ信号により動作
する第２プリチャージ回路が設けられ、上記第１プリチャージ信号が上記第２動作タイミング信
号の終了タイミングに先行するとき、かかる第１プリチ
ャージ信号により上記第２動作タイミング信号を終了さ
せることを特徴とする半導体集積回路装置。
【請求項４】請求項２又は３において、上記第１ないし第４入力端子及び第１ないし第３出力端
子の各々は、相補の信号を伝える一対の端子からなり、上記第１ラッチ回路は、入力と出力とが交差接続されて
なる一対の第１と第２ＣＭＯＳインバータ回路と、上記
第１動作タイミング信号を受け、かかる第１と第２ＣＭ
ＯＳインバータ回路に動作電流を流すようにする第１ス
イッチＭＯＳＦＥＴとからなり、上記第２ラッチ回路は、入力と出力とが交差接続されて
なる一対の第３と第４ＣＭＯＳインバータ回路と、上記
第２動作タイミング信号を受け、かかる第３と第４ＣＭ
ＯＳインバータ回路に動作電流を流すようにする第２ス
イッチＭＯＳＦＥＴとからなることを特徴とする半導体
集積回路装置。
【請求項５】請求項４において、上記入力信号は、クロック信号に対応して複数個が連続
して伝えられるものであり、上記クロック信号に対応して上記第１及び第２動作タイ
ミング信号と形成されることを特徴とする半導体集積回
路装置。
【請求項６】請求項５において、上記選択回路の出力側には、上記第１と第２のラッチ回
路に対応された一対のラッチ回路を備えたラッチ機能を
持つ出力回路が設けられてなることを特徴とする半導体
集積回路装置。
【請求項７】請求項４ないし６のいずれかにおいて、複数のワード線と複数の相補ビット線対と及びこれらの
ワード線と相補ビット線対に対応して設けられた複数の
メモリセルからなるメモリセルアレイと、上記複数の相補ビット線対の信号をそれぞれ増幅する複
数からなる第１増幅回路と、上記複数の第１増幅回路を選択する第１選択回路と、上記第１選択回路に対して設けられる第１共通相補線対
とをそれぞれ有するメモリブロックの複数個と、上記複数個のメモリブロックに対応した上記第１共通相
補線対を選択する複数の第２選択回路と、上記複数の第２選択回路に対して設けられる第２共通相
補線対とを更に備えてなり、上記第２共通相補線対に伝えられた上記メモリセルから
の読み出し信号が上記入力信号とされることを特徴とす
る半導体集積回路装置。
【請求項８】請求項９において、上記入力信号は、クロック信号の立ち上がりエッジと立
ち下がりエッジの両方に対応して複数個が連続して伝え
られるものであることを特徴とする半導体集積回路装
置。
【請求項９】請求項１ないし８のいずれかにおいて、上記第２動作タイミング信号の発生動作を固定的に禁止
させる回路を更に含むことを特徴とする半導体集積回路
装置。
【請求項１０】請求項１ないし９のいずれかにおい
て、上記第１ラッチ回路の第１入力端子に供給される入力信
号は、差動増幅回路により形成された増幅信号であるこ
とを特徴とする半導体集積回路装置。
【請求項１１】第１入力信号を受ける第１入力端子と
第１出力端子とを有し、第１動作タイミング信号に応答
して動作を行なう第１ラッチ回路と、第２入力信号を受ける第２入力端子と第２出力端子とを
有し、第２動作タイミング信号に応答して動作を行なう
第２ラッチ回路と、第３入力端子と第３出力端子とを有し、第３動作タイミ
ング信号に応答して動作を行なう第３ラッチ回路と、第４入力端子及び第５入力端子と第４出力端子を有し、
上記第４入力端子に上記第１ラッチ回路の第１出力端子
からの第１出力信号が伝えられる第１選択回路と、第６入力端子及び第７入力端子と第５出力端子を有し、
上記第６入力端子に上記第２ラッチ回路の第２出力端子
からの第２出力信号が伝えられる第２選択回路と、第１動作モードでの第１状態のときに上記１入力信号を
上記第３入力端子に伝え、上記第３ラッチ回路の第３出
力信号を上記第５入力端子に伝える第１スイッチと、第１動作モードでの第２状態のときに上記２入力信号を
上記第３入力端子に伝え、上記第３ラッチ回路の第３出
力信号を上記第７入力端子に伝える第２スイッチとを備
え、上記第１選択回路は、上記第１動作モードでの第１状態
のときに上記第３出力信号に対応した信号を上記第３出
力端子に伝える第１動作と、上記第３出力信号と第１出
力信号とが異なるときに上記第３出力信号に代えて第１
出力信号を上記第３出力端子に伝える第２動作を行な
い、上記第１選択回路は、上記第１動作モードでの第２状態
のときに上記第１出力信号を上記第３出力端子に伝える
第３動作を行ない、上記第１動作モードでの上記第１状態のときの上記第１
動作タイミング信号は、上記第３動作タイミング信号に
対して遅れて発生され、上記第１のラッチ回路は、上記第１動作のときに動作周
波数又は上記第１出力信号と第３出力信号との一致検出
信号に応じて上記第１のタイミング信号による動作期間
よりも短い動作期間に制限され、上記第２選択回路は、上記第１動作モードでの上記第２
状態のときに上記第３出力信号に対応した信号を上記第
４出力端子に伝える第４動作と、上記第３出力信号と第
２出力信号とが異なるときに上記第３出力信号に代えて
第２出力信号を上記第４出力端子に伝える第５動作を行
ない、上記第２選択回路は、上記第１動作モードでの上記第１
状態のときに上記第２出力信号を上記第４出力端子に伝
える第６動作を行ない、上記第１動作モードでの上記第２状態のときの上記第２
動作タイミング信号は、上記第３動作タイミング信号に
対して遅れて発生され、上記第２のラッチ回路は、上記第４動作のときに動作周
波数又は上記第３出力信号と第２出力信号との一致検出
信号に応じて上記第２のタイミング信号による動作期間
よりも短い動作期間に制限されなることを特徴とする半
導体集積回路装置。
【請求項１２】請求項１１において、上記第１入力端子ないし第３入力端子の各々には、上記
第１ないし第３動作タイミング信号に応答して、上記第
１ないし第３のラッチ回路の動作期間のときに上記入力
信号を伝える信号線を容量的に分離するスイッチ手段が
設けられるものであることを特徴とする半導体集積回路
装置。
【請求項１３】請求項１２において、上記第１選択回路と第２選択回路に対して共用される出
力回路を備え、上記第１入力信号と第２入力信号は同じタイミングに対
応して供給され、上記第１動作モードの第１状態では、上記第１入力信号
に対応した第１出力信号を上記出力回路から出力させた
後に第２入力信号に対応した第２出力信号を上記出力回
路から出力させるものであり、上記第１動作モードの第２状態では、上記第２入力信号
に対応した第２出力信号を上記出力回路から出力させた
後に第１入力信号に対応した第１出力信号を上記出力回
路から出力させるものであることを特徴とする半導体集
積回路装置。
【請求項１４】請求項１３において、上記第１出力端子には、上記第１ラッチ回路の動作終了
に対応して発生される第１プリチャージ信号により動作
する第１プリチャージ回路が設けられ、上記第２出力端子には、上記第２ラッチ回路の動作終了
に対応して発生される第２プリチャージ信号により動作
する第２プリチャージ回路が設けられ、上記第３出力端子には、上記第３ラッチ回路の動作終了
に対応して発生される第３プリチャージ信号により動作
する第３プリチャージ回路が設けられ、上記第１動作モードでの第１状態のときに第３プリチャ
ージ信号が上記第１動作タイミング信号の終了タイミン
グに先行するとき、かかる第３プリチャージ信号により
上記第１動作タイミング信号を終了させ、上記第１動作モードでの第２状態のときに第３プリチャ
ージ信号が上記第２動作タイミング信号の終了タイミン
グに先行するとき、かかる第３プリチャージ信号により
上記第２動作タイミング信号を終了させることを特徴と
する半導体集積回路装置。
【請求項１５】請求項１３又は１４において、上記第１ないし第７入力端子及び第１ないし第５出力端
子の各々は、相補の信号を伝える一対の端子からなり、上記第１ラッチ回路は、入力と出力とが交差接続されて
なる一対の第１と第２ＣＭＯＳインバータ回路と、上記
第１動作タイミング信号を受け、かかる第１と第２ＣＭ
ＯＳインバータ回路に動作電流を流すようにする第１ス
イッチＭＯＳＦＥＴとからなり、上記第２ラッチ回路は、入力と出力とが交差接続されて
なる一対の第３と第４ＣＭＯＳインバータ回路と、上記
第２動作タイミング信号を受け、かかる第３と第４ＣＭ
ＯＳインバータ回路に動作電流を流すようにする第２ス
イッチＭＯＳＦＥＴとからなり、上記第３ラッチ回路は、入力と出力とが交差接続されて
なる一対の第５と第６ＣＭＯＳインバータ回路と、上記
第３動作タイミング信号を受け、かかる第５と第６ＣＭ
ＯＳインバータ回路に動作電流を流すようにする第３ス
イッチＭＯＳＦＥＴとからなりることを特徴とする半導
体集積回路装置。
【請求項１６】請求項１５において、複数のワード線と複数の相補ビット線対と及びこれらの
ワード線と相補ビット線対に対応して設けられた複数の
メモリセルからなるメモリセルアレイと、上記複数の相補ビット線対の信号をそれぞれ増幅する複
数からなる第１増幅回路と、上記複数の第１増幅回路を選択する第１選択回路と、上記第１選択回路に対して設けられる第１共通相補線対
とをそれぞれ有するメモリブロックの複数個と、上記複数個のメモリブロックに対応した上記第１共通相
補線対を選択する複数の第２選択回路と、上記複数の第２選択回路に対して設けられる第２共通相
補線対とを更に備えてなり、上記第２共通相補線対は、上記第１入力信号と第２入力
信号に対応してそれぞれ設けられるものであり、それぞ
れに伝えられた上記メモリセルからの読み出し信号が上
記第１と第２入力信号とされることを特徴とする半導体
集積回路装置。
【請求項１７】請求項１６において、上記第１入力信号と第２入力信号は、クロック信号に対
応して同時に供給され、上記第１動作モードでの第１状
態及び第２状態の各々に応じて、上記第１入力信号と第
２入力信号とにそれぞれ対応した出力信号が上記クロッ
ク信号の立ち上がりエッジと立ち下がりエッジの両方に
対応して連続して上記出力回路に伝えられるものである
ことを特徴とする半導体集積回路装置。
【請求項１８】第１入力信号を受ける第１入力端子と
第１出力端子とを有し、第１動作タイミング信号に応答
して動作を行なう第１ラッチ回路と、第２入力信号を受ける第２入力端子と第２出力端子とを
有し、第２動作タイミング信号に応答して動作を行なう
第２ラッチ回路と、第３入力端子と第３出力端子とを有し、第３動作タイミ
ング信号に応答して動作を行なう第３ラッチ回路と、第４入力端子及び第５入力端子と第４出力端子を有し、
上記第４入力端子に上記第１ラッチ回路の第１出力端子
からの第１出力信号が伝えられる第１選択回路と、第６入力端子及び第７入力端子と第５出力端子を有し、
上記第６入力端子に上記第２ラッチ回路の第２出力端子
からの第２出力信号が伝えられる第２選択回路と、第１動作モードでの第１状態のときに上記１入力信号を
上記第３入力端子に伝え、上記第３ラッチ回路の第３出
力信号を上記第５入力端子に伝える第１スイッチと、第１動作モードでの第２状態のときに上記２入力信号を
上記第３入力端子に伝え、上記第３ラッチ回路の第３出
力信号を上記第７入力端子に伝える第２スイッチとを備
え、上記第１選択回路は、上記第１動作モードでの第１状態
のときに上記第３出力信号に対応した信号を上記第３出
力端子に伝える第１動作と、上記第３出力信号と第１出
力信号とが異なるときに上記第３出力信号に代えて第１
出力信号を上記第３出力端子に伝える第２動作を行な
い、上記第１選択回路は、上記第１動作モードでの第２状態
のときに上記第１出力信号を上記第３出力端子に伝える
第３動作を行ない、上記第１動作モードでの上記第１状態のときの上記第１
動作タイミング信号は、上記第３動作タイミング信号に
対して遅れて発生され、上記第１のラッチ回路は、上記第１動作のときに動作周
波数又は上記第１出力信号と第３出力信号との一致検出
信号に応じて上記第１のタイミング信号による動作期間
よりも短い動作期間に制限され、上記第２選択回路は、上記第１動作モードでの上記第２
状態のときに上記第３出力信号に対応した信号を上記第
４出力端子に伝える第４動作と、上記第３出力信号と第
２出力信号とが異なるときに上記第３出力信号に代えて
第２出力信号を上記第４出力端子に伝える第５動作を行
ない、上記第２選択回路は、上記第１動作モードでの上記第１
状態のときに上記第２出力信号を上記第４出力端子に伝
える第６動作を行ない、上記第１動作モードでの上記第２状態のときの上記第２
動作タイミング信号は、上記第３動作タイミング信号に
対して遅れて発生され、上記第２のラッチ回路は、上記第４動作のときに動作周
波数又は上記第３出力信号と第２出力信号との一致検出
信号に応じて上記第２のタイミング信号による動作期間
よりも短い動作期間に制限され、第２動作モードのときに上記第１スイッチ又は第２スイ
ッチのいずれか一方を上記の接続状態とし、上記第１動
作タイミング及び第２動作タイミングを上記第１動作モ
ードのときよりも遅くして、第１入力信号と第２入力信
号に対応した第１出力信号と第２出力信号を並列に上記
第１と第２の選択回路を通して出力させてなることを特
徴とする半導体集積回路装置。
【請求項１９】請求項１８において、上記第１入力端子ないし第３入力端子の各々には、上記
第１ないし第３動作タイミング信号に応答して、上記第
１ないし第３のラッチ回路の動作期間のときに上記入力
信号を伝える信号線を容量的に分離するスイッチ手段が
設けられるものであることを特徴とする半導体集積回路
装置。
【請求項２０】請求項１９において、上記第１動作モードは、通常の動作モードであり、上記第２動作モードは、テスト動作モードであり、かか
るテスト動作モードでは上記第１出力信号と第２出力信
号とが共にテスト回路に供給されるものであることを特
徴とする半導体集積回路装置。
【請求項２１】第１入力端子から入力信号を受ける第
１増幅回路と、第２入力端子から入力信号を受ける第２増幅回路と、上記第１増幅回路の第１出力信号を第２増幅回路の第２
出力信号のいずれか一方を出力する選択回路とを備え、上記第増幅回路の動作開始タイミングより上記第２増幅
回路の動作開始タイミングが遅く設定され、上記選択回路は上記第１出力信号を受けた後に上記第２
出力信号を受け、上記第２出力信号が上記第１出力信号と異なる場合に
は、上記選択回路は上記第１出力信号の出力を上記第２
出力信号の出力に切り換えて出力可能とされ、上記第１増幅回路の動作期間より上記第２増幅回路の動
作期間が短くなるように上記第２増幅回路が制御される
ことを特徴とする半導体集積回路装置。