JP2738782B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2738782B2 JP2738782B2 JP3171672A JP17167291A JP2738782B2 JP 2738782 B2 JP2738782 B2 JP 2738782B2 JP 3171672 A JP3171672 A JP 3171672A JP 17167291 A JP17167291 A JP 17167291A JP 2738782 B2 JP2738782 B2 JP 2738782B2
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- inverted
- signal
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000015654 memory Effects 0.000 claims description 49
- 230000004913 activation Effects 0.000 claims description 19
- 230000004044 response Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 23
- 230000003213 activating effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005096 rolling process Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特に記憶装置に記録されているデータを調べるデー
タ比較装置に関する。
し、特に記憶装置に記録されているデータを調べるデー
タ比較装置に関する。
【０００２】
【従来の技術】従来のデータメモリ装置としてまず、１
つの入力データに対して１つのセンスアンプを設けたも
のを図１６に示す。図１６はメモリとコンパレータの概
略を示す回路図である。この図において、１はメモリで
あり、１ａはデータを保持しているメモリセル、１ｂは
ビット線、１ｃはビット線（反転）、１ｄはワード線で
ある。メモリセル１ａのデータは各ビット線１ｂ，１ｃ
から双方向に読出し可能であり、ビット線１ｂと１ｃで
は同一内容のデータが反転した信号として取り出され
る。２は前記メモリ１の内容をセンスするセンスアンプ
であり、２ａ，２ｂはセンスアンプ２の入力端子でそれ
ぞれ正端子，負端子である。３はセンスアンプ２をアク
ティブにするセンス信号、４はセンスアンプ２の出力端
子、６はセンスアンプ２の出力信号、７は反転回路（イ
ンバータ）である。
つの入力データに対して１つのセンスアンプを設けたも
のを図１６に示す。図１６はメモリとコンパレータの概
略を示す回路図である。この図において、１はメモリで
あり、１ａはデータを保持しているメモリセル、１ｂは
ビット線、１ｃはビット線（反転）、１ｄはワード線で
ある。メモリセル１ａのデータは各ビット線１ｂ，１ｃ
から双方向に読出し可能であり、ビット線１ｂと１ｃで
は同一内容のデータが反転した信号として取り出され
る。２は前記メモリ１の内容をセンスするセンスアンプ
であり、２ａ，２ｂはセンスアンプ２の入力端子でそれ
ぞれ正端子，負端子である。３はセンスアンプ２をアク
ティブにするセンス信号、４はセンスアンプ２の出力端
子、６はセンスアンプ２の出力信号、７は反転回路（イ
ンバータ）である。
【０００３】次に動作について説明する。メモリセル１
ａ内の記録データは微小電位のため直接的に、どういう
データなのか、（ＬかＨか）検知ができない。このため
センスアンプで増幅してから比較器で検出する。メモリ
セル１ａに“Ｈ”が記憶されている場合を例に取り説明
する。まず、ワード線１ｄがアクティブにされるとメモ
リセル１ａの内容が読みだされ、ビット線１ｂには
“Ｈ”が、ビット線１ｃには“Ｌ”が伝えられる。セン
ス信号３がアクティブになると、ビット線１ｂの“Ｈ”
と、ビット線１ｃの“Ｌ”のレベルをセンスアンプ２が
判定してセンスアンプ出力端子４に出力され出力信号６
は“Ｈ”を示す。
ａ内の記録データは微小電位のため直接的に、どういう
データなのか、（ＬかＨか）検知ができない。このため
センスアンプで増幅してから比較器で検出する。メモリ
セル１ａに“Ｈ”が記憶されている場合を例に取り説明
する。まず、ワード線１ｄがアクティブにされるとメモ
リセル１ａの内容が読みだされ、ビット線１ｂには
“Ｈ”が、ビット線１ｃには“Ｌ”が伝えられる。セン
ス信号３がアクティブになると、ビット線１ｂの“Ｈ”
と、ビット線１ｃの“Ｌ”のレベルをセンスアンプ２が
判定してセンスアンプ出力端子４に出力され出力信号６
は“Ｈ”を示す。
【０００４】次段のロジック回路で非反転出力が必要の
場合は出力信号６を直接取り出し、反転出力が必要の場
合反転回路７の出力を取り出していた。
場合は出力信号６を直接取り出し、反転出力が必要の場
合反転回路７の出力を取り出していた。
【０００５】次に図１７は２つのセンスアンプを設けた
ものを示し、図１６と異なる部分について説明する。左
側のセンスアンプ２は非反転出力信号の取り出し用で、
又右側のセンスアンプ２は反転出力信号の取り出し用で
ある。即ち左右の出力信号６，６を直接取り出して、非
反転出力及び反転出力をそれぞれ得ていた。
ものを示し、図１６と異なる部分について説明する。左
側のセンスアンプ２は非反転出力信号の取り出し用で、
又右側のセンスアンプ２は反転出力信号の取り出し用で
ある。即ち左右の出力信号６，６を直接取り出して、非
反転出力及び反転出力をそれぞれ得ていた。
【０００６】
【発明が解決しようとする課題】図１６のセンスアンプ
２が１個の場合は、次段のロジックで反対の出力信号
（反転信号）が必要なときは、反転回路７でセンスアン
プ２の出力信号を反転させて、反転信号を得ていた。従
ってこの反転回路７の分だけ時間が長くなり、全体とし
てメモリのアクセスが遅くなるという欠点があった。
２が１個の場合は、次段のロジックで反対の出力信号
（反転信号）が必要なときは、反転回路７でセンスアン
プ２の出力信号を反転させて、反転信号を得ていた。従
ってこの反転回路７の分だけ時間が長くなり、全体とし
てメモリのアクセスが遅くなるという欠点があった。
【０００７】又図１７のセンスアンプが２個の場合は、
非反転出力信号用の左側センスアンプ２と、反転出力信
号用の右側センスアンプ２とが同時に動作しているの
で、左右のセンスアンプで消費される電流値が２倍にな
るという欠点があった。
非反転出力信号用の左側センスアンプ２と、反転出力信
号用の右側センスアンプ２とが同時に動作しているの
で、左右のセンスアンプで消費される電流値が２倍にな
るという欠点があった。
【０００８】本願発明は、上記のような問題点を解消す
るためになされたもので、１つの入力信号に対し、単一
のセンスアンプを用いて、高速に非反転，反転のどちら
か一方の信号を得ることができ、かつ、メモリから出力
されたデータと、外部もしくは内部より与えられた比較
データとの一致検出を高速に行える比較装置を得ること
を目的とする。
るためになされたもので、１つの入力信号に対し、単一
のセンスアンプを用いて、高速に非反転，反転のどちら
か一方の信号を得ることができ、かつ、メモリから出力
されたデータと、外部もしくは内部より与えられた比較
データとの一致検出を高速に行える比較装置を得ること
を目的とする。
【０００９】
【課題を解決するための手段】請求項１に係る半導体集
積回路は、ビット線（１ｂ）及び反転ビット線（１ｃ）
につながるメモリセル（１ａ）と、前記ビット線に応答
し非反転論理結果を出力する非反転のセンスアンプ（２
−１）と、前記反転ビット線に応答し反転論理結果を出
力する反転のセンスアンプ（２−２）と、センス信号が
入力されてこれら非反転及び反転のセンスアンプを制御
する活性化回路（１０）と、前記非反転論理結果と前記
反転論理結果とを比較して一致，不一致の結果を出力す
る一致信号出力回路（１１）と、センス信号が入力され
て前記活性化回路を制御して前記非反転のセンスアンプ
又は反転のセンスアンプのうちいずれか一方を動作させ
る選択回路（反転回路９）とを備えたものである。
積回路は、ビット線（１ｂ）及び反転ビット線（１ｃ）
につながるメモリセル（１ａ）と、前記ビット線に応答
し非反転論理結果を出力する非反転のセンスアンプ（２
−１）と、前記反転ビット線に応答し反転論理結果を出
力する反転のセンスアンプ（２−２）と、センス信号が
入力されてこれら非反転及び反転のセンスアンプを制御
する活性化回路（１０）と、前記非反転論理結果と前記
反転論理結果とを比較して一致，不一致の結果を出力す
る一致信号出力回路（１１）と、センス信号が入力され
て前記活性化回路を制御して前記非反転のセンスアンプ
又は反転のセンスアンプのうちいずれか一方を動作させ
る選択回路（反転回路９）とを備えたものである。
【００１０】また、請求項２に係る半導体集積回路は、
請求項１のメモリセル，センスアンプ，活性化回路に加
え、センス信号が入力されて前記非反転のセンスアンプ
からの非反転論理結果と前記反転のセンスアンプからの
反転論理結果とのうちいずれか一方を選択し出力させる
出力選択回路（１２）とを備えたものである。
請求項１のメモリセル，センスアンプ，活性化回路に加
え、センス信号が入力されて前記非反転のセンスアンプ
からの非反転論理結果と前記反転のセンスアンプからの
反転論理結果とのうちいずれか一方を選択し出力させる
出力選択回路（１２）とを備えたものである。
【００１１】
【作用】請求項１においては、外部もしくは内部からの
選択信号により、一方のセンスアンプのみを活性化し、
活性化されたセンスアンプの信号のみを有効信号として
出力する。そして、比較データを利用して一方のセンス
アンプ群を選択的に有効とすることにより、メモリセル
からのデータを読み出すと同時に、読み出されたデータ
と、外部より与えられた比較データもしくは内部で生成
された比較データとの一致，不一致を検出する比較動作
が行なわれる。
選択信号により、一方のセンスアンプのみを活性化し、
活性化されたセンスアンプの信号のみを有効信号として
出力する。そして、比較データを利用して一方のセンス
アンプ群を選択的に有効とすることにより、メモリセル
からのデータを読み出すと同時に、読み出されたデータ
と、外部より与えられた比較データもしくは内部で生成
された比較データとの一致，不一致を検出する比較動作
が行なわれる。
【００１２】
請求項２では、比較データを利用して一方
のセンスアンプ群の出力を選択的に有効とすることによ
り、メモリセルからのデータを読み出すと同時に、読み
出されたデータと、外部より与えられた比較データもし
くは内部で生成された比較データとの一致，不一致を検
出する比較動作が行なわれる。
のセンスアンプ群の出力を選択的に有効とすることによ
り、メモリセルからのデータを読み出すと同時に、読み
出されたデータと、外部より与えられた比較データもし
くは内部で生成された比較データとの一致，不一致を検
出する比較動作が行なわれる。
【００１３】
【実施例】以下、第１の実施例の図について説明する。
なお、図１７と同じものは同一の符号を用いて説明を省
略する。図１は、本発明とするところのセンスアンプ構
成を示すブロック図である。図において、２−１は、正
端子２ａ−１に非反転論理データを、負端子２ｂ−１に
反転論理データを入力とし非反転論理データを出力する
非反転センスアンプ、２−２は正端子２ａ−２に反転論
理データを、負端子２ｂ−２に非反転論理データを入力
とし反転論理データを出力する反転センスアンプ、４−
１，４−２は非反転センスアンプ２−１及び反転センス
アンプ２−２の各出力端子、５−１は非反転センスアン
プ２−１を有効とする外部もしくは内部で生成されたセ
ンス信号、５−２は反転センスアンプ２−２を有効とす
る外部もしくは内部で生成されたセンス信号、６−１，
６−２は非反転センスアンプ２−１及び反転センスアン
プ２−２それぞれの出力信号である。ａ〜ｅはそれぞれ
ＦＥＴトランジスタを示す。
なお、図１７と同じものは同一の符号を用いて説明を省
略する。図１は、本発明とするところのセンスアンプ構
成を示すブロック図である。図において、２−１は、正
端子２ａ−１に非反転論理データを、負端子２ｂ−１に
反転論理データを入力とし非反転論理データを出力する
非反転センスアンプ、２−２は正端子２ａ−２に反転論
理データを、負端子２ｂ−２に非反転論理データを入力
とし反転論理データを出力する反転センスアンプ、４−
１，４−２は非反転センスアンプ２−１及び反転センス
アンプ２−２の各出力端子、５−１は非反転センスアン
プ２−１を有効とする外部もしくは内部で生成されたセ
ンス信号、５−２は反転センスアンプ２−２を有効とす
る外部もしくは内部で生成されたセンス信号、６−１，
６−２は非反転センスアンプ２−１及び反転センスアン
プ２−２それぞれの出力信号である。ａ〜ｅはそれぞれ
ＦＥＴトランジスタを示す。
【００１４】ここで図２，図３は、図１におけるメモリ
セル１ａの構成例であり、図２は高抵抗型メモリセル、
図３はフルＣＭＯＳ型メモリセルである。図４，図５
は、図１におけるセンスアンプ２（２−１，２−２）の
構成例であり、図４はカレントミラー型センスアンプを
示し、図５は同一動作をするクロスカップル型センスア
ンプである。
セル１ａの構成例であり、図２は高抵抗型メモリセル、
図３はフルＣＭＯＳ型メモリセルである。図４，図５
は、図１におけるセンスアンプ２（２−１，２−２）の
構成例であり、図４はカレントミラー型センスアンプを
示し、図５は同一動作をするクロスカップル型センスア
ンプである。
【００１５】次に動作について説明する。従来技術と同
様にメモリセル１ａに“Ｈ”が記憶されている場合を例
に取り説明する。まず、ワード線１ｄがアクティブにさ
れるとメモリセル１ａの内容が読みだされ、ビット線１
ｂには“Ｈ”が、ビット線（反転）１ｃには“Ｌ”が伝
えられる。この信号を受けて、非反転センスアンプ２−
１には正端子２ａ−１に“Ｈ”が、負端子２ｂ−１に
“Ｌ”が入力される。反転センスアンプ２−２には正端
子２ａ−２に“Ｌ”が、負端子２ｂ−２に“Ｈ”が入力
される。
様にメモリセル１ａに“Ｈ”が記憶されている場合を例
に取り説明する。まず、ワード線１ｄがアクティブにさ
れるとメモリセル１ａの内容が読みだされ、ビット線１
ｂには“Ｈ”が、ビット線（反転）１ｃには“Ｌ”が伝
えられる。この信号を受けて、非反転センスアンプ２−
１には正端子２ａ−１に“Ｈ”が、負端子２ｂ−１に
“Ｌ”が入力される。反転センスアンプ２−２には正端
子２ａ−２に“Ｌ”が、負端子２ｂ−２に“Ｈ”が入力
される。
【００１６】ここで一方のセンス信号５−１がアサート
されて“Ｈ”で、他方のセンス信号５−２がアサートさ
れず“Ｌ”であると、非反転センスアンプ２−１のみが
動作し、非反転の出力信号を得ることができる。非反転
センスアンプ２−１のトランジスタｅのゲートには負端
子２ｂ−１に“Ｌ”が与えられているので、トランジス
タｅは断となり、そのドレイン側はトランジスタｄを介
して電圧Ｅにより“Ｈ”に保たれている。従って出力信
号６−１は正（Ｈ）である。ここではセンス信号５−１
によりトランジスタｃはオンとなっている。反転センス
アンプ２−２は、センス信号５−２が“Ｌ”であるので
トランジスタｃがオフとなり、正負端子２ａ−２，２ｂ
−２へ正負（“Ｈ”，“Ｌ”）が与えられても反応せ
ず、活性化しないので電流の消費が発生しない。
されて“Ｈ”で、他方のセンス信号５−２がアサートさ
れず“Ｌ”であると、非反転センスアンプ２−１のみが
動作し、非反転の出力信号を得ることができる。非反転
センスアンプ２−１のトランジスタｅのゲートには負端
子２ｂ−１に“Ｌ”が与えられているので、トランジス
タｅは断となり、そのドレイン側はトランジスタｄを介
して電圧Ｅにより“Ｈ”に保たれている。従って出力信
号６−１は正（Ｈ）である。ここではセンス信号５−１
によりトランジスタｃはオンとなっている。反転センス
アンプ２−２は、センス信号５−２が“Ｌ”であるので
トランジスタｃがオフとなり、正負端子２ａ−２，２ｂ
−２へ正負（“Ｈ”，“Ｌ”）が与えられても反応せ
ず、活性化しないので電流の消費が発生しない。
【００１７】次に次段のロジックで反転の出力信号を必
要とする場合には、他方のセンス信号５−２をアサート
する“Ｈ”とし、一方のセンス信号５−１をアサートし
ない“Ｌ”とする。すると反転センスアンプ２−２のト
ランジスタｃがオンとなり、右側の反転センスアンプ２
−２が活性化し、トランジスタｂの負端子２ｂ−２には
“Ｈ”が与えられているので、トランジスタｂが接（オ
ン）となり、そのドレイン側は電圧が降下し、出力信号
６−２は負（Ｌ）である。このとき非反転センスアンプ
２−１は活性化せず電流消費は一方のセンスアンプ２−
２のみとなり最小となる。
要とする場合には、他方のセンス信号５−２をアサート
する“Ｈ”とし、一方のセンス信号５−１をアサートし
ない“Ｌ”とする。すると反転センスアンプ２−２のト
ランジスタｃがオンとなり、右側の反転センスアンプ２
−２が活性化し、トランジスタｂの負端子２ｂ−２には
“Ｈ”が与えられているので、トランジスタｂが接（オ
ン）となり、そのドレイン側は電圧が降下し、出力信号
６−２は負（Ｌ）である。このとき非反転センスアンプ
２−１は活性化せず電流消費は一方のセンスアンプ２−
２のみとなり最小となる。
【００１８】次に、第２の実施例の図について説明す
る。なお、図１から図５及び図１７と同じものは同一の
符号を用いて説明を省略する。図６は前記第１の発明の
センスアンプ構成を用いた比較装置のブロック図であ
り、図７は図６カレントミラー型センスアンプを用いた
詳細一構成例である。図において、５はセンス信号であ
るが本実施例では外部から与えられた比較データ（以下
比較データ５と記す）と兼用させ、５−１は非反転比較
データ、５−２は反転比較データとする。９は比較デー
タ５を入力としその反転信号を出力する反転回路、１０
−１，１０−２は、非反転センスアンプ２−１及び反転
センスアンプ２−２内に設けられ、それぞれ非反転比較
データ５−１、反転比較データ５−２を入力とし非反転
センスアンプ２−１または反転センスアンプ２−２を有
効とするか否かを決定する活性化回路であり、ここでは
２つのＮ型トランジスタで構成されている。１１は、非
反転センスアンプ２−１及び反転センスアンプ２−２の
出力信号６−１，６−２を入力とし、比較データ５とメ
モリセル１ａに記憶されているデータが一致しているか
否かを検出する一致信号出力回路であり、ここではＮＡ
ＮＤ回路＋反転回路構成となっている。
る。なお、図１から図５及び図１７と同じものは同一の
符号を用いて説明を省略する。図６は前記第１の発明の
センスアンプ構成を用いた比較装置のブロック図であ
り、図７は図６カレントミラー型センスアンプを用いた
詳細一構成例である。図において、５はセンス信号であ
るが本実施例では外部から与えられた比較データ（以下
比較データ５と記す）と兼用させ、５−１は非反転比較
データ、５−２は反転比較データとする。９は比較デー
タ５を入力としその反転信号を出力する反転回路、１０
−１，１０−２は、非反転センスアンプ２−１及び反転
センスアンプ２−２内に設けられ、それぞれ非反転比較
データ５−１、反転比較データ５−２を入力とし非反転
センスアンプ２−１または反転センスアンプ２−２を有
効とするか否かを決定する活性化回路であり、ここでは
２つのＮ型トランジスタで構成されている。１１は、非
反転センスアンプ２−１及び反転センスアンプ２−２の
出力信号６−１，６−２を入力とし、比較データ５とメ
モリセル１ａに記憶されているデータが一致しているか
否かを検出する一致信号出力回路であり、ここではＮＡ
ＮＤ回路＋反転回路構成となっている。
【００１９】次に動作について説明する。先の実施例と
同様にメモリセル１ａに“Ｈ”が記憶されている場合を
例に取り説明する。まず、ワード線１ｄがアクティブに
されるとメモリセル１ａの内容が読みだされ、ビット線
１ｂには“Ｈ”が、ビット線１ｃには“Ｌ”が伝えられ
る。この信号を受けて、非反転センスアンプ２−１には
正端子２ａ−１に“Ｈ”が、負端子２ｂ−１に“Ｌ”が
入力される。反転センスアンプ２−２には正端子２ａ−
２に“Ｌ”が、負端子２ｂ−２に“Ｈ”が入力される。
同様にメモリセル１ａに“Ｈ”が記憶されている場合を
例に取り説明する。まず、ワード線１ｄがアクティブに
されるとメモリセル１ａの内容が読みだされ、ビット線
１ｂには“Ｈ”が、ビット線１ｃには“Ｌ”が伝えられ
る。この信号を受けて、非反転センスアンプ２−１には
正端子２ａ−１に“Ｈ”が、負端子２ｂ−１に“Ｌ”が
入力される。反転センスアンプ２−２には正端子２ａ−
２に“Ｌ”が、負端子２ｂ−２に“Ｈ”が入力される。
【００２０】ここで、比較データ５は、非反転センスア
ンプ２−１内にある活性化回路１０−１に非反転比較デ
ータ５−１として入力されるとともに、反転回路９によ
り比較データ５が反転した反転比較データ５−２が反転
センスアンプ２−２内にある活性化回路１０−２に入力
される。
ンプ２−１内にある活性化回路１０−１に非反転比較デ
ータ５−１として入力されるとともに、反転回路９によ
り比較データ５が反転した反転比較データ５−２が反転
センスアンプ２−２内にある活性化回路１０−２に入力
される。
【００２１】ここで比較データ５が“Ｈ”の場合、負端
子２ｂ−１に“Ｌ”が入力されているので、トランジス
タｅはオフとなり、電圧降下が起らず出力端子４−１
は、トランジスタｄを介して与えられた電圧Ｅの分圧で
“Ｈ”となる。一方、反転比較データ５−２は“Ｌ”で
あり、活性化回路１０−２のＮ型トランジスタはオフし
ているため、反転センスアンプ２−２は非動作状態とな
る。負端子２ｂ−２には、“Ｈ”が与えられているが、
活性化回路１０−２がオフであるのでトランジスタｂは
オンとならず出力端子４−２は電圧降下を起こさない。
一方出力端子４−２にはトランジスタａを介して電圧Ｅ
の分圧が与えられているため、結果として出力信号６−
２は“Ｈ”である。一致信号出力回路１１は非反転セン
スアンプ２−１及び反転センスアンプ２−２の出力信号
６−１（“Ｈ”），６−２（“Ｈ”）を受けて、メモリ
セル１ａの内容と比較データ５が一致したことを示す
“Ｈ”を一致信号８として出力される。
子２ｂ−１に“Ｌ”が入力されているので、トランジス
タｅはオフとなり、電圧降下が起らず出力端子４−１
は、トランジスタｄを介して与えられた電圧Ｅの分圧で
“Ｈ”となる。一方、反転比較データ５−２は“Ｌ”で
あり、活性化回路１０−２のＮ型トランジスタはオフし
ているため、反転センスアンプ２−２は非動作状態とな
る。負端子２ｂ−２には、“Ｈ”が与えられているが、
活性化回路１０−２がオフであるのでトランジスタｂは
オンとならず出力端子４−２は電圧降下を起こさない。
一方出力端子４−２にはトランジスタａを介して電圧Ｅ
の分圧が与えられているため、結果として出力信号６−
２は“Ｈ”である。一致信号出力回路１１は非反転セン
スアンプ２−１及び反転センスアンプ２−２の出力信号
６−１（“Ｈ”），６−２（“Ｈ”）を受けて、メモリ
セル１ａの内容と比較データ５が一致したことを示す
“Ｈ”を一致信号８として出力される。
【００２２】これに対し、比較データ５が“Ｌ”の場
合、非反転比較データ５−１は“Ｌ”であり、活性化回
路１０−１のＮ型トランジスタはオフしているため、非
反転センスアンプ２−１は非動作状態となる。負端子２
ｂ−１には“Ｈ”が与えられて、トランジスタｅはオフ
で電圧降下は起きない。又、出力端子４−１にはトラン
ジスタｄを介して電圧Ｅの分圧が与えられているため、
結果として出力信号６−１は“Ｈ”である。一方、反転
比較データ５−２は“Ｈ”であり、活性化回路１０−２
のＮ型トランジスタはオンするので、反転センスアンプ
２−２が動作する。このとき負端子２ｂ−２には“Ｈ”
が与えられトランジスタｂはオンし、電圧降下を起こ
し、出力端子４−２のレベルは“Ｌ”となる。一致信号
出力回路１１は非反転センスアンプ２−１及び反転セン
スアンプ２−２の出力信号６−１（“Ｈ”），６−２
（“Ｌ”）を受けて、メモリセル１ａの内容と比較デー
タ５が不一致であることを示す“Ｌ”を一致信号８とし
て出力する。
合、非反転比較データ５−１は“Ｌ”であり、活性化回
路１０−１のＮ型トランジスタはオフしているため、非
反転センスアンプ２−１は非動作状態となる。負端子２
ｂ−１には“Ｈ”が与えられて、トランジスタｅはオフ
で電圧降下は起きない。又、出力端子４−１にはトラン
ジスタｄを介して電圧Ｅの分圧が与えられているため、
結果として出力信号６−１は“Ｈ”である。一方、反転
比較データ５−２は“Ｈ”であり、活性化回路１０−２
のＮ型トランジスタはオンするので、反転センスアンプ
２−２が動作する。このとき負端子２ｂ−２には“Ｈ”
が与えられトランジスタｂはオンし、電圧降下を起こ
し、出力端子４−２のレベルは“Ｌ”となる。一致信号
出力回路１１は非反転センスアンプ２−１及び反転セン
スアンプ２−２の出力信号６−１（“Ｈ”），６−２
（“Ｌ”）を受けて、メモリセル１ａの内容と比較デー
タ５が不一致であることを示す“Ｌ”を一致信号８とし
て出力する。
【００２３】なお図８では、一致信号出力回路１１の、
非反転比較データ５−１と反転比較データ５−２の配線
がトランジスタｈ，ｉのゲートを貫通して示している
が、非反転比較データ５−１が一方の活性化回路１０−
１に、反転比較データ５−２が他方の活性化回路１０−
２に与えられるのを単に示しているものである。
非反転比較データ５−１と反転比較データ５−２の配線
がトランジスタｈ，ｉのゲートを貫通して示している
が、非反転比較データ５−１が一方の活性化回路１０−
１に、反転比較データ５−２が他方の活性化回路１０−
２に与えられるのを単に示しているものである。
【００２４】次に動作について説明する。先の実施例と
同様にメモリセル１ａに“Ｈ”が記憶されている場合を
例に取り説明する。まず、ワード線１ｄがアクティブに
されるとメモリセル１ａの内容が読みだされ、ビット線
１ｂには“Ｈ”が、ビット線１ｃには“Ｌ”が伝えられ
る。この信号を受けて、非反転センスアンプ２−１には
正端子２ａ−１に“Ｈ”が、負端子２ｂ−１に“Ｌ”が
入力される。反転センスアンプ２−２には正端子２ａ−
２に“Ｌ”が、負端子２ｂ−２に“Ｈ”が入力される。
同様にメモリセル１ａに“Ｈ”が記憶されている場合を
例に取り説明する。まず、ワード線１ｄがアクティブに
されるとメモリセル１ａの内容が読みだされ、ビット線
１ｂには“Ｈ”が、ビット線１ｃには“Ｌ”が伝えられ
る。この信号を受けて、非反転センスアンプ２−１には
正端子２ａ−１に“Ｈ”が、負端子２ｂ−１に“Ｌ”が
入力される。反転センスアンプ２−２には正端子２ａ−
２に“Ｌ”が、負端子２ｂ−２に“Ｈ”が入力される。
【００２５】ここで、比較データ５は、非反転センスア
ンプ２−１内にある活性化回路１０−１に非反転比較デ
ータ５−１として入力されるとともに、反転回路９によ
り比較データ５が反転した反転比較データ５−２が反転
センスアンプ２−２内にある活性化回路１０−２に入力
される。
ンプ２−１内にある活性化回路１０−１に非反転比較デ
ータ５−１として入力されるとともに、反転回路９によ
り比較データ５が反転した反転比較データ５−２が反転
センスアンプ２−２内にある活性化回路１０−２に入力
される。
【００２６】ここで比較データ５が“Ｈ”の場合、負端
子２ｂ−１に“Ｌ”が入力されているのでトランジスタ
ｅはオフとなり、電圧降下が起らず、出力端子４−１
は、トランジスタｄを介して与えられた電圧Ｅの分圧で
“Ｈ”となる。一方、反転比較データ５−２は“Ｌ”で
あり、活性化回路１０−２のＮ型トランジスタはオフし
ているため、反転センスアンプ２−２は非動作状態とな
る。負端子２ｂ−２には、“Ｈ”が与えられているが、
活性化回路１０−２がオフであるのでトランジスタｂは
オンとならず出力端子４−２は電圧降下を起こさない。
一方出力端子４−２にはトランジスタａを介して電圧Ｅ
の分圧が与えられているため、結果として出力信号６−
２は“Ｈ”である。一致信号出力回路１１は非反転セン
スアンプ２−１及び反転センスアンプ２−２の出力信号
６−１（“Ｈ”），６−２（“Ｈ”）を受けて、メモリ
セル１ａの内容と比較データ５が一致したことを示す
“Ｈ”を一致信号８として出力される。
子２ｂ−１に“Ｌ”が入力されているのでトランジスタ
ｅはオフとなり、電圧降下が起らず、出力端子４−１
は、トランジスタｄを介して与えられた電圧Ｅの分圧で
“Ｈ”となる。一方、反転比較データ５−２は“Ｌ”で
あり、活性化回路１０−２のＮ型トランジスタはオフし
ているため、反転センスアンプ２−２は非動作状態とな
る。負端子２ｂ−２には、“Ｈ”が与えられているが、
活性化回路１０−２がオフであるのでトランジスタｂは
オンとならず出力端子４−２は電圧降下を起こさない。
一方出力端子４−２にはトランジスタａを介して電圧Ｅ
の分圧が与えられているため、結果として出力信号６−
２は“Ｈ”である。一致信号出力回路１１は非反転セン
スアンプ２−１及び反転センスアンプ２−２の出力信号
６−１（“Ｈ”），６−２（“Ｈ”）を受けて、メモリ
セル１ａの内容と比較データ５が一致したことを示す
“Ｈ”を一致信号８として出力される。
【００２７】これに対し、比較データ５が“Ｌ”の場
合、非反転比較データ５−１は“Ｌ”であり、活性化回
路１０−１のＮ型トランジスタはオフしているため、非
反転センスアンプ２−１は非動作状態となる。負端子２
ｂ−１には“Ｌ”が与えられて、トランジスタｅはオフ
で電圧降下は起こさない。又、出力端子４−１にはトラ
ンジスタｄを介して電圧Ｅの分圧が与えられているた
め、結果として出力信号６−１は“Ｈ”である。
合、非反転比較データ５−１は“Ｌ”であり、活性化回
路１０−１のＮ型トランジスタはオフしているため、非
反転センスアンプ２−１は非動作状態となる。負端子２
ｂ−１には“Ｌ”が与えられて、トランジスタｅはオフ
で電圧降下は起こさない。又、出力端子４−１にはトラ
ンジスタｄを介して電圧Ｅの分圧が与えられているた
め、結果として出力信号６−１は“Ｈ”である。
【００２８】一方、反転比較データ５−２は“Ｈ”であ
り、活性化回路１０−２のＮ型トランジスタはオンする
ので、反転センスアンプ２−２が動作する。このとき負
端子２ｂ−２には“Ｈ”が与えられトランジスタｂはオ
ンし、電圧降下を起こし、出力端子４−２のレベルは
“Ｌ”となる。一致信号出力回路１１は非反転センスア
ンプ２−１及び反転センスアンプ２−２の出力信号６−
１（“Ｈ”），６−２（“Ｌ”）を受けて、メモリセル
１ａの内容と比較データ５が不一致であることを示す
“Ｌ”を一致信号８として出力する。
り、活性化回路１０−２のＮ型トランジスタはオンする
ので、反転センスアンプ２−２が動作する。このとき負
端子２ｂ−２には“Ｈ”が与えられトランジスタｂはオ
ンし、電圧降下を起こし、出力端子４−２のレベルは
“Ｌ”となる。一致信号出力回路１１は非反転センスア
ンプ２−１及び反転センスアンプ２−２の出力信号６−
１（“Ｈ”），６−２（“Ｌ”）を受けて、メモリセル
１ａの内容と比較データ５が不一致であることを示す
“Ｌ”を一致信号８として出力する。
【００２９】一致信号出力回路１１の動作を図１２に従
って説明する。まず、非反転比較データ５−１が
“Ｈ”，反転比較データが“Ｌ”，出力信号６−１が
“Ｈ”，出力信号６−２が“Ｈ”のときは、トランジス
タｈがオンし、トランジスタｉがオフする。従って一致
信号８はトランジスタｈを介して出力信号６−１を出力
するので“Ｈ”となる。
って説明する。まず、非反転比較データ５−１が
“Ｈ”，反転比較データが“Ｌ”，出力信号６−１が
“Ｈ”，出力信号６−２が“Ｈ”のときは、トランジス
タｈがオンし、トランジスタｉがオフする。従って一致
信号８はトランジスタｈを介して出力信号６−１を出力
するので“Ｈ”となる。
【００３０】次に非反転比較データが“Ｌ”，反転比較
データが“Ｈ”，出力信号６−１が“Ｈ”，出力信号６
−２が“Ｌ”のときはトランジスタｈがオフし、トラン
ジスタｉがオンとなる。従って一致信号８はトランジス
タｉを介して出力信号６−２を出力するので“Ｌ”とな
る。
データが“Ｈ”，出力信号６−１が“Ｈ”，出力信号６
−２が“Ｌ”のときはトランジスタｈがオフし、トラン
ジスタｉがオンとなる。従って一致信号８はトランジス
タｉを介して出力信号６−２を出力するので“Ｌ”とな
る。
【００３１】一致信号を“Ｈ”として出力させるか、
“Ｌ”として出力させるかは、この回路以降の次段のロ
ジック回路が非反転論理を要求しているか、反転論理を
要求しているかによって決定する。いずれにしろ、一方
のセンスアンプのみを動作させて電力消費量を最小化す
る発明の目的は達成される。
“Ｌ”として出力させるかは、この回路以降の次段のロ
ジック回路が非反転論理を要求しているか、反転論理を
要求しているかによって決定する。いずれにしろ、一方
のセンスアンプのみを動作させて電力消費量を最小化す
る発明の目的は達成される。
【００３２】次に、第３の実施例の図について説明す
る。なお、図１から図８及び図１７と同じものは同一の
符号を用いて説明を省略する。図９は第３の実施例の比
較装置のブロック図であり、第２実施例のセンス信号と
比較信号とを分離したものである。図１０はその構成を
詳細に示したものである。図において、１２は選択回路
で一端が非反転センスアンプ２−１の出力端子に４−１
に接続され、そのゲートには非反転比較データ５−１が
入力されているＮ型トランジスタ１２−１と、一端が反
転センスアンプ２−２の出力端子に４−２に接続されそ
のゲートには反転比較データ５−２が入力されているＮ
型トランジスタ１２−２とからなり、それぞれのＮ型ト
ランジスタ１２−１，１２−２の他端同士が接続されそ
の接続点のノードが出力となる。８は選択回路１２の出
力で、メモリセルに記憶されているデータと、比較デー
タ５との比較結果を示す一致信号である。３はセンス信
号で、ＦＥＴトランジスタのゲートに印加されている。
る。なお、図１から図８及び図１７と同じものは同一の
符号を用いて説明を省略する。図９は第３の実施例の比
較装置のブロック図であり、第２実施例のセンス信号と
比較信号とを分離したものである。図１０はその構成を
詳細に示したものである。図において、１２は選択回路
で一端が非反転センスアンプ２−１の出力端子に４−１
に接続され、そのゲートには非反転比較データ５−１が
入力されているＮ型トランジスタ１２−１と、一端が反
転センスアンプ２−２の出力端子に４−２に接続されそ
のゲートには反転比較データ５−２が入力されているＮ
型トランジスタ１２−２とからなり、それぞれのＮ型ト
ランジスタ１２−１，１２−２の他端同士が接続されそ
の接続点のノードが出力となる。８は選択回路１２の出
力で、メモリセルに記憶されているデータと、比較デー
タ５との比較結果を示す一致信号である。３はセンス信
号で、ＦＥＴトランジスタのゲートに印加されている。
【００３３】次に動作について説明する。第２の実施例
と同様にメモリセル１ａに“Ｈ”が記憶されている場合
先の実施例で示したように、ビット線１ｂには“Ｈ”
が、ビット線（反転）１ｃには“Ｌ”が伝えられる。こ
の信号を受けて、非反転センスアンプ２−１には正端子
２ａ−１に“Ｈ”が、負端子２ｂ−１に“Ｌ”が入力さ
れる。反転センスアンプ２−２には正端子２ａ−２に
“Ｌ”が、負端子２ｂ−２に“Ｈ”が入力される。セン
ス信号３がアクティブになることにより本実施例の両セ
ンスアンプ２−１，２−２は比較動作状態となり、非反
転センスアンプ２−１の出力端子４−１は“Ｈ”、反転
センスアンプ２−２の出力端子４−２は“Ｌ”となる。
と同様にメモリセル１ａに“Ｈ”が記憶されている場合
先の実施例で示したように、ビット線１ｂには“Ｈ”
が、ビット線（反転）１ｃには“Ｌ”が伝えられる。こ
の信号を受けて、非反転センスアンプ２−１には正端子
２ａ−１に“Ｈ”が、負端子２ｂ−１に“Ｌ”が入力さ
れる。反転センスアンプ２−２には正端子２ａ−２に
“Ｌ”が、負端子２ｂ−２に“Ｈ”が入力される。セン
ス信号３がアクティブになることにより本実施例の両セ
ンスアンプ２−１，２−２は比較動作状態となり、非反
転センスアンプ２−１の出力端子４−１は“Ｈ”、反転
センスアンプ２−２の出力端子４−２は“Ｌ”となる。
【００３４】この時、比較データ５が“Ｈ”の場合、非
反転比較データ５−１は“Ｈ”、反 転比較データ５−２
は“Ｌ”であり、選択回路１２のＮ型トランジスタ１２
−１はオンしＮ型トランジスタ１２−２はオフするの
で、非反転センスアンプ２−１の出力端子４−１の
“Ｈ”が、メモリの内容“Ｈ”と比較データ“Ｈ”が一
致したことを示す一致信号８として出力される。
反転比較データ５−１は“Ｈ”、反 転比較データ５−２
は“Ｌ”であり、選択回路１２のＮ型トランジスタ１２
−１はオンしＮ型トランジスタ１２−２はオフするの
で、非反転センスアンプ２−１の出力端子４−１の
“Ｈ”が、メモリの内容“Ｈ”と比較データ“Ｈ”が一
致したことを示す一致信号８として出力される。
【００３５】これに対し、比較データ５が“Ｌ”の場
合、非反転比較データ５−１は“Ｌ”、反転比較データ
５−２は“Ｈ”であり、選択回路１２のＮ型トランジス
タ１２−１はオフしＮ型トランジスタ１２−２はオンす
るので、反転センスアンプ２−２の出力端子４−２の
“Ｌ”が、メモリの内容“Ｈ”と比較データ“Ｌ”が不
一致であることを示す一致信号８として出力される。こ
こでもメモリセル１ａの記録データの正“Ｈ”，負
“Ｌ”が即ちに検出できる。
合、非反転比較データ５−１は“Ｌ”、反転比較データ
５−２は“Ｈ”であり、選択回路１２のＮ型トランジス
タ１２−１はオフしＮ型トランジスタ１２−２はオンす
るので、反転センスアンプ２−２の出力端子４−２の
“Ｌ”が、メモリの内容“Ｈ”と比較データ“Ｌ”が不
一致であることを示す一致信号８として出力される。こ
こでもメモリセル１ａの記録データの正“Ｈ”，負
“Ｌ”が即ちに検出できる。
【００３６】なお、上記実施例では、センスアンプの構
成を、図４に示したカレントミラー型センスアンプを例
にとり説明したが、図５に示したクロスカップル型セン
スアンプでもよく、それ以外のセンスアンプであっても
よい。
成を、図４に示したカレントミラー型センスアンプを例
にとり説明したが、図５に示したクロスカップル型セン
スアンプでもよく、それ以外のセンスアンプであっても
よい。
【００３７】なお、第２実施例の一致信号出力回路１１
は図１１の２入力のＮＡＮＤ回路と反転回路で構成した
場合について説明したが、図１２に示したＮ型ＦＥＴト
ランジスタの構成でもよく、活性化されたセンスアンプ
の出力信号を有効として出力する回路構成であればよ
い。第３の実施例の選択回路１２は図１３の２つのＮ型
トランジスタで構成した場合について説明したが、図１
４に示したＮ型とＰ型のＦＥＴを対向させたものを直列
に接続した構成でもよく、２入力の信号に対し一方の信
号を選択する回路構成であればよい。
は図１１の２入力のＮＡＮＤ回路と反転回路で構成した
場合について説明したが、図１２に示したＮ型ＦＥＴト
ランジスタの構成でもよく、活性化されたセンスアンプ
の出力信号を有効として出力する回路構成であればよ
い。第３の実施例の選択回路１２は図１３の２つのＮ型
トランジスタで構成した場合について説明したが、図１
４に示したＮ型とＰ型のＦＥＴを対向させたものを直列
に接続した構成でもよく、２入力の信号に対し一方の信
号を選択する回路構成であればよい。
【００３８】本発明の半導体集積回路をＴＡＧメモリに
応用した例について説明する。ＴＡＧメモリとは、入力
アドレス中のＴＡＧ部分を記憶しておき、データ検索時
（比較動作時）に、入力されたアドレスのＴＡＧ部とキ
ャッシュメモリに記憶しているＴＡＧデータとを比較
し、一致しているかどうかの判定を行う比較機能付メモ
リである。これはキャッシュメモリ中のデータのキャッ
シュヒット，ヒットミスの判定に使用される。
応用した例について説明する。ＴＡＧメモリとは、入力
アドレス中のＴＡＧ部分を記憶しておき、データ検索時
（比較動作時）に、入力されたアドレスのＴＡＧ部とキ
ャッシュメモリに記憶しているＴＡＧデータとを比較
し、一致しているかどうかの判定を行う比較機能付メモ
リである。これはキャッシュメモリ中のデータのキャッ
シュヒット，ヒットミスの判定に使用される。
【００３９】図１５は、本発明の半導体装置を構成する
比較装置を用いたＴＡＧメモリの一実施例である。図に
おいて、１３は所定のレジスタに保持されたＡ０からＡ
２９の３０ビットからなる入力アドレス、１４は入力ア
ドレス１３の一部でありＡ０からＡ１９の上位２０ビッ
トからなるＴＡＧアドレス、１５は入力アドレス１３の
一部でありＡ２０からＡ２７の８ビットからなるエント
リアドレス、１６は入力アドレス１３の一部でありＡ２
８からＡ２９の２ビットからなるワードセレクトアドレ
ス、１７はエントリアドレス１５をデコードするエント
リデコーダ、１９はゲートに各比較装置の比較結果信号
８が入力され、一端がＧＮＤに接続されたディスチャー
ジトランジスタ、１８はディスチャージトランジスタ１
８の他端が接続されたマッチライン、２０はマッチライ
ン１８のレベルをセンスするヒット判定用のセンスアン
プ、２１はヒット信号である。さて２２は本発明の比較
装置であり、ＴＡＧアドレスＡ０からＡ１９の各ビット
に対応して２０個設けられ、比較動作時にＴＡＧアドレ
ス１４の２０ビットがそれぞれ比較データとして２０個
の各比較装置２２に与えられる。又２５はこれら２０個
の比較装置からなるＴＡＧメモリである。
比較装置を用いたＴＡＧメモリの一実施例である。図に
おいて、１３は所定のレジスタに保持されたＡ０からＡ
２９の３０ビットからなる入力アドレス、１４は入力ア
ドレス１３の一部でありＡ０からＡ１９の上位２０ビッ
トからなるＴＡＧアドレス、１５は入力アドレス１３の
一部でありＡ２０からＡ２７の８ビットからなるエント
リアドレス、１６は入力アドレス１３の一部でありＡ２
８からＡ２９の２ビットからなるワードセレクトアドレ
ス、１７はエントリアドレス１５をデコードするエント
リデコーダ、１９はゲートに各比較装置の比較結果信号
８が入力され、一端がＧＮＤに接続されたディスチャー
ジトランジスタ、１８はディスチャージトランジスタ１
８の他端が接続されたマッチライン、２０はマッチライ
ン１８のレベルをセンスするヒット判定用のセンスアン
プ、２１はヒット信号である。さて２２は本発明の比較
装置であり、ＴＡＧアドレスＡ０からＡ１９の各ビット
に対応して２０個設けられ、比較動作時にＴＡＧアドレ
ス１４の２０ビットがそれぞれ比較データとして２０個
の各比較装置２２に与えられる。又２５はこれら２０個
の比較装置からなるＴＡＧメモリである。
【００４０】ここで、ＴＡＧメモリ２５の構成は、ビッ
ト線１ｂ方向に２５６個、ワード線１ｄ方向に２１個の
２５６×２１ビット構成となっている。１本のワード線
につながる２１個のメモリセル列をエントリと呼ぶ。図
１５に示しているようにＴＡＧアドレスを記憶しておく
メモリは２５６エントリ×２０ビットである。２１ビッ
ト目のメモリ（０．２０）〜（２５５；２０）はそのエ
ントリが有効か無効化を示すバリッドビットに使用され
る。記憶しているデータと検索データの比較は２０ｂｉ
ｔ（０〜１９）で行なうため比較機能を持たせたセンス
アンプ対は２０対となる。２１ビット目のバリッドビッ
トは記憶しているデータをそのまま読み出します。即ち
正負一対のセンスアンプ２は各ビット列ごとに計２０対
設けられており、ＴＡＧアドレスのビットＡ０からＡ１
９に対応している。残りの１本のビット列は、対応する
エントリが有効であることを示すバリッドビット列であ
り、接続されているセンスアンプ２は図４，図５に示し
た一般的なカレントミラーセンスアンプやクロスカップ
ル型センスアンプの構成でバリッドビットのデータがそ
のまま読み出される。
ト線１ｂ方向に２５６個、ワード線１ｄ方向に２１個の
２５６×２１ビット構成となっている。１本のワード線
につながる２１個のメモリセル列をエントリと呼ぶ。図
１５に示しているようにＴＡＧアドレスを記憶しておく
メモリは２５６エントリ×２０ビットである。２１ビッ
ト目のメモリ（０．２０）〜（２５５；２０）はそのエ
ントリが有効か無効化を示すバリッドビットに使用され
る。記憶しているデータと検索データの比較は２０ｂｉ
ｔ（０〜１９）で行なうため比較機能を持たせたセンス
アンプ対は２０対となる。２１ビット目のバリッドビッ
トは記憶しているデータをそのまま読み出します。即ち
正負一対のセンスアンプ２は各ビット列ごとに計２０対
設けられており、ＴＡＧアドレスのビットＡ０からＡ１
９に対応している。残りの１本のビット列は、対応する
エントリが有効であることを示すバリッドビット列であ
り、接続されているセンスアンプ２は図４，図５に示し
た一般的なカレントミラーセンスアンプやクロスカップ
ル型センスアンプの構成でバリッドビットのデータがそ
のまま読み出される。
【００４１】次に、比較動作を例に取り説明する。まず
３０ビットのアドレス１３が入力されると、８ビットの
エントリアドレス１５はエントリデコーダ１７でデコー
ドされ２５６（２８）エントリの内、対応する一のエン
トリを選択する。選択されたエントリのワード線１ｄは
アクティブとなり、２０個のメモリセル１ａからなるエ
ントリのＴＡＧデータが各々のセンスアンプに伝えられ
る。今、選択されたエントリのバリッドビットは有効を
示す“１”とし、ＴＡＧデータは２０ビットすべて
“１”が記憶されているとする。入力されたアドレス１
３のＴＡＧアドレス１４のうち少なくとも１ビットが
“０“のＴＡＧアドレスがあれば、そのビットは不一致
となるので“Ｌ”を出力し、その不一致信号は反転回路
を介して“Ｈ”となりディスチャージトランジスタ１９
のゲートに入力される。“Ｈ”が入力されたディスチャ
ージトランジスタ１９はオンするので、マッチライン１
８のレベルは下がる。このレベルをヒット判定センスア
ンプ２０で検出して、ミスを示す“Ｈ”をヒット信号２
１として出力する。このように、記憶しているＴＡＧデ
ータと入力されたＴＡＧアドレス１４とを比較したとき
１ビットでも不一致のビットが存在すればマッチライン
１８のレベルが下がるためヒット信号２１はミスを示
す。
３０ビットのアドレス１３が入力されると、８ビットの
エントリアドレス１５はエントリデコーダ１７でデコー
ドされ２５６（２８）エントリの内、対応する一のエン
トリを選択する。選択されたエントリのワード線１ｄは
アクティブとなり、２０個のメモリセル１ａからなるエ
ントリのＴＡＧデータが各々のセンスアンプに伝えられ
る。今、選択されたエントリのバリッドビットは有効を
示す“１”とし、ＴＡＧデータは２０ビットすべて
“１”が記憶されているとする。入力されたアドレス１
３のＴＡＧアドレス１４のうち少なくとも１ビットが
“０“のＴＡＧアドレスがあれば、そのビットは不一致
となるので“Ｌ”を出力し、その不一致信号は反転回路
を介して“Ｈ”となりディスチャージトランジスタ１９
のゲートに入力される。“Ｈ”が入力されたディスチャ
ージトランジスタ１９はオンするので、マッチライン１
８のレベルは下がる。このレベルをヒット判定センスア
ンプ２０で検出して、ミスを示す“Ｈ”をヒット信号２
１として出力する。このように、記憶しているＴＡＧデ
ータと入力されたＴＡＧアドレス１４とを比較したとき
１ビットでも不一致のビットが存在すればマッチライン
１８のレベルが下がるためヒット信号２１はミスを示
す。
【００４２】これに対して、入力されたアドレス１３の
ＴＡＧアドレス１４すべてが“１”であれば、全てのビ
ットで一致するので、一致信号は反転回路を介して
“Ｌ”がディスチャージトランジスタ１９に入力され
る。また、バリッドビットからの出力信号も“Ｈ”であ
るので、反転回路を介して“Ｌ”がディスチャージトラ
ンジスタ１９に入力される。これにより、ディスチャー
ジトランジスタ１９はすべてオフするので、マッチライ
ン１８のレベルは下がらずにヒット判定センスアンプ２
０に依存した一定レベルを保つ。このレベルによりヒッ
ト判定センスアンプ２０はヒットを示す“Ｌ”をヒット
信号２１として出力する。
ＴＡＧアドレス１４すべてが“１”であれば、全てのビ
ットで一致するので、一致信号は反転回路を介して
“Ｌ”がディスチャージトランジスタ１９に入力され
る。また、バリッドビットからの出力信号も“Ｈ”であ
るので、反転回路を介して“Ｌ”がディスチャージトラ
ンジスタ１９に入力される。これにより、ディスチャー
ジトランジスタ１９はすべてオフするので、マッチライ
ン１８のレベルは下がらずにヒット判定センスアンプ２
０に依存した一定レベルを保つ。このレベルによりヒッ
ト判定センスアンプ２０はヒットを示す“Ｌ”をヒット
信号２１として出力する。
【００４３】なお、本実施例に用いた比較装置２２の一
致信号は、比較結果が一致であれば“Ｈ”、不一致であ
れば“Ｌ”としたが、比較結果が一致であれば“Ｌ”、
不一致であれば“Ｈ”となる比較装置２２の構成でもよ
く、その場合反転回路は不要となる。また、マッチライ
ン１８のプルアップをヒット判定センスアンプ２０で行
う構成で説明したが、比較動作直前にマッチライン１８
をプルアップする構成でもよい。
致信号は、比較結果が一致であれば“Ｈ”、不一致であ
れば“Ｌ”としたが、比較結果が一致であれば“Ｌ”、
不一致であれば“Ｈ”となる比較装置２２の構成でもよ
く、その場合反転回路は不要となる。また、マッチライ
ン１８のプルアップをヒット判定センスアンプ２０で行
う構成で説明したが、比較動作直前にマッチライン１８
をプルアップする構成でもよい。
【００４４】
【発明の効果】以上のように、請求項１に係る発明によ
れば、ビット線及び反転ビット線につながるメモリセル
と、前記ビット線に応答し非反転論理結果を出力する非
反転のセンスアンプと、前記反転ビット線に応答し反転
論理結果を出力する反転のセンスアンプと、センス信号
が入力されてこれら非反転及び反転のセンスアンプを制
御する活性化回路と、前記非反転論理結果と前記反転論
理結果とを比較して一致，不一致の結果を出力する一致
信号出力回路と、センス信号が入力されて前記活性化回
路を制御して前記非反転のセンスアンプ又は反転のセン
スアンプのうちいずれか一方を動作させる選択回路とを
備えたので、高速かつ低消費電流であるセンスアンプ装
置が得られ、かつ、メモリに記憶されているデータと比
較データとの比較動作が高速に行える効果がある。
れば、ビット線及び反転ビット線につながるメモリセル
と、前記ビット線に応答し非反転論理結果を出力する非
反転のセンスアンプと、前記反転ビット線に応答し反転
論理結果を出力する反転のセンスアンプと、センス信号
が入力されてこれら非反転及び反転のセンスアンプを制
御する活性化回路と、前記非反転論理結果と前記反転論
理結果とを比較して一致，不一致の結果を出力する一致
信号出力回路と、センス信号が入力されて前記活性化回
路を制御して前記非反転のセンスアンプ又は反転のセン
スアンプのうちいずれか一方を動作させる選択回路とを
備えたので、高速かつ低消費電流であるセンスアンプ装
置が得られ、かつ、メモリに記憶されているデータと比
較データとの比較動作が高速に行える効果がある。
【００４５】また、請求項２に係る発明によれば、比較
データを利用して一方のセンスアンプ群の出力を選択的
に有効とする出力選択回路を備えた態様において、請求
項１と同様な効果が得られる。
データを利用して一方のセンスアンプ群の出力を選択的
に有効とする出力選択回路を備えた態様において、請求
項１と同様な効果が得られる。
【図１】第１の発明の半導体集積回路を構成するセンス
アンプ構成を示すブロック図である。
アンプ構成を示すブロック図である。
【図２】高抵抗型ＳＲＡＭの一構成例を示す図である。
【図３】フルＣＭＯＳ型ＳＲＡＭの一構成例を示す図で
ある。
ある。
【図４】カレントミラー型センスアンプの一構成例を示
す図である。
す図である。
【図５】クロスカップル型センスアンプの一構成例を示
す図である。
す図である。
【図６】第１の発明のセンスアンプ構成を用いた第２の
発明の半導体集積回路としての比較装置のブロック図で
ある。
発明の半導体集積回路としての比較装置のブロック図で
ある。
【図７】図６のセンスアンプ構成を詳示した第２の発明
の半導体集積回路としての比較装置の一構成例を示す図
である。
の半導体集積回路としての比較装置の一構成例を示す図
である。
【図８】第２の発明の半導体集積回路としての比較装置
の他の構成例を示す図である。
の他の構成例を示す図である。
【図９】第３の発明の半導体集積回路としての比較装置
のブロック図である。
のブロック図である。
【図１０】図９のセンスアンプを詳示した半導体集積回
路としての比較装置の一構成例を示す図である。
路としての比較装置の一構成例を示す図である。
【図１１】一致信号出力回路１１の構成例を示す図であ
る。
る。
【図１２】一致信号出力回路１１の他の構成例を示す図
である。
である。
【図１３】選択回路１２の構成例を示す図である。
【図１４】選択回路１２の他の構成例を示す図である。
【図１５】本発明の半導体集積回路としての比較装置を
用いたＴＡＧメモリの一実施例を示す図である。
用いたＴＡＧメモリの一実施例を示す図である。
【図１６】従来の単一センスアンプ構成を用いたデータ
メモリ装置の一構成例を示す図である。
メモリ装置の一構成例を示す図である。
【図１７】従来の複数センスアンプ構成を用いたデータ
メモリ装置の一構成例を示す図である。
メモリ装置の一構成例を示す図である。
１ メモリ １ａ メモリセル １ｂ ビット線 １ｃ ビット線（反転） １ｄ ワード線 ２ センスアンプ ２−１ 非反転センスアンプ ２−２ 反転センスアンプ ２ａ 正端子 ２ｂ 負端子 ３ センス信号 ４ 出力端子 ５ センス信号（比較データ） ６ 出力信号 ８ 一致信号９ 反転回路（選択回路） １０ 活性化回路 １１ 一致信号出力回路 １２ 出力選択回路
Claims (2)
- 【請求項１】 ビット線及び反転ビット線につながるメ
モリセルと、前記ビット線に応答し非反転論理結果を出
力する非反転のセンスアンプと、前記反転ビット線に応
答し反転論理結果を出力する反転のセンスアンプと、セ
ンス信号が入力されてこれら非反転及び反転のセンスア
ンプを制御する活性化回路と、前記非反転論理結果と前
記反転論理結果とを比較して一致，不一致の結果を出力
する一致信号出力回路と、センス信号が入力されて前記
活性化回路を制御して前記非反転のセンスアンプ又は反
転のセンスアンプのうちいずれか一方を動作させる選択
回路とを備えたことを特徴とする半導体集積回路。 - 【請求項２】 ビット線及び反転ビット線につながるメ
モリセルと、前記ビット線に応答し非反転論理結果を出
力する非反転のセンスアンプと、前記反転ビット線に応
答し反転論理結果を出力する反転のセンスアンプと、セ
ンス信号が入力されてこれら非反転及び反転のセンスア
ンプを制御する活性化回路と、センス信号が入力されて
前記非反転のセンスアンプからの非反転論理結果と前記
反転のセンスアンプからの反転論理結果とのうちいずれ
か一方を選択し出力させる出力選択回路とを備えたこと
を特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171672A JP2738782B2 (ja) | 1991-06-17 | 1991-06-17 | 半導体集積回路 |
| US07/900,216 US5333127A (en) | 1991-06-17 | 1992-06-17 | Memory circuit with dual sense amplifier and amplifier control circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171672A JP2738782B2 (ja) | 1991-06-17 | 1991-06-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04368695A JPH04368695A (ja) | 1992-12-21 |
| JP2738782B2 true JP2738782B2 (ja) | 1998-04-08 |
Family
ID=15927559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3171672A Expired - Fee Related JP2738782B2 (ja) | 1991-06-17 | 1991-06-17 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5333127A (ja) |
| JP (1) | JP2738782B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563835A (en) * | 1994-01-31 | 1996-10-08 | Advanced Risc Machines Limited | Sense amplification in data memories |
| JP4704541B2 (ja) * | 2000-04-27 | 2011-06-15 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
| KR100649351B1 (ko) | 2005-03-31 | 2006-11-27 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| EP1750276B1 (en) * | 2005-07-29 | 2017-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP4208958B2 (ja) * | 2007-02-27 | 2009-01-14 | 国立大学法人広島大学 | 増幅回路および連想メモリ |
| EP2020658B1 (en) * | 2007-06-29 | 2014-06-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198594A (en) * | 1981-06-01 | 1982-12-06 | Hitachi Ltd | Semiconductor storage device |
| US4723224A (en) * | 1986-01-02 | 1988-02-02 | Motorola, Inc. | Content addressable memory having field masking |
| JPS63119090A (ja) * | 1986-11-06 | 1988-05-23 | Fujitsu Ltd | 磁気バブルメモリ素子の作成方法 |
| JPH02152095A (ja) * | 1988-12-02 | 1990-06-12 | Mitsubishi Electric Corp | 半導体装置 |
| JPH03100996A (ja) * | 1989-09-12 | 1991-04-25 | Toshiba Micro Electron Kk | 増幅回路 |
| US5034636A (en) * | 1990-06-04 | 1991-07-23 | Motorola, Inc. | Sense amplifier with an integral logic function |
-
1991
- 1991-06-17 JP JP3171672A patent/JP2738782B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-17 US US07/900,216 patent/US5333127A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5333127A (en) | 1994-07-26 |
| JPH04368695A (ja) | 1992-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5699288A (en) | Compare circuit for content-addressable memories | |
| US5034636A (en) | Sense amplifier with an integral logic function | |
| JP3416062B2 (ja) | 連想メモリ（ｃａｍ） | |
| US5062081A (en) | Multiport memory collision/detection circuitry | |
| US5777935A (en) | Memory device with fast write recovery and related write recovery method | |
| US5388066A (en) | Content addressable memory device and a method of disabling a coincidence word thereof | |
| JP2000222884A (ja) | 連想メモリのアイドルワードの検出回路および検出方法 | |
| US5563835A (en) | Sense amplification in data memories | |
| KR20060002967A (ko) | 감지 증폭기 및 자체 타이밍된 래치를 가지는 메모리 장치 | |
| US6175533B1 (en) | Multi-port memory cell with preset | |
| JP3259764B2 (ja) | 半導体記憶装置 | |
| JP2001110187A (ja) | 改良型ｓｒａｍの方法と装置 | |
| JP2738782B2 (ja) | 半導体集積回路 | |
| JPH07122072A (ja) | センスアンプの出力制御回路 | |
| JPH06162784A (ja) | 半導体集積回路装置 | |
| JP2000090682A (ja) | 半導体記憶装置 | |
| JPH05250872A (ja) | ランダム・アクセス・メモリ | |
| US5978245A (en) | Associative memory device having circuitry for storing a coincidence line output | |
| KR20050016699A (ko) | 반도체 메모리에서의 워드라인 래칭 | |
| JP2786420B2 (ja) | データリード／ライト方法及びその装置 | |
| US7187570B2 (en) | Content addressable memory architecture providing improved speed | |
| JP3277192B2 (ja) | 半導体装置 | |
| JP2002352589A (ja) | 連想記憶装置及びプリチャージ方法 | |
| JPH0896586A (ja) | キャッシュｔａｇ ｒａｍ | |
| JPH0765580A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080116 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090116 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090116 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100116 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |