JPH03100996A - 増幅回路 - Google Patents
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- JPH03100996A JPH03100996A JP1234657A JP23465789A JPH03100996A JP H03100996 A JPH03100996 A JP H03100996A JP 1234657 A JP1234657 A JP 1234657A JP 23465789 A JP23465789 A JP 23465789A JP H03100996 A JPH03100996 A JP H03100996A
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- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 2
- 230000035945 sensitivity Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は増幅回路に関するもので、特に半導体記憶装置
に使用されるものである。
に使用されるものである。
（従来の技術）
従来、半導体記憶装置における増幅回路、即ちセンスア
ンプとしては、第１０図乃至第１２図に示すようなもの
が知られている。なお、第１０図乃至第１２図において
、ｐＨ〜Ｐ１４はＰチャネル型ＭＯＳトランジスタ、Ｎ
ｔ＋−Ｎ１４はＮチャネル型ＭＯＳトランジスタをそれ
ぞれ示している。
ンプとしては、第１０図乃至第１２図に示すようなもの
が知られている。なお、第１０図乃至第１２図において
、ｐＨ〜Ｐ１４はＰチャネル型ＭＯＳトランジスタ、Ｎ
ｔ＋−Ｎ１４はＮチャネル型ＭＯＳトランジスタをそれ
ぞれ示している。
第１０図はラッチ型センスアンプである。これは、トラ
ンジスタＱを活性化することによって、ビット線ＢＬ、
ＢＬに現れた電位差が増幅される。
ンジスタＱを活性化することによって、ビット線ＢＬ、
ＢＬに現れた電位差が増幅される。
しかし、ビット線ＢＬ、ＢＬに十分な電位差が現れない
と十分な増幅率が得られないため、活性化信号ＳＡＥの
タイミングが必要である。このため、このタイミングが
合わないと逆データがラッチされてしまい、正しいデー
タがラッチされるのが遅くなったり、又正しいデータが
ラッチされなくなるという欠点がある。
と十分な増幅率が得られないため、活性化信号ＳＡＥの
タイミングが必要である。このため、このタイミングが
合わないと逆データがラッチされてしまい、正しいデー
タがラッチされるのが遅くなったり、又正しいデータが
ラッチされなくなるという欠点がある。
第１１図はカレントミラー型センスアンプである。これ
は、電流制限トランジスタＱを活性化することにより、
ビット線ＢＬＳＢＬに現れた電位差に応じて出力０ＵＴ
ＳＯＵＴに電位差を増幅して出力する。しかし、出力Ｏ
ＵＴのレベルは固定されており、出力ＯＵＴが出力ＯＵ
ＴよりＨ（高）レベルにあるか、又はＬ（低）レベルに
あるかにより“Ｈ″、“Ｌ”を区別するため、実質的に
その区別は出力ＯＵＴの電位のみで決まる。
は、電流制限トランジスタＱを活性化することにより、
ビット線ＢＬＳＢＬに現れた電位差に応じて出力０ＵＴ
ＳＯＵＴに電位差を増幅して出力する。しかし、出力Ｏ
ＵＴのレベルは固定されており、出力ＯＵＴが出力ＯＵ
ＴよりＨ（高）レベルにあるか、又はＬ（低）レベルに
あるかにより“Ｈ″、“Ｌ”を区別するため、実質的に
その区別は出力ＯＵＴの電位のみで決まる。
このため、データを検出していない状態を作ることがで
きず、又回路として対称性がよくないため読出しのバラ
ンスもよくないという欠点がある。
きず、又回路として対称性がよくないため読出しのバラ
ンスもよくないという欠点がある。
第１２図は前記第１１図のカレントミラー型センスアン
プを２組平行に使用したものである。
プを２組平行に使用したものである。
これは、カレントミラー型センスアンプを２組平行に使
用することにより、出力ＯＵＴを固定していないため、
“Ｈ”又はａ Ｌ ＩＴの区別は出力ＯＵＴ及びＯＵＴ
の電位で決まる。このため、前記第９図のカレントミラ
ー型センスアンプのような欠点はなくなる。しかし、消
費電力が倍になるうえ、パターンも大きくなってしまう
欠点がある。
用することにより、出力ＯＵＴを固定していないため、
“Ｈ”又はａ Ｌ ＩＴの区別は出力ＯＵＴ及びＯＵＴ
の電位で決まる。このため、前記第９図のカレントミラ
ー型センスアンプのような欠点はなくなる。しかし、消
費電力が倍になるうえ、パターンも大きくなってしまう
欠点がある。
（発明が解決しようとする課題）
このように、従来の増幅回路は、データを検出していな
い状態を作ることができず、又回路として対称性がよく
ないため読出しのバランスがよくない等の欠点があった
。また、このような欠点を回避するための回路は、消費
電力が倍になったり、パターンが大きくなったりする欠
点があった。
い状態を作ることができず、又回路として対称性がよく
ないため読出しのバランスがよくない等の欠点があった
。また、このような欠点を回避するための回路は、消費
電力が倍になったり、パターンが大きくなったりする欠
点があった。
よって、本発明は、レイアウト面積を大きくすることな
しに、動作が高速で読出しバランスのよい低消費電力の
増幅回路を提供することを目的とする。
しに、動作が高速で読出しバランスのよい低消費電力の
増幅回路を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明の増幅回路は、入力
端子及び出力端子並びにこれらと異なる第１及び第２の
電源端子を有する第１のインバータと、入力端子及び出
力端子並びにこれらと異なる第３及び第４の電源端子を
有する第２のインバータと、前記第１及び第３の電源端
子に接続される第１の電位供給源と、ドレインが前記第
２及び第４の電源端子に接続され、ソースが第２の電位
供給源に接続され、ゲートが前記第１のインバ−タの出
力端子に接続される第１の電流制限トランジスタと、ド
レインが前記第２及び第４の電源端子に接続され、ソー
スが前記第２の電位供給源に接続され、ゲートが前記第
２のインバータの出力端子に接続される、前記第１の電
流制限トランジスタとソース及びドレインを共有する第
２の電流制限トランジスタとを有している。
端子及び出力端子並びにこれらと異なる第１及び第２の
電源端子を有する第１のインバータと、入力端子及び出
力端子並びにこれらと異なる第３及び第４の電源端子を
有する第２のインバータと、前記第１及び第３の電源端
子に接続される第１の電位供給源と、ドレインが前記第
２及び第４の電源端子に接続され、ソースが第２の電位
供給源に接続され、ゲートが前記第１のインバ−タの出
力端子に接続される第１の電流制限トランジスタと、ド
レインが前記第２及び第４の電源端子に接続され、ソー
スが前記第２の電位供給源に接続され、ゲートが前記第
２のインバータの出力端子に接続される、前記第１の電
流制限トランジスタとソース及びドレインを共有する第
２の電流制限トランジスタとを有している。
また、前記第１の電位供給源は高電位源、前記第２の電
位供給源は低電位源、前記第１及び第２の電流制限トラ
ンジスタはＮチャネル型ＭＯＳトランジスタであるとい
うものである。
位供給源は低電位源、前記第１及び第２の電流制限トラ
ンジスタはＮチャネル型ＭＯＳトランジスタであるとい
うものである。
さらに、前記第１の電位供給源は低電位源、前記第２の
電位供給源は高電位源、前記第１及び第２の電流制限ト
ランジスタはＰチャネル型ＭｏＳトランジスタであると
いうものである。
電位供給源は高電位源、前記第１及び第２の電流制限ト
ランジスタはＰチャネル型ＭｏＳトランジスタであると
いうものである。
また、入力端子及び出力端子並びにこれらと異なる第１
及び第２の電源端子を有する第１のインバータと、入力
端子及び出力端子並びにこれらと異なる第３及び第４の
電源端子を有する第２のインバータと、ドレインが前記
第１及び第３の電源端子に接続され、ソースが高電位源
に接続され、ゲートが前記第１のインバータの出力端子
に接続される第１のＰチャネル型ＭＯ８トランジスタと
、ドレインが前記第１及び第３の電源端子に接続され、
ソースが前記高電位源に接続され、ゲートが前記第２の
インバータの出力端子に接続される、前記第１のＰチャ
ネル型ＭＯＳトランジスタとソース及びドレインを共有
する第２のＰチャネル型ＭＯＳトランジスタと、ドレイ
ンが前記第２及び第４の電源端子に接続され、ソースが
低電位源に接続され、ゲートが前記第１のインバータの
出力端子に接続される第１のＮチャネル型ＭＯＳトラン
ジスタと、ドレインが前記第２及び第４の電源端子に接
続され、ソースが前記低電位源に接続され、ゲートが前
記第２のインバータの出力端子に接続される、前記第１
のＮチャネル型ＭＯＳトランジスタとソース及びドレイ
゛ンを共有する第２のＮチャネル型ＭＯＳトランジスタ
とを有している。
及び第２の電源端子を有する第１のインバータと、入力
端子及び出力端子並びにこれらと異なる第３及び第４の
電源端子を有する第２のインバータと、ドレインが前記
第１及び第３の電源端子に接続され、ソースが高電位源
に接続され、ゲートが前記第１のインバータの出力端子
に接続される第１のＰチャネル型ＭＯ８トランジスタと
、ドレインが前記第１及び第３の電源端子に接続され、
ソースが前記高電位源に接続され、ゲートが前記第２の
インバータの出力端子に接続される、前記第１のＰチャ
ネル型ＭＯＳトランジスタとソース及びドレインを共有
する第２のＰチャネル型ＭＯＳトランジスタと、ドレイ
ンが前記第２及び第４の電源端子に接続され、ソースが
低電位源に接続され、ゲートが前記第１のインバータの
出力端子に接続される第１のＮチャネル型ＭＯＳトラン
ジスタと、ドレインが前記第２及び第４の電源端子に接
続され、ソースが前記低電位源に接続され、ゲートが前
記第２のインバータの出力端子に接続される、前記第１
のＮチャネル型ＭＯＳトランジスタとソース及びドレイ
゛ンを共有する第２のＮチャネル型ＭＯＳトランジスタ
とを有している。
（作用）
このような構成によれば、増幅回路が第１及び第２のイ
ンバータを有しており、第１のインバータの出力が第１
の電流制限トランジスタのゲートに入力され、又第２の
インバータの出力が第２の電流制限トランジスタのゲー
トに入力される。
ンバータを有しており、第１のインバータの出力が第１
の電流制限トランジスタのゲートに入力され、又第２の
インバータの出力が第２の電流制限トランジスタのゲー
トに入力される。
これにより、第１及び第２のインバータの入力端子から
の電位に対応して、第１及び第２のインバータの閾値を
変化させることが可能になる。このため、広いセンス感
度を持ち、かつ、誤動作が極めて少なくなる。
の電位に対応して、第１及び第２のインバータの閾値を
変化させることが可能になる。このため、広いセンス感
度を持ち、かつ、誤動作が極めて少なくなる。
また、第１の電位供給源が高電位源、又第２の電位供給
源が低電位源であるときは、第１及び第２の電流制限ト
ランジスタはＮチャネル型ＭＯＳトランジスタであるの
が効果的である。
源が低電位源であるときは、第１及び第２の電流制限ト
ランジスタはＮチャネル型ＭＯＳトランジスタであるの
が効果的である。
さらに、第１の電位供給源が低電位源、又第２の電位供
給源が高電位源であるときは、第１及び第２の電流制限
トランジスタはＰチャネル型ＭＯＳトランジスタである
のが効果的である。
給源が高電位源であるときは、第１及び第２の電流制限
トランジスタはＰチャネル型ＭＯＳトランジスタである
のが効果的である。
また、第１及び第２のＰチャネル型ＭＯ８トランジスタ
が高電位源側に挿入され、第１及び第２のＮチャネル型
ＭＯＳトランジスタが低電位源側に挿入されている。そ
して、第１のＰチャネル型ＭＯＳトランジスタ及び第１
のＮチャネル型ＭＯＳトランジスタのゲートには第１の
インバータ、及び第２のＰチャネル型ＭＯ８トランジス
タ及び第２のＮチャネル型ＭＯＳトランジスタのゲート
には第２のインバータの出力電位が入力される。このた
め、より最適な第１及び第２のインバータの閾値を得る
ことが可能になる。また、広いセンス感度を持ち、しか
も高速の増幅回路になる。
が高電位源側に挿入され、第１及び第２のＮチャネル型
ＭＯＳトランジスタが低電位源側に挿入されている。そ
して、第１のＰチャネル型ＭＯＳトランジスタ及び第１
のＮチャネル型ＭＯＳトランジスタのゲートには第１の
インバータ、及び第２のＰチャネル型ＭＯ８トランジス
タ及び第２のＮチャネル型ＭＯＳトランジスタのゲート
には第２のインバータの出力電位が入力される。このた
め、より最適な第１及び第２のインバータの閾値を得る
ことが可能になる。また、広いセンス感度を持ち、しか
も高速の増幅回路になる。
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。なお、この説明において、企図にわたり
共通部分には共通の参照符号を用いることで重複説明を
避けることにする。
細に説明する。なお、この説明において、企図にわたり
共通部分には共通の参照符号を用いることで重複説明を
避けることにする。
第１図は本発明の一実施例に係わるセンスアンプの回路
構成を示すものである。
構成を示すものである。
Ｐチャネル型ＭＯ５トランジスタＰ、とＮチャネル型Ｍ
ＯＳトランジスタＮ１とによりインバータ１１％又Ｐチ
ャネル型ＭＯ８トランジスタＰ２とＮチャネル型ＭＯＳ
トランジスタＮ２とによりインバータＩ２が構成されて
いる。また、トランジスタＰ、及びＮ１のゲートはビッ
ト線ＢＬに接続されている。トランジスタＰ２及びＮ２
のゲートはビット線ＢＬに接続されている。トランジス
タＰ１及びＰ２のソースは高電位源（第１の電位供給源
）ＶＤＤ％例えばプラス電源に接続されている。さらに
、トランジスタＮ１のソースとトランジスタＮ２のソー
スは接続され共通ノードになっている。この共通ノード
は、ソース及びドレインを共有するＮチャネル型ＭＯ８
トランジスタ（以下、「電流制限トランジスタ」という
。）Ｎ、及びＮ４のドレインに接続されている。また、
トランジスタＰｌ及びＮ、のドレインは出力ＯＵＴに接
続されると共に、電流制限トランジスタＮ、のゲートに
接続されている。トランジスタＰ２及びＮ２のドレイン
は、出力ＯＵＴに接続されると共に、電流制限トランジ
スタＮ４のゲートに接続されている。さらに、電流制限
トランジスタＮ、及びＮ４のソースは、Ｎチャネル型Ｍ
ＯＳトランジスタＮ５を介して低電位源（第２の電位供
給源）Ｖｓｓ−例えば接地点に接続されている。
ＯＳトランジスタＮ１とによりインバータ１１％又Ｐチ
ャネル型ＭＯ８トランジスタＰ２とＮチャネル型ＭＯＳ
トランジスタＮ２とによりインバータＩ２が構成されて
いる。また、トランジスタＰ、及びＮ１のゲートはビッ
ト線ＢＬに接続されている。トランジスタＰ２及びＮ２
のゲートはビット線ＢＬに接続されている。トランジス
タＰ１及びＰ２のソースは高電位源（第１の電位供給源
）ＶＤＤ％例えばプラス電源に接続されている。さらに
、トランジスタＮ１のソースとトランジスタＮ２のソー
スは接続され共通ノードになっている。この共通ノード
は、ソース及びドレインを共有するＮチャネル型ＭＯ８
トランジスタ（以下、「電流制限トランジスタ」という
。）Ｎ、及びＮ４のドレインに接続されている。また、
トランジスタＰｌ及びＮ、のドレインは出力ＯＵＴに接
続されると共に、電流制限トランジスタＮ、のゲートに
接続されている。トランジスタＰ２及びＮ２のドレイン
は、出力ＯＵＴに接続されると共に、電流制限トランジ
スタＮ４のゲートに接続されている。さらに、電流制限
トランジスタＮ、及びＮ４のソースは、Ｎチャネル型Ｍ
ＯＳトランジスタＮ５を介して低電位源（第２の電位供
給源）Ｖｓｓ−例えば接地点に接続されている。
なお、トランジスタＮ５のゲートにはイネーブル信号φ
が入力する。
が入力する。
なお、トランジスタＰ１及びＮ１のゲート端子はインバ
ータ１１の入力端子になっている。トランジスタＰ１及
びＮ、のドレイン端子はインバータ■、の出力端子にな
っている。トランジスタＰ１のソース端子は第１の電源
端子になっている。
ータ１１の入力端子になっている。トランジスタＰ１及
びＮ、のドレイン端子はインバータ■、の出力端子にな
っている。トランジスタＰ１のソース端子は第１の電源
端子になっている。
トランジスタＮ１のソース端子は第２の電源端子になっ
ている。また、トランジスタＰ２及びＮ２のゲート端子
はインバータＩ２の入力端子になっている。トランジス
タＰ２及びＮ２のドレイン端子はインバータＩ２の出力
端子になっている。トランジスタＰ２のソース端子は第
３の電源端子になっている。トランジスタＮ２のソース
端子は第４の電源端子になっている。
ている。また、トランジスタＰ２及びＮ２のゲート端子
はインバータＩ２の入力端子になっている。トランジス
タＰ２及びＮ２のドレイン端子はインバータＩ２の出力
端子になっている。トランジスタＰ２のソース端子は第
３の電源端子になっている。トランジスタＮ２のソース
端子は第４の電源端子になっている。
このような構成によれば、電流制限トランジスタＮ、の
ゲートにインバータＩ、の出力電位を入力し、又電流制
限トランジスタＮ４のゲートにインバータＩ２の出力電
位を入力できる。これにより、ビット線ＢＬ、ＢＬから
の入力電位に対応して、インバータ１１及び１２の閾値
を変化させることが可能になる。即ち、広いセンス感度
を持ち、誤動作が極めて少ないセンスアンプを提供する
ことができる。
ゲートにインバータＩ、の出力電位を入力し、又電流制
限トランジスタＮ４のゲートにインバータＩ２の出力電
位を入力できる。これにより、ビット線ＢＬ、ＢＬから
の入力電位に対応して、インバータ１１及び１２の閾値
を変化させることが可能になる。即ち、広いセンス感度
を持ち、誤動作が極めて少ないセンスアンプを提供する
ことができる。
次に、前記センスアンプの動作について同図を参照しな
がら詳細に説明する。
がら詳細に説明する。
まず、ビット線ＢＬに“Ｈ”、及びビット線ＢＬに“Ｌ
ｏの電位が入力されているとする。この場合、出力ＯＵ
Ｔには′Ｌ１、及び出力ＯＵＴには“Ｈｌの電位が出力
されることになる。しかしながら、このような動作は、
２つのインバータ１、及びＩ２の閾値が、共にビット線
ＢＬの電位“Ｈ”と、ビット線ＢＬの電位“Ｌｏとの中
間にある時にのみ行われる。即ち、インバータ１１及び
１２の閾値が、ビット線ＢＬの電位とビット線ＢＬの電
位との中間にない時には、インバータｌ、と１２は正し
い値を出力しないことがある。
ｏの電位が入力されているとする。この場合、出力ＯＵ
Ｔには′Ｌ１、及び出力ＯＵＴには“Ｈｌの電位が出力
されることになる。しかしながら、このような動作は、
２つのインバータ１、及びＩ２の閾値が、共にビット線
ＢＬの電位“Ｈ”と、ビット線ＢＬの電位“Ｌｏとの中
間にある時にのみ行われる。即ち、インバータ１１及び
１２の閾値が、ビット線ＢＬの電位とビット線ＢＬの電
位との中間にない時には、インバータｌ、と１２は正し
い値を出力しないことがある。
そこで、低電位源ＶＳＳとＮチャネル型ＭＯＳトランジ
スタＮ、及びＮ２との間にドレイン及びソースを共有す
る電流制限トランジスタＮ３及びＮ４を挿入し、ビット
線ＢＬ、ＢＬに入力する電位に応じてインバータ■１及
びＩ２の閾値を合わせるように調整している。具体的に
は、電流制限トランジスタＮ３のゲートにインバータ１
１の出力を入力させ、電流制限トランジスタＮ４のゲー
トにインバータＩ２の出力を入力させている。これによ
り、２つのインバータＩ、及びＩ２の閾値は、共にビッ
ト線ＢＬの電位とビット線ＢＬの電位との中間値に設定
されるように変化することになる。
スタＮ、及びＮ２との間にドレイン及びソースを共有す
る電流制限トランジスタＮ３及びＮ４を挿入し、ビット
線ＢＬ、ＢＬに入力する電位に応じてインバータ■１及
びＩ２の閾値を合わせるように調整している。具体的に
は、電流制限トランジスタＮ３のゲートにインバータ１
１の出力を入力させ、電流制限トランジスタＮ４のゲー
トにインバータＩ２の出力を入力させている。これによ
り、２つのインバータＩ、及びＩ２の閾値は、共にビッ
ト線ＢＬの電位とビット線ＢＬの電位との中間値に設定
されるように変化することになる。
ところで、本発明は前記実施例に限られるものではなく
、種々の変形が可能である。
、種々の変形が可能である。
第２図は、トランジスタＰ１及びＰ２のソースを共通ノ
ードとし、その共通ノードと高電位源ＶＤＤ間に電流制
限トランジスタを挿入したものを示している。
ードとし、その共通ノードと高電位源ＶＤＤ間に電流制
限トランジスタを挿入したものを示している。
トランジスタＰ！のソースとトランジスタＰ２のソース
は共に接続され共通ノードになっている。この共通ノー
ドは、ソース及びドレインを共有するＰチャネル型ＭＯ
Ｓトランジスタ（以下、「電流制限トランジスタ」とい
う。）Ｐ３及びＰ４のドレインに接続されている。また
、トランジスタＰ１及びＮ１のドレインは、出力ＯＵＴ
に接続されると共に、電流制限トランジスタＰ、のゲー
トに接続されている。トランジスタＰ２及びＮ２のドレ
インは、出力ＯＵＴに接続されると共に、電流制限トラ
ンジスタＰ４のゲートに接続されている。さらに、電流
制限トランジスタＰ、及びＰ４のソースは高電位源（第
２の電位供給源）ｖＤＤに接続されている。また、トン
ジスタＮ１及びＮ２のソースは共通接続され、その接続
点は、トランジスタＮ、を介して低電位源（第１の電位
供給源）Ｖｓｓに接続されている。
は共に接続され共通ノードになっている。この共通ノー
ドは、ソース及びドレインを共有するＰチャネル型ＭＯ
Ｓトランジスタ（以下、「電流制限トランジスタ」とい
う。）Ｐ３及びＰ４のドレインに接続されている。また
、トランジスタＰ１及びＮ１のドレインは、出力ＯＵＴ
に接続されると共に、電流制限トランジスタＰ、のゲー
トに接続されている。トランジスタＰ２及びＮ２のドレ
インは、出力ＯＵＴに接続されると共に、電流制限トラ
ンジスタＰ４のゲートに接続されている。さらに、電流
制限トランジスタＰ、及びＰ４のソースは高電位源（第
２の電位供給源）ｖＤＤに接続されている。また、トン
ジスタＮ１及びＮ２のソースは共通接続され、その接続
点は、トランジスタＮ、を介して低電位源（第１の電位
供給源）Ｖｓｓに接続されている。
なお、トランジスタＰ１及びＮ１のゲート端子はインバ
ータ■１の入力端子になっている。トランジスタＰ１及
びＮ１のドレイン端子はインバータ１１の出力端子にな
っている。トランジスタＮ１のソース端子は第１の電源
端子になっている。
ータ■１の入力端子になっている。トランジスタＰ１及
びＮ１のドレイン端子はインバータ１１の出力端子にな
っている。トランジスタＮ１のソース端子は第１の電源
端子になっている。
トランジスタＰ、のソース端子は第２の電源端子になっ
ている。また、トランジスタＰ２及びＮ２のゲート端子
はインバータＩ２め入力端子になっている。トランジス
タＰ２及びＮ２のドレイン端子はインバータ■２の出力
端子になっている。トランジスタＮ２のソース端子は第
３の電源端子になっている。トランジスタＰ２のソース
端子は第４の電源端子になっている。
ている。また、トランジスタＰ２及びＮ２のゲート端子
はインバータＩ２め入力端子になっている。トランジス
タＰ２及びＮ２のドレイン端子はインバータ■２の出力
端子になっている。トランジスタＮ２のソース端子は第
３の電源端子になっている。トランジスタＰ２のソース
端子は第４の電源端子になっている。
このような構成でも、電流制限トランジスタＰ、のゲー
トにインバータ■、の出力が入力され、又電流制限トラ
ンジスタＰ４のゲートにインバータＩ２の出力が入力さ
れる。よって、前記第１図の実施例と同様の効果を得る
ことができる。なお、このセンスアンプの動作は前記第
１図のセンスアンプと同じである。
トにインバータ■、の出力が入力され、又電流制限トラ
ンジスタＰ４のゲートにインバータＩ２の出力が入力さ
れる。よって、前記第１図の実施例と同様の効果を得る
ことができる。なお、このセンスアンプの動作は前記第
１図のセンスアンプと同じである。
第３図は、トランジスタＰＩ及びＰ２のソース、及びト
ランジスタＮ１及びＮ２のソースをそれぞれ共通ノード
とし、その共通ノードと高電位源ｖＤＤ又は低電位源Ｖ
Ｓ２間にそれぞれ電流制限トランジスタを挿入したもの
を示している。
ランジスタＮ１及びＮ２のソースをそれぞれ共通ノード
とし、その共通ノードと高電位源ｖＤＤ又は低電位源Ｖ
Ｓ２間にそれぞれ電流制限トランジスタを挿入したもの
を示している。
トランジスタＰ、のソースとトランジスタＰ２のソース
は共に接続され第１の共通ノードになっている。この第
１の共通ノードは、ソース及びドレインを共有する第１
及び第２のＰチャネル型ＭＯＳトランジスタＰ、及びＰ
４のドレインに接続されている。さらに、第１及び第２
のＰチャネル型ＭＯＳトランジスタＰ、及びＰ４のソー
スは高電位源Ｖ。Ｄに接続されている。また、トランジ
スタＮ１のソースとトランジスタＮ２のソースは共に接
続され第２の共通ノードになっている。
は共に接続され第１の共通ノードになっている。この第
１の共通ノードは、ソース及びドレインを共有する第１
及び第２のＰチャネル型ＭＯＳトランジスタＰ、及びＰ
４のドレインに接続されている。さらに、第１及び第２
のＰチャネル型ＭＯＳトランジスタＰ、及びＰ４のソー
スは高電位源Ｖ。Ｄに接続されている。また、トランジ
スタＮ１のソースとトランジスタＮ２のソースは共に接
続され第２の共通ノードになっている。
この第２の共通ノードは、ソース及びドレインを共有す
る第１及び第２のＮチャネル型ＭＯ８トランジスタＮ、
及びＮ４のドレインに接続されている。そして、トラン
ジスタＰ１及びＮ１のドレインは、出力ＯＵＴに接続さ
れると共に、第１のＰチャネル型ＭＯ８トランジスタＰ
３のゲート及び第１のＮチャネル型ＭＯ８トランジスタ
Ｎ、のゲートにそれぞれ接続されている。トランジスタ
Ｐ２及びＮ２のドレインは、出力ＯＵＴに接続されると
共に、第２のＰチャネル型ＭＯＳトランジスタＰ４のゲ
ート及び第２のＮチャネル型ＭＯＳトランジスタＮ４の
ゲートにそれぞれ接続されている。さらに、第１及び第
２のＮチャネル型ＭＯ８トランジスタＮ３及びＮ４のソ
ースは、トランジスタＮ５を介して低電位源ｖｓｓに接
続されている。
る第１及び第２のＮチャネル型ＭＯ８トランジスタＮ、
及びＮ４のドレインに接続されている。そして、トラン
ジスタＰ１及びＮ１のドレインは、出力ＯＵＴに接続さ
れると共に、第１のＰチャネル型ＭＯ８トランジスタＰ
３のゲート及び第１のＮチャネル型ＭＯ８トランジスタ
Ｎ、のゲートにそれぞれ接続されている。トランジスタ
Ｐ２及びＮ２のドレインは、出力ＯＵＴに接続されると
共に、第２のＰチャネル型ＭＯＳトランジスタＰ４のゲ
ート及び第２のＮチャネル型ＭＯＳトランジスタＮ４の
ゲートにそれぞれ接続されている。さらに、第１及び第
２のＮチャネル型ＭＯ８トランジスタＮ３及びＮ４のソ
ースは、トランジスタＮ５を介して低電位源ｖｓｓに接
続されている。
なお、トランジスタＰ１及びＮ１のゲート端子はインバ
ータ１１の入力端子になっている。トランジスタＰ、及
びＮ、のドレイン端子はインバータ■、の出力端子にな
っている。トランジスタＰ１のソース端子は第１の電源
端子になっている。
ータ１１の入力端子になっている。トランジスタＰ、及
びＮ、のドレイン端子はインバータ■、の出力端子にな
っている。トランジスタＰ１のソース端子は第１の電源
端子になっている。
トランジスタＮ１のソース端子は第２の電源端子になっ
ている。また、トランジスタＰ２及びＮ２のゲート端子
はインバータ■２の入力端子になっている。トランジス
タＰ２及びＮ２のドレイン端子はインバータＩ２の出力
端子になっている。トランジスタＰ２のソース端子は第
３の電源端子になっている。トランジスタＮ２のソース
端子は第４の電源端子になっている。
ている。また、トランジスタＰ２及びＮ２のゲート端子
はインバータ■２の入力端子になっている。トランジス
タＰ２及びＮ２のドレイン端子はインバータＩ２の出力
端子になっている。トランジスタＰ２のソース端子は第
３の電源端子になっている。トランジスタＮ２のソース
端子は第４の電源端子になっている。
このような構成によれば、第１及び第２のＰチャネル型
ＭＯＳトランジスタＰ、及びＰ４が第１の共通ノード及
び高電位源ＶＤＤ間に挿入され、第１及び第２のＮチャ
ネル型ＭＯＳトランジスタＮ、及びＮ４が第２の共通ノ
ード及び低電位源ＶＳ２間に挿入されている。そして、
第１のＰチャネル型ＭＯＳトランジスタＰ、及び第１の
Ｎチャネル型ＭＯＳトランジスタＮ３のゲートには第１
のインバータＩｌ、及び第２のＰチャネル型ＭＯ５トラ
ンジスタＰ４及び第２のＮチャネル型ＭＯＳトランジス
タＮ４のゲートには第２のインバータＩ２の出力電位が
入力される。このため、より最適なインバータ１１及び
■２の閾値を得ることができ、センス感度がより向上し
、しかも高速のセンスアンプを提供できる。なお、その
動作は前記第１図のセンスアンプと同じである。
ＭＯＳトランジスタＰ、及びＰ４が第１の共通ノード及
び高電位源ＶＤＤ間に挿入され、第１及び第２のＮチャ
ネル型ＭＯＳトランジスタＮ、及びＮ４が第２の共通ノ
ード及び低電位源ＶＳ２間に挿入されている。そして、
第１のＰチャネル型ＭＯＳトランジスタＰ、及び第１の
Ｎチャネル型ＭＯＳトランジスタＮ３のゲートには第１
のインバータＩｌ、及び第２のＰチャネル型ＭＯ５トラ
ンジスタＰ４及び第２のＮチャネル型ＭＯＳトランジス
タＮ４のゲートには第２のインバータＩ２の出力電位が
入力される。このため、より最適なインバータ１１及び
■２の閾値を得ることができ、センス感度がより向上し
、しかも高速のセンスアンプを提供できる。なお、その
動作は前記第１図のセンスアンプと同じである。
第４図乃至第６図は、それぞれ前記第１図乃至第３図に
示した各実施例のトランジスタＰ、及びＰ２をノーマリ
オン状態にしたものを示している。
示した各実施例のトランジスタＰ、及びＰ２をノーマリ
オン状態にしたものを示している。
具体的には、トランジスタＰ□及びＰ２のゲートはビッ
ト線ＢＬ、ＢＬに接続されず、低電位源ＶＳＳに接続さ
れている。このため、ビット線ＢＬ、ＢＬはトランジス
タＮ、、Ｎ２のみに接続されることになる。よって、ビ
ット線ＢＬ、ＢＬの容量を少なくできると共に配線も複
雑になることがない。
ト線ＢＬ、ＢＬに接続されず、低電位源ＶＳＳに接続さ
れている。このため、ビット線ＢＬ、ＢＬはトランジス
タＮ、、Ｎ２のみに接続されることになる。よって、ビ
ット線ＢＬ、ＢＬの容量を少なくできると共に配線も複
雑になることがない。
第７図乃至第９図は、それぞれ前記第１図乃至第３図に
示した各実施例のトランジスタＰ１及びＰ２を抵抗Ｒ８
及びＲ２に置き換えたものを示している。
示した各実施例のトランジスタＰ１及びＰ２を抵抗Ｒ８
及びＲ２に置き換えたものを示している。
このような構成では、抵抗Ｒ３及びＲ２を高抵抗にする
ことで、インバータｌ、及び工、をＮチャネル型のＭＯ
Ｓトランジスタで構成することが可能になる。このため
、パターンの自由度が大きくなり、配線も複雑になるこ
とがない。また、トランジスタの数が少なくなる分、パ
ターン面精も小さくすることが可能になる。
ことで、インバータｌ、及び工、をＮチャネル型のＭＯ
Ｓトランジスタで構成することが可能になる。このため
、パターンの自由度が大きくなり、配線も複雑になるこ
とがない。また、トランジスタの数が少なくなる分、パ
ターン面精も小さくすることが可能になる。
［発明の効果］
以上、説明したように、本発明の増幅回路によれば、次
のような効果を奏する。
のような効果を奏する。
２つのインバータ、即ち第１及び第２のインバータを有
し、かつ、第１のインバータの出力を第１の電流制限ト
ランジスタのゲートへ入力し、又第２のインバータの出
力を第２の電流制限トランジスタのゲートへ入力してい
る。これにより、第１及び第２のインバータの入力端子
からの電位に対応して、第１及び第２のインバータの閾
値を変化させることが可能になる。従って、レイアウト
面積を大きくすることなしに、動作が高速で読出しバラ
ンスのよい低消費電力のセンスアンプを提供することが
できる。
し、かつ、第１のインバータの出力を第１の電流制限ト
ランジスタのゲートへ入力し、又第２のインバータの出
力を第２の電流制限トランジスタのゲートへ入力してい
る。これにより、第１及び第２のインバータの入力端子
からの電位に対応して、第１及び第２のインバータの閾
値を変化させることが可能になる。従って、レイアウト
面積を大きくすることなしに、動作が高速で読出しバラ
ンスのよい低消費電力のセンスアンプを提供することが
できる。
第１図は本発明の一実施例に係わるセンスアンプを示す
回路図、第２図乃至第９図は本発明の他の実施例に係わ
るセンスアンプを示す回路図、第１０図乃至第１２図は
従来のセンスアンプを示す回路図である。 Ｐ１〜Ｐ４・・・Ｐチャネル型ＭＯ３トランジスタ、Ｎ
１〜Ｎ、・・・Ｎチャネル型ＭＯＳトランジスタ、Ｒ１
，Ｒ２・・・抵抗。
回路図、第２図乃至第９図は本発明の他の実施例に係わ
るセンスアンプを示す回路図、第１０図乃至第１２図は
従来のセンスアンプを示す回路図である。 Ｐ１〜Ｐ４・・・Ｐチャネル型ＭＯ３トランジスタ、Ｎ
１〜Ｎ、・・・Ｎチャネル型ＭＯＳトランジスタ、Ｒ１
，Ｒ２・・・抵抗。
Claims (4)
- （１）入力端子及び出力端子並びにこれらと異なる第１
及び第２の電源端子を有する第１のインバータと、入力
端子及び出力端子並びにこれらと異なる第３及び第４の
電源端子を有する第２のインバータと、前記第１及び第
３の電源端子に接続される第１の電位供給源と、ドレイ
ンが前記第２及び第４の電源端子に接続され、ソースが
第２の電位供給源に接続され、ゲートが前記第１のイン
バータの出力端子に接続される第１の電流制限トランジ
スタと、ドレインが前記第２及び第４の電源端子に接続
され、ソースが前記第２の電位供給源に接続され、ゲー
トが前記第２のインバータの出力端子に接続される、前
記第１の電流制限トランジスタとソース及びドレインを
共有する第２の電流制限トランジスタとを具備すること
を特徴とする増幅回路。 - （２）前記第１の電位供給源は高電位源であり、前記第
２の電位供給源は低電位源であり、前記第１及び第２の
電流制限トランジスタはＮチャネル型ＭＯＳトランジス
タであることを特徴とする請求項１記載の増幅回路。 - （３）前記第１の電位供給源は低電位源であり、前記第
２の電位供給源は高電位源であり、前記第１及び第２の
電流制限トランジスタはＰチャネル型ＭＯＳトランジス
タであることを特徴とする請求項１記載の増幅回路。 - （４）入力端子及び出力端子並びにこれらと異なる第１
及び第２の電源端子を有する第１のインバータと、入力
端子及び出力端子並びにこれらと異なる第３及び第４の
電源端子を有する第２のインバータと、ドレインが前記
第１及び第３の電源端子に接続され、ソースが高電位源
に接続され、ゲートが前記第１のインバータの出力端子
に接続される第１のＰチャネル型ＭＯＳトランジスタと
、ドレインが前記第１及び第３の電源端子に接続され、
ソースが前記高電位源に接続され、ゲートが前記第２の
インバータの出力端子に接続される、前記第１のＰチャ
ネル型ＭＯＳトランジスタとソース及びドレインを共有
する第２のＰチャネル型ＭＯＳトランジスタと、ドレイ
ンが前記第２及び第４の電源端子に接続され、ソースが
低電位源に接続され、ゲートが前記第１のインバータの
出力端子に接続される第１のＮチャネル型ＭＯＳトラン
ジスタと、ドレインが前記第２及び第４の電源端子に接
続され、ソースが前記低電位源に接続され、ゲートが前
記第２のインバータの出力端子に接続される、前記第１
のＮチャネル型ＭＯＳトランジスタとソース及びドレイ
ンを共有する第２のＮチャネル型ＭＯＳトランジスタと
を具備することを特徴とする増幅回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1234657A JPH03100996A (ja) | 1989-09-12 | 1989-09-12 | 増幅回路 |
| EP90309741A EP0417973B1 (en) | 1989-09-12 | 1990-09-05 | Amplifier circuit having two inverters |
| DE69025112T DE69025112T2 (de) | 1989-09-12 | 1990-09-05 | Verstärkerschaltung mit zwei Invertern |
| KR1019900014335A KR930011012B1 (ko) | 1989-09-12 | 1990-09-12 | 2개의 인버터를 갖춘 증폭회로 |
| US07/981,521 US5293515A (en) | 1989-09-12 | 1992-11-25 | Amplifier circuit having two inverters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1234657A JPH03100996A (ja) | 1989-09-12 | 1989-09-12 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03100996A true JPH03100996A (ja) | 1991-04-25 |
Family
ID=16974443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1234657A Pending JPH03100996A (ja) | 1989-09-12 | 1989-09-12 | 増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0417973B1 (ja) |
| JP (1) | JPH03100996A (ja) |
| KR (1) | KR930011012B1 (ja) |
| DE (1) | DE69025112T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04368695A (ja) * | 1991-06-17 | 1992-12-21 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2016526821A (ja) * | 2013-06-14 | 2016-09-05 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 自己バイアス受信機 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69820594D1 (de) | 1998-05-29 | 2004-01-29 | St Microelectronics Srl | Anordnung und Verfahren zum Lesen von nichtflüchtigen Speicherzellen |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150185A (en) * | 1981-03-09 | 1982-09-16 | Fujitsu Ltd | Memory circuit |
| JPS59207084A (ja) * | 1983-05-09 | 1984-11-24 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4551641A (en) * | 1983-11-23 | 1985-11-05 | Motorola, Inc. | Sense amplifier |
| EP0393027B1 (en) * | 1987-05-15 | 1992-05-13 | Analog Devices, Incorporated | Sense amplifier |
-
1989
- 1989-09-12 JP JP1234657A patent/JPH03100996A/ja active Pending
-
1990
- 1990-09-05 EP EP90309741A patent/EP0417973B1/en not_active Expired - Lifetime
- 1990-09-05 DE DE69025112T patent/DE69025112T2/de not_active Expired - Fee Related
- 1990-09-12 KR KR1019900014335A patent/KR930011012B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150185A (en) * | 1981-03-09 | 1982-09-16 | Fujitsu Ltd | Memory circuit |
| JPS59207084A (ja) * | 1983-05-09 | 1984-11-24 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04368695A (ja) * | 1991-06-17 | 1992-12-21 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2016526821A (ja) * | 2013-06-14 | 2016-09-05 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 自己バイアス受信機 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69025112D1 (de) | 1996-03-14 |
| KR930011012B1 (ko) | 1993-11-19 |
| KR910006988A (ko) | 1991-04-30 |
| DE69025112T2 (de) | 1996-07-25 |
| EP0417973A2 (en) | 1991-03-20 |
| EP0417973B1 (en) | 1996-01-31 |
| EP0417973A3 (en) | 1992-06-03 |
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