JPS63171497A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63171497A JPS63171497A JP62002462A JP246287A JPS63171497A JP S63171497 A JPS63171497 A JP S63171497A JP 62002462 A JP62002462 A JP 62002462A JP 246287 A JP246287 A JP 246287A JP S63171497 A JPS63171497 A JP S63171497A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路のうちのリードオンリーメ
モリ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ、以下ＲＯ
Ｍと称す）装置に関し、特にその読み出し回路に関する
ものである。
モリ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ、以下ＲＯ
Ｍと称す）装置に関し、特にその読み出し回路に関する
ものである。
従来のＲＯＭ装置における読み出し回路を第３図に示す
、第３図において、ＱＮはメモリトランジスタ、ＱＬ−
Ｑ−は複数のスイッチングＦＥＴを直列接続してなり、
ビット線選択アドレス（以下：Ｙアドレスと称す）によ
って選択されるビット線デコーダ、Ｑｌ、Ｑ２．Ｑ３．
Ｑ４はＰチャネル形トランジスタ、Ｑ５．Ｑ６．Ｑ７．
ＱＢ。
、第３図において、ＱＮはメモリトランジスタ、ＱＬ−
Ｑ−は複数のスイッチングＦＥＴを直列接続してなり、
ビット線選択アドレス（以下：Ｙアドレスと称す）によ
って選択されるビット線デコーダ、Ｑｌ、Ｑ２．Ｑ３．
Ｑ４はＰチャネル形トランジスタ、Ｑ５．Ｑ６．Ｑ７．
ＱＢ。
Ｑ９．Ｑ１０はＮチャネル形トランジスタ、Ａは一般的
なＲＯＭ装置の１ビットライン型ＣＭＯＳセンスアンプ
、Ｂは０ＭＯ３差動アンプである。
なＲＯＭ装置の１ビットライン型ＣＭＯＳセンスアンプ
、Ｂは０ＭＯ３差動アンプである。
Ｃは差動アンプのリファレンス用定電圧源である。
以下、トランジスタをＴｒと略記する。
次に動作について説明する。Ｘアドレスによってビット
線デコーダＱＬ−Ｑ、が選択され、ＴｒがＯＮすると、
選択されたビット線Ｍとコモンビット線Ｃが接続される
。このときワード線選択アドレス（以下：Ｘアドレスと
称す）によってメモ’ＪＴｒ ＱＮのゲートに選択信
号である“Ｈ”レベルが供給される。メモリＴｒＱＨは
しきい値電圧（以下： Ｖｔｈ） ニ応じて、ＯＮまた
はＯＦＦ状態となる。メモリＴｒ ＱＮのｖｔｈが、
Ｘアドレスの“Ｈ”レベルより低い場合、メモリＴｒＱ
ＮはＯＮ状態となり、コモンビット線Ｃは″Ｌ″レベル
となる。一方、メモリＴｒ ＱＮのｖｔｈがＸアドレ
スの“Ｈ”レベルよりも高ければ０、メモ’ＪＴｒＱＮ
はＯＦＦ状態となり、コモンビット線ＣはＨ″となる。
線デコーダＱＬ−Ｑ、が選択され、ＴｒがＯＮすると、
選択されたビット線Ｍとコモンビット線Ｃが接続される
。このときワード線選択アドレス（以下：Ｘアドレスと
称す）によってメモ’ＪＴｒ ＱＮのゲートに選択信
号である“Ｈ”レベルが供給される。メモリＴｒＱＨは
しきい値電圧（以下： Ｖｔｈ） ニ応じて、ＯＮまた
はＯＦＦ状態となる。メモリＴｒ ＱＮのｖｔｈが、
Ｘアドレスの“Ｈ”レベルより低い場合、メモリＴｒＱ
ＮはＯＮ状態となり、コモンビット線Ｃは″Ｌ″レベル
となる。一方、メモリＴｒ ＱＮのｖｔｈがＸアドレ
スの“Ｈ”レベルよりも高ければ０、メモ’ＪＴｒＱＮ
はＯＦＦ状態となり、コモンビット線ＣはＨ″となる。
コモンビット線Ｃのレベルは、Ｐチャネル形負荷ＭＯ５
ＦＥＴ Ｑ２とＮチャネル形駆動ＭＯ５ＦＥＴ Ｑ
７で増幅されて、差動アンプＢに入力される。このとき
、差動アンプＢに入力される信号の“Ｈ”レベルを“Ｈ
ｌ”。
ＦＥＴ Ｑ２とＮチャネル形駆動ＭＯ５ＦＥＴ Ｑ
７で増幅されて、差動アンプＢに入力される。このとき
、差動アンプＢに入力される信号の“Ｈ”レベルを“Ｈ
ｌ”。
“Ｌ”レベルを“Ｌｌ”とすると、ノードＤの電位は第
４図の様に”Ｈｌ ”−“Ｌｌ”間をメモリＴｒ Ｑ
Ｎの“０”、１１”に合わせて変化する。
４図の様に”Ｈｌ ”−“Ｌｌ”間をメモリＴｒ Ｑ
Ｎの“０”、１１”に合わせて変化する。
そこで通常ノードＥに差動アンプのリファレンス用電源
として、定電圧源Ｈを接線する。このリファレンス用電
源の電位は”Ｈｌ ”と“Ｌｌ”の中間電位（以下“Ｋ
″レベル称す）にする、ここでＸまたはＸアドレス切換
に伴ってメモリＴｒＱ、が“０”のものから“１”のも
のへ変わるとノードＤの電位は“Ｈ３’″から“Ｌｌ”
となるが、この“Ｈｌ”から“Ｌｌ”へ移行する間、電
位が“Ｋ”レベルを越えたとき、ｂ、ｂは反転し前の状
態から次の状態となり、新しいメモリ情報を増幅し出力
する。また同様に、メモリＴｒ ＱＮが″１”のもの
から“０１のものへ変わると、ノードＤの電位が“Ｌｌ
”から“Ｈｌ”へ移行し、“Ｋ”レベルを越えたとき、
ｂ、ｂは反転して新しい情報を伝える。メモリＴｒ
ＱＮが“１”のものから１″のもの、“０″のものから
“０”のものへ変わるときは、ノードＤの電位は“Ｋ”
レベルを越えないので前の状態を維持する。
として、定電圧源Ｈを接線する。このリファレンス用電
源の電位は”Ｈｌ ”と“Ｌｌ”の中間電位（以下“Ｋ
″レベル称す）にする、ここでＸまたはＸアドレス切換
に伴ってメモリＴｒＱ、が“０”のものから“１”のも
のへ変わるとノードＤの電位は“Ｈ３’″から“Ｌｌ”
となるが、この“Ｈｌ”から“Ｌｌ”へ移行する間、電
位が“Ｋ”レベルを越えたとき、ｂ、ｂは反転し前の状
態から次の状態となり、新しいメモリ情報を増幅し出力
する。また同様に、メモリＴｒ ＱＮが″１”のもの
から“０１のものへ変わると、ノードＤの電位が“Ｌｌ
”から“Ｈｌ”へ移行し、“Ｋ”レベルを越えたとき、
ｂ、ｂは反転して新しい情報を伝える。メモリＴｒ
ＱＮが“１”のものから１″のもの、“０″のものから
“０”のものへ変わるときは、ノードＤの電位は“Ｋ”
レベルを越えないので前の状態を維持する。
従来のＲＯＭ装置の読み出し回路は以上のようになって
いるので、第６図中の”Ｈｌ”から“Ｋ”を越える時間
ｔ１と’Ｌｌ ”から“Ｋ”を越える時間ｔ２はほぼ同
値であり、アクセス時間の高速化を図るため“Ｋ”レベ
ルを“Ｉ（ｌ”に近づけると（第５図（ａ））、ｔｌは
小さくなり“Ｈｌ”−“Ｋ”は速くなるが、逆にｔ２が
大きくなり＠Ｌｌ”→“Ｋ”が遅くなる。同様に“Ｋ”
レベルをＬ１″に近づけてもｔ２が小さくなる分ｔｌが
大きくなり、両者のバランスがくずれ、アクセス時間の
高速化は図れない（第５図中））、又、“Ｈｌ”と“Ｌ
ｌ”を近づけて変化幅をせばめ、ｔｌ、ｔ２を小さくす
ると、今度はわずかなノイズ等でも誤動作してしまい、
動作マージンが無くなってしまい、アクセス時間の高速
化が困難であった（第６図）。
いるので、第６図中の”Ｈｌ”から“Ｋ”を越える時間
ｔ１と’Ｌｌ ”から“Ｋ”を越える時間ｔ２はほぼ同
値であり、アクセス時間の高速化を図るため“Ｋ”レベ
ルを“Ｉ（ｌ”に近づけると（第５図（ａ））、ｔｌは
小さくなり“Ｈｌ”−“Ｋ”は速くなるが、逆にｔ２が
大きくなり＠Ｌｌ”→“Ｋ”が遅くなる。同様に“Ｋ”
レベルをＬ１″に近づけてもｔ２が小さくなる分ｔｌが
大きくなり、両者のバランスがくずれ、アクセス時間の
高速化は図れない（第５図中））、又、“Ｈｌ”と“Ｌ
ｌ”を近づけて変化幅をせばめ、ｔｌ、ｔ２を小さくす
ると、今度はわずかなノイズ等でも誤動作してしまい、
動作マージンが無くなってしまい、アクセス時間の高速
化が困難であった（第６図）。
この発明はこのような問題に鑑み、従来のＲＯＭ読み出
し装置の高速化を図ろうとしてなされたもので、“Ｌｉ
”−“Ｈ１″のときとＨ”−“Ｌｌ”のときとで、ノー
ドＤの電圧（“Ｋ″レベルを変えることによって広いマ
ージンを保ったままアクセス時間の高速化を得ることの
できる半導体集積回路装置を提供することを目的として
いる。
し装置の高速化を図ろうとしてなされたもので、“Ｌｉ
”−“Ｈ１″のときとＨ”−“Ｌｌ”のときとで、ノー
ドＤの電圧（“Ｋ″レベルを変えることによって広いマ
ージンを保ったままアクセス時間の高速化を得ることの
できる半導体集積回路装置を提供することを目的として
いる。
この発明に係る半導体集積回路装置は、１ピ。
トライン形センスアンプと、それに付随する差動アンプ
を有するＲＯＭ読み出し装置において、従来リファレン
ス電源として用いていた定電圧源の代わりに、メインセ
ンスアンプと同じコモンビットラインに接続されたサブ
センスアンプの出力の反転信号を用いたものである。
を有するＲＯＭ読み出し装置において、従来リファレン
ス電源として用いていた定電圧源の代わりに、メインセ
ンスアンプと同じコモンビットラインに接続されたサブ
センスアンプの出力の反転信号を用いたものである。
この発明においては、上記サブセンスアンプの反転信号
をリファレンス電圧として用い、差動アンプにおいてメ
インセンスアンプの出力と逆相のリファレンス電圧でメ
インセンスアンプの出力を比較、判断するようにしたか
ら、広いマージンを保ったままアクセス時間の高速化を
実現できる。
をリファレンス電圧として用い、差動アンプにおいてメ
インセンスアンプの出力と逆相のリファレンス電圧でメ
インセンスアンプの出力を比較、判断するようにしたか
ら、広いマージンを保ったままアクセス時間の高速化を
実現できる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体集積回路装置のＲＯ
Ｍ読出し装置を示し、図において、Ａは第１の、即ちメ
インセンスアンプ、ＦはメインセンスアンプＡと同一構
成の第２の、即ちサブセンスアンプ、Ｇはサブセンスア
ンプＦの出力を反転し差動アンプＢのリファレンス電圧
とするインバータ回路であり、その他の構成は従来例と
同一であるので説明は省略する。
図は本発明の一実施例による半導体集積回路装置のＲＯ
Ｍ読出し装置を示し、図において、Ａは第１の、即ちメ
インセンスアンプ、ＦはメインセンスアンプＡと同一構
成の第２の、即ちサブセンスアンプ、Ｇはサブセンスア
ンプＦの出力を反転し差動アンプＢのリファレンス電圧
とするインバータ回路であり、その他の構成は従来例と
同一であるので説明は省略する。
第２図に上記実施例の動作の各波形図を示す。
ＮはサブセンスアンプＦの出力をインバータ回路Ｇによ
って反転した信号で、差動アンプＢのリファレンス電位
である。Ｐはメインセンスアンプの出力ノードＤの電圧
で”Ｈｌ ″とＬ１″の間を変化する。
って反転した信号で、差動アンプＢのリファレンス電位
である。Ｐはメインセンスアンプの出力ノードＤの電圧
で”Ｈｌ ″とＬ１″の間を変化する。
まず第１図を用いて説明する。
メモリＴｒＱＨがＸアドレスにより、ビット線デコーダ
ＱＬ−ＱＭがＹアドレスによりそれぞれ選択されるとコ
モンビット線ＣにメモＩＪ Ｔ ｒメイン ＱＮのメモリ情報“１”又は“０”が伝わ（コセンスア
ンプＡにより増幅され、ノードＤの電位が変化する。こ
れと同時にサブセンスアンプＦも同様にコモンビット線
Ｃの変化を増幅し、インバータ回路Ｇを介し反転信号を
ノードＥへ伝える。
ＱＬ−ＱＭがＹアドレスによりそれぞれ選択されるとコ
モンビット線ＣにメモＩＪ Ｔ ｒメイン ＱＮのメモリ情報“１”又は“０”が伝わ（コセンスア
ンプＡにより増幅され、ノードＤの電位が変化する。こ
れと同時にサブセンスアンプＦも同様にコモンビット線
Ｃの変化を増幅し、インバータ回路Ｇを介し反転信号を
ノードＥへ伝える。
差動アンプＢはノードＤとノードＥの百出力を受けて判
定・増幅し、ｂ、ｂを出力する。ここで各ノードの電位
の変化を第２図で説明する。第２図で期間Ｔ１はメモリ
Ｔｒ ＱＮが“０２のものを選択している時間、Ｔ２
は“１”のもの、Ｔ３は再び“０”のものを選択してい
る時間とすると、最初Ｔ１の間、）′−ドＤは“Ｈ１″
、ノードＥは”Ｌ２”で安定している０次にメモリＴｒ
ＱＮが“０”から“ｌ”へ変わると、コモンビット線Ｃ
の電圧を受け、ノードＤは“Ｈ１″から′″Ｌ１″へ徐
々に変化する。すると、ノードＥも“Ｌ２”から“Ｈ２
”へ変わり、電位ＫＨで交叉し、差動アンプＢの出力す
、ｂは反転する。この交叉するまでの時間をｔ １１と
すると、従来の判定点″に′を越えるまでの時間ｔ１と
はｔｌ ’＜ｔｌとなる。
定・増幅し、ｂ、ｂを出力する。ここで各ノードの電位
の変化を第２図で説明する。第２図で期間Ｔ１はメモリ
Ｔｒ ＱＮが“０２のものを選択している時間、Ｔ２
は“１”のもの、Ｔ３は再び“０”のものを選択してい
る時間とすると、最初Ｔ１の間、）′−ドＤは“Ｈ１″
、ノードＥは”Ｌ２”で安定している０次にメモリＴｒ
ＱＮが“０”から“ｌ”へ変わると、コモンビット線Ｃ
の電圧を受け、ノードＤは“Ｈ１″から′″Ｌ１″へ徐
々に変化する。すると、ノードＥも“Ｌ２”から“Ｈ２
”へ変わり、電位ＫＨで交叉し、差動アンプＢの出力す
、ｂは反転する。この交叉するまでの時間をｔ １１と
すると、従来の判定点″に′を越えるまでの時間ｔ１と
はｔｌ ’＜ｔｌとなる。
期間Ｔ３に入ると今度はノードＤは”Ｌｌ ″から“Ｈ
ｌ”へ変化する。ノードＥも“Ｈ２”から“Ｌ２”へ移
行し、電位ＫＬで交叉し、差動アンプＢの出力す、τは
再び反転する。この時間をｔ２’とすれば、従来の所要
時間ｔ２と比べ、ｔ２′〈ｔ２となり、ｔ１’、ｔ２’
共に従来のｔｌ、ｔ２より短縮され、トータルのアクセ
ス時間が高速化される。なお、メモリＴｒ ＱＮの“
０”から“０”への変化、“１″から６１′への変化に
ついては従来と同じく出力す、 ｂは反転しないので
問題はない。
ｌ”へ変化する。ノードＥも“Ｈ２”から“Ｌ２”へ移
行し、電位ＫＬで交叉し、差動アンプＢの出力す、τは
再び反転する。この時間をｔ２’とすれば、従来の所要
時間ｔ２と比べ、ｔ２′〈ｔ２となり、ｔ１’、ｔ２’
共に従来のｔｌ、ｔ２より短縮され、トータルのアクセ
ス時間が高速化される。なお、メモリＴｒ ＱＮの“
０”から“０”への変化、“１″から６１′への変化に
ついては従来と同じく出力す、 ｂは反転しないので
問題はない。
以上のようにこの発明によれば、ＲＯＭ読出し装置にお
いて、サブセンスアンプとインバータ回路とにより、メ
インセンスアンプの出力に対し反転した信号をリファレ
ンス信号に用いたので、メインセンスアンプに対し何ら
負担を生じることなく、アクセス時間の高速化を図るこ
とができる。
いて、サブセンスアンプとインバータ回路とにより、メ
インセンスアンプの出力に対し反転した信号をリファレ
ンス信号に用いたので、メインセンスアンプに対し何ら
負担を生じることなく、アクセス時間の高速化を図るこ
とができる。
また、メインセンスアンプとサブセンスアンプを同様な
回路を用いているので、従来の定電圧源に比べ製造プロ
セス等の変動にも強いという効果もある。
回路を用いているので、従来の定電圧源に比べ製造プロ
セス等の変動にも強いという効果もある。
第１図はこの発明の一実施例による半導体集積回路装置
のＲＯＭ装置の読み出し回路の回路図、第２図は上記実
施例の内部回路の波形図、第３図は従来のＲＯＭ装置の
読み出し回路の回路図、第４図は従来のＲＯＭ装置にお
ける内部回路の波形図、第５図（ａｌ、 （ｂ）及び第
６図は従来のＲＯＭ装置における高速化の一例を示す波
形図である。 Ａ・・・第１のセンスアンプ、Ｂ・・・差動アンプ、Ｃ
・・・コモンピント線′、、Ｄ・・・差動アンプの信号
側入力、Ｅ・・・差動アンプのリファレンス側入力、Ｆ
・・・第２のセンスアンプ、Ｇ・・・インバータ回路、
Ｈ・・・リファレンス用定電圧源、Ｍ・・・ビット線。 なお図中同一符号は同−又は相当部分を示す。
のＲＯＭ装置の読み出し回路の回路図、第２図は上記実
施例の内部回路の波形図、第３図は従来のＲＯＭ装置の
読み出し回路の回路図、第４図は従来のＲＯＭ装置にお
ける内部回路の波形図、第５図（ａｌ、 （ｂ）及び第
６図は従来のＲＯＭ装置における高速化の一例を示す波
形図である。 Ａ・・・第１のセンスアンプ、Ｂ・・・差動アンプ、Ｃ
・・・コモンピント線′、、Ｄ・・・差動アンプの信号
側入力、Ｅ・・・差動アンプのリファレンス側入力、Ｆ
・・・第２のセンスアンプ、Ｇ・・・インバータ回路、
Ｈ・・・リファレンス用定電圧源、Ｍ・・・ビット線。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ＲＯＭからなるメモリアレイと、 複数のスイッチングＦＥＴを直列接続して設けられた、
前記メモリアレイのビット線を選択するためのビット線
デコーダと、 それぞれ前記ビット線デコーダの最上位に接続された第
１のセンスアンプと、 前記第１のセンスアンプと同様に前記ビット線デコーダ
の最上位に接続された第１のセンスアンプと同一構成に
なる第２のセンスアンプと、前記第２のセンスアンプの
出力を受けこれを反転出力するインバータ回路と、 前記第１のセンスアンプからの第１の出力と前記インバ
ータ回路によって前記第１のセンスアンプの出力と逆相
とされた前記第２のセンスアンプからの第２の出力とを
差動増幅し、選択されたメモリの情報を出力する差動増
幅器とを備えたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002462A JPS63171497A (ja) | 1987-01-08 | 1987-01-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002462A JPS63171497A (ja) | 1987-01-08 | 1987-01-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63171497A true JPS63171497A (ja) | 1988-07-15 |
Family
ID=11529968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002462A Pending JPS63171497A (ja) | 1987-01-08 | 1987-01-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63171497A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5291452A (en) * | 1991-02-13 | 1994-03-01 | Sharp Kabushiki Kaisha | Sensing amplifier circuit for data readout from a semiconductor memory device |
| US5638317A (en) * | 1990-08-22 | 1997-06-10 | Texas Instruments Incorporated | Hierarchical DRAM array with grouped I/O lines and high speed sensing circuit |
-
1987
- 1987-01-08 JP JP62002462A patent/JPS63171497A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5638317A (en) * | 1990-08-22 | 1997-06-10 | Texas Instruments Incorporated | Hierarchical DRAM array with grouped I/O lines and high speed sensing circuit |
| US5291452A (en) * | 1991-02-13 | 1994-03-01 | Sharp Kabushiki Kaisha | Sensing amplifier circuit for data readout from a semiconductor memory device |
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