JP2004055099A - 差動増幅回路およびそれを用いた半導体記憶装置 - Google Patents
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Abstract
【課題】増幅率の大きな差動増幅回路及びそのような差動増幅回路を用いた半導体記憶装置を提供する。
【解決手段】差動増幅回路は、一対のP型トランジスタP1およびP2と、一対のエンハンスメント型NチャネルMOSトランジスタN1およびN2とで構成する。P型トランジスタP1およびP2は、それぞれのゲートが他のドレインに接続(クロスカップル接続)する。N型トランジスタN1およびN2のゲートには、一定電圧VG(Vth≦VG≦Vdd)を印加する。入力端子Dと入力端子DCには、大きさの異なる電流が入力され、N型トランジスタN1とN2は、それを流れる電流に応じた電圧を、それぞれ出力端子Q、QCに発生させる。また、この差動増幅回路を半導体記憶装置のデータ読み出しのためのセンスアンプとして用いる。
【選択図】 図1
【解決手段】差動増幅回路は、一対のP型トランジスタP1およびP2と、一対のエンハンスメント型NチャネルMOSトランジスタN1およびN2とで構成する。P型トランジスタP1およびP2は、それぞれのゲートが他のドレインに接続(クロスカップル接続)する。N型トランジスタN1およびN2のゲートには、一定電圧VG(Vth≦VG≦Vdd)を印加する。入力端子Dと入力端子DCには、大きさの異なる電流が入力され、N型トランジスタN1とN2は、それを流れる電流に応じた電圧を、それぞれ出力端子Q、QCに発生させる。また、この差動増幅回路を半導体記憶装置のデータ読み出しのためのセンスアンプとして用いる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、差動増幅回路およびそれを用いた半導体記憶装置に関し、特に、増幅率の大きな差動増幅回路およびそれを用いた半導体記憶装置に関する。
【0002】
【従来の技術】
スタティックRAMなどの半導体記憶装置において、メモリセル内のデータを読み出す際には、そのメモリセルに接続されたビット線対に電流が流れる。このビット線対を流れる電流は、メモリセル内のデータが「H」レベルか「L」レベルかに応じて、いずれかが大きくなるが、その電流の差は微小なので、微小な電流の差を増幅するためのセンスアンプとして差動増幅回路が用いられる。
【0003】
このような半導体記憶装置に使用されている差動増幅回路には、たとえば、特開平7−230694号公報に記載されているものがある。
【0004】
図13は、この差動増幅器の基本構成を示す。同図に示すように、差動増幅回路は、1対のPチャンネルMOSトランジスタ(以下、P型トランジスタ)P100およびP101と、1対のNチャネルMOSトランジスタ(以下、N型トランジスタ)N100およびN101とで構成される。
【0005】
P型トランジスタP100およびP101は、それぞれのゲートが他のドレインに接続(クロスカップル接続)されている。N型トランジスタN100およびN型トランジスタN101は、それぞれ、ダイオード接続されている。
【0006】
入力端子Dは、P型トランジスタP100のソースに接続され、入力端子DCは、P型トランジスタP101のソースに接続されている。出力端子Qは、N型トランジスタN100のドレインおよびP型トランジスタP100のドレインに共通接続され、出力端子QCは、N型トランジスタN101のドレインおよびP型トランジスタP101のドレインに共通接続されている。
【0007】
入力端子Dと入力端子DCとには、それぞれ電流I1とI2とが入力される。ここでは、電流I1の方が、電流I2よりも大きいものとする。電流I1は、P型トランジスタP100およびN型トランジスタN100を通って流れ、電流I2は、P型トランジスタP101およびN型トランジスタN101を通って流れる。
【0008】
クロスカップル接続されたP型トランジスタP100およびP101による正帰還動作が行われる。入力端子Dから、電流I1=Iの電流が流れ、入力端子DCから、電流I2=I−dIの電流が流れたときには、この電流値に応じて、出力端子QにV、出力端子QCにV−dVの電圧が発生する。そして、このdVが十分大きいと、出力端子Qを「H」レベル、出力端子QCを「L」レベルに判別することができる。そして、この出力端子対の電圧レベルより、メモリセル内のデータが「H」か「L」かを判別することができる。
【0009】
以上のように、従来の差動増幅回路は、入力される電流値の差を、出力端子対の電圧レベルの差として増幅することができる。そして、このような差動増幅回路を半導体記憶装置のセンスアンプとして用いると、メモリセルからデータを読み出す際に、ビット線対を流れる電流の差を、出力端子対の電圧レベルの差に増幅するので、増幅された電圧レベルにより、メモリセル内のデータが「L」であるのか、「H」であるのかを判別することができる。
【0010】
【発明が解決しようとする課題】
しかしながら、このような従来の差動増幅回路では、入力電流差dIに対する出力電圧差dVの比である増幅率が十分ではない。
【0011】
その理由は、ダイオード接続されたN型トランジスタの特性による。
図14は、ダイオード接続されたN型トランジスタの電流−電圧特性を示す。特性曲線の傾きは、同図のように急峻なため、ドレイン電流の差dIが小さいときには、ドレイン・ソース電圧の差dVも小さい。したがって、入力電流差dIが小さいと、出力電圧差dVも小さくなる。
【0012】
この差動増幅回路をSRAMのセンスアンプに用いた場合に、入力電流差dIは0〜100μAとなるが、この電流差に対する出力電圧差dVは、Vddの約30%でありきわめて微小なので、出力端子対のいずれの電圧レベルが「L」または「H」であるのかを正常に判別することができない。その結果、P型トランジスタP100およびP101による正帰還動作が繰り返されて、dVがより大きな値になるまでは、出力端子対の電圧レベルが判別できず、メモリセルからのデータの読み取り速度が遅くなる。
【0013】
そこで、本発明は、増幅率の大きな差動増幅回路およびそのような差動増幅回路を用いた半導体記憶装置を提供することを目的とする。
【0014】
【課題を解決するための手段】
以上の目的を達成するために、この発明に係わる差動増幅回路は、第1および第2の入力端子と、第1および第2の出力端子と、ソースには前記第1の入力端子が接続され、ドレインには前記第1の出力端子が接続され、ゲートには前記第2の出力端子が接続された第1のP型トランジスタと、ソースには前記第2の入力端子が接続され、ドレインには前記第2の出力端子が接続され、ゲートには前記第1の出力端子が接続された第2のP型トランジスタと、ソースが接地され、ドレインには前記第1の出力端子が接続され、ゲートには第1の電位が印加された第1のN型トランジスタと、ソースが接地され、ドレインには前記第2の出力端子が接続され、ゲートには前記第1の電位が印加された第2のN型トランジスタとを備え、前記第1の電位は、前記第1のN型トランジスタおよび前記第2のN型トランジスタを導通状態にさせる電位とする。
【0015】
好ましくは、前記第1のP型トランジスタおよび前記第2のP型トランジスタは、ディプレッション型とする。
【0016】
好ましくは、前記差動増幅回路は、増幅非活性時には、前記第1のN型トランジスタおよび前記第2のN型トランジスタのゲートに印加される電位は、前記第1の電位の代わりに、前記第1のN型トランジスタおよび前記第2のN型トランジスタを非導通状態とする電位である第2の電位とする。
【0017】
好ましくは、前記差動増幅回路は、第1の制御信号が入力され、前記第1の電位または第2の電位を前記第1のN型トランジスタおよび前記第2のN型トランジスタのゲートに出力するインバータ回路を含み、前記インバータ回路は、増幅活性時には、接地電位からなる第1の制御信号が入力されて、第1の電位を出力し、増幅非活性時には、電源電位からなる第1の制御信号が入力されて、第2の電位を出力する。
【0018】
好ましくは、前記差動増幅回路は、さらに、第3のN型トランジスタを含み、前記第1のN型トランジスタおよび前記第2のN型トランジスタのソースは、接地される代わりに、前記第3のN型トランジスタのドレインに接続され、前記第3のN型トランジスタは、ソースが接地され、ドレインには前記第1のN型トランジスタおよび前記第2のN型トランジスタのソースが接続され、ゲートには第2の制御信号が入力され、前記第2の制御信号は、増幅活性化時には、前記第3のN型トランジスタを導通状態にさせる第3の電位であり、増幅非活性化時には、前記第3のN型トランジスタを非導通状態にさせる第4の電位とする。
【0019】
好ましくは、前記差動増幅回路は、さらに、前記第1のP型トランジスタに並列に接続された第3のP型トランジスタと、前記第2のP型トランジスタに並列に接続された第4のP型トランジスタとを含み、前記第3のP型トランジスタと前記第4のP型トランジスタのそれぞれのゲートには、第3の制御信号が入力され、前記第3の制御信号は、増幅活性開始時には、前記第3のP型トランジスタおよび前記第4のP型トランジスタを導通状態にさせる第5の電位であり、前記第1の出力端子と前記第2の出力端子との電圧差が安定する第1増幅時間経過後には、前記第3のP型トランジスタおよび前記第4のP型トランジスタを非導通状態にさせる第6の電位とする。
【0020】
好ましくは、前記第3の制御信号は、前記第6の電位になった後、前記第1の出力端子と前記第2の出力端子との電圧差が安定する第2増幅時間経過後には、前記第1の入力端子から入力される第1の入力電流と前記第2の入力端子から入力される第2の入力電流の大きさが逆転する前に、前記第5の電位とする。
【0021】
また、この発明の半導体記憶装置は、メモリセルからのデータの読み出しのためのセンスアンプを備えた半導体記憶装置において、前記センスアンプとして、前記差動増幅回路を適用する。
【0022】
好ましくは、前記半導体記憶装置は、さらに、外部よりクロック信号と、読出し/書込み信号とが入力され、読出し/書込み信号が、読出しを指示するものであるときに、クロック信号に同期させて、電源電位からなる第1の制御信号を出力し、その他の場合には、接地電位からなる第1の制御信号を出力する増幅制御手段を備える。
【0023】
好ましくは、前記半導体記憶装置は、さらに、外部よりクロック信号と、読出し/書込み信号が入力され、読出し/書込み信号が、読出しを指示するものであるときに、クロック信号に同期させて、前記第3の電位からなる第2の制御信号を出力し、その他の場合には、前記第4の電位からなる第2の制御信号を出力する増幅制御手段を備える。
【0024】
好ましくは、前記半導体記憶装置は、さらに、外部よりクロック信号と、読出し/書込み信号が入力され、読出し/書込み信号が、読出しを指示するものであるときに、クロック信号の立ち上がり時から前記第1増幅時間だけ前記第5の電位からなる第3の制御信号を出力し、その他の場合には、前記第6の電位からなる第3の制御信号を出力する増幅制御手段を備える。
【0025】
好ましくは、前記半導体記憶装置は、ビット線に対応して設けられた負荷トランジスタと、メモリセルへのデータの書込み時には、前記負荷トランジスタのすべてを非導通状態にし、メモリセルからのデータの読出し時には、読出しを行なうメモリセルに接続されたビット線対に接続された前記負荷トランジスタのみを導通状態にし、その他の前記負荷トランジスタを非導通状態にする負荷制御手段を備える。
【0026】
好ましくは、前記負荷制御手段は、外部よりクロック信号と、読出し/書込み信号とが入力され、読出し/書込み信号が、書込みを指示するものであるときに、クロック信号に、同期させて、第1の論理状態を示す負荷制御信号を出力し、その他の場合には、第2の論理状態を示す負荷制御信号を出力する負荷制御信号生成手段と、ビット線対に対応して設けられた論理手段とを備え、前記論理手段は、対応するビット線対が選択される場合には第2の論理状態を示し非選択の場合には第1の論理状態を示す選択信号と、前記負荷制御信号との論理和信号を生成し、前記論理和信号と前記クロック信号との論理積信号を生成し、前記論理積信号を前記ビット線対に接続された前記負荷トランジスタのゲートに出力する。
【0027】
【発明の実施の形態】
以下、本発明の実施形態について、図面を用いて説明する。
【0028】
(第1の実施形態)
図1は、本実施の形態に係わる差動増幅回路を示す。
【0029】
この差動増幅回路は、1対のPチャンネルMOSトランジスタ(以下、P型トランジスタ)P1およびP2と、1対のNチャネルMOSトランジスタ(以下、N型トランジスタ)N1およびN2とで構成される。本実施の形態では、P型トランジスタP1およびP2と、N型トランジスタN1およびN2は、エンハンスメント型として説明する。
【0030】
P型トランジスタP1およびP2は、それぞれのゲートが他のドレインに接続(クロスカップル接続)されている。
【0031】
N型トランジスタN1およびN2は、本実施の形態の特徴部分であり、それぞれのソースが接地されており、ゲートには、N型トランジスタN1およびN2をオン状態で動作させるために、外部より一定電圧VG(Vth≦VG≦Vdd)が印加されている。ここで、Vddは、この差動増幅回路の電源電圧を示す。Vthは、N型トランジスタN1およびN2がオン状態であるための最小の電圧である。VGは、この範囲であればいずれでもよいが、N型トランジスタN1およびN2を飽和状態で導通するものがより望ましい。
【0032】
N型トランジスタN1およびN2は、それを流れる電流に応じた電圧を、それぞれ出力端子Q、QCに発生させる。
【0033】
入力端子D、入力端子DCは、それぞれ、P型トランジスタP1、P2のソースに接続されている。出力端子Qは、N型トランジスタN1のドレインおよびP型トランジスタP1のドレインに共通接続され、出力端子QCは、N型トランジスタN2のドレインおよびP型トランジスタP2のドレインに共通接続されている。
【0034】
次に、この差動増幅回路の動作を説明する。
まず、入力端子Dと入力端子DCとには、それぞれ電流I1とI2とが入力される。ここでは、電流I1の方が、電流I2よりも大きいものとする。
【0035】
電流I1は、P型トランジスタP1およびN型トランジスタN1を通って流れ、電流I2は、P型トランジスタP2およびN型トランジスタN2を通って流れる。N型トランジスタN1を流れる電流I1の方が、N型トランジスタN2を流れる電流I2よりも大きいので、出力端子Qの電圧V1は、出力端子QCの電圧V2よりも大きくなる。
【0036】
ここで、出力端子Qの大きな電圧V1は、P型トランジスタP2のゲートに印加されているので、正帰還動作により、P型トランジスタP2の駆動力は減少し、電流I2は、さらに小さくなる。
【0037】
一方、出力端子QCの小さな電圧V2は、P型トランジスタP1のゲートに印加されるので、正帰還動作により、P型トランジスタP1の駆動力は増加し、電流I1は、さらに大きくなる。
【0038】
入力端子Dから、電流I1=Iの電流が流れ、入力端子DCから、電流I2=I−dIの電流が流れているときには、この電流値に応じて、出力端子Qに電圧V、出力端子QCに電圧V−dVが発生する。本実施の形態では、従来技術で説明した差動増幅回路と異なり、このdVが十分に大きいため、出力端子Qを「H」レベル、出力端子QCを「L」レベルとして判別することができる。
【0039】
dVが必要な程度大きくなる理由を以下に説明する。
図2は、ゲート電圧を固定した場合のN型トランジスタの電流−電圧特性を示す。同図の特性曲線の傾きは、図14に示す特性曲線の傾きと比べて緩やかなので、ドレイン電流Idの差dIに対して、ドレイン・ソース電圧Vdの差dVは大きいという特性を示している。
【0040】
本実施の形態では、N型トランジスタN1およびN2のゲートは、ダイオード接続するのではなく、一定電圧VGを印加しているので、図2に示すような電流−電圧特性を示す。この差動増幅回路をSRAMのセンスアンプに用いた場合に、入力電流差dIは0〜100μAとなるが、この電流差に対する出力電圧差dVは、Vddの約50%であり十分に大きく、出力端子対のいずれの電圧レベルが「L」または「H」であるのかを正常に判別することができる。
【0041】
以上のように、本実施の形態に係わる差動増幅回路によれば、N型トランジスタN1およびN2のゲートに一定電圧を印加することによって、増幅率を大きくすることができる。
【0042】
なお、本実施の形態では、P型トランジスタP1およびP2やN型トランジスタN1およびN2として、エンハンスメント型のMOSトランジスタを用いたが、ディプレッション型のMOSトランジスタであってもよい。
【0043】
特に、P型トランジスタP1およびP2については、ディプレッション型MOSトランジスタにすると、次のような利点がある。すなわち、この差動増幅回路では、増幅時に、出力端子QおよびQCの電圧が高くなると、P型トランジスタP1およびP2の駆動力は小さくなり、増幅が遅くなるという問題がある。ディプレッション型のMOSトランジスタは、エンハンスメント型のMOSトランジスタよりも、同じゲート電圧に対して、駆動力が大きいという特性を有するので、P型トランジスタP1およびP2を、ディプレッション型にすることで、増幅をはやくすることができる。
【0044】
また、本実施の形態では、N型トランジスタN1およびN2のゲートに印加する電圧VGとして差動増幅回路の電源Vdd以下としたが、これに限定されるものではなく、Vdd以上の外部電源の電圧を印加するものとしてもよい。
【0045】
また、VGとしてVth以上としたが、Vthは、N型トランジスタN1およびN2がエンハンメント型であれば、正の値なので、VGに正の電位を印加することが必要になるが、N1およびN2がディプレッション型であれば、負の値となるので、VGに接地電位や負の電位を印加してもよい。
【0046】
(第2の実施形態)
図3は、本実施の形態に係わる差動増幅回路を示す。同図に示す差動増幅回路は、図1に示す第1の実施形態と同様に、クロスカップル接続されたP型トランジスタP1およびP2を含む。しかしながら、第1の実施形態では、N型トランジスタN1およびN2のゲートには、一定の電圧が印加されていたが、本実施の形態では、N型トランジスタN1およびN2のゲートは、CMOSインバータ回路IV5に接続される。
【0047】
このCMOSインバータ回路IV5は、エンハンスメント型のP型トランジスタP5とエンハンスメント型N型トランジスタN5とからなり、P型トランジスタP5のソースには、VGが印加され、N型トランジスタN5のソースは接地されている。CMOSインバータ回路IV5は、「L」レベルの制御信号SECが入力される場合には、VGを出力し、「H」レベルの制御信号SECが入力される場合には、接地電位を出力する。
【0048】
この差動増幅回路の動作を説明する。
増幅動作を行なう場合には、外部より制御信号SECを「L」レベルに設定する。これにより、N型トランジスタN1およびN2のゲートには、VGが印加される。したがって、図1と同じ増幅動作が行われる。
【0049】
増幅動作を行わない場合には、外部より制御信号SECを「H」レベルに設定する。これにより、N型トランジスタN1およびN2のゲートには、接地電位が印加される。その結果、N型トランジスタN1およびN2は、オフ状態となるので、これらのトランジスタを通って、消費電流が流れない。
【0050】
以上のように、本実施の形態に係わる差動増幅回路によれば、第1の実施形態と同様に増幅率を大きくすることができることに加えて、増幅動作を行わないときには、消費電流が流れないので消費電力を低減することができる。
【0051】
なお、本実施の形態では、N型トランジスタN1およびN2としてエンハンスメント型を想定したため、CMOSインバータ回路IV5は、「H」レベルの制御信号SECが入力される場合には、出力する電位を接地電位としたが、より一般的には、出力する電位は、N型トランジスタN1およびN2をオフ状態にする電位であればよい。
【0052】
(第3の実施形態)
図4は、本実施の形態に係わる差動増幅回路を示す。同図に示す差動増幅回路は、図1に示す第1の実施形態に係わる差動増幅回路と同様に、クロスカップル接続されたP型トランジスタP1およびP2を含む。しかしながら、図1に示す第1の実施形態に係わる差動増幅回路では、N型トランジスタN1およびN2のソースは、それぞれ接地されていたが、本実施の形態では、N型トランジスタN1およびN2のソースは、接地されるのではなく、エンハンスメント型N型トランジスタN6のドレインに共通接続される。そして、このN型トランジスタN6のゲートには外部より制御信号SEを印加し、ソースを接地する。
【0053】
この差動増幅回路の動作を説明する。
増幅動作を行なう場合には、外部より制御信号SEを「H」レベルに設定する。これにより、N型トランジスタN6はオン状態になり、第1の実施形態と同じようにして増幅が行われる。
【0054】
一方、増幅動作を行わない場合には、外部より制御信号SEを「L」レベルに設定する。これにより、N型トランジスタN6はオフ状態になるので、N型トランジスタN6を通って、消費電流が流れない。
【0055】
以上のように、本実施の形態に係わる差動増幅回路によれば、第1の実施形態と同様に増幅率を大きくすることができることに加えて、増幅動作を行わないときには、消費電流が流れないので消費電力を低減することもできる。
【0056】
(第4の実施形態)
図5は、本実施の形態に係わる差動増幅回路を示す。同図に示す差動増幅回路は、図1に示す第1の実施形態に係わる差動増幅回路と同様に、クロスカップル接続されたP型トランジスタP1およびP2を含む。本実施の形態では、さらに、P型トランジスタP1およびP2に、それぞれ、エンハンスメント型P型トランジスタP3およびP4が並列接続されている。そして、このP型トランジスタP3およびP4のゲートには、外部より制御信号INCが印加される。
【0057】
この制御信号INCにより、増幅開始時には、P型トランジスタP3およびP4はオン状態にされる。これは、第1の実施形態のように、増幅開始時に、N型トランジスタN1およびN2への電流のルートがP型トランジスタP1およびP2だけだとすると、増幅開始時に、出力端子QおよびQCの電圧が高い場合には、P型トランジスタP1またはP2の駆動力が低くなって、電流が流れにくい状態が生じる。そのような状態にあるときには、N型トランジスタN1およびN2への大きさの異なる電流の流れが遅くなり、出力端子対Q、QCに電圧差が生じるまでに時間を要し、その結果、正帰還作用により電圧差dVが得られるまでの時間が長くなる。
【0058】
本実施の形態では、増幅開始時にP型トランジスタP3およびP4によるN型トランジスタN1およびN2への電流のルートを確保することで、増幅開始時にN型トランジスタN1およびN2へ大きさの異なる電流がはやく流れるようにして、出力端子対Q、QCに電圧差を迅速に生じさせることができる。これにより、その後、P型トランジスタP3およびP4をオフ状態にしても、既に、出力端子対に十分な電圧差dV′が得られているので、正帰還作用により、さらに大きな電圧差dVが得られるまでの時間は短くなる。
【0059】
この差動増幅回路の動作を図6に示すタイミングチャートを参照しつつ、説明する。
【0060】
まず、時刻t1において、外部より制御信号INCを「L」レベルに設定して、Δt時間だけ、第1段階の増幅を行なう。ここで、Δtは、第1段階の増幅に要する時間を意味し、第1増幅時間とよぶ。
【0061】
電流I1は、P型トランジスタP1およびP3を経由して、N型トランジスタN1に流れ、電流I2は、P型トランジスタP2およびP4を経由して、N型トランジスタN2に流れる。
【0062】
この差動増幅回路では、図1に示す差動増幅回路と異なり、クロスカップル接続されたP型トランジスタP1またはP2を通るルート以外にも、P型トランジスタP3またはP4のルートでも電流が流れる。そのため、安定状態では、電流I2=I−dI′(dI′<dI)となり、電流I2は、図1の差動増幅回路の、安定時の電流I2(=I−dI)よりも大きい。一方、電流I1=Iとし、図1の差動増幅回路の安定時の電流I1と等しいものとする。これは、図1の差動増幅回路では、安定状態では、P型トランジスタP1の駆動力が十分大きく、電流I1が十分に大きいため、本実施の形態でルートを増やしても、電流I1が変化しないためである。このような電流の大きさに応じて、出力端子Qに電圧V1=Vが発生し、出力端子QCに電圧V2=V−dV′(dV′<dV)が発生する。
【0063】
次に、安定状態に達した後の時刻t2(=t1+Δt)において、外部より制御信号INCを「H」レベルに設定して、Δtsだけ、第2段階の増幅を行なう。ここで、Δtsは、第2段階の増幅に要する時間を意味し、第2増幅時間とよぶ。これにより、P型トランジスタP3とP4はオフ状態となるので、電流I1は、P型トランジスタP1のみを経由してN型トランジスタN1に流れ、電流I2は、P型トランジスタP2のみを経由してN型トランジスタN2に流れる。その結果、安定状態では、図1に示す差動増幅回路と同じ増幅率となる。つまり、出力端子Qに電圧V1=Vが発生し、出力端子QCに電圧V2=V−dVが発生する。
【0064】
次に、時刻t3(=t2+Δts)において、外部より制御信号INCを「L」レベルに設定する。これにより、再び、P型トランジスタP3およびP4がオン状態となり、安定状態では、出力端子Qの電圧V1=Vとなり、出力端子QCの電圧V2=V−dV′(dV′<dV)にもどる。
【0065】
次に、時刻t4において、電流I1とI2の電流の大きさが逆転しはじめると、電圧V1とV2の大きさも逆転しはじめる。
【0066】
次に、時刻t5において、外部より制御信号INCを「H」レベルに設定する。これにより、P型トランジスタP3およびP4がオフ状態となり、安定状態では、出力端子Qの電圧V1=V−dVとなり、出力端子QCの電圧V2=Vとなる。
【0067】
以上のように、本実施の形態に係わる差動増幅回路によれば、第1の実施形態と同様に増幅率を大きくすることができることに加えて、以下の特徴がある。
【0068】
増幅開始時に、P型トランジスタP3およびP4をオン状態にすることにより、増幅開始時に、N型トランジスタN1およびN2への電流がはやく流れるので、増幅に要する時間を短くすることができる。
【0069】
さらに、電流の大きさが反転する場合に、電流の大きさが反転する時刻よりも前に、電圧差をdV′と小さくしておくことにより、電圧の大きさを短時間に反転させることができる。
【0070】
(第5の実施形態)
図7は、本実施の形態に係わるスタティックランダムアクセスメモリ(以下、SRAMと称す)の構成を示すブロック図である。
【0071】
SRAMは、行列状に配置された複数のメモリセルM1〜M8と、メモリセルM1〜M4を選択するためのワード線WL1と、メモリセルM5〜M8を選択するためのワード線WL2と、メモリセルM1、M5に接続されたビット線対B1、B1Cと、メモリセルM2、M6に接続されたビット線対B2、B2Cと、メモリセルM3、M7に接続されたビット線対B3、B3Cと、メモリセルM4、M8に接続されたビット線対B4、B4Cとを備える。
【0072】
メモリセルは、インバータIV1、IV2をクロスカップル接続させたフリップフロップと、トランスファゲートN11およびN12とからなる。2つの記憶ノードND1およびND1Cは、(L、H)または(H、L)の双安定状態を保持する。記憶ノードND1が「H」レベルで、記憶ノードND1Cが「L」レベルのときには、1ビットデータ「1」がこのメモリセルに記憶されており、記憶ノードND1が「L」レベルで、記憶ノードND1Cが「H」レベルのときには、1ビットデータ「0」がこのメモリセルに記憶されている。
【0073】
また、このSRAMは、ビット線B1〜B4Cに接続されるP型負荷トランジスタP11〜P18と、ビット線対の間に接続されたP型イコライズトランジスタP31〜P34と、ビット線B1〜B4Cに接続されたトランスファゲートP21〜P28と、トランスファゲートP21〜P28に接続されたデータ線対DL、DLCと、トランスファゲートP21〜P28のゲートに接続されるカラム選択線DY1〜DY4とを備える。
【0074】
さらに、このSRAMは、ロウデコーダ11と、カラムデコーダ12と、制御回路13と、読出し/書込み回路14とを備える。
【0075】
ロウデコーダ11は、外部から与えられるアドレス信号Xおよびクロック信号Tにしたがって、複数のワード線のうちのいずれかのワード線を活性化レベル「H」に立ち上げる。
【0076】
カラムデコーダ12は、外部から与えられるカラムアドレス信号Y0、Y1およびクロック信号Tにしたがって、複数のカラム選択線DY1〜DY4のうちのいずれかのカラム選択線を活性化レベル「L」にする。
【0077】
図8は、制御回路13の構成を示す。同図に示すように、制御回路13は、ANDゲート15と、遅延回路16と、インバータ17と、NANDゲート18と、インバータ19と、ANDゲート20とで構成される。制御回路13には、クロック信号Tと書込み信号WECを入力し、制御信号CT1、CT2、CT3を出力する。ここで、遅延回路16は、制御信号CT1をΔtだけ遅延させるもので、たとえば複数段のインバータの直列回路で構成される。ここで、Δtは、第4の実施形態で説明した、第1増幅時間である。
【0078】
この制御回路13に入力される信号(T、WEC)と出力される信号(CT1、CT2、CT3)との関係を図9に示す。同図において、クロック信号Tが「H」レベルで、書込み信号WECが「H」レベルのときには、CT2は、遅延回路による遅延時間Δtだけ、「L」レベルとなるが、Δt経過後には、「H」レベルとなる。
【0079】
図10は、読出し/書込み回路14の構成を示す。読出し/書込み回路14は、クロック信号Tと制御信号CT1、CT2、およびCT3とにしたがって、外部からの入出力データ信号DQに応じて、いずれかのメモリセルにデータを書込み、いずれかのメモリセルから出力されたデータに応じて、入出力データ信号DQを生成して外部に出力する。読出し/書込み回路14は、書込みドライバ21と、センスアンプ22と、R−Sフリップフロップ23とからなる。
【0080】
書込みドライバ21は、制御信号CT3が「H」レベルのとき(すなわち書込み信号WECが「L」レベルで、クロック信号Tが「H」レベルのとき)に活性化する。書込みドライバ21は、活性化時には、データ入出力信号DQに基づいて、データ線対DL、DLCの一方を「H」レベルに設定し、他方を「L」レベルに設定することで、いずれかのメモリセルにデータを書込む。
【0081】
センスアンプ22は、本実施の形態の特徴部分であり、第4の実施形態で説明したように、増幅率を大きくし、増幅率を段階的に変化させるために、P型トランジスタP1、P2、P3、およびP4とN型トランジスタN1およびN2とを含み、さらに、第2の実施形態で説明したように、増幅動作を行なわないときに消費電流が流れないようにするために、N型トランジスタN6を含む差動増幅回路である。さらに、このセンスアンプ22は、イコライズトランジスタP8、P9を含む。
【0082】
このセンスアンプ22は、制御信号CT1、CT2とクロック信号Tとにより以下のように制御される。
【0083】
制御信号CT1が「H」レベルのとき(すなわち書込み信号WECが「H」レベルで、クロック信号Tが「H」レベルのとき)に、増幅動作が活性化される。
【0084】
また、制御信号CT2により、P型トランジスタP3およびP4が制御される。つまり、制御信号CT2が「L」レベルになるΔt時間だけ、P型トランジスタP3およびP4はオン状態となり、その後、制御信号CT2が「H」レベルとなると、P型トランジスタP3およびP4はオフ状態となる。
【0085】
また、クロック信号Tにより、トランスファゲートP8およびP9は制御される。つまり、クロック信号Tが「L」レベルのときには、トランスファゲートP8およびP9はオン状態となり、入力端子対D、DCの電圧および出力端子対Q、QCの電圧は、イコライズされる。クロック信号Tが「H」レベルのときには、トランスファゲートP8およびP9はオフ状態となり、増幅動作が活性化される。
【0086】
次に、このセンスアンプ22に入力される電流について説明する。
図7に示すメモリセル内のデータが「1」の場合に、記憶ノードND1が「H」レベルで、記憶ノードND1Cが「L」レベルである。
【0087】
この場合に、電源Vddから負荷トランジスタP11を介してビット線B1に流れる電流のほとんどすべてが、トランスファゲートP21とデータ線DLを介してセンスアンプ22に流れる。
【0088】
一方、電源Vddから負荷トランジスタP12を介してビット線B1Cに流れる電流は、記憶ノードND1Cが「L」レベルのため、その一部がメモリセルM1に流れ込み、残りの電流がトランスファゲートP22とデータ線DLCを介してセンスアンプ22に流れる。
【0089】
したがって、メモリセル内のデータが「1」の場合に、このデータを読み出すときには、データ線DLを流れる電流の方がデータ線DLCを流れる電流よりも大きくなる。そして、この電流の大きさの違いを、差動増幅回路が増幅して出力する。
【0090】
一方、メモリセル内のデータが「0」の場合に、このデータを読み出すときには、データ線DLCを流れる電流の方がデータ線DLを流れる電流よりも大きくなる。
【0091】
図10に示すセンスアンプ22は、データ線DLおよびDLCより入力端子対D、DCに入力される電流の大きさの差を増幅して、出力端子対Q、QCに電圧V1、V2を発生させる。センスアンプ22により、データ線DLより入力される電流の方がデータ線DLCより入力される電流よりも大きい場合には、出力端子Qの電圧V1は、「H」レベルとなり、出力端子QCの電圧V2は、「L」レベルとなる。逆に、データ線DLCより入力される電流の方がデータ線DLより入力される電流よりも大きい場合には、出力端子Qの電圧V1は、「L」レベルとなり、出力端子QCの電圧V2は、「H」レベルとなる。
【0092】
R−Sフリップフロップ23は、電圧V1、V2のレベルに応じたデータ入出力信号DQを出力する。すなわち、R−Sフリップフロップ23は、V1>V2(メモリセル内のデータが「1」)の場合には、「H」レベルのデータ入出力信号DQを出力し、V1<V2(メモリセル内のデータが「0」)の場合には、「L」レベルのデータ入出力信号DQを出力する。
【0093】
次に、このSRAMの動作について図11のタイミングチャートを参照しつつ、説明する。
【0094】
まず、メモリセルに対して書込みを行なうときの動作について説明する。ここでは、メモリセルM1に対してデータ「1」の書込みを行なう場合について説明する。
【0095】
まず、書込み時には、外部より書込み信号WECが「L」レベルに設定される。
【0096】
そして、時刻t11において、外部よりクロック信号Tが「H」レベルに設定される。クロック信号Tが「H」レベルになることによって、イコライズトランジスタP31〜P34は、オフ状態となる。
【0097】
また、ロウデコーダ11は、クロック信号Tに同期させて、ワード線WL1を「H」レベルに設定する。また、カラムデコーダ12は、クロック信号Tに同期させて、カラム選択線DY1を「L」レベルに設定する。ワード線WL1が「H」レベルになり、カラム選択線DY1が「L」レベルになることによって、トランスファゲートN11、N12、P21、およびP22は、オン状態となって、メモリセルM1が選択される。
【0098】
また、制御回路13は、書込み信号WECが「L」レベルの場合には、クロック信号Tに同期させて、制御信号CT3を「H」レベルに立ち上げる。制御信号CT3が「H」レベルになることによって、負荷トランジスタP11〜P18は、オフ状態となるとともに、書込みドライバ21は、活性化される。
【0099】
書込みドライバ21は、外部より「H」レベルのデータ入出力信号DQが送られてくると、データ線DLに「H」レベルの電圧を印加し、データ線DLCに「L」レベルの電圧を印加する。
【0100】
次に、時刻t12において、外部よりクロック信号Tが「L」レベルに設定される。クロック信号Tが「L」レベルになると、ロウデコーダ11は、ワード線WL1を「L」レベルに設定し、カラムデコーダ12は、カラム選択線DY1を「H」レベルに設定し、制御回路11は、制御信号CT3を「L」レベルに設定する。これにより、書込みドライバ21は、非活性化し、トランスファゲートN11、N12、P11、およびP12はオフ状態となり、イコライズトランジスタP31〜P34は、オン状態となって、書込み動作は終了する。
【0101】
次に、メモリセルに対して読出しを行なうときの動作について説明する。
ここでは、メモリセルM1からデータ「1」を読み出す場合を説明する。
【0102】
まず、外部より書込み信号WECが「H」レベルに設定される。
そして、時刻t13において、外部よりクロック信号Tが「H」レベルに設定される。これにより、書込み時と同様に、トランスファゲートN11、N12、P21、およびP22は、オン状態となって、メモリセルM1が選択されるとともに、イコライズトランジスタP31〜P34は、オフ状態となる。
【0103】
また、制御回路13は、書込み信号WECが「H」レベルの場合には、クロック信号Tに同期させて、制御信号CT1を「H」レベルに立ち上げる。これにより、差動増幅回路が増幅活性化される。制御回路13は、読出し時と異なり、制御信号CT3を「H」レベルに立ち上げないので、負荷トランジスタP11〜P18は、オン状態となる。
【0104】
また、制御回路13は、時刻t13〜t14(t14=t13+Δt)の間、制御信号CT2を「L」レベルに立ち下げる。
【0105】
センスアンプ22のトランジスタは、設定された制御信号やクロック信号に応じて、以下の状態になる。イコライズトランジスタP8およびP9は、クロック信号Tが「H」レベルなので、オフ状態となる。N型トランジスタN6は、制御信号CT1が「H」レベルなので、オン状態となる。P型トランジスタP3およびP4は、制御信号CT2が「L」レベルなので、オン状態となる。その結果、このセンスアンプ22は、第4の実施形態における2段階で増幅動作を行なう場合の第1段階の動作を行なう。
【0106】
次に、時刻t14になると、制御回路13は、制御信号CT2を「H」レベルに設定する。これにより、センスアンプ22のP型トランジスタP3およびP4は、オフ状態となる。その結果、このセンスアンプ22は、第4の実施形態における2段階で増幅動作を行なう場合の第2段階の動作を行なう。
【0107】
次に、時刻t15において、外部よりクロック信号Tが「L」レベルに設定される。クロック信号Tが「L」レベルになると、ロウデコーダ11は、ワード線WL1を「L」レベルに設定し、カラムデコーダ12は、カラム選択線DY1を「H」レベルに設定し、制御回路11は、制御信号CT1を「L」レベルに設定する。これにより、トランスファゲートN11、N12、P11、およびP12はオフ状態となり、イコライズトランジスタP31〜P34は、オン状態となり、センスアンプ22のイコライズトランジスタP8およびP9は、オン状態となって、読出し動作は終了する。
【0108】
以上のように、本実施の形態に係わる半導体記憶装置によれば、N型トランジスタN1およびN2に一定電圧VGを印加した増幅率の高い差動増幅回路を用いたので、メモリセルのデータの読み取り精度が高くなる。
【0109】
また、この差動増幅回路は、第2の実施形態で説明したように、読出し動作中(クロックTが「H」レベルで、書込み信号WECが「H」レベル)以外は、N型トランジスタN6がオフ状態となり、消費電流が流れないので、消費電力を低減することができる。
【0110】
さらに、この差動増幅回路は、第4の実施形態で説明したように、増幅開始時に、P型トランジスタP3およびP4をオン状態にして、その後、P型トランジスタP3およびP4をオフ状態にするので、迅速に増幅を行なうことができる。
【0111】
なお、異なるメモリセルからデータを連続して読出す場合には、メモリセル内のデータが異なると、差動増幅回路へ入力される電流対の大きさが反転する場合もあるので、第4の実施形態のように、入力される電流対の大きさの逆転が起こる前、すなわち、選択するメモリセルを切り替える前に、P型トランジスタP3およびP4をオン状態に戻すものとしてもよい。
【0112】
また、本実施の形態では、第2の実施形態と第4の実施形態を組み合わせた差動増幅器を用いたが、これに限定するものではない。第1の実施形態のものでも、第3の実施形態のものでもよく、また、第1〜第4の実施形態を任意に組み合わせたものであってもよい。
【0113】
(第6の実施形態)
図12は、本実施の形態に係わる半導体記憶装置の構成を示す。
【0114】
本実施の形態に係わる半導体記憶装置では、図7に示す第5の実施形態に変わる半導体記憶装置に、OR−AND回路41〜44が追加されている。
【0115】
OR−AND回路41は、カラム選択線DY1と制御信号CT3とクロック信号Tより、負荷トランジスタP11、P12のゲートにゲート制御信号CG1を与える。OR−AND回路42は、カラム選択線DY2と制御信号CT3とクロック信号Tより、負荷トランジスタP13、P14のゲートにゲート制御信号CG2を与える。OR−AND回路43は、カラム選択線DY3と制御信号CT3とクロック信号Tより、負荷トランジスタP15、P16のゲートにゲート制御信号CG3を与える。OR−AND回路44は、カラム選択線DY4と制御信号CT3とクロック信号Tより、負荷トランジスタP17、P18のゲートにゲート制御信号CG4を与える。
【0116】
まず、メモリセルM1への書込み時のOR−AND回路41〜44と負荷トランジスタP11〜P18の動作について説明する。
【0117】
第5の実施形態で説明したように、メモリセルM1への書込み時には、クロック信号Tと制御信号CT3が「H」レベルに設定され、カラム選択線DY1が「L」レベル、カラム選択線DY2〜DY4が「H」レベルに設定される。したがって、OR−AND回路41〜44のすべての出力CG1〜CG4が「H」レベルになる。
【0118】
これにより、すべての負荷トランジスタP11〜P18はオフ状態となる。よって、書込み時には、負荷トランジスタを介して、消費電流が流れないので、消費電力を低減できる。
【0119】
次に、メモリセルM1からの読出し時のOR−AND回路41〜44と負荷トランジスタP11〜P18の動作について説明する。
【0120】
第5の実施形態で説明したように、メモリセルM1への読出し時には、クロック信号Tが「H」レベルに設定され、制御信号CT3が「L」レベルに設定され、カラム選択線DY1が「L」レベル、カラム選択線DY2〜DY4が「H」レベルに設定される。したがって、OR−AND回路41の出力CG1が「L」レベルとなり、OR−AND回路42〜44の出力CG2〜CG4は「H」レベルとなる。
【0121】
これにより、負荷トランジスタP11およびP12のみがオン状態となり、その他の負荷トランジスタP13〜P18はオフ状態となる。よって、読出し時には、選択したメモリセルのデータの値を表わす電流のみが流れ、その他の消費電流が流れないので、消費電力を低減できる。
【0122】
以上にように、本実施の形態に係わる半導体記憶装置によれば、OR−AND回路を用いて、負荷トランジスタのゲートを制御することによって、メモリセルのデータの値を表わすために必要不可欠な電流のみが流れ、無駄な消費電流が流れないので、消費電力を低減することができる。
【0123】
なお、本実施の形態に係わる半導体記憶装置では、第5の実施形態で説明した差動増幅回路(第2の実施形態と第4の実施形態を組み合わせたもの)が用いられているものとして説明したが、その他の実施形態の差動増幅回路でもよい。さらに、本実施の形態は、差動増幅回路でなく、負荷トランジスタの制御を特徴としているので、第1〜第4の実施形態以外の従来の差動増幅回路を用いるものとしてもよい。
【0124】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0125】
【発明の効果】
以上の説明から明らかなように、本発明に係わる半導体記憶装置は、第1および第2の入力端子と、第1および第2の出力端子と、ソースには第1の入力端子が接続され、ドレインには第1の出力端子が接続され、ゲートには第2の出力端子が接続された第1のP型トランジスタと、ソースには第2の入力端子が接続されて、ドレインには第2の出力端子が接続され、ゲートには第1の出力端子が接続された第2のP型トランジスタと、ソースが接地され、ドレインには第1の出力端子が接続され、ゲートには第1の電位が印加された第1のN型トランジスタと、ソースが接地され、ドレインには第2の出力端子が接続され、ゲートには前記第1の電位が印加された第2のN型トランジスタとを備え、前記第1の電位は、前記第1のN型トランジスタおよび前記第2のN型トランジスタを導通状態にさせる電位である。
【0126】
これにより、第1のN型トランジスタおよび第2のN型トランジスタのゲートには、一定電圧が印加され、ドレイン電流の差に対するソース・ドレイン電圧の差の比率を大きくすることができ、この差動増幅回路の増幅率を大きくすることができる。
【0127】
また、第1のN型トランジスタおよび第2のN型トランジスタを、ディプレッション型にすることで、増幅をはやくすることができる。
【0128】
また、増幅非活性時には、第1のN型トランジスタと第2のN型トランジスタをオフ状態とするので、増幅非活性時には、無駄な消費電流が流れず、消費電力を低減できる。
【0129】
また、第1のN型トランジスタと第2のN型トランジスタのソースに、第3のN型トランジスタとを共通接続し、増幅非活性時には、第3のN型トランジスタをオフ状態とするので、増幅非活性時には、無駄な消費電流が流れず、消費電力を低減できる。
【0130】
また、第1のP型トランジスタと第2のP型トランジスタに、それぞれ第3のP型トランジスタ、第4のP型トランジスタを並列接続し、増幅活性開始時には、第3のP型トランジスタおよび第4のP型トランジスタをオン状態とするので、出力端子対に電圧差を短時間に発生させることができ、この状態で、第3のP型トランジスタおよび第4のP型トランジスタをオフ状態にすることによって、短時間で、大きな増幅率が得られる。
【0131】
また、第1の入力電流の大きさと第2の入力電流の大きさが反転する場合において、反転する前に、第3のP型トランジスタと第4のP型トランジスタをオン状態として、出力端子対の電圧差を小さくしておくことで、第1の出力端子と第2の出力端子の電圧を短時間に反転させることができる。
【0132】
また、本発明は、上述の差動増幅回路を半導体記憶装置のセンスアンプとして使用することにより、メモリセルのデータの読み出しに際して、ビット線対を流れる微小な電流の差を大きな電圧差として増幅を行なうことができ、これにより、メモリのデータの読み出し精度を高くすることができる。
【0133】
また、本発明の半導体記憶装置内の増幅制御手段は、外部からの読出し/書込み信号とクロック信号に応じて、第1の制御信号、第2の制御信号、または第3の制御信号を生成して差動増幅回路に出力するので、差動増幅回路を適切に制御することができる。
【0134】
また、本発明は、上述の半導体記憶装置において、メモリセルへのデータの書込み時には、すべての負荷トランジスタをオフ状態にし、メモリセルからのデータの読み出し時には、読み出しを行なうメモリセルに接続されたビット線対に対応する負荷トランジスタのみをオン状態とするので、メモリセルの読み出し時に必要な電流以外には、無駄な消費電流が流れないので、消費電力を低減することができる。
【図面の簡単な説明】
【図1】第1の実施形態に係わる差動増幅回路の構成を示す図である。
【図2】ゲート電圧を固定した場合のN型トランジスタの電流−電圧特性を示す図である。
【図3】第2の実施形態に係わる差動増幅回路の構成を示す図である。
【図4】第3の実施形態に係わる差動増幅回路の構成を示す図である。
【図5】第4の実施形態に係わる差動増幅回路の構成を示す図である。
【図6】第4の実施形態に係わる差動増幅回路の動作を説明するためのタイミングチャート図である。
【図7】第5の実施形態に係わるSRAMの構成を示す図である。
【図8】制御回路の構成を示す図である。
【図9】制御回路に入力される信号と出力される信号との関係を示す図である。
【図10】読出し/書込み回路14の回路構成を示す図である。
【図11】第5の実施形態に係わるSRAMの動作を説明するためのタイミングチャート図である。
【図12】第6の実施形態に係わる半導体記憶装置の構成を示す図である。
【図13】従来の差動増幅器の基本構成を示す図である。
【図14】ダイオード接続されたN型トランジスタの電流−電圧特性を示す図である。
【符号の説明】
P1,P2,P3,P4,P5,P100,P101 P型トランジスタ、N1,N2,N100,N101,N5,N6 N型トランジスタ、P11〜P18 負荷トランジスタ、P21〜P28,N11,N12 トランスファゲート、P31〜P34,P8,P9 イコライズトランジスタ、M1〜M8 メモリセル、IV1,IV2,IV5,17,19 インバータ、11 ロウデコーダ、12 カラムデコーダ、13 制御回路、14 読出し/書込み回路、15,20 AND回路、16 遅延回路、18 NAND回路、21 書込みドライバ、22 差動増幅回路、23 R−Sフリップフロップ、41〜44 OR−AND回路、WL1,WL2 ワード線、DY1〜DY4 カラム選択線、B1〜B4,B1C〜B4C ビット線、DL,DLC データ線、INC,SEC,SE,CT1,CT2,CT3 制御信号、T クロック信号、WEC 書込み信号、X,Y,Y0 アドレス信号、DQ データ入出力信号、D,DC 入力端子、Q,QC 出力端子、I1,I2 電流、V1,V2,VG,Vdd 電圧。
【発明の属する技術分野】
本発明は、差動増幅回路およびそれを用いた半導体記憶装置に関し、特に、増幅率の大きな差動増幅回路およびそれを用いた半導体記憶装置に関する。
【0002】
【従来の技術】
スタティックRAMなどの半導体記憶装置において、メモリセル内のデータを読み出す際には、そのメモリセルに接続されたビット線対に電流が流れる。このビット線対を流れる電流は、メモリセル内のデータが「H」レベルか「L」レベルかに応じて、いずれかが大きくなるが、その電流の差は微小なので、微小な電流の差を増幅するためのセンスアンプとして差動増幅回路が用いられる。
【0003】
このような半導体記憶装置に使用されている差動増幅回路には、たとえば、特開平7−230694号公報に記載されているものがある。
【0004】
図13は、この差動増幅器の基本構成を示す。同図に示すように、差動増幅回路は、1対のPチャンネルMOSトランジスタ(以下、P型トランジスタ)P100およびP101と、1対のNチャネルMOSトランジスタ(以下、N型トランジスタ)N100およびN101とで構成される。
【0005】
P型トランジスタP100およびP101は、それぞれのゲートが他のドレインに接続(クロスカップル接続)されている。N型トランジスタN100およびN型トランジスタN101は、それぞれ、ダイオード接続されている。
【0006】
入力端子Dは、P型トランジスタP100のソースに接続され、入力端子DCは、P型トランジスタP101のソースに接続されている。出力端子Qは、N型トランジスタN100のドレインおよびP型トランジスタP100のドレインに共通接続され、出力端子QCは、N型トランジスタN101のドレインおよびP型トランジスタP101のドレインに共通接続されている。
【0007】
入力端子Dと入力端子DCとには、それぞれ電流I1とI2とが入力される。ここでは、電流I1の方が、電流I2よりも大きいものとする。電流I1は、P型トランジスタP100およびN型トランジスタN100を通って流れ、電流I2は、P型トランジスタP101およびN型トランジスタN101を通って流れる。
【0008】
クロスカップル接続されたP型トランジスタP100およびP101による正帰還動作が行われる。入力端子Dから、電流I1=Iの電流が流れ、入力端子DCから、電流I2=I−dIの電流が流れたときには、この電流値に応じて、出力端子QにV、出力端子QCにV−dVの電圧が発生する。そして、このdVが十分大きいと、出力端子Qを「H」レベル、出力端子QCを「L」レベルに判別することができる。そして、この出力端子対の電圧レベルより、メモリセル内のデータが「H」か「L」かを判別することができる。
【0009】
以上のように、従来の差動増幅回路は、入力される電流値の差を、出力端子対の電圧レベルの差として増幅することができる。そして、このような差動増幅回路を半導体記憶装置のセンスアンプとして用いると、メモリセルからデータを読み出す際に、ビット線対を流れる電流の差を、出力端子対の電圧レベルの差に増幅するので、増幅された電圧レベルにより、メモリセル内のデータが「L」であるのか、「H」であるのかを判別することができる。
【0010】
【発明が解決しようとする課題】
しかしながら、このような従来の差動増幅回路では、入力電流差dIに対する出力電圧差dVの比である増幅率が十分ではない。
【0011】
その理由は、ダイオード接続されたN型トランジスタの特性による。
図14は、ダイオード接続されたN型トランジスタの電流−電圧特性を示す。特性曲線の傾きは、同図のように急峻なため、ドレイン電流の差dIが小さいときには、ドレイン・ソース電圧の差dVも小さい。したがって、入力電流差dIが小さいと、出力電圧差dVも小さくなる。
【0012】
この差動増幅回路をSRAMのセンスアンプに用いた場合に、入力電流差dIは0〜100μAとなるが、この電流差に対する出力電圧差dVは、Vddの約30%でありきわめて微小なので、出力端子対のいずれの電圧レベルが「L」または「H」であるのかを正常に判別することができない。その結果、P型トランジスタP100およびP101による正帰還動作が繰り返されて、dVがより大きな値になるまでは、出力端子対の電圧レベルが判別できず、メモリセルからのデータの読み取り速度が遅くなる。
【0013】
そこで、本発明は、増幅率の大きな差動増幅回路およびそのような差動増幅回路を用いた半導体記憶装置を提供することを目的とする。
【0014】
【課題を解決するための手段】
以上の目的を達成するために、この発明に係わる差動増幅回路は、第1および第2の入力端子と、第1および第2の出力端子と、ソースには前記第1の入力端子が接続され、ドレインには前記第1の出力端子が接続され、ゲートには前記第2の出力端子が接続された第1のP型トランジスタと、ソースには前記第2の入力端子が接続され、ドレインには前記第2の出力端子が接続され、ゲートには前記第1の出力端子が接続された第2のP型トランジスタと、ソースが接地され、ドレインには前記第1の出力端子が接続され、ゲートには第1の電位が印加された第1のN型トランジスタと、ソースが接地され、ドレインには前記第2の出力端子が接続され、ゲートには前記第1の電位が印加された第2のN型トランジスタとを備え、前記第1の電位は、前記第1のN型トランジスタおよび前記第2のN型トランジスタを導通状態にさせる電位とする。
【0015】
好ましくは、前記第1のP型トランジスタおよび前記第2のP型トランジスタは、ディプレッション型とする。
【0016】
好ましくは、前記差動増幅回路は、増幅非活性時には、前記第1のN型トランジスタおよび前記第2のN型トランジスタのゲートに印加される電位は、前記第1の電位の代わりに、前記第1のN型トランジスタおよび前記第2のN型トランジスタを非導通状態とする電位である第2の電位とする。
【0017】
好ましくは、前記差動増幅回路は、第1の制御信号が入力され、前記第1の電位または第2の電位を前記第1のN型トランジスタおよび前記第2のN型トランジスタのゲートに出力するインバータ回路を含み、前記インバータ回路は、増幅活性時には、接地電位からなる第1の制御信号が入力されて、第1の電位を出力し、増幅非活性時には、電源電位からなる第1の制御信号が入力されて、第2の電位を出力する。
【0018】
好ましくは、前記差動増幅回路は、さらに、第3のN型トランジスタを含み、前記第1のN型トランジスタおよび前記第2のN型トランジスタのソースは、接地される代わりに、前記第3のN型トランジスタのドレインに接続され、前記第3のN型トランジスタは、ソースが接地され、ドレインには前記第1のN型トランジスタおよび前記第2のN型トランジスタのソースが接続され、ゲートには第2の制御信号が入力され、前記第2の制御信号は、増幅活性化時には、前記第3のN型トランジスタを導通状態にさせる第3の電位であり、増幅非活性化時には、前記第3のN型トランジスタを非導通状態にさせる第4の電位とする。
【0019】
好ましくは、前記差動増幅回路は、さらに、前記第1のP型トランジスタに並列に接続された第3のP型トランジスタと、前記第2のP型トランジスタに並列に接続された第4のP型トランジスタとを含み、前記第3のP型トランジスタと前記第4のP型トランジスタのそれぞれのゲートには、第3の制御信号が入力され、前記第3の制御信号は、増幅活性開始時には、前記第3のP型トランジスタおよび前記第4のP型トランジスタを導通状態にさせる第5の電位であり、前記第1の出力端子と前記第2の出力端子との電圧差が安定する第1増幅時間経過後には、前記第3のP型トランジスタおよび前記第4のP型トランジスタを非導通状態にさせる第6の電位とする。
【0020】
好ましくは、前記第3の制御信号は、前記第6の電位になった後、前記第1の出力端子と前記第2の出力端子との電圧差が安定する第2増幅時間経過後には、前記第1の入力端子から入力される第1の入力電流と前記第2の入力端子から入力される第2の入力電流の大きさが逆転する前に、前記第5の電位とする。
【0021】
また、この発明の半導体記憶装置は、メモリセルからのデータの読み出しのためのセンスアンプを備えた半導体記憶装置において、前記センスアンプとして、前記差動増幅回路を適用する。
【0022】
好ましくは、前記半導体記憶装置は、さらに、外部よりクロック信号と、読出し/書込み信号とが入力され、読出し/書込み信号が、読出しを指示するものであるときに、クロック信号に同期させて、電源電位からなる第1の制御信号を出力し、その他の場合には、接地電位からなる第1の制御信号を出力する増幅制御手段を備える。
【0023】
好ましくは、前記半導体記憶装置は、さらに、外部よりクロック信号と、読出し/書込み信号が入力され、読出し/書込み信号が、読出しを指示するものであるときに、クロック信号に同期させて、前記第3の電位からなる第2の制御信号を出力し、その他の場合には、前記第4の電位からなる第2の制御信号を出力する増幅制御手段を備える。
【0024】
好ましくは、前記半導体記憶装置は、さらに、外部よりクロック信号と、読出し/書込み信号が入力され、読出し/書込み信号が、読出しを指示するものであるときに、クロック信号の立ち上がり時から前記第1増幅時間だけ前記第5の電位からなる第3の制御信号を出力し、その他の場合には、前記第6の電位からなる第3の制御信号を出力する増幅制御手段を備える。
【0025】
好ましくは、前記半導体記憶装置は、ビット線に対応して設けられた負荷トランジスタと、メモリセルへのデータの書込み時には、前記負荷トランジスタのすべてを非導通状態にし、メモリセルからのデータの読出し時には、読出しを行なうメモリセルに接続されたビット線対に接続された前記負荷トランジスタのみを導通状態にし、その他の前記負荷トランジスタを非導通状態にする負荷制御手段を備える。
【0026】
好ましくは、前記負荷制御手段は、外部よりクロック信号と、読出し/書込み信号とが入力され、読出し/書込み信号が、書込みを指示するものであるときに、クロック信号に、同期させて、第1の論理状態を示す負荷制御信号を出力し、その他の場合には、第2の論理状態を示す負荷制御信号を出力する負荷制御信号生成手段と、ビット線対に対応して設けられた論理手段とを備え、前記論理手段は、対応するビット線対が選択される場合には第2の論理状態を示し非選択の場合には第1の論理状態を示す選択信号と、前記負荷制御信号との論理和信号を生成し、前記論理和信号と前記クロック信号との論理積信号を生成し、前記論理積信号を前記ビット線対に接続された前記負荷トランジスタのゲートに出力する。
【0027】
【発明の実施の形態】
以下、本発明の実施形態について、図面を用いて説明する。
【0028】
(第1の実施形態)
図1は、本実施の形態に係わる差動増幅回路を示す。
【0029】
この差動増幅回路は、1対のPチャンネルMOSトランジスタ(以下、P型トランジスタ)P1およびP2と、1対のNチャネルMOSトランジスタ(以下、N型トランジスタ)N1およびN2とで構成される。本実施の形態では、P型トランジスタP1およびP2と、N型トランジスタN1およびN2は、エンハンスメント型として説明する。
【0030】
P型トランジスタP1およびP2は、それぞれのゲートが他のドレインに接続(クロスカップル接続)されている。
【0031】
N型トランジスタN1およびN2は、本実施の形態の特徴部分であり、それぞれのソースが接地されており、ゲートには、N型トランジスタN1およびN2をオン状態で動作させるために、外部より一定電圧VG(Vth≦VG≦Vdd)が印加されている。ここで、Vddは、この差動増幅回路の電源電圧を示す。Vthは、N型トランジスタN1およびN2がオン状態であるための最小の電圧である。VGは、この範囲であればいずれでもよいが、N型トランジスタN1およびN2を飽和状態で導通するものがより望ましい。
【0032】
N型トランジスタN1およびN2は、それを流れる電流に応じた電圧を、それぞれ出力端子Q、QCに発生させる。
【0033】
入力端子D、入力端子DCは、それぞれ、P型トランジスタP1、P2のソースに接続されている。出力端子Qは、N型トランジスタN1のドレインおよびP型トランジスタP1のドレインに共通接続され、出力端子QCは、N型トランジスタN2のドレインおよびP型トランジスタP2のドレインに共通接続されている。
【0034】
次に、この差動増幅回路の動作を説明する。
まず、入力端子Dと入力端子DCとには、それぞれ電流I1とI2とが入力される。ここでは、電流I1の方が、電流I2よりも大きいものとする。
【0035】
電流I1は、P型トランジスタP1およびN型トランジスタN1を通って流れ、電流I2は、P型トランジスタP2およびN型トランジスタN2を通って流れる。N型トランジスタN1を流れる電流I1の方が、N型トランジスタN2を流れる電流I2よりも大きいので、出力端子Qの電圧V1は、出力端子QCの電圧V2よりも大きくなる。
【0036】
ここで、出力端子Qの大きな電圧V1は、P型トランジスタP2のゲートに印加されているので、正帰還動作により、P型トランジスタP2の駆動力は減少し、電流I2は、さらに小さくなる。
【0037】
一方、出力端子QCの小さな電圧V2は、P型トランジスタP1のゲートに印加されるので、正帰還動作により、P型トランジスタP1の駆動力は増加し、電流I1は、さらに大きくなる。
【0038】
入力端子Dから、電流I1=Iの電流が流れ、入力端子DCから、電流I2=I−dIの電流が流れているときには、この電流値に応じて、出力端子Qに電圧V、出力端子QCに電圧V−dVが発生する。本実施の形態では、従来技術で説明した差動増幅回路と異なり、このdVが十分に大きいため、出力端子Qを「H」レベル、出力端子QCを「L」レベルとして判別することができる。
【0039】
dVが必要な程度大きくなる理由を以下に説明する。
図2は、ゲート電圧を固定した場合のN型トランジスタの電流−電圧特性を示す。同図の特性曲線の傾きは、図14に示す特性曲線の傾きと比べて緩やかなので、ドレイン電流Idの差dIに対して、ドレイン・ソース電圧Vdの差dVは大きいという特性を示している。
【0040】
本実施の形態では、N型トランジスタN1およびN2のゲートは、ダイオード接続するのではなく、一定電圧VGを印加しているので、図2に示すような電流−電圧特性を示す。この差動増幅回路をSRAMのセンスアンプに用いた場合に、入力電流差dIは0〜100μAとなるが、この電流差に対する出力電圧差dVは、Vddの約50%であり十分に大きく、出力端子対のいずれの電圧レベルが「L」または「H」であるのかを正常に判別することができる。
【0041】
以上のように、本実施の形態に係わる差動増幅回路によれば、N型トランジスタN1およびN2のゲートに一定電圧を印加することによって、増幅率を大きくすることができる。
【0042】
なお、本実施の形態では、P型トランジスタP1およびP2やN型トランジスタN1およびN2として、エンハンスメント型のMOSトランジスタを用いたが、ディプレッション型のMOSトランジスタであってもよい。
【0043】
特に、P型トランジスタP1およびP2については、ディプレッション型MOSトランジスタにすると、次のような利点がある。すなわち、この差動増幅回路では、増幅時に、出力端子QおよびQCの電圧が高くなると、P型トランジスタP1およびP2の駆動力は小さくなり、増幅が遅くなるという問題がある。ディプレッション型のMOSトランジスタは、エンハンスメント型のMOSトランジスタよりも、同じゲート電圧に対して、駆動力が大きいという特性を有するので、P型トランジスタP1およびP2を、ディプレッション型にすることで、増幅をはやくすることができる。
【0044】
また、本実施の形態では、N型トランジスタN1およびN2のゲートに印加する電圧VGとして差動増幅回路の電源Vdd以下としたが、これに限定されるものではなく、Vdd以上の外部電源の電圧を印加するものとしてもよい。
【0045】
また、VGとしてVth以上としたが、Vthは、N型トランジスタN1およびN2がエンハンメント型であれば、正の値なので、VGに正の電位を印加することが必要になるが、N1およびN2がディプレッション型であれば、負の値となるので、VGに接地電位や負の電位を印加してもよい。
【0046】
(第2の実施形態)
図3は、本実施の形態に係わる差動増幅回路を示す。同図に示す差動増幅回路は、図1に示す第1の実施形態と同様に、クロスカップル接続されたP型トランジスタP1およびP2を含む。しかしながら、第1の実施形態では、N型トランジスタN1およびN2のゲートには、一定の電圧が印加されていたが、本実施の形態では、N型トランジスタN1およびN2のゲートは、CMOSインバータ回路IV5に接続される。
【0047】
このCMOSインバータ回路IV5は、エンハンスメント型のP型トランジスタP5とエンハンスメント型N型トランジスタN5とからなり、P型トランジスタP5のソースには、VGが印加され、N型トランジスタN5のソースは接地されている。CMOSインバータ回路IV5は、「L」レベルの制御信号SECが入力される場合には、VGを出力し、「H」レベルの制御信号SECが入力される場合には、接地電位を出力する。
【0048】
この差動増幅回路の動作を説明する。
増幅動作を行なう場合には、外部より制御信号SECを「L」レベルに設定する。これにより、N型トランジスタN1およびN2のゲートには、VGが印加される。したがって、図1と同じ増幅動作が行われる。
【0049】
増幅動作を行わない場合には、外部より制御信号SECを「H」レベルに設定する。これにより、N型トランジスタN1およびN2のゲートには、接地電位が印加される。その結果、N型トランジスタN1およびN2は、オフ状態となるので、これらのトランジスタを通って、消費電流が流れない。
【0050】
以上のように、本実施の形態に係わる差動増幅回路によれば、第1の実施形態と同様に増幅率を大きくすることができることに加えて、増幅動作を行わないときには、消費電流が流れないので消費電力を低減することができる。
【0051】
なお、本実施の形態では、N型トランジスタN1およびN2としてエンハンスメント型を想定したため、CMOSインバータ回路IV5は、「H」レベルの制御信号SECが入力される場合には、出力する電位を接地電位としたが、より一般的には、出力する電位は、N型トランジスタN1およびN2をオフ状態にする電位であればよい。
【0052】
(第3の実施形態)
図4は、本実施の形態に係わる差動増幅回路を示す。同図に示す差動増幅回路は、図1に示す第1の実施形態に係わる差動増幅回路と同様に、クロスカップル接続されたP型トランジスタP1およびP2を含む。しかしながら、図1に示す第1の実施形態に係わる差動増幅回路では、N型トランジスタN1およびN2のソースは、それぞれ接地されていたが、本実施の形態では、N型トランジスタN1およびN2のソースは、接地されるのではなく、エンハンスメント型N型トランジスタN6のドレインに共通接続される。そして、このN型トランジスタN6のゲートには外部より制御信号SEを印加し、ソースを接地する。
【0053】
この差動増幅回路の動作を説明する。
増幅動作を行なう場合には、外部より制御信号SEを「H」レベルに設定する。これにより、N型トランジスタN6はオン状態になり、第1の実施形態と同じようにして増幅が行われる。
【0054】
一方、増幅動作を行わない場合には、外部より制御信号SEを「L」レベルに設定する。これにより、N型トランジスタN6はオフ状態になるので、N型トランジスタN6を通って、消費電流が流れない。
【0055】
以上のように、本実施の形態に係わる差動増幅回路によれば、第1の実施形態と同様に増幅率を大きくすることができることに加えて、増幅動作を行わないときには、消費電流が流れないので消費電力を低減することもできる。
【0056】
(第4の実施形態)
図5は、本実施の形態に係わる差動増幅回路を示す。同図に示す差動増幅回路は、図1に示す第1の実施形態に係わる差動増幅回路と同様に、クロスカップル接続されたP型トランジスタP1およびP2を含む。本実施の形態では、さらに、P型トランジスタP1およびP2に、それぞれ、エンハンスメント型P型トランジスタP3およびP4が並列接続されている。そして、このP型トランジスタP3およびP4のゲートには、外部より制御信号INCが印加される。
【0057】
この制御信号INCにより、増幅開始時には、P型トランジスタP3およびP4はオン状態にされる。これは、第1の実施形態のように、増幅開始時に、N型トランジスタN1およびN2への電流のルートがP型トランジスタP1およびP2だけだとすると、増幅開始時に、出力端子QおよびQCの電圧が高い場合には、P型トランジスタP1またはP2の駆動力が低くなって、電流が流れにくい状態が生じる。そのような状態にあるときには、N型トランジスタN1およびN2への大きさの異なる電流の流れが遅くなり、出力端子対Q、QCに電圧差が生じるまでに時間を要し、その結果、正帰還作用により電圧差dVが得られるまでの時間が長くなる。
【0058】
本実施の形態では、増幅開始時にP型トランジスタP3およびP4によるN型トランジスタN1およびN2への電流のルートを確保することで、増幅開始時にN型トランジスタN1およびN2へ大きさの異なる電流がはやく流れるようにして、出力端子対Q、QCに電圧差を迅速に生じさせることができる。これにより、その後、P型トランジスタP3およびP4をオフ状態にしても、既に、出力端子対に十分な電圧差dV′が得られているので、正帰還作用により、さらに大きな電圧差dVが得られるまでの時間は短くなる。
【0059】
この差動増幅回路の動作を図6に示すタイミングチャートを参照しつつ、説明する。
【0060】
まず、時刻t1において、外部より制御信号INCを「L」レベルに設定して、Δt時間だけ、第1段階の増幅を行なう。ここで、Δtは、第1段階の増幅に要する時間を意味し、第1増幅時間とよぶ。
【0061】
電流I1は、P型トランジスタP1およびP3を経由して、N型トランジスタN1に流れ、電流I2は、P型トランジスタP2およびP4を経由して、N型トランジスタN2に流れる。
【0062】
この差動増幅回路では、図1に示す差動増幅回路と異なり、クロスカップル接続されたP型トランジスタP1またはP2を通るルート以外にも、P型トランジスタP3またはP4のルートでも電流が流れる。そのため、安定状態では、電流I2=I−dI′(dI′<dI)となり、電流I2は、図1の差動増幅回路の、安定時の電流I2(=I−dI)よりも大きい。一方、電流I1=Iとし、図1の差動増幅回路の安定時の電流I1と等しいものとする。これは、図1の差動増幅回路では、安定状態では、P型トランジスタP1の駆動力が十分大きく、電流I1が十分に大きいため、本実施の形態でルートを増やしても、電流I1が変化しないためである。このような電流の大きさに応じて、出力端子Qに電圧V1=Vが発生し、出力端子QCに電圧V2=V−dV′(dV′<dV)が発生する。
【0063】
次に、安定状態に達した後の時刻t2(=t1+Δt)において、外部より制御信号INCを「H」レベルに設定して、Δtsだけ、第2段階の増幅を行なう。ここで、Δtsは、第2段階の増幅に要する時間を意味し、第2増幅時間とよぶ。これにより、P型トランジスタP3とP4はオフ状態となるので、電流I1は、P型トランジスタP1のみを経由してN型トランジスタN1に流れ、電流I2は、P型トランジスタP2のみを経由してN型トランジスタN2に流れる。その結果、安定状態では、図1に示す差動増幅回路と同じ増幅率となる。つまり、出力端子Qに電圧V1=Vが発生し、出力端子QCに電圧V2=V−dVが発生する。
【0064】
次に、時刻t3(=t2+Δts)において、外部より制御信号INCを「L」レベルに設定する。これにより、再び、P型トランジスタP3およびP4がオン状態となり、安定状態では、出力端子Qの電圧V1=Vとなり、出力端子QCの電圧V2=V−dV′(dV′<dV)にもどる。
【0065】
次に、時刻t4において、電流I1とI2の電流の大きさが逆転しはじめると、電圧V1とV2の大きさも逆転しはじめる。
【0066】
次に、時刻t5において、外部より制御信号INCを「H」レベルに設定する。これにより、P型トランジスタP3およびP4がオフ状態となり、安定状態では、出力端子Qの電圧V1=V−dVとなり、出力端子QCの電圧V2=Vとなる。
【0067】
以上のように、本実施の形態に係わる差動増幅回路によれば、第1の実施形態と同様に増幅率を大きくすることができることに加えて、以下の特徴がある。
【0068】
増幅開始時に、P型トランジスタP3およびP4をオン状態にすることにより、増幅開始時に、N型トランジスタN1およびN2への電流がはやく流れるので、増幅に要する時間を短くすることができる。
【0069】
さらに、電流の大きさが反転する場合に、電流の大きさが反転する時刻よりも前に、電圧差をdV′と小さくしておくことにより、電圧の大きさを短時間に反転させることができる。
【0070】
(第5の実施形態)
図7は、本実施の形態に係わるスタティックランダムアクセスメモリ(以下、SRAMと称す)の構成を示すブロック図である。
【0071】
SRAMは、行列状に配置された複数のメモリセルM1〜M8と、メモリセルM1〜M4を選択するためのワード線WL1と、メモリセルM5〜M8を選択するためのワード線WL2と、メモリセルM1、M5に接続されたビット線対B1、B1Cと、メモリセルM2、M6に接続されたビット線対B2、B2Cと、メモリセルM3、M7に接続されたビット線対B3、B3Cと、メモリセルM4、M8に接続されたビット線対B4、B4Cとを備える。
【0072】
メモリセルは、インバータIV1、IV2をクロスカップル接続させたフリップフロップと、トランスファゲートN11およびN12とからなる。2つの記憶ノードND1およびND1Cは、(L、H)または(H、L)の双安定状態を保持する。記憶ノードND1が「H」レベルで、記憶ノードND1Cが「L」レベルのときには、1ビットデータ「1」がこのメモリセルに記憶されており、記憶ノードND1が「L」レベルで、記憶ノードND1Cが「H」レベルのときには、1ビットデータ「0」がこのメモリセルに記憶されている。
【0073】
また、このSRAMは、ビット線B1〜B4Cに接続されるP型負荷トランジスタP11〜P18と、ビット線対の間に接続されたP型イコライズトランジスタP31〜P34と、ビット線B1〜B4Cに接続されたトランスファゲートP21〜P28と、トランスファゲートP21〜P28に接続されたデータ線対DL、DLCと、トランスファゲートP21〜P28のゲートに接続されるカラム選択線DY1〜DY4とを備える。
【0074】
さらに、このSRAMは、ロウデコーダ11と、カラムデコーダ12と、制御回路13と、読出し/書込み回路14とを備える。
【0075】
ロウデコーダ11は、外部から与えられるアドレス信号Xおよびクロック信号Tにしたがって、複数のワード線のうちのいずれかのワード線を活性化レベル「H」に立ち上げる。
【0076】
カラムデコーダ12は、外部から与えられるカラムアドレス信号Y0、Y1およびクロック信号Tにしたがって、複数のカラム選択線DY1〜DY4のうちのいずれかのカラム選択線を活性化レベル「L」にする。
【0077】
図8は、制御回路13の構成を示す。同図に示すように、制御回路13は、ANDゲート15と、遅延回路16と、インバータ17と、NANDゲート18と、インバータ19と、ANDゲート20とで構成される。制御回路13には、クロック信号Tと書込み信号WECを入力し、制御信号CT1、CT2、CT3を出力する。ここで、遅延回路16は、制御信号CT1をΔtだけ遅延させるもので、たとえば複数段のインバータの直列回路で構成される。ここで、Δtは、第4の実施形態で説明した、第1増幅時間である。
【0078】
この制御回路13に入力される信号(T、WEC)と出力される信号(CT1、CT2、CT3)との関係を図9に示す。同図において、クロック信号Tが「H」レベルで、書込み信号WECが「H」レベルのときには、CT2は、遅延回路による遅延時間Δtだけ、「L」レベルとなるが、Δt経過後には、「H」レベルとなる。
【0079】
図10は、読出し/書込み回路14の構成を示す。読出し/書込み回路14は、クロック信号Tと制御信号CT1、CT2、およびCT3とにしたがって、外部からの入出力データ信号DQに応じて、いずれかのメモリセルにデータを書込み、いずれかのメモリセルから出力されたデータに応じて、入出力データ信号DQを生成して外部に出力する。読出し/書込み回路14は、書込みドライバ21と、センスアンプ22と、R−Sフリップフロップ23とからなる。
【0080】
書込みドライバ21は、制御信号CT3が「H」レベルのとき(すなわち書込み信号WECが「L」レベルで、クロック信号Tが「H」レベルのとき)に活性化する。書込みドライバ21は、活性化時には、データ入出力信号DQに基づいて、データ線対DL、DLCの一方を「H」レベルに設定し、他方を「L」レベルに設定することで、いずれかのメモリセルにデータを書込む。
【0081】
センスアンプ22は、本実施の形態の特徴部分であり、第4の実施形態で説明したように、増幅率を大きくし、増幅率を段階的に変化させるために、P型トランジスタP1、P2、P3、およびP4とN型トランジスタN1およびN2とを含み、さらに、第2の実施形態で説明したように、増幅動作を行なわないときに消費電流が流れないようにするために、N型トランジスタN6を含む差動増幅回路である。さらに、このセンスアンプ22は、イコライズトランジスタP8、P9を含む。
【0082】
このセンスアンプ22は、制御信号CT1、CT2とクロック信号Tとにより以下のように制御される。
【0083】
制御信号CT1が「H」レベルのとき(すなわち書込み信号WECが「H」レベルで、クロック信号Tが「H」レベルのとき)に、増幅動作が活性化される。
【0084】
また、制御信号CT2により、P型トランジスタP3およびP4が制御される。つまり、制御信号CT2が「L」レベルになるΔt時間だけ、P型トランジスタP3およびP4はオン状態となり、その後、制御信号CT2が「H」レベルとなると、P型トランジスタP3およびP4はオフ状態となる。
【0085】
また、クロック信号Tにより、トランスファゲートP8およびP9は制御される。つまり、クロック信号Tが「L」レベルのときには、トランスファゲートP8およびP9はオン状態となり、入力端子対D、DCの電圧および出力端子対Q、QCの電圧は、イコライズされる。クロック信号Tが「H」レベルのときには、トランスファゲートP8およびP9はオフ状態となり、増幅動作が活性化される。
【0086】
次に、このセンスアンプ22に入力される電流について説明する。
図7に示すメモリセル内のデータが「1」の場合に、記憶ノードND1が「H」レベルで、記憶ノードND1Cが「L」レベルである。
【0087】
この場合に、電源Vddから負荷トランジスタP11を介してビット線B1に流れる電流のほとんどすべてが、トランスファゲートP21とデータ線DLを介してセンスアンプ22に流れる。
【0088】
一方、電源Vddから負荷トランジスタP12を介してビット線B1Cに流れる電流は、記憶ノードND1Cが「L」レベルのため、その一部がメモリセルM1に流れ込み、残りの電流がトランスファゲートP22とデータ線DLCを介してセンスアンプ22に流れる。
【0089】
したがって、メモリセル内のデータが「1」の場合に、このデータを読み出すときには、データ線DLを流れる電流の方がデータ線DLCを流れる電流よりも大きくなる。そして、この電流の大きさの違いを、差動増幅回路が増幅して出力する。
【0090】
一方、メモリセル内のデータが「0」の場合に、このデータを読み出すときには、データ線DLCを流れる電流の方がデータ線DLを流れる電流よりも大きくなる。
【0091】
図10に示すセンスアンプ22は、データ線DLおよびDLCより入力端子対D、DCに入力される電流の大きさの差を増幅して、出力端子対Q、QCに電圧V1、V2を発生させる。センスアンプ22により、データ線DLより入力される電流の方がデータ線DLCより入力される電流よりも大きい場合には、出力端子Qの電圧V1は、「H」レベルとなり、出力端子QCの電圧V2は、「L」レベルとなる。逆に、データ線DLCより入力される電流の方がデータ線DLより入力される電流よりも大きい場合には、出力端子Qの電圧V1は、「L」レベルとなり、出力端子QCの電圧V2は、「H」レベルとなる。
【0092】
R−Sフリップフロップ23は、電圧V1、V2のレベルに応じたデータ入出力信号DQを出力する。すなわち、R−Sフリップフロップ23は、V1>V2(メモリセル内のデータが「1」)の場合には、「H」レベルのデータ入出力信号DQを出力し、V1<V2(メモリセル内のデータが「0」)の場合には、「L」レベルのデータ入出力信号DQを出力する。
【0093】
次に、このSRAMの動作について図11のタイミングチャートを参照しつつ、説明する。
【0094】
まず、メモリセルに対して書込みを行なうときの動作について説明する。ここでは、メモリセルM1に対してデータ「1」の書込みを行なう場合について説明する。
【0095】
まず、書込み時には、外部より書込み信号WECが「L」レベルに設定される。
【0096】
そして、時刻t11において、外部よりクロック信号Tが「H」レベルに設定される。クロック信号Tが「H」レベルになることによって、イコライズトランジスタP31〜P34は、オフ状態となる。
【0097】
また、ロウデコーダ11は、クロック信号Tに同期させて、ワード線WL1を「H」レベルに設定する。また、カラムデコーダ12は、クロック信号Tに同期させて、カラム選択線DY1を「L」レベルに設定する。ワード線WL1が「H」レベルになり、カラム選択線DY1が「L」レベルになることによって、トランスファゲートN11、N12、P21、およびP22は、オン状態となって、メモリセルM1が選択される。
【0098】
また、制御回路13は、書込み信号WECが「L」レベルの場合には、クロック信号Tに同期させて、制御信号CT3を「H」レベルに立ち上げる。制御信号CT3が「H」レベルになることによって、負荷トランジスタP11〜P18は、オフ状態となるとともに、書込みドライバ21は、活性化される。
【0099】
書込みドライバ21は、外部より「H」レベルのデータ入出力信号DQが送られてくると、データ線DLに「H」レベルの電圧を印加し、データ線DLCに「L」レベルの電圧を印加する。
【0100】
次に、時刻t12において、外部よりクロック信号Tが「L」レベルに設定される。クロック信号Tが「L」レベルになると、ロウデコーダ11は、ワード線WL1を「L」レベルに設定し、カラムデコーダ12は、カラム選択線DY1を「H」レベルに設定し、制御回路11は、制御信号CT3を「L」レベルに設定する。これにより、書込みドライバ21は、非活性化し、トランスファゲートN11、N12、P11、およびP12はオフ状態となり、イコライズトランジスタP31〜P34は、オン状態となって、書込み動作は終了する。
【0101】
次に、メモリセルに対して読出しを行なうときの動作について説明する。
ここでは、メモリセルM1からデータ「1」を読み出す場合を説明する。
【0102】
まず、外部より書込み信号WECが「H」レベルに設定される。
そして、時刻t13において、外部よりクロック信号Tが「H」レベルに設定される。これにより、書込み時と同様に、トランスファゲートN11、N12、P21、およびP22は、オン状態となって、メモリセルM1が選択されるとともに、イコライズトランジスタP31〜P34は、オフ状態となる。
【0103】
また、制御回路13は、書込み信号WECが「H」レベルの場合には、クロック信号Tに同期させて、制御信号CT1を「H」レベルに立ち上げる。これにより、差動増幅回路が増幅活性化される。制御回路13は、読出し時と異なり、制御信号CT3を「H」レベルに立ち上げないので、負荷トランジスタP11〜P18は、オン状態となる。
【0104】
また、制御回路13は、時刻t13〜t14(t14=t13+Δt)の間、制御信号CT2を「L」レベルに立ち下げる。
【0105】
センスアンプ22のトランジスタは、設定された制御信号やクロック信号に応じて、以下の状態になる。イコライズトランジスタP8およびP9は、クロック信号Tが「H」レベルなので、オフ状態となる。N型トランジスタN6は、制御信号CT1が「H」レベルなので、オン状態となる。P型トランジスタP3およびP4は、制御信号CT2が「L」レベルなので、オン状態となる。その結果、このセンスアンプ22は、第4の実施形態における2段階で増幅動作を行なう場合の第1段階の動作を行なう。
【0106】
次に、時刻t14になると、制御回路13は、制御信号CT2を「H」レベルに設定する。これにより、センスアンプ22のP型トランジスタP3およびP4は、オフ状態となる。その結果、このセンスアンプ22は、第4の実施形態における2段階で増幅動作を行なう場合の第2段階の動作を行なう。
【0107】
次に、時刻t15において、外部よりクロック信号Tが「L」レベルに設定される。クロック信号Tが「L」レベルになると、ロウデコーダ11は、ワード線WL1を「L」レベルに設定し、カラムデコーダ12は、カラム選択線DY1を「H」レベルに設定し、制御回路11は、制御信号CT1を「L」レベルに設定する。これにより、トランスファゲートN11、N12、P11、およびP12はオフ状態となり、イコライズトランジスタP31〜P34は、オン状態となり、センスアンプ22のイコライズトランジスタP8およびP9は、オン状態となって、読出し動作は終了する。
【0108】
以上のように、本実施の形態に係わる半導体記憶装置によれば、N型トランジスタN1およびN2に一定電圧VGを印加した増幅率の高い差動増幅回路を用いたので、メモリセルのデータの読み取り精度が高くなる。
【0109】
また、この差動増幅回路は、第2の実施形態で説明したように、読出し動作中(クロックTが「H」レベルで、書込み信号WECが「H」レベル)以外は、N型トランジスタN6がオフ状態となり、消費電流が流れないので、消費電力を低減することができる。
【0110】
さらに、この差動増幅回路は、第4の実施形態で説明したように、増幅開始時に、P型トランジスタP3およびP4をオン状態にして、その後、P型トランジスタP3およびP4をオフ状態にするので、迅速に増幅を行なうことができる。
【0111】
なお、異なるメモリセルからデータを連続して読出す場合には、メモリセル内のデータが異なると、差動増幅回路へ入力される電流対の大きさが反転する場合もあるので、第4の実施形態のように、入力される電流対の大きさの逆転が起こる前、すなわち、選択するメモリセルを切り替える前に、P型トランジスタP3およびP4をオン状態に戻すものとしてもよい。
【0112】
また、本実施の形態では、第2の実施形態と第4の実施形態を組み合わせた差動増幅器を用いたが、これに限定するものではない。第1の実施形態のものでも、第3の実施形態のものでもよく、また、第1〜第4の実施形態を任意に組み合わせたものであってもよい。
【0113】
(第6の実施形態)
図12は、本実施の形態に係わる半導体記憶装置の構成を示す。
【0114】
本実施の形態に係わる半導体記憶装置では、図7に示す第5の実施形態に変わる半導体記憶装置に、OR−AND回路41〜44が追加されている。
【0115】
OR−AND回路41は、カラム選択線DY1と制御信号CT3とクロック信号Tより、負荷トランジスタP11、P12のゲートにゲート制御信号CG1を与える。OR−AND回路42は、カラム選択線DY2と制御信号CT3とクロック信号Tより、負荷トランジスタP13、P14のゲートにゲート制御信号CG2を与える。OR−AND回路43は、カラム選択線DY3と制御信号CT3とクロック信号Tより、負荷トランジスタP15、P16のゲートにゲート制御信号CG3を与える。OR−AND回路44は、カラム選択線DY4と制御信号CT3とクロック信号Tより、負荷トランジスタP17、P18のゲートにゲート制御信号CG4を与える。
【0116】
まず、メモリセルM1への書込み時のOR−AND回路41〜44と負荷トランジスタP11〜P18の動作について説明する。
【0117】
第5の実施形態で説明したように、メモリセルM1への書込み時には、クロック信号Tと制御信号CT3が「H」レベルに設定され、カラム選択線DY1が「L」レベル、カラム選択線DY2〜DY4が「H」レベルに設定される。したがって、OR−AND回路41〜44のすべての出力CG1〜CG4が「H」レベルになる。
【0118】
これにより、すべての負荷トランジスタP11〜P18はオフ状態となる。よって、書込み時には、負荷トランジスタを介して、消費電流が流れないので、消費電力を低減できる。
【0119】
次に、メモリセルM1からの読出し時のOR−AND回路41〜44と負荷トランジスタP11〜P18の動作について説明する。
【0120】
第5の実施形態で説明したように、メモリセルM1への読出し時には、クロック信号Tが「H」レベルに設定され、制御信号CT3が「L」レベルに設定され、カラム選択線DY1が「L」レベル、カラム選択線DY2〜DY4が「H」レベルに設定される。したがって、OR−AND回路41の出力CG1が「L」レベルとなり、OR−AND回路42〜44の出力CG2〜CG4は「H」レベルとなる。
【0121】
これにより、負荷トランジスタP11およびP12のみがオン状態となり、その他の負荷トランジスタP13〜P18はオフ状態となる。よって、読出し時には、選択したメモリセルのデータの値を表わす電流のみが流れ、その他の消費電流が流れないので、消費電力を低減できる。
【0122】
以上にように、本実施の形態に係わる半導体記憶装置によれば、OR−AND回路を用いて、負荷トランジスタのゲートを制御することによって、メモリセルのデータの値を表わすために必要不可欠な電流のみが流れ、無駄な消費電流が流れないので、消費電力を低減することができる。
【0123】
なお、本実施の形態に係わる半導体記憶装置では、第5の実施形態で説明した差動増幅回路(第2の実施形態と第4の実施形態を組み合わせたもの)が用いられているものとして説明したが、その他の実施形態の差動増幅回路でもよい。さらに、本実施の形態は、差動増幅回路でなく、負荷トランジスタの制御を特徴としているので、第1〜第4の実施形態以外の従来の差動増幅回路を用いるものとしてもよい。
【0124】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0125】
【発明の効果】
以上の説明から明らかなように、本発明に係わる半導体記憶装置は、第1および第2の入力端子と、第1および第2の出力端子と、ソースには第1の入力端子が接続され、ドレインには第1の出力端子が接続され、ゲートには第2の出力端子が接続された第1のP型トランジスタと、ソースには第2の入力端子が接続されて、ドレインには第2の出力端子が接続され、ゲートには第1の出力端子が接続された第2のP型トランジスタと、ソースが接地され、ドレインには第1の出力端子が接続され、ゲートには第1の電位が印加された第1のN型トランジスタと、ソースが接地され、ドレインには第2の出力端子が接続され、ゲートには前記第1の電位が印加された第2のN型トランジスタとを備え、前記第1の電位は、前記第1のN型トランジスタおよび前記第2のN型トランジスタを導通状態にさせる電位である。
【0126】
これにより、第1のN型トランジスタおよび第2のN型トランジスタのゲートには、一定電圧が印加され、ドレイン電流の差に対するソース・ドレイン電圧の差の比率を大きくすることができ、この差動増幅回路の増幅率を大きくすることができる。
【0127】
また、第1のN型トランジスタおよび第2のN型トランジスタを、ディプレッション型にすることで、増幅をはやくすることができる。
【0128】
また、増幅非活性時には、第1のN型トランジスタと第2のN型トランジスタをオフ状態とするので、増幅非活性時には、無駄な消費電流が流れず、消費電力を低減できる。
【0129】
また、第1のN型トランジスタと第2のN型トランジスタのソースに、第3のN型トランジスタとを共通接続し、増幅非活性時には、第3のN型トランジスタをオフ状態とするので、増幅非活性時には、無駄な消費電流が流れず、消費電力を低減できる。
【0130】
また、第1のP型トランジスタと第2のP型トランジスタに、それぞれ第3のP型トランジスタ、第4のP型トランジスタを並列接続し、増幅活性開始時には、第3のP型トランジスタおよび第4のP型トランジスタをオン状態とするので、出力端子対に電圧差を短時間に発生させることができ、この状態で、第3のP型トランジスタおよび第4のP型トランジスタをオフ状態にすることによって、短時間で、大きな増幅率が得られる。
【0131】
また、第1の入力電流の大きさと第2の入力電流の大きさが反転する場合において、反転する前に、第3のP型トランジスタと第4のP型トランジスタをオン状態として、出力端子対の電圧差を小さくしておくことで、第1の出力端子と第2の出力端子の電圧を短時間に反転させることができる。
【0132】
また、本発明は、上述の差動増幅回路を半導体記憶装置のセンスアンプとして使用することにより、メモリセルのデータの読み出しに際して、ビット線対を流れる微小な電流の差を大きな電圧差として増幅を行なうことができ、これにより、メモリのデータの読み出し精度を高くすることができる。
【0133】
また、本発明の半導体記憶装置内の増幅制御手段は、外部からの読出し/書込み信号とクロック信号に応じて、第1の制御信号、第2の制御信号、または第3の制御信号を生成して差動増幅回路に出力するので、差動増幅回路を適切に制御することができる。
【0134】
また、本発明は、上述の半導体記憶装置において、メモリセルへのデータの書込み時には、すべての負荷トランジスタをオフ状態にし、メモリセルからのデータの読み出し時には、読み出しを行なうメモリセルに接続されたビット線対に対応する負荷トランジスタのみをオン状態とするので、メモリセルの読み出し時に必要な電流以外には、無駄な消費電流が流れないので、消費電力を低減することができる。
【図面の簡単な説明】
【図1】第1の実施形態に係わる差動増幅回路の構成を示す図である。
【図2】ゲート電圧を固定した場合のN型トランジスタの電流−電圧特性を示す図である。
【図3】第2の実施形態に係わる差動増幅回路の構成を示す図である。
【図4】第3の実施形態に係わる差動増幅回路の構成を示す図である。
【図5】第4の実施形態に係わる差動増幅回路の構成を示す図である。
【図6】第4の実施形態に係わる差動増幅回路の動作を説明するためのタイミングチャート図である。
【図7】第5の実施形態に係わるSRAMの構成を示す図である。
【図8】制御回路の構成を示す図である。
【図9】制御回路に入力される信号と出力される信号との関係を示す図である。
【図10】読出し/書込み回路14の回路構成を示す図である。
【図11】第5の実施形態に係わるSRAMの動作を説明するためのタイミングチャート図である。
【図12】第6の実施形態に係わる半導体記憶装置の構成を示す図である。
【図13】従来の差動増幅器の基本構成を示す図である。
【図14】ダイオード接続されたN型トランジスタの電流−電圧特性を示す図である。
【符号の説明】
P1,P2,P3,P4,P5,P100,P101 P型トランジスタ、N1,N2,N100,N101,N5,N6 N型トランジスタ、P11〜P18 負荷トランジスタ、P21〜P28,N11,N12 トランスファゲート、P31〜P34,P8,P9 イコライズトランジスタ、M1〜M8 メモリセル、IV1,IV2,IV5,17,19 インバータ、11 ロウデコーダ、12 カラムデコーダ、13 制御回路、14 読出し/書込み回路、15,20 AND回路、16 遅延回路、18 NAND回路、21 書込みドライバ、22 差動増幅回路、23 R−Sフリップフロップ、41〜44 OR−AND回路、WL1,WL2 ワード線、DY1〜DY4 カラム選択線、B1〜B4,B1C〜B4C ビット線、DL,DLC データ線、INC,SEC,SE,CT1,CT2,CT3 制御信号、T クロック信号、WEC 書込み信号、X,Y,Y0 アドレス信号、DQ データ入出力信号、D,DC 入力端子、Q,QC 出力端子、I1,I2 電流、V1,V2,VG,Vdd 電圧。
Claims (16)
- 第1および第2の入力端子と、
第1および第2の出力端子と、
ソースには前記第1の入力端子が接続され、ドレインには前記第1の出力端子が接続され、ゲートには前記第2の出力端子が接続された第1のP型トランジスタと、
ソースには前記第2の入力端子が接続され、ドレインには前記第2の出力端子が接続され、ゲートには前記第1の出力端子が接続された第2のP型トランジスタと、
ソースが接地され、ドレインには前記第1の出力端子が接続され、ゲートには第1の電位が印加された第1のN型トランジスタと、
ソースが接地され、ドレインには前記第2の出力端子が接続され、ゲートには前記第1の電位が印加された第2のN型トランジスタとを備え、
前記第1の電位は、前記第1のN型トランジスタおよび前記第2のN型トランジスタを導通状態にさせる電位である、差動増幅回路。 - 前記第1のP型トランジスタおよび前記第2のP型トランジスタは、ディプレッション型である、請求項1記載の差動増幅回路。
- 増幅非活性時には、前記第1のN型トランジスタおよび前記第2のN型トランジスタのゲートに印加される電位は、前記第1の電位の代わりに、前記第1のN型トランジスタおよび前記第2のN型トランジスタを非導通状態とする電位である第2の電位とする、請求項1および2記載の差動増幅回路。
- 前記差動増幅回路は、第1の制御信号が入力され、前記第1の電位または第2の電位を前記第1のN型トランジスタおよび前記第2のN型トランジスタのゲートに出力するインバータ回路を含み、
前記インバータ回路は、増幅活性時には、接地電位からなる第1の制御信号が入力されて、第1の電位を出力し、増幅非活性時には、電源電位からなる第1の制御信号が入力されて、第2の電位を出力する、請求項3記載の差動増幅回路。 - 前記差動増幅回路は、さらに、第3のN型トランジスタを含み、
前記第1のN型トランジスタおよび前記第2のN型トランジスタのソースは、接地される代わりに、前記第3のN型トランジスタのドレインに接続され、
前記第3のN型トランジスタは、ソースが接地され、ドレインには前記第1のN型トランジスタおよび前記第2のN型トランジスタのソースが接続され、ゲートには第2の制御信号が入力され、
前記第2の制御信号は、増幅活性化時には、前記第3のN型トランジスタを導通状態にさせる第3の電位であり、増幅非活性化時には、前記第3のN型トランジスタを非導通状態にさせる第4の電位である、請求項1ないし4のいずれかに記載の差動増幅回路。 - 前記差動増幅回路は、さらに、
前記第1のP型トランジスタに並列に接続された第3のP型トランジスタと、
前記第2のP型トランジスタに並列に接続された第4のP型トランジスタとを含み、
前記第3のP型トランジスタと前記第4のP型トランジスタのそれぞれのゲートには、第3の制御信号が入力され、
前記第3の制御信号は、増幅活性開始時には、前記第3のP型トランジスタおよび前記第4のP型トランジスタを導通状態にさせる第5の電位であり、
前記第1の出力端子と前記第2の出力端子との電圧差が安定する第1増幅時間経過後には、前記第3のP型トランジスタおよび前記第4のP型トランジスタを非導通状態にさせる第6の電位である、請求項1ないし5のいずれかに記載の差動増幅回路。 - 前記第3の制御信号は、前記第6の電位になった後、前記第1の出力端子と前記第2の出力端子との電圧差が安定する第2増幅時間経過後には、前記第1の入力端子から入力される第1の入力電流と前記第2の入力端子から入力される第2の入力電流の大きさが逆転する前に、前記第5の電位となる、請求項6記載の差動増幅回路。
- メモリセルからのデータの読み出しのためのセンスアンプを備えた半導体記憶装置において、
前記センスアンプとして、請求項1または2記載の差動増幅回路を適用した半導体記憶装置。 - メモリセルからのデータの読み出しのためのセンスアンプを備えた半導体記憶装置において、
前記センスアンプとして、請求項3または4記載の差動増幅回路を適用した半導体記憶装置。 - 前記半導体記憶装置は、さらに、
外部よりクロック信号と、読出し/書込み信号とが入力され、
読出し/書込み信号が、読出しを指示するものであるときに、クロック信号に同期させて、電源電位からなる第1の制御信号を出力し、その他の場合には、接地電位からなる第1の制御信号を出力する増幅制御手段を備えた請求項9記載の半導体記憶装置。 - メモリセルからのデータの読み出しのためのセンスアンプを備えた半導体記憶装置において、
前記センスアンプとして、請求項5記載の差動増幅回路を適用した半導体記憶装置。 - 前記半導体記憶装置は、さらに、
外部よりクロック信号と、読出し/書込み信号が入力され、
読出し/書込み信号が、読出しを指示するものであるときに、クロック信号に同期させて、前記第3の電位からなる第2の制御信号を出力し、その他の場合には、前記第4の電位からなる第2の制御信号を出力する増幅制御手段を備えた請求項11記載の半導体記憶装置。 - メモリセルからのデータの読み出しのためのセンスアンプを備えた半導体記憶装置において、
前記センスアンプとして、請求項6または7記載の差動増幅回路を適用した半導体記憶装置。 - 前記半導体記憶装置は、さらに、
外部よりクロック信号と、読出し/書込み信号が入力され、
読出し/書込み信号が、読出しを指示するものであるときに、クロック信号の立ち上がり時から前記第1増幅時間だけ前記第5の電位からなる第3の制御信号を出力し、その他の場合には、前記第6の電位からなる第3の制御信号を出力する増幅制御手段を備えた請求項13記載の半導体記憶装置。 - 前記半導体記憶装置は、
ビット線に対応して設けられた負荷トランジスタと、
メモリセルへのデータの書込み時には、前記負荷トランジスタのすべてを非導通状態にし、
メモリセルからのデータの読出し時には、読出しを行なうメモリセルに接続されたビット線対に接続された前記負荷トランジスタのみを導通状態にし、その他の前記負荷トランジスタを非導通状態にする負荷制御手段とを備えた請求項8ないし14のいずれかに記載の半導体記憶装置。 - 前記負荷制御手段は、
外部よりクロック信号と、読出し/書込み信号とが入力され、
読出し/書込み信号が、書込みを指示するものであるときに、クロック信号に、同期させて、第1の論理状態を示す負荷制御信号を出力し、その他の場合には、第2の論理状態を示す負荷制御信号を出力する負荷制御信号生成手段と、
ビット線対に対応して設けられた論理手段とを備え、
前記論理手段は、対応するビット線対が選択される場合には第2の論理状態を示し非選択の場合には第1の論理状態を示す選択信号と、前記負荷制御信号との論理和信号を生成し、前記論理和信号と前記クロック信号との論理積信号を生成し、前記論理積信号を前記ビット線対に接続された前記負荷トランジスタのゲートに出力する請求項15記載の半導体記憶装置。
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