JP2008103028A - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体記憶装置の良好なリテンション特性を維持しつつ、データ書き込み時の動作電圧マージンを拡大する。
【解決手段】２つの負荷トランジスタ１，２と、２つのドライブトランジスタ３，４と、２つのアクセストランジスタ５，６とで構成されたメモリセル１０に、記憶ノード電圧制御回路２０を付加する。記憶ノード電圧制御回路２０は、当該メモリセル１０へのデータ書き込み時に、負荷トランジスタ１，２の各々のソースの電圧を変化させることなく、２つの記憶ノードＤ，ＮＤのうち論理低レベルを保持している記憶ノードの電圧を引き上げるように制御する。
【選択図】図１

Description

本発明は、２つの記憶ノードに相補データを記憶するラッチ回路を備えた半導体記憶装置に関するものである。

第１のインバータの出力を第２のインバータの入力へ接続し、第２のインバータの出力を第１のインバータの入力へ接続してなるラッチ回路が知られている。各インバータの出力ノードは、それぞれ記憶ノードを構成する。各々のインバータをＣＭＯＳ構成とする場合、ＣＭＯＳラッチ回路が得られる。

６トランジスタ構成のＳＲＡＭメモリセルは、上記ＣＭＯＳラッチ回路を利用したものであって、２つの負荷トランジスタと、２つのドライブトランジスタと、２つのアクセストランジスタとを有する。

ある従来技術によれば、ＳＲＡＭメモリセルの動作可能な電源電圧範囲を拡大するために、電源電圧の供給ラインと２つの負荷トランジスタの各々のソースとの間に電圧降下要素を挿入する。メモリセルへのデータ書き込み時に負荷トランジスタのソース電圧を下げることにより、論理高レベル（“Ｈ”レベル）を保持している記憶ノードの電圧を論理低レベル（“Ｌ”レベル）に反転させやすくするのである（特許文献１及び２参照）。

他の従来技術によれば、ＳＲＡＭメモリセル中のトランジスタの閾値電圧を検出し、この閾値電圧に応じて当該メモリセルの電源電圧を周辺回路の電源電圧と比較して最適な電圧に調整し、更に基板バイアスを調整する（特許文献３参照）。
特開２００１−１４３４７６号公報 特開２００２−４２４７６号公報 特開２００４−５７７７号公報

上記各従来技術は、メモリセルへのデータ書き込み時に負荷トランジスタのソース電圧を下げるものであった。これにより、メモリセルの動作可能な電源電圧範囲が拡大する。ところが、電源電圧とメモリセルとの間に抵抗成分が挿入されることとなり、メモリセルのデータ保持状態でも負荷トランジスタのソース電圧が電源電圧よりも低くなってしまうため、特に低電源電圧時に良好なリテンション特性を維持することができないという課題があった。

本発明の目的は、半導体記憶装置の良好なリテンション特性を維持しつつ、データ書き込み時の動作電圧マージンを拡大することにある。

上記課題を解決するため、本発明によれば、第１及び第２の記憶ノードに相補データを記憶するラッチ回路を備えた半導体記憶装置において、当該ラッチ回路は、第１の記憶ノードに接続されたドレインと電源電圧が供給されるソースと第２の記憶ノードに接続されたゲートとを有する第１の負荷トランジスタと、第２の記憶ノードに接続されたドレインと電源電圧が供給されるソースと第１の記憶ノードに接続されたゲートとを有する第２の負荷トランジスタと、第１の記憶ノードに接続されたドレインと第２の記憶ノードに接続されたゲートとを有する第１のドライブトランジスタと、第２の記憶ノードに接続されたドレインと第１の記憶ノードに接続されたゲートとを有する第２のドライブトランジスタと、第１及び第２の負荷トランジスタの各々のソースの電圧を変化させることなく第１及び第２の記憶ノードのうち“Ｌ”レベルを保持している記憶ノードの電圧を引き上げるように制御する記憶ノード電圧制御回路とを有する構成を採用する。

１つの実施形態によれば、記憶ノード電圧制御回路は、当該ラッチ回路へのデータ書き込み時に第１の記憶ノードと第２の記憶ノードとを結合させることにより第１の記憶ノードの電圧と第２の記憶ノードの電圧とを中間電圧にイコライズする。

他の実施形態によれば、記憶ノード電圧制御回路は、当該ラッチ回路へのデータ書き込み時に第１及び第２の記憶ノードのうち論理低レベルを保持している記憶ノードの電圧を“Ｈ”レベルに引き上げる。

第１の記憶ノードが“Ｈ”レベルを、第２の記憶ノードが“Ｌ”レベルをそれぞれ保持している場合、記憶ノード電圧制御回路は、当該ラッチ回路へのデータ書き込み時に、第２の記憶ノードの電圧を引き上げるように制御する。これにより、第１の負荷トランジスタのゲート・ソース間電圧が低減して、その等価抵抗が増加する結果、第１の記憶ノードの電圧が容易に“Ｌ”レベルに反転する。これとは逆に第１の記憶ノードが“Ｌ”レベルを、第２の記憶ノードが“Ｈ”レベルをそれぞれ保持している場合、記憶ノード電圧制御回路は、当該ラッチ回路へのデータ書き込み時に、第１の記憶ノードの電圧を引き上げるように制御する。これにより、第２の負荷トランジスタのゲート・ソース間電圧が低減して、その等価抵抗が増加する結果、第２の記憶ノードの電圧が容易に“Ｌ”レベルに反転する。したがって、いずれの場合でもラッチ回路の記憶データの反転が容易になされるので、データ書き込み時の動作電圧マージンが拡大する。しかも、第１及び第２の負荷トランジスタの各々のソースに印加される電源電圧は変化しないので、良好なリテンション特性が維持される。

本発明によれば、半導体記憶装置の良好なリテンション特性を維持しつつ、データ書き込み時の動作電圧マージンを拡大することができる。

以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。

図１は、本発明に係る半導体記憶装置の１つであるＳＲＡＭ中のメモリセルの構成例を示している。図１のメモリセル１０は、第１及び第２の記憶ノードＤ，ＮＤに相補データを記憶するメモリセルであって、第１及び第２の負荷トランジスタ１，２と、第１及び第２のドライブトランジスタ３，４と、第１及び第２のアクセストランジスタ５，６と、記憶ノード電圧制御回路２０とで構成される。

詳細に説明すると、第１の負荷トランジスタ１は、第１の記憶ノードＤに接続されたドレインと、電源電圧ＶＤＤが供給されるソースと、第２の記憶ノードＮＤに接続されたゲートとを有するＰチャネル型のＭＯＳトランジスタである。第２の負荷トランジスタ２は、第２の記憶ノードＮＤに接続されたドレインと、電源電圧ＶＤＤが供給されるソースと、第１の記憶ノードＤに接続されたゲートとを有するＰチャネル型のＭＯＳトランジスタである。第１のドライブトランジスタ３は、第１の記憶ノードＤに接続されたドレインと、ソース線ＳＬに接続されたソースと、第２の記憶ノードＮＤに接続されたゲートとを有するＮチャネル型のＭＯＳトランジスタである。第２のドライブトランジスタ４は、第２の記憶ノードＮＤに接続されたドレインと、ソース線ＳＬに接続されたソースと、第１の記憶ノードＤに接続されたゲートとを有するＮチャネル型のＭＯＳトランジスタである。第１の記憶ノードＤと第１のビット線ＢＬとの間にＮチャネル型のＭＯＳトランジスタである第１のアクセストランジスタ５が、第２の記憶ノードＮＤと第２のビット線ＮＢＬとの間にＮチャネル型のＭＯＳトランジスタである第２のアクセストランジスタ６がそれぞれ介在し、これら第１及び第２のアクセストランジスタ５，６の各々のゲートがワード線ＷＬに接続されている。

記憶ノード電圧制御回路２０は、第１の記憶ノードＤと第２の記憶ノードＮＤとの間に直列接続された第１及び第２のイコライズトランジスタ２１，２２を有し、メモリセル１０へのデータ書き込み時に第１の記憶ノードＤの電圧と第２の記憶ノードＮＤの電圧とを中間電圧にイコライズするように、第１のイコライズトランジスタ２１のゲートは補助ワード線ＷＷＬにより、第２のイコライズトランジスタ２２のゲートはカラム線ＣＬによりそれぞれ制御されるようになっている。ここでは、第１及び第２のイコライズトランジスタ２１，２２をいずれもＰチャネル型のＭＯＳトランジスタとした例を示す。なお、イコライズ後の第１の記憶ノードＤの中間電圧と第２の記憶ノードＮＤの中間電圧とは多少異なってもよい。

図２は、図１のメモリセル１０を備えたＳＲＡＭのデータ書き込みに係る概略構成例を示している。センスアンプ等のデータ読み出しに係る構成は省略する。図２において、１１は電流遮断トランジスタ、３０はメモリセルアレイ、４０，５０は第１及び第２のパルス発生回路である。ここでは、メモリセルアレイ３０の外部に設けられた電流遮断トランジスタ１１をＮチャネル型のＭＯＳトランジスタとした例を示す。

メモリセルアレイ３０は、各々図１の構成を持つ複数のメモリセル１０をマトリクス状に配列してなるものである。同じロウに属するメモリセル１０はワード線ＷＬ、補助ワード線ＷＷＬ及びソース線ＳＬを共有し、同じカラムに属するメモリセル１０は第１のビット線ＢＬ、第２のビット線ＮＢＬ及びカラム線ＣＬを共有する。ただし、図面の簡略化のため、図２では単一のメモリセル１０のみが描かれている。

第１のパルス発生回路４０は、ワード線駆動回路４１と、第１及び第２の３入力ＮＡＮＤ回路４５，４６とで構成される。ワード線駆動回路４１は、インバータ４２と、第１及び第２の遅延回路４３，４４とで構成される。インバータ４２は、メモリセルアレイ１０の中の１つのロウを選択するためのパルス信号であるワード線選択信号ＮＷＬを反転した信号でワード線ＷＬを駆動するものである。第１の遅延回路４３は、ワード線選択信号ＮＷＬを所定の時間だけ遅延させた信号を第１の３入力ＮＡＮＤ回路４５の１入力へ供給する。第２の遅延回路４４は、ワード線選択信号ＮＷＬを所定の時間だけ遅延させた信号を第２の３入力ＮＡＮＤ回路４６の１入力へ供給する。第１の３入力ＮＡＮＤ回路４５は、ライトイネーブル信号ＷＥとワード線ＷＬ上の信号とを他の２入力に受けて、補助ワード線ＷＷＬを駆動する。第２の３入力ＮＡＮＤ回路４６は、ライトイネーブル信号ＷＥとワード線ＷＬ上の信号とを他の２入力に受けて、他の補助ワード線ＳＷＬを駆動する。補助ワード線（以下、第１の補助ワード線という。）ＷＷＬ上の信号のパルス幅は第１の遅延回路４３における遅延時間に応じて、他の補助ワード線（以下、第２の補助ワード線という。）ＳＷＬ上の信号のパルス幅は第２の遅延回路４４における遅延時間に応じて各々調整可能である。

電流遮断トランジスタ１１は、ソース線ＳＬに接続されたドレインと、接地電圧ＶＳＳが供給されるソースと、第２の補助ワード線ＳＷＬに接続されたゲートとを有するＮチャネル型のＭＯＳトランジスタである。

第２のパルス発生回路５０は、書き込み回路５１と、３入力ＮＡＮＤ回路５７とで構成される。書き込み回路５１は、第１及び第２の２入力ＮＡＮＤ回路５２，５４と、第１及び第２のインバータ５３，５５と、遅延回路５６とで構成される。ＤＩ，ＮＤＩは、相補データ信号を受け取る第１及び第２の書き込みデータ線である。第１の２入力ＮＡＮＤ回路５２は、ライトイネーブル信号ＷＥと第１の書き込みデータ線ＤＩ上の信号とを受けて、第１のインバータ５３の入力を駆動する。第１のインバータ５３は、第１のビット線ＢＬを駆動する。第２の２入力ＮＡＮＤ回路５４は、ライトイネーブル信号ＷＥと第２の書き込みデータ線ＮＤＩ上の信号とを受けて、第２のインバータ５５の入力を駆動する。第２のインバータ５５は、第２のビット線ＮＢＬを駆動する。遅延回路５６は、ライトイネーブル信号ＷＥを所定の時間だけ遅延させた信号を３入力ＮＡＮＤ回路５７の１入力へ供給する。３入力ＮＡＮＤ回路５７は、第１のビット線ＢＬ上の信号と第２のビット線ＮＢＬ上の信号とを他の２入力に受けて、カラム線ＣＬを駆動する。カラム線ＣＬ上の信号のパルス幅は遅延回路５６における遅延時間に応じて調整可能である。

図３は、図１及び図２中のメモリセル１０の動作を説明するためのタイミング図である。ここでは、第１の記憶ノードＤが“Ｌ”レベルを、第２の記憶ノードＮＤが“Ｈ”レベルをそれぞれ保持しているものとする。この状態では、第１の負荷トランジスタ１及び第２のドライブトランジスタ４がいずれもオフ状態であり、第２の負荷トランジスタ２及び第１のドライブトランジスタ３がいずれもオン状態である。第１及び第２のアクセストランジスタ５，６はいずれもオフ状態を、第１及び第２のイコライズトランジスタ２１，２２もいずれもオフ状態を、電流遮断トランジスタ１１はオン状態をそれぞれ保持している。そして、当該メモリセル１０が記憶している相補データを反転させるように、第１の書き込みデータ線ＤＩに“Ｈ”レベルの信号が、第２の書き込みデータ線ＮＤＩに“Ｌ”レベルの信号がそれぞれ供給される結果、第１のビット線ＢＬが“Ｈ”レベルに、第２のビット線ＮＢＬが“Ｌ”レベルにそれぞれ駆動されるものとする。

図３によれば、ワード線ＷＬが“Ｈ”レベルに立ち上がる前に、第１の補助ワード線ＷＷＬ、第２の補助ワード線ＳＷＬ及びカラム線ＣＬが“Ｌ”レベルに立ち下げられる。この結果、第１及び第２のイコライズトランジスタ２１，２２がいずれもオフ状態からオン状態へ、電流遮断トランジスタ１１がオン状態からオフ状態へそれぞれ遷移する。第１及び第２のイコライズトランジスタ２１，２２がいずれもオンしたことにより、第１の記憶ノードＤと第２の記憶ノードＮＤとが互いに結合されて、両記憶ノードＤ，ＮＤの電圧が中間電圧（ＶＤＤとＶＳＳとの間の、ある電圧）にイコライズされる。この結果、第２の負荷トランジスタ２のソース電圧がＶＤＤのまま変化せずに、第１の記憶ノードＤの電圧が“Ｌ”レベルの電圧から中間電圧へ引き上げられるため、当該第２の負荷トランジスタ２のゲート・ソース間電圧が低減して、その等価抵抗が増加する。この際、電源電圧ＶＤＤから第２の負荷トランジスタ２、記憶ノード電圧制御回路２０及び第１のドライブトランジスタ３を通じてソース線ＳＬへ貫通電流が流れようとするが、この貫通電流はオフ状態の電流遮断トランジスタ１１により遮断される。

次に、ワード線ＷＬが“Ｈ”レベルに立ち上がると、第１及び第２のアクセストランジスタ５，６がいずれもオフ状態からオン状態へ遷移する。この際、第２の負荷トランジスタ２と第２のアクセストランジスタ６との直列回路が、電源電圧ＶＤＤと、接地電圧ＶＳＳまで引き下げられた第２のビット線ＮＢＬとの間に接続されることとなる。第２の記憶ノードＮＤの電圧は、第２の負荷トランジスタ２と第２のアクセストランジスタ６との抵抗分割により決まる。ここで、前述のとおり予め増加している第２の負荷トランジスタ２のオン抵抗が、第２のアクセストランジスタ６のオン抵抗を上回ることとなり、第２の記憶ノードＮＤの電圧は、第１の負荷トランジスタ１と第１のドライブトランジスタ３とからなるインバータの論理閾値電圧まで容易に下がる。この結果、第１の記憶ノードＤが“Ｈ”レベルに、第２の記憶ノードＮＤが“Ｌ”レベルにそれぞれ容易に反転する。

第１の記憶ノードＤが“Ｈ”レベルを、第２の記憶ノードＮＤが“Ｌ”レベルをそれぞれ保持している場合でも、同様に記憶データの反転が容易に達成される。

以上のとおり、図１の構成によれば、メモリセル１０の第１及び第２の負荷トランジスタ１，２のソース電圧が電源電圧ＶＤＤと等しいため、従来技術と比較して、データ保持時のリテンション状態における電源電圧の可変範囲を広げることができる。つまり、データ書き込み時の動作電圧範囲とリテンション時の可変電圧範囲とを同時に拡大することが可能となり、メモリの低電圧化、低消費電力化という効果が得られる。

なお、ワード線ＷＬが“Ｈ”レベルに立ち上がった後で第１の補助ワード線ＷＷＬ及びカラム線ＣＬが“Ｌ”レベルに立ち下がり、その後、ワード線ＷＬが“Ｌ”レベルに立ち下がる前に第１の補助ワード線ＷＷＬ及びカラム線ＣＬの少なくとも一方が“Ｈ”レベルに立ち上がるように制御してもよい。この場合の記憶ノード電圧制御回路２０はワード線ＷＬが活性化している期間よりも短い活性化期間を持つパルスで駆動される結果、消費電力が更に低減される。

また、第１及び第２のイコライズトランジスタ２１，２２のうちのいずれか一方は省略可能である。ソース線ＳＬは、第１及び第２のビット線ＢＬ，ＮＢＬと平行に配線してもよい。また、電流遮断トランジスタ１１を各メモリセル１０の中に設けてもよい。上記貫通電流が問題にならない場合には、電流遮断トランジスタ１１を省略すればよい。

図４は、図１の変形例を示している。図４における記憶ノード電圧制御回路２０は、第１の記憶ノードＤに接続されたドレインを有する第１のチャージトランジスタ２３と、第２の記憶ノードＮＤに接続されたドレインを有する第２のチャージトランジスタ２４と、第１及び第２のチャージトランジスタ２３，２４の各々のソースと電源電圧ＶＤＤとの間に介在した第３のチャージトランジスタ２５とを有し、メモリセル１０へのデータ書き込み時に第１の記憶ノードＤの電圧と第２の記憶ノードＮＤの電圧との双方を“Ｈ”レベルに引き上げるように、第１及び第２のチャージトランジスタ２３，２４の各々のゲートは第１の補助ワード線ＷＷＬにより、第３のチャージトランジスタ２５のゲートはカラム線ＣＬによりそれぞれ制御されるようになっている。ここでは、第１、第２及び第３のチャージトランジスタ２３，２４，２５をいずれもＰチャネル型のＭＯＳトランジスタとした例を示す。

図５は、図４のメモリセル１０の動作を説明するためのタイミング図である。図５によれば、メモリセル１０へのデータ書き込み時に第１の記憶ノードＤの電圧と第２の記憶ノードＮＤの電圧との双方が記憶ノード電圧制御回路２０により一旦“Ｈ”レベルに引き上げられる結果、第１及び第２の負荷トランジスタ１，２のうちオン状態を保持していた負荷トランジスタがオフするため、記憶データの反転が容易に達成される。

なお、第３のチャージトランジスタ２５をメモリセルアレイ３０の外に配置し、同じカラムに属するメモリセル１０が当該第３のチャージトランジスタ２５を共有するようにしてもよい。その際には、メモリセル１０内の第１及び第２のチャージトランジスタ２３，２４の各々のソースは、同様の構成を有する他のメモリセル１０内の第１及び第２のチャージトランジスタ２３，２４の各々のソースと接続されることとなる。

図６は、図４の変形例を示している。図６における記憶ノード電圧制御回路２０は、第１の記憶ノードＤに接続されたドレインを有する第１のチャージトランジスタ２３と、第２の記憶ノードＮＤに接続されたドレインを有する第２のチャージトランジスタ２４と、第１のチャージトランジスタ２３のソースと電源電圧ＶＤＤとの間に介在した第３のチャージトランジスタ２６と、第２のチャージトランジスタ２４のソースと電源電圧ＶＤＤとの間に介在した第４のチャージトランジスタ２７とを有し、メモリセル１０へのデータ書き込み時に第１及び第２の記憶ノードＤ，ＮＤのうち第１又は第２のビット線ＢＬ，ＮＢＬを通して“Ｈ”レベルに反転されるべき“Ｌ”レベルの記憶ノードの電圧を“Ｈ”レベルに引き上げるように、第１及び第２のチャージトランジスタ２３，２４の各々のゲートは第１の補助ワード線ＷＷＬにより、第３のチャージトランジスタ２６のゲートは第２のビット線ＮＢＬにより、第４のチャージトランジスタ２７のゲートは第１のビット線ＢＬによりそれぞれ制御されるようになっている。ここでは、第１、第２、第３及び第４のチャージトランジスタ２３，２４，２６，２７をいずれもＰチャネル型のＭＯＳトランジスタとした例を示す。

図６の構成によれば、メモリセル１０へのデータ書き込み時に第１及び第２の記憶ノードＤ，ＮＤの保持データを反転させない場合、記憶ノード電圧制御回路２０が第１及び第２の記憶ノードＤ，ＮＤの電圧を変化させることはない。第１及び第２の記憶ノードＤ，ＮＤの保持データを反転させる場合には、第１及び第２の記憶ノードＤ，ＮＤのうち第１又は第２のビット線ＢＬ，ＮＢＬを通して“Ｈ”レベルに反転されるべき“Ｌ”レベルの記憶ノードの電圧が記憶ノード電圧制御回路２０により“Ｈ”レベルに引き上げられる結果、記憶データの反転が容易に達成される。

なお、第１及び第２のチャージトランジスタ２３，２４の組と、第３及び第４のチャージトランジスタ２６，２７の組とのうちのいずれか一方は省略可能である。第３及び第４のチャージトランジスタ２６，２７の各々のゲートをカラム線にて制御することとすれば、図４の場合と同等の構成が得られる。

図７は、本発明に係る半導体記憶装置の１つであるラッチ回路の構成例を示している。図７のラッチ回路６０は、第１及び第２の記憶ノードＤ，ＮＤに相補データを記憶する回路であって、第１及び第２の負荷トランジスタ１，２と、第１及び第２のドライブトランジスタ３，４と、記憶ノード電圧制御回路２０とで構成される。第１の記憶ノードＤは入力データ線ＤＩＮに、第２の記憶ノードＮＤは出力データ線ＤＯＵＴにそれぞれ接続されている。

詳細に説明すると、第１の負荷トランジスタ１は、第１の記憶ノードＤに接続されたドレインと、電源電圧ＶＤＤが供給されるソースと、第２の記憶ノードＮＤに接続されたゲートとを有するＰチャネル型のＭＯＳトランジスタである。第２の負荷トランジスタ２は、第２の記憶ノードＮＤに接続されたドレインと、電源電圧ＶＤＤが供給されるソースと、第１の記憶ノードＤに接続されたゲートとを有するＰチャネル型のＭＯＳトランジスタである。第１のドライブトランジスタ３は、第１の記憶ノードＤに接続されたドレインと、接地電圧ＶＳＳが供給されるソースと、第２の記憶ノードＮＤに接続されたゲートとを有するＮチャネル型のＭＯＳトランジスタである。第２のドライブトランジスタ４は、第２の記憶ノードＮＤに接続されたドレインと、接地電圧ＶＳＳが供給されるソースと、第１の記憶ノードＤに接続されたゲートとを有するＮチャネル型のＭＯＳトランジスタである。記憶ノード電圧制御回路２０は、第１の記憶ノードＤと第２の記憶ノードＮＤとの間に介在したイコライズトランジスタを有し、ラッチ回路６０へのデータ書き込み時に第１の記憶ノードＤの電圧と第２の記憶ノードＮＤの電圧とを中間電圧にイコライズするように、当該イコライズトランジスタのゲートが書き込みパルス線ＷＲにより制御されるようになっている。ここでは当該イコライズトランジスタをＮチャネル型のＭＯＳトランジスタとした例を示す。

図７の構成によれば、当該ラッチ回路６０へのデータ書き込み時に“Ｈ”レベルパルスを書き込みパルス線ＷＲに供給すれば、第１及び第２の記憶ノードＤ，ＮＤのうち“Ｌ”レベルを保持している記憶ノードの電圧が中間電圧に引き上げられる結果、記憶データの反転が容易に達成される。

なお、本発明は上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。例えば、図１、図４及び図６に示した１ポートのメモリセルに限らず、マルチポートのメモリセルにも本発明は適用可能である。

以上説明してきたとおり、本発明に係る半導体記憶装置は、良好なリテンション特性を維持しつつ、データ書き込み時の動作電圧マージンを拡大することができ、ラッチ回路を含むＳＲＡＭメモリセル、特にマイクロプロセッサ用のキャッシュメモリ等として有用である。

本発明に係る半導体記憶装置の１つであるＳＲＡＭ中のメモリセルの構成例を示す回路図である。 図１のメモリセルを備えたＳＲＡＭのデータ書き込みに係る概略構成例を示すブロック図である。 図１及び図２中のメモリセルの動作を説明するためのタイミング図である。 図１の変形例を示す回路図である。 図４のメモリセルの動作を説明するためのタイミング図である。 図４の変形例を示す回路図である。 本発明に係る半導体記憶装置の１つであるラッチ回路の構成例を示す回路図である。

符号の説明

１，２ 負荷トランジスタ
３，４ ドライブトランジスタ
５，６ アクセストランジスタ
１０ メモリセル
１１ 電流遮断トランジスタ
２０ 記憶ノード電圧制御回路
２１，２２ イコライズトランジスタ
２３〜２７ チャージトランジスタ
３０ メモリセルアレイ
４０，５０ パルス発生回路
４１ ワード線駆動回路
５１ 書き込み回路
６０ ラッチ回路
ＢＬ，ＮＢＬ ビット線
ＣＬ カラム線
Ｄ，ＮＤ 記憶ノード
ＤＩ，ＮＤＩ 書き込みデータ線
ＤＩＮ，ＤＯＵＴ 入出力データ線
ＳＬ ソース線
ＳＷＬ 補助ワード線
ＷＥ ライトイネーブル信号
ＷＬ ワード線
ＷＲ 書き込みパルス線
ＷＷＬ 補助ワード線

Claims (13)

1. 第１及び第２の記憶ノードに相補データを記憶するラッチ回路を備えた半導体記憶装置であって、
   前記ラッチ回路は、
   前記第１の記憶ノードに接続されたドレインと、電源電圧が供給されるソースと、前記第２の記憶ノードに接続されたゲートとを有する第１の負荷トランジスタと、
   前記第２の記憶ノードに接続されたドレインと、前記電源電圧が供給されるソースと、前記第１の記憶ノードに接続されたゲートとを有する第２の負荷トランジスタと、
   前記第１の記憶ノードに接続されたドレインと、前記第２の記憶ノードに接続されたゲートとを有する第１のドライブトランジスタと、
   前記第２の記憶ノードに接続されたドレインと、前記第１の記憶ノードに接続されたゲートとを有する第２のドライブトランジスタと、
   前記第１及び第２の負荷トランジスタの各々のソースの電圧を変化させることなく、前記第１及び第２の記憶ノードのうち論理低レベルを保持している記憶ノードの電圧を引き上げるように制御する記憶ノード電圧制御回路とを有することを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記記憶ノード電圧制御回路は、前記ラッチ回路へのデータ書き込み時に制御されることを特徴とする半導体記憶装置。
3. 請求項１記載の半導体記憶装置において、
   前記記憶ノード電圧制御回路は、前記ラッチ回路へのデータ書き込み時に前記第１の記憶ノードと前記第２の記憶ノードとを結合させることにより前記第１の記憶ノードの電圧と前記第２の記憶ノードの電圧とを中間電圧にイコライズする機能を有することを特徴とする半導体記憶装置。
4. 請求項１記載の半導体記憶装置において、
   前記記憶ノード電圧制御回路は、前記ラッチ回路へのデータ書き込み時に前記第１及び第２の記憶ノードのうち論理低レベルを保持している記憶ノードの電圧を論理高レベルに引き上げる機能を有することを特徴とする半導体記憶装置。
5. 請求項１記載の半導体記憶装置において、
   前記第１及び第２のドライブトランジスタの各々のソースと接地電圧との間に介在した電流遮断トランジスタを更に備えたことを特徴とする半導体記憶装置。
6. 請求項５記載の半導体記憶装置において、
   前記電流遮断トランジスタは、前記記憶ノード電圧制御回路の動作時にオフするように制御されることを特徴とする半導体記憶装置。
7. 請求項１記載の半導体記憶装置において、
   ワード線と、
   第１及び第２のビット線と、
   前記第１のビット線と前記第１の記憶ノードとの間に介在し、かつ前記ワード線に接続されたゲートを有する第１のアクセストランジスタと、
   前記第２のビット線と前記第２の記憶ノードとの間に介在し、かつ前記ワード線に接続されたゲートを有する第２のアクセストランジスタとを更に備えたことを特徴とする半導体記憶装置。
8. 請求項７記載の半導体記憶装置において、
   前記記憶ノード電圧制御回路は、前記第１の記憶ノードと前記第２の記憶ノードとの間に直列接続された第１及び第２のイコライズトランジスタを有することを特徴とする半導体記憶装置。
9. 請求項８記載の半導体記憶装置において、
   前記ラッチ回路へのデータ書き込み時に前記第１の記憶ノードの電圧と前記第２の記憶ノードの電圧とを中間電圧にイコライズするように、前記第１のイコライズトランジスタのゲートは補助ワード線により、前記第２のイコライズトランジスタのゲートはカラム線によりそれぞれ制御されることを特徴とする半導体記憶装置。
10. 請求項７記載の半導体記憶装置において、
    前記記憶ノード電圧制御回路は、
    前記第１の記憶ノードに接続されたドレインを有する第１のチャージトランジスタと、
    前記第２の記憶ノードに接続されたドレインを有する第２のチャージトランジスタと、
    前記第１及び第２のチャージトランジスタの各々のソースと前記電源電圧との間に介在した第３のチャージトランジスタとを有することを特徴とする半導体記憶装置。
11. 請求項１０記載の半導体記憶装置において、
    前記ラッチ回路へのデータ書き込み時に前記第１の記憶ノードの電圧と前記第２の記憶ノードの電圧との双方を論理高レベルに引き上げるように、前記第１及び第２のチャージトランジスタの各々のゲートは補助ワード線により、前記第３のチャージトランジスタのゲートはカラム線によりそれぞれ制御されることを特徴とする半導体記憶装置。
12. 請求項７記載の半導体記憶装置において、
    前記記憶ノード電圧制御回路は、
    前記第１の記憶ノードに接続されたドレインを有する第１のチャージトランジスタと、
    前記第２の記憶ノードに接続されたドレインを有する第２のチャージトランジスタと、
    前記第１のチャージトランジスタのソースと前記電源電圧との間に介在した第３のチャージトランジスタと、
    前記第２のチャージトランジスタのソースと前記電源電圧との間に介在した第４のチャージトランジスタとを有することを特徴とする半導体記憶装置。
13. 請求項１２記載の半導体記憶装置において、
    前記ラッチ回路へのデータ書き込み時に前記第１及び第２の記憶ノードのうち前記第１又は第２のビット線を通して論理高レベルに反転されるべき論理低レベルの記憶ノードの電圧を論理高レベルに引き上げるように、前記第１及び第２のチャージトランジスタの各々のゲートは補助ワード線により、前記第３のチャージトランジスタのゲートは前記第２のビット線により、前記第４のチャージトランジスタのゲートは前記第１のビット線によりそれぞれ制御されることを特徴とする半導体記憶装置。

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