WO2012042723A1 - 半導体記憶装置 - Google Patents

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WO2012042723A1
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bit line
memory device
semiconductor memory
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黒田　直喜
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パナソニック株式会社
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Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device that realizes high-speed operation while preventing data destruction of unselected memory cells during data writing.
  • the technology for solving the data destruction during the write operation in the above-described conventional semiconductor memory device has the following problems.
  • the present invention solves the above-described problem, and has a function of setting each precharge potential of a pair of write bit lines to a potential level according to data of a non-selected memory cell, thereby speeding up the operation. It is an object of the present invention to realize a semiconductor memory device that prevents data destruction of memory cells while reducing the size.
  • a semiconductor memory device includes a data holding circuit configured to store data by first and second circuit elements, the data holding circuit, a read bit line, A memory cell including a transistor including a transistor arranged to connect the write bit line pair, a data amplifier connected to the read bit line, and a pull-down transistor connected to each of the write bit line pairs. And the output of the data amplifier is connected to the gate electrode of one pull-down transistor, and one of the write bit line pairs is connected to the gate electrode of the other pull-down transistor.
  • a semiconductor memory device includes a data holding circuit configured to store data by the first and second circuit elements, the data holding circuit, a read bit line, and a write bit line pair. And a data amplifier connected to a read bit line, and a write bit line pair is formed by data of the memory cell amplified by the data amplifier. Using a function of generating a precharge potential, a function of setting a precharge potential of an unselected write bit line pair to a potential relationship corresponding to data held in a memory cell is provided.
  • the function of setting each precharge potential of the write bit line pair to a potential level corresponding to the data of the non-selected memory cell is provided, and the operation is speeded up and the area is reduced. Therefore, it is possible to realize a semiconductor memory device that prevents data destruction of memory cells.
  • FIG. 1 is a block diagram showing a main configuration of a semiconductor memory device in Embodiment 1 of the present invention.
  • FIG. 2 is a circuit diagram illustrating a detailed configuration example of a memory cell in FIG. 1.
  • FIG. 2 is a circuit diagram illustrating a detailed configuration example of a local amplifier circuit in FIG. 1.
  • FIG. 2 is a circuit diagram illustrating a detailed configuration example of a keeper circuit in FIG. 1.
  • 3 is a timing chart illustrating main operations of the semiconductor memory device according to the first embodiment of the present invention. It is a circuit diagram which shows the detailed structure of the local amplifier circuit in the 1st modification of Embodiment 1 of this invention. 6 is a timing chart illustrating main operations of the semiconductor memory device according to the first modification of the first embodiment of the present invention.
  • Embodiment 1 The semiconductor memory device according to the first embodiment of the present invention will be described with reference to FIGS. 1, 2, 3, and 4 as specific examples.
  • a semiconductor memory device shown in FIG. 1 includes a plurality of memory cells 1 arranged in a matrix, a data amplifier 2 that amplifies data of read bit lines RBLU0 / RBLL0 / RBLU1 / RBLL1 connected to each memory cell 1, and a read A precharge potential reset circuit 3 having a function of resetting the precharge potential of the write bit line pair WBL0 / NWBL0; WBL1 / NWBL1 connected to the memory cell 1 using data, and the data amplifier 2 and the precharge potential reset
  • the local amplifier circuit 4 including the setting circuit 3 disposed between the memory cells 1 and 1 and the power supply potential (VDD level or H level) of the write bit line pair WBL0 / NWBL0; Hold using ground potential (VSS level or L level)
  • FIG. 2, 3 and 4 are circuit diagrams showing detailed configuration examples of the memory cell 1, the local amplifier circuit 4 and the keeper circuit 5 in FIG.
  • the read bit lines RBLU0 / RBLL0 / RBLU1 / RBLL1 the write bit line pair WBL0 / NWBL0; WBL1 / NWBL1, the output data lines GRBL0 / GRBL1, and the write “0” or “1” at the end of the word lines WWL0 / WWL1, read word lines RWL0 / RWL1, read control signals SE0 / SE1, and precharge potential reset control signals CA0 / CA1 are omitted.
  • a latch circuit is configured by the transistors 21 to 24 having the two inverter configurations shown in FIG. 2, and data input from the write bit line pair WBL / NWBL to the latch circuit is performed by the two N-channel transistors 25 and 26.
  • a data holding circuit 11 composed of six transistors 21 to 26 controlled by a write word line WWL and two N-channel transistors 27 and 28 are connected in series, and the gate electrode of one N-channel transistor 27 is connected to data.
  • a data read circuit 12 is connected to the internal node of the holding circuit 11 and the gate electrode of the other N-channel transistor 28 controls the data output to the read bit line RBL via the read word line RWL.
  • the local amplifier circuit 4 includes a single-ended amplifier composed of an AND circuit 31 that receives signals on the two read bit lines RBLU and RBLL as two inputs, and two N-channel transistors. 32 and 33 are connected in series, the gate electrode of one N-channel transistor 33 is controlled by a read control signal SE, and the other N-channel transistor 32 uses the output signal of the AND circuit 31 to transfer data to the output data line GRBL.
  • the keeper circuit 5 includes two P-channel transistors 41 and 42 shown in FIG. 4.
  • the gate electrode of one P-channel transistor 41 is connected to the first write bit line WBL, and the drain electrode is the second electrode.
  • the gate electrode of the other P-channel transistor 42 is connected to the second write bit line NWBL, the drain electrode is connected to the first write bit line WBL, and each source electrode is connected to the power supply potential.
  • a configuration connected to (VDD level or H level) is provided.
  • the write operation and read operation of the semiconductor memory device having the above configuration will be described with reference to the timing chart of FIG. Note that the write operation is completed during one cycle of the clock signal CLK from time TA to time TB, and the read operation is completed during one cycle of the clock signal CLK from time TB to time TC.
  • the non-selected memory cell 1 at the time of the write operation specifically, the non-connected to the selected write word line WWL.
  • the control operation during the write operation of the selected memory cell 1, that is, the memory cell 1 in which data is not written to the write bit line pair WBL / NWBL will be described.
  • the write bit line pairs WBL0 / NWBL0 and WBL1 / NWBL1 are precharged to the power supply potential (VDD potential or H level) which is a precharge potential.
  • the read word line RWL0 connected to the data read circuit 12 in the memory cell 1 is activated.
  • the memory cell 1 connected to the write bit line pair WBL0 / NWBL0 is not selected, it becomes a memory cell in which data destruction must be taken care of.
  • the read word line RWL0 is activated, data is transferred to the read bit lines RBLL0 and RBLL1.
  • the data of the read bit line RBLL1 is omitted because it is not related to the operation of the present invention.
  • the L level data is transferred to the read bit line RBLL0 and amplified by the AND circuit 31 in the local amplifier circuit 4, and the first precharge potential is regenerated. It is transferred to the setting circuit 14 as an L level signal.
  • CA0 of the precharge potential reset control signals CA0 / CA1 is activated, but the first precharge potential reset circuit 14 is not activated by the L level signal.
  • the line WBL0 holds a precharge potential (VDD level or H level).
  • the second precharge potential reset circuit 15 is activated by the H level of the first write bit line WBL0, and the second write bit line NWBL0 is pulled to the L level.
  • This operation causes the write bit line pair WBL0 / NWBL0 to have the same potential relationship as the H level data held in the non-selected memory cell 1, that is, the first write bit in the write bit line pair WBL0 / NWBL0.
  • the precharge potential of H level is reset to the line WBL0 and the L level precharge potential is reset to the second write bit line NWBL0.
  • the second write bit line NWBL0 is not pulled down to the ground potential.
  • the H and L levels of the reset precharge potential do not refer only to the VDD potential and the ground potential described in the logic value level, but the potential of the complementary write bit line pair WBL0 / NWBL0.
  • the setting may be the H level when the level is higher than one, or the L level when the level is lower than one.
  • the effectiveness of this function is to improve the SNM (static noise margin) of the memory cell 1, that is, to prevent data destruction, a potential difference is given to the relationship depending on the data holding the potential of each bit line pair. Just supported by dramatic improvements.
  • the write word line WWL0 is activated, but the timing can be the same as that of the read word line RWL0.
  • This does not focus on the operation of writing back to the non-selected memory cell 1, but re-writes the precharge potential of the write bit line pair WBL0 / NWBL0 to the same potential relationship as the retained data of the non-selected memory cell 1.
  • This is for setting. That is, the H level and the L level of the write bit line pair WBL0 / NWBL0 do not have to be sufficiently the power supply potential and the ground potential, and therefore the write word after a sufficient time has elapsed after the read word line RWL0 is activated. This is because it is not necessary to take a timing margin as in the conventional invention for activating the line WWL0.
  • the write word line WWL0 may be activated at a timing slightly later than the activation of.
  • the write bit line pair WBL1 / NWBL1 connected to the selected memory cell 1 transfers data from the input data DI through the write buffer 6 and transfers it to the desired memory cell 1 as in the normal write operation. The write operation is complete.
  • the data held in the non-selected memory cell 1 is read during the write operation, and the precharge potential of the write bit line pair WBL / NWBL is reset to the potential relationship corresponding to the data.
  • the SNM of the memory cell 1 can be dramatically improved and data destruction can be prevented. Even when compared with the write back operation for writing back the read data, only the precharge potential is reset, so that the timing interval between the activation of the read word line RWL and the activation of the write word line WWL is sufficient. Since there is no need, the write operation can be realized without delay.
  • this circuit block is arranged in the local amplifier circuit 4 arranged in the boundary region between the memory cell 1 and the memory cell 1 and the data amplifier 2 used in the read operation is used, so that the conventional peripheral circuit is once read and written back. Compared with the operation, the precharge potential resetting operation can be realized at high speed and in a small area.
  • the precharge potential resetting operation is a data rewriting operation to the writing bit line pair WBL / NWBL, that is, the writing bit line pair WBL /
  • the potential level of NWBL is equal to a write-back operation in which one is a VDD potential and the other is a ground potential.
  • the read logical value data is decoded by a technique using one write bit line WBL for controlling the gate electrode of the N-channel transistor 36 of the second precharge potential resetting circuit 15, that is, the logic gate. Therefore, it is effective to reduce the area by arranging in the local amplifier circuit 4 where the increase in the number of elements causes the area overhead.
  • the memory cell 1 is composed of a total of eight transistors, that is, a data holding circuit 11 and a data reading circuit 12, but a memory cell having a different configuration, for example, the data holding circuit 11 is used.
  • the present invention is effective as a precharge potential resetting function even if it is used for a conventional memory cell composed of six transistors.
  • a differential amplifier may be used instead of the single-ended amplifier used in the data amplifier 2.
  • the size of the N channel transistor 34 in the first precharge potential reset circuit 14, for example, the channel length is larger than the size of the N channel transistor 36 in the second precharge potential reset circuit 15, for example, the channel length. It is characterized by that. That is, the transistor capability of the first precharge potential resetting circuit 14 is larger than the transistor capability of the second precharge potential resetting circuit 15.
  • the transistor size of one pull-down transistor 34 is larger than the transistor size of the other pull-down transistor 36, that is, the transistor capability of the first precharge potential resetting circuit 14 activated by the direct read data signal is increased.
  • the precharge potential of the write bit line pair WBL / NWBL is H level (VDD potential), so that the precharge potential is reset.
  • the control signal CA is activated, the first write bit line WBL can be pulled to the L level before the second write bit line NWBL is pulled to the L level.
  • the gate electrode in the second precharge potential reset circuit 15 can deactivate the N-channel transistor 36 connected to the first write bit line WBL, and an incorrect precharge potential is reset. None do.
  • the transistor capability of the first precharge potential reset circuit 14 is made larger than that of the second precharge potential reset circuit 15, the transistor size of the second precharge potential reset circuit 15 is made sufficiently small. For example, it is needless to say that the ability to reset the precharge potential within a predetermined time is sufficient even if the channel length is reduced or the channel width is increased.
  • the N-channel pull-down transistors 34 and 36 in the first and second precharge potential resetting circuits 14 and 15 and the write bit line pair WBL / NWBL are connected in series.
  • the N-channel transistors 35 and 37 are connected, and the gate electrodes of the N-channel transistors 35 and 37 are connected to the output signal of the write control circuit, that is, the precharge potential reset control signal CA.
  • the first and second precharge potential resetting circuits 14 and 15 include N channel transistors 35 and 37 controlled by a precharge potential reset control signal CA. It goes without saying that the N-channel transistors arranged in two stages in series can be made into one stage by changing the gate electrode of the transistor to a control signal taking into account the logic of the precharge potential reset control signal CA.
  • the write bit line connected to the non-selected memory cell 1 is not precharged to the write bit line pair WBL / NWBL but precharged to the L level (ground potential or VSS potential) instead of being precharged to the H level (VDD potential or power supply potential). Only the line pair WBL / NWBL is precharged to the H level after activation of the precharge potential reset control signal CA.
  • the precharge potential of the write bit line pair WBL / NWBL is at H level
  • the first and second precharge potential resetting circuits 14 and 15 are composed of N-channel transistors 34 to 37.
  • the precharge potential of the write bit line pair WBL / NWBL is at L level (ground potential or VSS potential), it may be constituted by a P channel transistor.
  • the output signal of the write control circuit that is, the precharge potential reset control signal CA is arranged in the same direction as the read word line RWL and the write word line WWL arranged in the memory cell 1. .
  • the control signal can be arranged more efficiently than the arrangement of the control signals in the bit line direction, which is effective for reducing the area overhead.
  • the N-channel transistors 35 and 37 and the N-channel pull-down transistors 34 and 36 connected in series in the first and second precharge potential resetting circuits 14 and 15 have the same transistor size. To do. As a result, the pull-down capability can be made constant, so that there is an advantage that it is not easily affected by transistor variations.
  • the transistor size of the N-channel pull-down transistors 34 and 36 of the first and second precharge potential resetting circuits 14 and 15, that is, the transistor capability is determined by the buffer of the write buffer 6 connected to the write bit line pair WBL / NWBL. It is characterized by being smaller than the size.
  • the transistor capability of the first and second precharge potential resetting circuits 14 and 15 that need only have the capability to reset the precharge of the write bit line pair WBL / NWBL. The area overhead can be reduced.
  • the write bit line pair WBL / NWBL includes the keeper circuit 5 of FIG. 4 including two P-channel transistors 41 and 42. Accordingly, when the first and second precharge potential reset circuits 14 and 15 having only a pull-down function malfunction, that is, when H data (VDD potential or power supply potential) changes to L data, one pull-up P channel The transistor 41 or 42 can pull up to H data. Further, when the write buffer 6 is composed of only N-channel transistors, that is, only has a pull-down function, it can also be used as a function for assisting the write operation, so that the operation stability and the area overhead can be reduced.
  • a control circuit including pull-down transistors 34 and 36 and N-channel transistors 35 and 37, that is, first and second precharge potential resetting circuits 14 and 15 are arranged in the same region as the data amplifier 2, and the region Is one or more boundary regions between the memory cells 1 and 1 that exist in the memory array. That is, as in the local amplifier circuit 4, the write back circuit is arranged at the boundary between the memory cell array and the physical distance from the non-selected memory cell 1 as the object of the present invention in the peripheral circuit as in the local amplifier circuit 4.
  • the precharge potential resetting operation can be realized in the write bit line pair WBL / NWBL at a higher speed. Needless to say, the present invention is more effective than the write back operation even when the local amplifier circuit 4 is arranged only in the I / F circuit 8.
  • the output signal of the write control circuit from the row decoder 9 activates an address signal indicating the write bit line pair WBL / NWBL masked for the write operation. That is, when a mask function is added to the write operation to the selected memory cell 1 connected to the write bit line pair WBL1 / NWBL1 shown in FIG. 5, that is, when writing is selectively masked,
  • the charge potential reset control signal CA1 is activated to reset the precharge of the write bit line pair WBL1 / NWBL1.
  • the first modification of the first embodiment of the present invention has the same basic form and effect as the first embodiment.
  • a first modification of the first embodiment will be described with reference to the circuit diagram of FIG.
  • the semiconductor memory device shown in FIG. 6 is different from the circuit diagram shown in FIG.
  • the circuit is changed to the signal line NCA. That is, the first and second precharge potential resetting circuits 14 and 15 are configured by one-stage N-channel transistors 34 and 36, respectively. In FIG. 6, as in FIG. 3, “0” or “1” at the end of the signal line and signal is omitted.
  • the effect of the first embodiment can be obtained.
  • the number of transistors in the local amplifier circuit 4 can be reduced, which is effective for area reduction.
  • the control circuit for the signal line NCA in the row decoder 9 by arranging the control circuit for the signal line NCA in the row decoder 9, the area in the row decoder 9 that originally becomes a dead space corresponding to the local amplifier circuit 4 can be effectively used, so it is easy without a large overhead. It is effective to realize the circuit operation.
  • control circuit for the signal NCA is arranged in the row decoder 9, it goes without saying that it may be arranged in the I / F circuit 8.
  • Embodiment 1 The second modification of the first embodiment of the present invention has the same basic form and effect as the first embodiment.
  • a second modification of the first embodiment will be described with reference to the block diagram of FIG.
  • the write buffer 6 of the semiconductor memory device shown in FIG. 1 is replaced with a write buffer 6a with a write back function, and write back data WB corresponding to the data output signal DO is output from the output buffer 7 to the write buffer. 6a is input.
  • “0” or “1” at the end of the signal line and the signal is omitted as in FIGS. 2 to 4 and 6.
  • the data amplifier 2 transfers the data of the unselected memory cell 1 to the output data line GRBL0 because the read control signal SE0 is activated.
  • Data is written by the write buffer 6a using the write back data WB obtained by amplifying this signal in the output buffer 7, that is, a write back operation is performed.
  • the write bit line pair WBL1 / NWBL1 connected to the selected memory cell 1 transfers the data from the input data DI through the write buffer 6a and transfers it to the desired memory cell 1 as in the normal write operation. The write operation is complete.
  • the data held in the non-selected memory cell 1 is read during the write operation, the precharge potential of the write bit line pair WBL / NWBL is reset to the potential relationship corresponding to the data, and then By writing back data using the write buffer 6a, the SNM of the memory cell 1 can be dramatically improved and data destruction can be prevented. Even when compared with a semiconductor memory device having only a write-back operation for writing back read data, the SNM immediately after activation of the word line can be obtained by resetting the precharge potential immediately after the selected word line is activated. It is effective in improving SNM, because defects can be improved and data restore can be realized by writing back after that.
  • the size of the N channel pull-down transistors 34 and 36 in the precharge potential reset circuit 3 is smaller than the size of the N channel transistor in the write buffer 6a, that is, the transistor capability is small.
  • the location is close to the selected memory cell 1, that is, the wiring
  • the drive capability by the N-channel pull-down transistors 34 and 36 in the precharge potential resetting circuit 3 in which the load is light is suppressed, so that malfunction of data restoration is prevented and the local amplifier circuit 4 can be made small. is there.
  • the N-channel transistor in the write buffer 6a is activated, that is, to a certain potential level with a driver having a small drive capability. After writing back, writing back at once with a driver having a large drive capability can suppress malfunction and peak current of the data restoration operation.
  • Embodiment 2 A semiconductor memory device according to Embodiment 2 of the present invention will be described with reference to the block diagram of FIG.
  • the semiconductor memory device shown in FIG. 10 is different from the block diagram shown in FIG. 1 in that N-channel transfer gates N0, N1, N2, N3, N4, N5, N6 are connected to write bit line pairs WBL0 / NWBL0 and WBL1 / NWBL1.
  • N7, N8, N9, N10, N11, N12, N13, N14 and N15 are added, and a function for controlling the switching operation by the write control selection signals SEL0, SEL1, SEL2, SEL3, SEL4, SEL5, SEL6 and SEL7.
  • a selection operation during a write operation of the semiconductor memory device having the above configuration will be described with reference to the timing chart of FIG. Note that the write operation is completed in one cycle of the clock signal CLK from time TA to time TB.
  • a write operation is started by inputting a WRITE command, and the write word line WWL1 and the read word line RWL1 corresponding to the selected address are activated. Further, since the memory cell 1 to be written is the cell # 5, the cell # 1 becomes a non-selected memory cell, and the precharge potential resetting operation of the first embodiment of the present invention is performed.
  • the selection signals SEL0 to SEL3 connected to the N channel transfer gates N0 to N7 are the same address as the non-selected write bit line pair WBL0 / NWBL0 and the boundary region of the memory cell array including the selected memory cell 1 In other words, only the write control selection signal SEL1 remains active while the other write control selection signals SEL0, SEL2, and SEL3 are deactivated. Since the write bit line pair WBL1 / NWBL1 connected to the selected cell # 5 needs to transfer the input data to the cell # 5, all the N-channel transfer gates N8 connected to the write bit line pair WBL1 / NWBL1 are used.
  • the write control selection signals SEL4, SEL5, SEL6 and SEL7 for controlling .about.N15 are maintained in the activated state, and the write operation is performed.
  • the wiring load of the write bit line pair WBL0 / NWBL0 connected to the cell # 1 can be reduced as compared with the normal case.
  • the load noise from the outside that hinders the data retention performance of the memory cell 1 can be reduced, which is effective for improving the SNM of the memory cell 1.
  • the small wiring load of the write bit line pair WBL0 / NWBL0 suppresses the transistor capability of the first and second precharge potential resetting circuits 14 and 15 used for the precharge potential resetting operation. Since the precharge potential resetting operation can be realized at high speed, a semiconductor memory device having a high speed and a small area can be realized.
  • the N-channel transfer gates N4 and N5 also maintain the activation. That is, although the wiring load is slightly increased as compared with the previous example, it is needless to say that means for reducing the circuit area by reducing the complexity of wiring control may be used.
  • the N channel transfer gates N8 to N15 arranged in the write bit line pair WBL1 / NWBL1 are controlled to maintain the activated state, but the N channel transfer gate N0 connected to the write bit line pair WBL0 / NWB0 is controlled.
  • the write operation is provided by using the write buffer disposed in the local amplifier circuit 4 or the first and second precharge potential resetting circuits 14 and 15, so that the write operation can be performed. It is needless to say that a high-speed write operation can be realized because the wiring load can be reduced and the influence of the N-channel transfer gates N0 to N15 serving as loads during the write operation from the I / F circuit 8 can be reduced.
  • having the control using both the first and second precharge potential resetting circuits 14 and 15 as a write buffer is effective in reducing the area because the write buffer 6 in the I / F circuit 8 can be reduced.
  • the semiconductor memory device according to the present invention is particularly useful for a system LSI or the like that has a technology for stably operating a miniaturized memory cell and realizing a high-speed operation, and mounting a large number of various types of memories. is there.

Abstract

　読み出し用ビット線及び書き込み用ビット線対に繋がったメモリセル（１）と、読み出し用ビット線に繋がったデータ増幅器（２）とを備える。プリチャージ電位再設定回路（３）は、データ増幅器（２）で増幅されたメモリセル（１）のデータによって書き込み用ビット線対にプリチャージ電位を生成する機能を使って、選択されていない書き込み用ビット線対のプリチャージ電位をメモリセル（１）の保持データに相当する電位関係に設定する。これによって、書き込み時の非選択メモリセル（１）のデータ破壊を防止するとともに、動作を高速化し、かつ小面積化を実現する。

Description

半導体記憶装置
　本発明は、半導体記憶装置、特にデータ書き込み時の非選択メモリセルのデータ破壊を防止しつつ高速動作を実現する半導体記憶装置に関するものである。
　従来のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）において、メモリセルを構成するトランジスタの微細化によってトランジスタ特性のばらつきが大きくなり、メモリ動作中に保持しているメモリセルデータが破壊されてしまう課題があった。
　読み出し動作時のデータ破壊を防ぐ方法としてビット線を書き込み用と読み出し用とに分ける技術があった。また、書き込み動作時の非選択メモリセルのデータ破壊を防ぐ方法として、非選択メモリセルから読み出したデータを書き戻す技術があった（特許文献１及び２参照）。
特開２００７－４８８８号公報 国際公開第２００８／０３２５４９号
　上記従来技術の半導体記憶装置における書き込み動作時のデータ破壊を解決する技術では、以下の課題があった。
　まず、書き込み動作時に非選択メモリセルへ一度読み出したデータを書き戻す動作を行うために、単純な書き込み動作及び読み出し動作に比べて動作時間が長いという課題があり、ＳＲＡＭの動作を速くできないといった課題があった。
　次に、データを書き戻す動作を実現するために、従来の書き込み動作に使用していたライトバッファと同等の能力を持つ書き込み回路が必要であり、また正確な書き戻しタイミング制御が必要なために部品点数が増え、結果としてＳＲＡＭの回路面積が大きくなる課題があった。
　本発明は、上記課題を解決するものであって、書き込み用ビット線対のそれぞれのプリチャージ電位を、非選択メモリセルのデータに応じた電位レベルに設定する機能を備えることで、動作を高速化しつつメモリセルのデータ破壊を防止する半導体記憶装置を実現することを目的とする。
　上記課題を解決するために、本発明に係る半導体記憶装置は、第１及び第２の回路要素によりデータを記憶するように構成されたデータ保持回路と、当該データ保持回路と読み出し用ビット線及び書き込み用ビット線対とを繋ぐように配置されたトランジスタを含む回路とで構成されたメモリセルと、読み出し用ビット線に繋がったデータ増幅器と、書き込み用ビット線対に各々繋がったプルダウントランジスタとを備え、データ増幅器の出力が一方のプルダウントランジスタのゲート電極に接続されて、他方のプルダウントランジスタのゲート電極に書き込み用ビット線対の一方が接続されていることを特徴とする。
　また、本発明に係る半導体記憶装置は、第１及び第２の回路要素によりデータを記憶するように構成されたデータ保持回路と、当該データ保持回路と読み出し用ビット線及び書き込み用ビット線対とを繋ぐように配置されたトランジスタを含む回路とで構成されたメモリセルと、読み出し用ビット線に繋がったデータ増幅器とを備え、データ増幅器で増幅されたメモリセルのデータによって書き込み用ビット線対にプリチャージ電位を生成する機能を使って、選択されていない書き込み用ビット線対のプリチャージ電位をメモリセルの保持データに相当する電位関係に設定する機能を備える。
　本発明により、書き込み用ビット線対のそれぞれのプリチャージ電位を、非選択メモリセルのデータに応じた電位レベルに設定する機能を備えることで、動作を高速化し、かつ小面積化を実現しつつ、メモリセルのデータ破壊を防止する半導体記憶装置を実現することができる。
本発明の実施形態１における半導体記憶装置の主要構成を示すブロック図である。 図１中のメモリセルの詳細構成例を示す回路図である。 図１中のローカルアンプ回路の詳細構成例を示す回路図である。 図１中のキーパー回路の詳細構成例を示す回路図である。 本発明の実施形態１における半導体記憶装置の主要動作を示すタイミングチャートである。 本発明の実施形態１の第１変形例におけるローカルアンプ回路の詳細構成を示す回路図である。 本発明の実施形態１の第１変形例における半導体記憶装置の主要動作を示すタイミングチャートである。 本発明の実施形態１の第２変形例におけるＩ／Ｆ回路の詳細構成を示すブロック図である。 本発明の実施形態１の第２変形例における半導体記憶装置の主要動作を示すタイミングチャートである。 本発明の実施形態２における半導体記憶装置の主要構成を示すブロック図である。 本発明の実施形態２における半導体記憶装置の主要動作を示すタイミングチャートである。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態及び変形例において、他の実施形態及び変形例と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
　《実施形態１》
　本発明の実施形態１の半導体記憶装置に関して、具体的な例として図１、図２、図３、図４を用いながら説明する。
　図１に示す半導体記憶装置は、マトリックス状に配置された複数のメモリセル１と、各メモリセル１に繋がる読み出し用ビット線ＲＢＬＵ０／ＲＢＬＬ０／ＲＢＬＵ１／ＲＢＬＬ１のデータを増幅するデータ増幅器２と、読み出しデータを使ってメモリセル１に繋がる書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０；ＷＢＬ１／ＮＷＢＬ１のプリチャージ電位を再設定する機能を持つプリチャージ電位再設定回路３と、これらデータ増幅器２及びプリチャージ電位再設定回路３を含みメモリセル１とメモリセル１との間に配置されたローカルアンプ回路４と、書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０；ＷＢＬ１／ＮＷＢＬ１の電源電位（ＶＤＤレベル又はＨレベル）を一方のグランド電位（ＶＳＳレベル又はＬレベル）を使って保持するキーパー回路５と、書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０；ＷＢＬ１／ＮＷＢＬ１に入力データＤＩを転送するためのライトバッファ６と、データ増幅器２からの出力データ線ＧＲＢＬ０／ＧＲＢＬ１をドライブして出力データＤＯを出力するための出力バッファ７と、これらキーパー回路５、ライトバッファ６及び出力バッファ７を含むＩ／Ｆ回路８と、メモリセル１の書き込み用ワード線ＷＷＬ０／ＷＷＬ１及び読み出し用ワード線ＲＷＬ０／ＲＷＬ１並びにローカルアンプ回路４で制御信号として使われる読み出し制御信号ＳＥ０／ＳＥ１及びプリチャージ電位再設定制御信号ＣＡ０／ＣＡ１を生成するロウデコーダ９と、クロック信号ＣＬＫに加えてアドレス信号ＡＤＤ、制御信号ＣＴＲ等を入力してＩ／Ｆ回路８、ロウデコーダ９等を制御するための制御回路１０とを備えている。
　図２、図３及び図４は、図１中のメモリセル１、ローカルアンプ回路４及びキーパー回路５の各々の詳細構成例を示す回路図である。ただし、図２、図３及び図４では、図１中の読み出し用ビット線ＲＢＬＵ０／ＲＢＬＬ０／ＲＢＬＵ１／ＲＢＬＬ１、書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０；ＷＢＬ１／ＮＷＢＬ１、出力データ線ＧＲＢＬ０／ＧＲＢＬ１、書き込み用ワード線ＷＷＬ０／ＷＷＬ１、読み出し用ワード線ＲＷＬ０／ＲＷＬ１、読み出し制御信号ＳＥ０／ＳＥ１、プリチャージ電位再設定制御信号ＣＡ０／ＣＡ１における末尾の「０」又は「１」を省略している。
　メモリセル１は、図２で示す２つのインバータ構成のトランジスタ２１～２４でラッチ回路を構成し、２つのＮチャネルトランジスタ２５，２６で書き込み用ビット線対ＷＢＬ／ＮＷＢＬからラッチ回路へのデータ入力を書き込み用ワード線ＷＷＬで制御する、６つのトランジスタ２１～２６で構成されるデータ保持回路１１と、２つのＮチャネルトランジスタ２７，２８が直列に接続され、一方のＮチャネルトランジスタ２７のゲート電極がデータ保持回路１１の内部ノードに接続され、他方のＮチャネルトランジスタ２８のゲート電極が読み出し用ワード線ＲＷＬで読み出し用ビット線ＲＢＬへデータ出力を制御するデータ読み出し回路１２とを備えている。
　また、ローカルアンプ回路４は、図３で示すように、２本の読み出し用ビット線ＲＢＬＵ及びＲＢＬＬ上の信号を２入力として受け取るＡＮＤ回路３１で構成されたシングルエンドアンプと、２つのＮチャネルトランジスタ３２，３３が直列に接続され、一方のＮチャネルトランジスタ３３のゲート電極が読み出し制御信号ＳＥで制御され、他方のＮチャネルトランジスタ３２がＡＮＤ回路３１の出力信号で出力データ線ＧＲＢＬへのデータ転送を制御するデータ転送制御回路１３とを含むデータ増幅器２と、２つのＮチャネルトランジスタ３４，３５が直列に接続され、一方のＮチャネルトランジスタ３４のゲート電極がＡＮＤ回路３１の出力信号で制御され、他方のＮチャネルトランジスタ３５のゲート電極はプリチャージ電位再設定制御信号ＣＡで制御され第１の書き込み用ビット線ＷＢＬに接続された第１のプリチャージ電位再設定回路１４と、２つのＮチャネルトランジスタ３６，３７が直列に接続され、一方のＮチャネルトランジスタ３６のゲート電極が第１の書き込み用ビット線ＷＢＬで制御され、他方のＮチャネルトランジスタ３７のゲート電極はプリチャージ電位再設定制御信号ＣＡで制御され第２の書き込み用ビット線ＮＷＢＬに接続された第２のプリチャージ電位再設定回路１５とを備えている。
　また、キーパー回路５は、図４で示す２つのＰチャネルトランジスタ４１，４２で構成され、一方のＰチャネルトランジスタ４１のゲート電極は第１の書き込み用ビット線ＷＢＬに繋がり、ドレイン電極は第２の書き込み用ビット線ＮＷＢＬに繋がり、他方のＰチャネルトランジスタ４２のゲート電極は第２の書き込み用ビット線ＮＷＢＬに繋がり、ドレイン電極は第１の書き込み用ビット線ＷＢＬに繋がり、それぞれのソース電極は電源電位（ＶＤＤレベル又はＨレベル）に繋がる構成を備えている。
　以上の構成を備えた半導体記憶装置の書き込み動作及び読み出し動作を、図５のタイミングチャートを使いながら説明する。なお、時刻ＴＡから時刻ＴＢまでのクロック信号ＣＬＫの１サイクルの間に書き込み動作が完了し、時刻ＴＢから時刻ＴＣまでのクロック信号ＣＬＫの１サイクルの間に読み出し動作が完了するものとする。
　まず、書き込み動作、特に、非選択メモリセル１のデータ破壊を防止することが目的のため、書き込み動作時の非選択メモリセル１、詳細には、選択された書き込み用ワード線ＷＷＬに繋がる、非選択メモリセル１、すなわち書き込み用ビット線対ＷＢＬ／ＮＷＢＬにデータが書き込まれないメモリセル１の書き込み動作時の制御動作に関して説明する。
　まず、時刻ＴＡ以前ではスタンバイ状態のため、書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０及びＷＢＬ１／ＮＷＢＬ１はプリチャージ電位である電源電位（ＶＤＤ電位又はＨレベル）にプリチャージされている。
　次に、時刻ＴＡで書き込み動作を示すＷＲＩＴＥコマンドが入力されると、メモリセル１内のデータ読み出し回路１２に繋がる読み出し用ワード線ＲＷＬ０が活性化される。このとき、書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０に繋がるメモリセル１は選択されていないため、データ破壊を注意しなければならないメモリセルとなる。読み出し用ワード線ＲＷＬ０の活性化によって、読み出し用ビット線ＲＢＬＬ０及びＲＢＬＬ１にはデータが転送される。ただし、この場合、読み出し用ビット線ＲＢＬＬ１のデータは本発明の動作には関係がないので割愛している。非選択のメモリセル１に保持されたデータがＨレベルの場合、読み出し用ビット線ＲＢＬＬ０にＬレベルのデータが転送されローカルアンプ回路４内のＡＮＤ回路３１で増幅され、第１のプリチャージ電位再設定回路１４にＬレベル信号として転送される。次に、プリチャージ電位再設定制御信号ＣＡ０／ＣＡ１のうちＣＡ０のみが活性化されるが第１のプリチャージ電位再設定回路１４は前記Ｌレベル信号によって活性化されないため、第１の書き込み用ビット線ＷＢＬ０はプリチャージ電位（ＶＤＤレベル又はＨレベル）を保持する。この第１の書き込み用ビット線ＷＢＬ０のＨレベルによって第２のプリチャージ電位再設定回路１５が活性化され、第２の書き込み用ビット線ＮＷＢＬ０をＬレベルへ引き抜く。この動作により、書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０に、非選択のメモリセル１に保持されたＨレベルのデータと同じ電位関係、すなわち書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０のうち第１の書き込み用ビット線ＷＢＬ０にＨレベル、第２の書き込み用ビット線ＮＷＢＬ０にＬレベルのプリチャージ電位が再設定される。このとき、図５に示すように、第２の書き込み用ビット線ＮＷＢＬ０はグランド電位までプルダウンされないことが分かる。つまり、再設定されたプリチャージ電位のＨレベル及びＬレベルは論理値レベルで記述されるＶＤＤ電位及びグランド電位のみを言及しているわけでなく、相補の書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０の電位レベルが一方より高い場合をＨレベル、又は一方より低いレベルをＬレベルという設定でよいことは言うまでもない。この機能の有効性は、メモリセル１のＳＮＭ（スタティック・ノイズ・マージン）の向上、すなわちデータ破壊防止には、ビット線対のそれぞれの電位を保持しているデータに依存した関係に電位差をつけるだけで劇的に改善することから裏付けられている。
　次に、書き込み用ワード線ＷＷＬ０が活性化されるが、そのタイミングは読み出し用ワード線ＲＷＬ０と同じタイミングにできる。これは、非選択のメモリセル１に書き戻す動作を主眼にしているのではなく、非選択のメモリセル１の保持データと同じ電位関係に書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０のプリチャージ電位を再設定するためである。つまり、書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０のＨレベル及びＬレベルが十分電源電位及びグランド電位にならなくてもよく、よって読み出し用ワード線ＲＷＬ０が活性化されてから十分の時間経過後に書き込み用ワード線ＷＷＬ０を活性化させる従来の発明ほどタイミングマージンを取る必要がないためである。一方で、非選択メモリセル１のＳＮＭ不足によるデータ破壊の防止には書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０にプリチャージ電位を再設定できてからの方がよいのは言うまでもなく、読み出し用ワード線ＲＷＬ０の活性化より少し遅いタイミングで、書き込み用ワード線ＷＷＬ０を活性化してもよいことは言うまでもない。また、これと同時に、選択されたメモリセル１に繋がる書き込み用ビット線対ＷＢＬ１／ＮＷＢＬ１は通常の書き込み動作と同様、入力データＤＩからライトバッファ６を通じてデータが転送され、所望のメモリセル１への書き込み動作が完了する。
　次に、時刻ＴＢで読み出し動作を示すＲＥＡＤコマンドが入力されると、メモリセル１内のデータ読み出し回路１２に繋がる読み出し用ワード線ＲＷＬ０のみが活性化される。読み出し用ワード線ＲＷＬ０の活性化によって、読み出し用ビット線ＲＢＬＬ０及びＲＢＬＬ１には読み出しデータが転送される。次にローカルアンプ回路４内のデータ増幅器２がロウデコーダ９からの読み出し制御信号ＳＥ０が活性化していることを受けて、読み出し用ビット線ＲＢＬＬ０のデータを出力データ線ＧＲＢＬ０に転送し出力バッファ７によってデータ出力ＤＯにデータＤＯ１が出力される。同時に、読み出し用ビット線ＲＢＬＬ１は非選択状態のため出力データ線ＧＲＢＬ１に読み出されることはない。また、本動作は読み出し動作のため、プリチャージ電位再設定制御信号ＣＡ０／ＣＡ１が活性化されることもない。
　以上のように、書き込み動作中に非選択メモリセル１で保持しているデータを読み出して、そのデータに対応した電位関係に書き込み用ビット線対ＷＢＬ／ＮＷＢＬのプリチャージ電位を再設定することで、メモリセル１のＳＮＭを飛躍的に向上させ、データ破壊を防ぐことができる。また、読み出したデータを書き戻すライトバック動作と比較しても、プリチャージ電位を再設定するだけなので読み出し用ワード線ＲＷＬの活性化と書き込み用ワード線ＷＷＬの活性化とのタイミング間隔を十分取る必要がないため書き込み動作を遅延させることなく実現できる。またメモリセル１とメモリセル１との境界領域に配置したローカルアンプ回路４内に本回路ブロックを配置し読み出し動作時に使うデータ増幅器２を使うことで、従来の一度周辺回路まで読み出してライトバックする動作と比較しても、高速にかつ小面積でプリチャージ電位再設定動作を実現できる。
　なお、本発明では書き込み動作時に仕様上十分な書き込み時間がある場合には、プリチャージ電位再設定動作が書き込み用ビット線対ＷＢＬ／ＮＷＢＬへのデータ再書き込み動作、すなわち書き込み用ビット線対ＷＢＬ／ＮＷＢＬの電位レベルが一方はＶＤＤ電位、他方がグランド電位になるライトバック動作に等しくなることは言うまでもない。また、第２のプリチャージ電位再設定回路１５のＮチャネルトランジスタ３６のゲート電極の制御に一方の書き込み用ビット線ＷＢＬを使用する技術によって、読み出された論理値データをデコードする、すなわち論理ゲートを付加する必要がないため、特に素子数の増加が面積オーバーヘッドの原因になるローカルアンプ回路４内等に配置することは、面積削減効果として有効である。
　また、ここでは本発明を分かりやすくするためにメモリセル１はデータ保持回路１１とデータ読み出し回路１２との合計８個のトランジスタで構成されているが、違う構成のメモリセル、例えばデータ保持回路１１しかない従来の６トランジスタで構成されたメモリセルに使用してもプリチャージ電位再設定機能として有効であることは言うまでもない。あわせてデータ増幅器２で使われているシングルエンドアンプに代えて差動アンプを使ってもよいことは言うまでもない。
　また、第１のプリチャージ電位再設定回路１４内のＮチャネルトランジスタ３４のサイズ、例えばチャネル長が、第２のプリチャージ電位再設定回路１５内のＮチャネルトランジスタ３６のサイズ、例えばチャネル長より大きいことを特徴とする。すなわち、第１のプリチャージ電位再設定回路１４のトランジスタ能力が、第２のプリチャージ電位再設定回路１５のトランジスタ能力より大きいことを特徴とする。
　このように、一方のプルダウントランジスタ３４のトランジスタサイズが、他方のプルダウントランジスタ３６のトランジスタサイズより大きい、つまり直接読み出しデータの信号によって活性化される第１のプリチャージ電位再設定回路１４のトランジスタ能力を大きくすることで、データ増幅器２のデータがＨデータ（ＶＤＤ電位又は電源電位）の場合に、書き込み用ビット線対ＷＢＬ／ＮＷＢＬのプリチャージ電位がＨレベル（ＶＤＤ電位）のためプリチャージ電位再設定制御信号ＣＡが活性化されると、第２の書き込み用ビット線ＮＷＢＬをＬレベルに引き抜く以前に第１の書き込み用ビット線ＷＢＬをＬレベルに引き抜くことができる。これによって、第２のプリチャージ電位再設定回路１５内のゲート電極が第１の書き込み用ビット線ＷＢＬに繋がるＮチャネルトランジスタ３６を非活性状態にすることができ、誤ったプリチャージ電位を再設定することはない。
　なお、第１のプリチャージ電位再設定回路１４のトランジスタ能力を第２のプリチャージ電位再設定回路１５より大きくすることとしたが、第２のプリチャージ電位再設定回路１５のトランジスタサイズを十分小さくする、例えばチャネル長を小さく、もしくはチャネル幅を太くすることでも、所定時間内にプリチャージ電位を再設定できる能力があれば十分であることは言うまでもない。
　また、図３に示したように、第１及び第２のプリチャージ電位再設定回路１４，１５内のＮチャネルプルダウントランジスタ３４，３６と書き込み用ビット線対ＷＢＬ／ＮＷＢＬとの間に直列に接続されたＮチャネルトランジスタ３５，３７とを備え、Ｎチャネルトランジスタ３５，３７のゲート電極は書き込み用制御回路の出力信号、すなわちプリチャージ電位再設定制御信号ＣＡに接続されていることを特徴とする。これによって、第２の書き込み用ビット線ＮＷＢＬをプリチャージするたびに、当該第２の書き込み用ビット線ＮＷＢＬが勝手にプルダウン動作する誤動作を防ぐことができる。
　なお、第１及び第２のプリチャージ電位再設定回路１４，１５にはプリチャージ電位再設定制御信号ＣＡで制御するＮチャネルトランジスタ３５，３７を備えているが、それぞれのＮチャネルトランジスタ３５，３７のゲート電極をプリチャージ電位再設定制御信号ＣＡの論理を加味した制御信号に変えることで、直列に２段ならんだＮチャネルトランジスタを１段にすることができるのは言うまでもない。又は、書き込み用ビット線対ＷＢＬ／ＮＷＢＬをＨレベル（ＶＤＤ電位又は電源電位）のプリチャージではなく、Ｌレベル（グランド電位又はＶＳＳ電位）のプリチャージとして、非選択メモリセル１に繋がる書き込み用ビット線対ＷＢＬ／ＮＷＢＬのみプリチャージ電位再設定制御信号ＣＡの活性化後にＨレベルへプリチャージする書き込み用ビット線対ＷＢＬ／ＮＷＢＬのプリチャージデコード方式でも直列に２段ならんだＮチャネルトランジスタを１段にすることができるのは言うまでもない。なお、書き込み用ビット線対ＷＢＬ／ＮＷＢＬのプリチャージ電位がＨレベルの場合に言及しているため、第１及び第２のプリチャージ電位再設定回路１４，１５はＮチャネルトランジスタ３４～３７で構成されているが、書き込み用ビット線対ＷＢＬ／ＮＷＢＬのプリチャージ電位がＬレベル（グランド電位又はＶＳＳ電位）の場合にはＰチャネルトランジスタで構成すればよいことは言うまでもない。
　また、書き込み用制御回路の出力信号すなわちプリチャージ電位再設定制御信号ＣＡはメモリセル１で配置された読み出し用ワード線ＲＷＬ及び書き込み用ワード線ＷＷＬと同じ方向に配置されていることを特徴とする。これによって、特にローカルアンプ回路４を持つ場合は、ビット線方向に制御信号を配置するより効率的に配置できるため面積オーバーヘッドの削減として有効である。
　また、第１及び第２のプリチャージ電位再設定回路１４，１５内の直列に接続されたＮチャネルトランジスタ３５，３７とＮチャネルプルダウントランジスタ３４，３６とのトランジスタサイズが同じであることを特徴とする。これによって、プルダウン能力を一定にできるためトランジスタばらつき等の影響を受けにくいメリットがある。
　また、第１及び第２のプリチャージ電位再設定回路１４，１５のＮチャネルプルダウントランジスタ３４，３６のトランジスタサイズ、すなわちトランジスタ能力は、書き込み用ビット線対ＷＢＬ／ＮＷＢＬに繋がったライトバッファ６のバッファサイズより小さいことを特徴とする。書き込み用ビット線対ＷＢＬ／ＮＷＢＬのプリチャージを再設定する能力があればよい第１及び第２のプリチャージ電位再設定回路１４，１５のトランジスタ能力を十分小さくすることで、ローカルアンプ回路４内の面積オーバーヘッドを小さくすることができる。
　また、書き込み用ビット線対ＷＢＬ／ＮＷＢＬに２つのＰチャネルトランジスタ４１，４２からなる図４のキーパー回路５を備えることを特徴とする。これによって、プルダウン機能しかない第１及び第２のプリチャージ電位再設定回路１４，１５で誤動作、すなわちＨデータ（ＶＤＤ電位又は電源電位）がＬデータへ変化した場合に、一方のプルアップＰチャネルトランジスタ４１又は４２でＨデータへプルアップできる。また、ライトバッファ６がＮチャネルトランジスタのみで構成されている、すなわちプルダウン機能しかない場合は、ライト動作を補助する機能としても併用できるため、動作の安定性と面積オーバーヘッドの削減を実現できる。
　また、プルダウントランジスタ３４，３６及びＮチャネルトランジスタ３５，３７を含む制御回路、すなわち第１及び第２のプリチャージ電位再設定回路１４，１５が、データ増幅器２と同じ領域に配置され、かつ当該領域はメモリアレイ内に１つ以上存在する、メモリセル１とメモリセル１との間の境界領域であることを特徴とする。すなわち、ローカルアンプ回路４内のように、メモリセルアレイとメモリセルアレイとの境界に配置することで、本発明の対象となる非選択メモリセル１からの物理距離が周辺回路に配置されたライトバック回路と比較して短くなり、より高速にプリチャージ電位再設定動作を書き込み用ビット線対ＷＢＬ／ＮＷＢＬに実現できる。なお、ローカルアンプ回路４がＩ／Ｆ回路８にしか配置していない場合にも本発明はライトバック動作に比べて有効であることは言うまでもない。
　また、ロウデコーダ９からの書き込み用制御回路の出力信号は、書き込み動作をマスクされた書き込み用ビット線対ＷＢＬ／ＮＷＢＬを示すアドレス信号を活性化することを特徴とする。すなわち、図５で示す書き込み用ビット線対ＷＢＬ１／ＮＷＢＬ１に繋がった選択メモリセル１へのライト動作にマスク機能が付加された場合、すなわち選択的に書き込みをマスクする場合に、対象アドレス、つまりプリチャージ電位再設定制御信号ＣＡ１が活性化されて書き込み用ビット線対ＷＢＬ１／ＮＷＢＬ１のプリチャージを再設定する機能を有する。これによって、書き込み時にマスクされたことによって非選択となったメモリセル１のＳＮＭの向上を実現することができる。
　《実施形態１の第１変形例》
　本発明の実施形態１の第１変形例は、基本的な形態及び効果が実施形態１と同じである。以下、実施形態１の第１変形例に関して図６の回路図を用いながら説明する。図６で示す半導体記憶装置は、図３で示す回路図に対して、Ｎチャネルトランジスタ３５，３７を削除し、Ｎチャンネルプルダウントランジスタ３４，３６の各々のソース電位をＶＳＳ電位（又は接地電位）から信号線ＮＣＡに変更した回路である。つまり、第１及び第２のプリチャージ電位再設定回路１４，１５がそれぞれ１段のＮチャネルトランジスタ３４，３６で構成される。なお、図６でも、図３と同様に信号線及び信号における末尾の「０」又は「１」を省略している。
　以上の構成を備えた半導体記憶装置の書き込み動作時の選択動作に関して、図７のタイミングチャートは、図５のタイミングチャート中のプリチャージ電位再設定制御信号ＣＡの論理値が反転して信号ＮＣＡになったものである。
　以上のように、Ｎチャネルトランジスタ３５，３７を削除し、Ｎチャンネルプルダウントランジスタ３４，３６のソース電位をＶＳＳ電位（又は接地電位）から信号線ＮＣＡに変更することで、上記実施形態１の効果に加えて、ローカルアンプ回路４内のトランジスタ数を削減できることで面積削減に有効である。
　また、信号線ＮＣＡの制御回路をロウデコーダ９内に配置することで、もともとローカルアンプ回路４に対応したデッドスペースとなるロウデコーダ９内の領域を有効利用できるため、面積の大きなオーバーヘッドなしに容易に回路動作を実現できて有効である。
　なお、信号ＮＣＡの制御回路はロウデコーダ９内に配置するとしているが、Ｉ／Ｆ回路８内に配置してもよいことは言うまでもない。
　《実施形態１の第２変形例》
　本発明の実施形態１の第２変形例は、基本的な形態及び効果が実施形態１と同じである。以下、実施形態１の第２変形例に関して図８のブロック図を用いながら説明する。図８で示す半導体記憶装置は、図１で示す半導体記憶装置のライトバッファ６がライトバック機能付ライトバッファ６ａに置き換えられ、出力バッファ７からデータ出力信号ＤＯに相当するライトバックデータＷＢがライトバッファ６ａに入力される構成となっている。なお、図８でも、図２～４及び図６と同様に信号線及び信号における末尾の「０」又は「１」を省略している。
　以上の構成を備えた半導体記憶装置の書き込み動作時の、主として非選択メモリセル１の制御動作に関して、図９を用いて説明する。まず、時刻ＴＡでＷＲＩＴＥコマンドが入力されると、読み出し用ワード線ＲＷＬ０が活性化され、非選択メモリセル１の保持データが読み出され、そのデータに対応した電位関係に書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０のプリチャージ電位が再設定される。この動作は、図３にて説明したものと同様である。
　次に、書き込み用ワード線ＷＷＬ０が活性化されると、データ増幅器２は読み出し制御信号ＳＥ０が活性化されているため出力データ線ＧＲＢＬ０に非選択メモリセル１のデータを転送する。この信号を出力バッファ７で増幅したライトバックデータＷＢを使ってライトバッファ６ａによりデータを書き込む、すなわちライトバック動作が実施される。また、これと同時に、選択されたメモリセル１に繋がる書き込み用ビット線対ＷＢＬ１／ＮＷＢＬ１は通常の書き込み動作と同様、入力データＤＩからライトバッファ６ａを通じてデータが転送され、所望のメモリセル１への書き込み動作が完了する。
　以上のように、書き込み動作中に非選択メモリセル１で保持しているデータを読み出して、そのデータに対応した電位関係に書き込み用ビット線対ＷＢＬ／ＮＷＢＬのプリチャージ電位を再設定し、その後ライトバッファ６ａを使ってデータをライトバックすることで、メモリセル１のＳＮＭを飛躍的に向上させ、データ破壊を防ぐことができる。また、読み出したデータを書き戻すライトバック動作しか持たない半導体記憶装置と比較しても、選択ワード線が活性化された直後にプリチャージ電位を再設定することで、ワード線活性化直後のＳＮＭ不良を改善できるとともに、その後ライトバックすることで確実にデータリストアを実現できるため、ＳＮＭの向上には有効である。
　なお、プリチャージ電位再設定回路３内のＮチャネルプルダウントランジスタ３４，３６のサイズは、ライトバッファ６ａ内のＮチャネルトランジスタのサイズより小さい、すなわちトランジスタ能力が小さいことを特徴とする。このように、ライトバッファ６ａ内のＮチャネルトランジスタのサイズよりプリチャージ電位再設定回路３内のＮチャネルプルダウントランジスタ３４，３６のサイズを小さくすることで、選択メモリセル１に場所として近い、すなわち配線負荷が軽く見えるプリチャージ電位再設定回路３内のＮチャネルプルダウントランジスタ３４，３６によるドライブ能力を抑え、以てデータリストアの誤動作を防ぐとともに、ローカルアンプ回路４を小さくできるため省面積化に有効である。
　また、プリチャージ電位再設定回路３内のＮチャネルプルダウントランジスタ３４，３６の一方が活性化した後にライトバッファ６ａ内のＮチャネルトランジスタを活性化する、すなわちドライブ能力の小さなドライバで一定の電位レベルまで書き戻した後、ドライブ能力の大きなドライバで一気に書き戻すことで、データリストア動作の誤動作やピーク電流を抑制することができる。
　《実施形態２》
　本発明の実施形態２の半導体記憶装置を、図１０のブロック図を用いながら説明する。図１０に示す半導体記憶装置は、図１で示すブロック図に対して、書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０及びＷＢＬ１／ＮＷＢＬ１に、ＮチャネルトランスファーゲートＮ０，Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ９，Ｎ１０，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４及びＮ１５が付加され、書き込み制御用選択信号ＳＥＬ０，ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４，ＳＥＬ５，ＳＥＬ６及びＳＥＬ７でスイッチ動作を制御する機能を備える。
　以上の構成を備えた半導体記憶装置の書き込み動作時の選択動作に関して、図１１のタイミングチャートを使いながら説明する。なお、時刻ＴＡから時刻ＴＢまでのクロック信号ＣＬＫの１サイクルの間に書き込み動作が完了するものとする。
　時刻ＴＡでＷＲＩＴＥコマンドの入力により書き込み動作が開始され、選択されたアドレスに対応する書き込み用ワード線ＷＷＬ１及び読み出し用ワード線ＲＷＬ１が活性化される。また、書き込まれるメモリセル１はセル＃５であるためにセル＃１が非選択メモリセルとなり、本発明の実施形態１のプリチャージ電位再設定動作が行われる。このとき、ＮチャネルトランスファーゲートＮ０～Ｎ７に繋がる選択信号ＳＥＬ０～ＳＥＬ３は、非選択となった書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０と同じアドレスでかつ選択されたメモリセル１を含むメモリセルアレイの境界領域にある出力信号のみ活性化する、すなわち書き込み制御用選択信号ＳＥＬ１のみが活性化のままで、他の書き込み制御用選択信号ＳＥＬ０，ＳＥＬ２，ＳＥＬ３は非活性状態になる。また選択されたセル＃５に繋がる書き込み用ビット線対ＷＢＬ１／ＮＷＢＬ１は入力データをセル＃５に転送する必要があるために、書き込み用ビット線対ＷＢＬ１／ＮＷＢＬ１に繋がる全てのＮチャネルトランスファーゲートＮ８～Ｎ１５を制御する書き込み制御用選択信号ＳＥＬ４，ＳＥＬ５，ＳＥＬ６及びＳＥＬ７は活性化状態を維持し、書き込み動作が行われる。
　以上のように、書き込み制御用選択信号ＳＥＬ０～ＳＥＬ３のうちＳＥＬ１のみが活性化されることによってセル＃１に繋がる書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０の配線負荷が通常の場合と比べて小さくできるため、メモリセル１のデータ保持性能を阻害する外部からの負荷ノイズを軽減することができ、メモリセル１のＳＮＭ向上には有効である。また、書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０の配線負荷が小さいことは、プリチャージ電位再設定動作に使われる第１及び第２のプリチャージ電位再設定回路１４，１５のトランジスタ能力を抑制しても高速にプリチャージ電位再設定動作を実現できるため、高速かつ小面積な半導体記憶装置を実現することができる。
　なお、書き込み用ビット線対ＷＢＬ０／ＮＷＢＬ０に繋がるＮチャネルトランスファーゲートＮ２及びＮ３のみの活性化を維持する制御の一例を示したが、例えば、ＮチャネルトランスファーゲートＮ４及びＮ５も活性化を維持する、すなわち前例より配線負荷が若干増えるが配線制御の複雑性を削減することで回路面積を削減する手段でもよいことは言うまでもない。
　また、書き込み用ビット線対ＷＢＬ１／ＮＷＢＬ１に配置されたＮチャネルトランスファーゲートＮ８～Ｎ１５は活性化状態を維持する制御をしているが、書き込み用ビット線対ＷＢＬ０／ＮＷＢ０に繋がるＮチャネルトランスファーゲートＮ０～Ｎ７と同じ制御にして、書き込み動作をローカルアンプ回路４に配置されたライトバッファもしくは第１及び第２のプリチャージ電位再設定回路１４，１５を使って書き込む機能を備えることで、書き込み動作時の配線負荷を軽減でき、かつＩ／Ｆ回路８からの書き込み動作時に負荷となるＮチャネルトランスファーゲートＮ０～Ｎ１５の影響を削減できるために高速書き込み動作を実現できることは言うまでもない。特に、第１及び第２のプリチャージ電位再設定回路１４，１５をライトバッファとして併用する制御を持つことは、Ｉ／Ｆ回路８内のライトバッファ６を削減できるので面積削減に有効である。
　なお、本実施形態と上記実施形態１又はその変形例とを組み合わせることで、より一層の効果を期待できることは言うまでもない。
　本発明に係る半導体記憶装置は、特に微細化されたメモリセルを安定的に動作させかつ高速動作を実現する技術を有し、多数かつ多種類の仕様のメモリを搭載するシステムＬＳＩ等に有用である。
１　メモリセル
２　データ増幅器
３　プリチャージ電位再設定回路
４　ローカルアンプ回路
５　キーパー回路
６　ライトバッファ
６ａ　ライトバック機能付ライトバッファ
７　出力バッファ
８　Ｉ／Ｆ回路
９　ロウデコーダ
１０　制御回路
１１　データ保持回路
１２　データ読み出し回路
１３　データ転送制御回路
１４，１５　第１及び第２のプリチャージ電位再設定回路

Claims (19)

  1. 　第１及び第２の回路要素によりデータを記憶するように構成されたデータ保持回路と、当該データ保持回路と読み出し用ビット線及び書き込み用ビット線対とを繋ぐように配置されたトランジスタを含む回路とで構成されたメモリセルと、
    　前記読み出し用ビット線に繋がったデータ増幅器と、
    　前記書き込み用ビット線対に各々繋がったプルダウントランジスタとを備え、
    　前記データ増幅器の出力が一方の前記プルダウントランジスタのゲート電極に接続されて、他方の前記プルダウントランジスタのゲート電極に前記書き込み用ビット線対の一方が接続されていることを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記データ増幅器の出力が接続されるプルダウントランジスタのトランジスタサイズは、前記書き込み用ビット線対の一方に接続されているプルダウントランジスタのトランジスタサイズより大きいことを特徴とする半導体記憶装置。
  3. 　請求項２記載の半導体記憶装置において、
    　前記それぞれのプルダウントランジスタと前記書き込み用ビット線対との間に直列に接続されたＮチャネルトランジスタを更に備え、
    　前記Ｎチャネルトランジスタのゲート電極は書き込み用制御回路の出力信号に接続されていることを特徴とする半導体記憶装置。
  4. 　請求項２記載の半導体記憶装置において、
    　前記それぞれのプルダウントランジスタのソース線が電源線以外の信号線に接続されていることを特徴とする半導体記憶装置。
  5. 　請求項４記載の半導体記憶装置において、
    　前記信号線は、ロウデコーダ内に配置された制御回路からの信号線であることを特徴とする半導体記憶装置。
  6. 　請求項３記載の半導体記憶装置において、
    　前記書き込み用制御回路の出力信号は、前記メモリセルで配置された読み出し用及び書き込み用ワード線と同じ方向に配置されていることを特徴とする半導体記憶装置。
  7. 　請求項３記載の半導体記憶装置において、
    　前記書き込み用制御回路の出力信号は、書き込み時に非選択となった書き込み用ビット線対と同じアドレスを選択する信号のみ活性化することを特徴とする半導体記憶装置。
  8. 　請求項３記載の半導体記憶装置において、
    　前記直列に接続されたＮチャネルトランジスタとプルダウントランジスタとのトランジスタサイズが同じであることを特徴とする半導体記憶装置。
  9. 　請求項２記載の半導体記憶装置において、
    　前記プルダウントランジスタのトランジスタサイズは、前記書き込み用ビット線対に繋がったライトバッファのバッファサイズより小さいことを特徴とする半導体記憶装置
  10. 　請求項２記載の半導体記憶装置において、
    　前記書き込み用ビット線対に２つのＰチャネルトランジスタが、ゲート電極は前記書き込み用ビット線対の一方に、ソースは電源電圧に、ドレインは前記書き込み用ビット線対の他方にそれぞれ繋がっていることを特徴とする半導体記憶装置。
  11. 　請求項１記載の半導体記憶装置において、
    　入力データを前記書き込み用ビット線対に転送するライトバッファ機能と、前記データ増幅器の出力を前記書き込み用ビット線対に転送するライトバック機能とを有するライトバッファを更に備えたことを特徴とする半導体記憶装置。
  12. 　請求項１１記載の半導体記憶装置において、
    　前記プルダウントランジスタのサイズは、前記ライトバッファを構成するＮチャンネルトランジスタのサイズより小さいことを特徴とする半導体記憶装置。
  13. 　請求項１１記載の半導体記憶装置において、
    　前記ライトバック機能は、前記プルダウントランジスタの一方が活性化された後に活性化されることを特徴とする半導体記憶装置。
  14. 　請求項３記載の半導体記憶装置において、
    　前記プルダウントランジスタ及び前記Ｎチャネルトランジスタを含む制御回路が、前記データ増幅器と同じ領域に配置され、かつ前記領域はメモリアレイ内に１つ以上存在するメモリアレイとメモリアレイとの間の境界領域であることを特徴とする半導体記憶装置。
  15. 　請求項１４記載の半導体記憶装置において、
    　前記境界領域上で前記メモリアレイとメモリアレイを接続するように配置されたＮチャネルトランスファーゲートを更に備え、
    　前記Ｎチャネルトランスファゲートのゲート電極が前記書き込み用制御回路からの選択信号に接続されていることを特徴とする半導体記憶装置。
  16. 　請求項１５記載の半導体記憶装置において、
    　前記Ｎチャネルトランスファーゲートに繋がる出力信号は、非選択となった書き込み用ビット線対と同じアドレスでかつ選択されたメモリセルを含む前記メモリセルアレイの境界領域にある出力信号のみ活性化することを特徴とする半導体記憶装置。
  17. 　請求項３記載の半導体記憶装置において、
    　前記書き込み用制御回路の出力信号は、書き込み動作をマスクされた書き込み用ビット線対を示すアドレス信号を活性化することを特徴とする半導体記憶装置。
  18. 　第１及び第２の回路要素によりデータを記憶するように構成されたデータ保持回路と、当該データ保持回路と読み出し用ビット線及び書き込み用ビット線対とを繋ぐように配置されたトランジスタを含む回路とで構成されたメモリセルと、
    　前記読み出し用ビット線に繋がったデータ増幅器とを備え、
    　前記データ増幅器で増幅された前記メモリセルのデータによって前記書き込み用ビット線対にプリチャージ電位を生成する機能を使って、選択されていない前記書き込み用ビット線対のプリチャージ電位を前記メモリセルの保持データに相当する電位関係に設定する機能を備えた半導体記憶装置。
  19. 　請求項１８記載の半導体記憶装置において、
    　前記メモリセルの保持データによって、選択されていない書き込み用ビット線対にそれぞれ設定したプリチャージ電位は、Ｌレベルがグランド電位ではないことを特徴とする半導体記憶装置。
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