CN117476067A - 下拉电路、存储电路、存储器、数据写入方法 - Google Patents

下拉电路、存储电路、存储器、数据写入方法 Download PDF

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CN117476067A CN202311438979.6A CN202311438979A CN117476067A CN 117476067 A CN117476067 A CN 117476067A CN 202311438979 A CN202311438979 A CN 202311438979A CN 117476067 A CN117476067 A CN 117476067A
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刘金陈
刘洋
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Abstract

本申请涉及一种下拉电路、存储电路、存储器、数据写入方法。该下拉电路用于与存储电路的第一写入位线、第二写入位线连接，下拉电路用于在存储电路的第一存储节点与第一写入位线之间的通路导通，以及存储电路的第二存储节点与第二写入位线之间的通路导通的情况下，将目标写入位线接地，以及保持另一写入位线上的电平不变，其中，目标写入位线为第一写入位线和第二写入位线中被提供低电平信号的位线。本申请中的下拉电路可以使得目标写入位线对应的存储节点的电位能够被更加快速的拉低，进而提高了数据写入的速度，提高了存储电路写入数据的能力。

Description

下拉电路、存储电路、存储器、数据写入方法
技术领域
本申请涉及存储技术领域，特别是涉及一种下拉电路、存储电路、存储器、数据写入方法。
背景技术
随着科学技术的发展，出现了半导体存储器，半导体储存器是用于数字数据存储的数字电子半导体设备，按照功能可将存储器分为随机存取存储器及非易失性存储器。其中，随机存取存储器主要包括静态随机存取存储器和动态随机存取存储器，静态随机存取存储器在正常工作状态下可随时向存储器中写入或读出数据，且存储速度快，被广泛应用于高速缓冲存储器、嵌入式存储器中。
然而，由于目前的工艺制程不断缩小，且存储单元的数量不断增加，导致现有技术的存储器的写入数据能力变弱，因此现有技术中的存储器存在写入速度较慢的问题。
发明内容
基于此，有必要针对上述技术问题，提供一种能够提高存储器的写入数据的能力的下拉电路、存储电路、存储器、数据写入方法。
一种下拉电路，所述下拉电路用于与存储电路的第一写入位线、第二写入位线连接，所述下拉电路用于在所述存储电路的第一存储节点与所述第一写入位线之间的通路导通，以及所述存储电路的第二存储节点与所述第二写入位线之间的通路导通的情况下，将目标写入位线接地，以及保持另一写入位线上的电平不变，其中，所述目标写入位线为所述第一写入位线和所述第二写入位线中被提供低电平信号的位线。
在其中一个实施例中，所述下拉电路包括：
控制单元，所述控制单元与所述存储电路的写入模块连接，用于控制所述写入模块是否向所述第一写入位线提供第一电平信号，以及是否向所述第二写入位线提供第二电平信号。
在其中一个实施例中，所述下拉电路还包括分别与所述第一写入位线、所述第二写入位线对应连接的两个下拉单元；
所述控制单元分别与两个下拉单元连接，用于控制所述两个下拉单元是否将目标写入位线接地，以及保持另一写入位线上的电平不变。
在其中一个实施例中，所述下拉单元包括：第一晶体管、第一反相器、第二晶体管，所述第一晶体管的第一端与对应的写入位线连接，所述第一晶体管的第二端与所述第二晶体管的第一端连接，所述第一晶体管的控制端与所述第一反相器的输出端连接，所述第二晶体管的第二端接地，所述第二晶体管的控制端与所述控制单元连接，所述第一反相器的输入端与对应的写入位线连接；
所述控制单元用于控制所述两个下拉单元的第二晶体管是否导通。
在其中一个实施例中，所述控制单元包括：
缓冲器，所述缓冲器的输入端用于接入第一控制信号，所述缓冲器的输出端与所述写入模块连接；
与门，所述与门的第一输入端用于接入所述第一控制信号，所述与门的第二输入端用于接入第二控制信号，所述与门的输出端与所述两个下拉单元连接。
一种存储电路，包括第一写入位线、第二写入位线和写字线，其中，所述存储电路包括：
写入模块，所述写入模块用于向所述第一写入位线提供第一电平信号，向所述第二写入位线提供第二电平信号，其中，所述第一电平信号和第二电平信号中的一个为高电平信号，所述第一电平信号和第二电平信号中的另一个为低电平信号；
存储模块，分别与所述第一写入位线、所述第二写入位线、所述写字线连接，所述存储模块用于在所述写字线传输的导通控制信号的作用下，导通或关闭第一存储节点与所述第一写入位线之间的通路，以及导通或关闭第二存储节点与所述第二写入位线之间的通路。
在其中一个实施例中，所述写入模块包括两个分别与所述第一写入位线、第二写入位线对应连接的写入单元，其中，每一所述写入单元包括：
第二反相器，所述第二反相器的输入端用于接入被提供至对应的写入位线的电平信号；
第三晶体管，所述第三晶体管的第一端与所述第二反相器的输出端连接，所述第三晶体管的第二端与对应的写入位线连接，所述第三晶体管的控制端与所述下拉电路连接。
在其中一个实施例中，所述存储电路还包括：
预充模块，分别与所述第一写入位线、所述第二写入位线连接，用于在预充阶段中，向所述第一写入位线和所述第二写入位线提供高电平信号。
在其中一个实施例中，所述存储模块包括：第五晶体管、第六晶体管、第四反相器、第五反相器，所述第五晶体管的第一端与所述第一写入位线连接，所述第五晶体管的第二端分别与所述第四反相器的输入端、所述第五反相器的输出端连接，所述第五晶体管的控制端与所述写字线连接，所述第六晶体管的第一端与所述第二写入位线连接，所述第六晶体管的第二端分别与所述第四反相器的输出端、所述第五反相器的输入端连接，所述第六晶体管的控制端与所述写字线连接，其中，所述第一存储节点为所述第五晶体管的第二端、所述第四反相器的输入端、所述第五反相器的输出端连接的节点，所述第二存储节点为所述第六晶体管的第二端、所述第四反相器的输出端、所述第五反相器的输入端连接的节点。
在其中一个实施例中，所述存储模块的数量为多个，各所述存储模块分别与所述第一写入位线、所述第二写入位线、以及对应的写字线连接。
一种存储器，包括前述的存储电路。
一种数据写入方法，应用于前述的存储电路，所述数据写入方法包括：
控制所述写入模块向所述第一写入位线提供第一电平信号，向所述第二写入位线提供第二电平信号；
控制所述存储模块中的所述第一存储节点与所述第一写入位线之间的通路导通，以及所述第二存储节点与所述第二写入位线之间的通路导通；
控制所述下拉电路开启，以将所述目标写入位线接地，以及保持另一写入位线上的电平不变，以将所述第一电平信号写入所述第一存储节点、所述第二电平信号写入所述第二存储节点。
上述下拉电路、存储电路、存储器、数据写入方法。通过设置下拉电路，下拉电路分别与第一写入位线、第二写入位线连接，能够在第一存储节点与第一写入位线之间的通路导通，以及第二存储节点与第二写入位线之间的通路导通的情况下，也就是说在第一写入位线和第二写入位线分别在向第一存储节点和第二存储节点写入数据的情况下，下拉电路能够将目标写入位线接地，以及保持另一写入位线上的电平不变，目标写入位线为第一写入位线和所述第二写入位线中被提供低电平信号的位线，从而可以将被提供低电平信号的目标写入位线接地，从而目标写入位线对应的存储节点的电位能够被更加快速的拉低，进而使得目标写入位线对应的存储节点的电位可以被迅速的拉为零，提高了数据写入的速度，而另一写入位线上是传输高电平信号，其电位保持稳定不变，也有利于另一存储节点的电位被迅速拉高，从而提高了数据写入的速度，提高了存储电路写入数据的能力。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一个实施例中下拉电路的结构示意图；
图2为一个实施例中下拉电路的结构示意图之二；
图3为一个实施例中下拉电路的结构示意图之三；
图4为一个实施例中下拉电路的结构示意图之四；
图5为一个实施例中下拉电路的结构示意图之五；
图6为一个实施例中存储电路的结构示意图；
图7为一个实施例中存储电路的结构示意图之二；
图8为一个实施例中存储电路的结构示意图之三；
图9为一个实施例中存储电路的结构示意图之四；
图10为一个实施例中存储电路的结构示意图之五；
图11为一个实施例中存储电路的结构示意图之六；
图12为一个实施例中存储电路的结构示意图之七；
图13为一个实施例中存储电路的时序图；
图14为一个实施例中数据写入方法的流程图。
附图标记说明：
10-下拉电路，100-第一写入位线，110-第二写入位线，120-写字线，20-写入模块，30-存储模块，11-控制单元，12-第一下拉单元，13-第二下拉单元，M1-第一晶体管，K1-第一反相器，M2-第二晶体管，B1-缓冲器，A1-与门，21-第一写入单元，22-第二写入单元，K2-第二反相器，M3-第三晶体管，41-第一预充单元，42-第二预充单元，M4-第四晶体管，M5-第五晶体管，M6-第六晶体管，K4-第四反相器，K5-第五反相器。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。
需要说明的是，当一个元件被认为是“连接”另一个元件时，它可以是直接连接到另一个元件，或者通过居中元件连接另一个元件。此外，以下实施例中的“连接”，如果被连接的对象之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。
在一个实施例中，如图1所示，提供了一种下拉电路10，下拉电路10用于与存储电路的第一写入位线100、第二写入位线110连接，下拉电路10用于在第一存储节点与第一写入位线100之间的通路导通，以及第二存储节点与第二写入位线110之间的通路导通的情况下，将目标写入位线接地，以及保持另一写入位线上的电平不变。
其中，目标写入位线为第一写入位线100和第二写入位线110中被提供低电平信号的位线。在写入数据时，目标写入位线对应的存储节点的电位被逐渐拉低为低电平，而另一写入位线对应的存储节点的电位被逐渐拉高为高电平。所以目标写入位线接地，可以提高目标写入位线对应的存储节点的电位被拉低的速度，而另一写入位线上的电平不变，可以提高另一写入位线对应的存储节点的电位被拉高的速度。
在本实施例中，通过设置下拉电路，下拉电路分别与第一写入位线、第二写入位线连接，能够在第一存储节点与第一写入位线之间的通路导通，以及第二存储节点与第二写入位线之间的通路导通的情况下，也就是说在第一写入位线和第二写入位线分别在向第一存储节点和第二存储节点写入数据的情况下，下拉电路能够将目标写入位线接地，以及保持另一写入位线上的电平不变，目标写入位线为第一写入位线和所述第二写入位线中被提供低电平信号的位线，从而可以将被提供低电平信号的目标写入位线接地，从而目标写入位线对应的存储节点的电位能够被更加快速的拉低，进而使得目标写入位线对应的存储节点的电位可以被迅速的拉为零，提高了数据写入的速度，而另一写入位线上是传输高电平信号，其电位保持稳定不变，也有利于另一存储节点的电位被迅速拉高，从而提高了数据写入的速度，提高了存储电路写入数据的能力。
在一个实施例中，如图2所示，下拉电路10包括：控制单元11。控制单元11与写入模块20连接，用于控制写入模块20是否向第一写入位线100提供第一电平信号，以及是否向第二写入位线110提供第二电平信号。
具体地，控制单元11能够控制写入模块20是否能够向第一写入位线100提供第一电平信号，以及是否能够向第二写入位线110提供第二电平信号，从而对第一写入位线100是否传输第一电平信号和第二写入位线110是否传输第二电平信号进行了控制，可以根据实际需要来控制第一写入位线100和第二写入位线110是否传输信号。
具体地，存储电路还包括存储模块30和写字线120。存储模块30分别与第一写入位线100、第二写入位线110、写字线120连接，存储模块30用于在写字线120传输的导通控制信号的作用下，导通或关闭第一存储节点与第一写入位线100之间的通路，以及导通或关闭第二存储节点与第二写入位线110之间的通路。
在本实施例中，通过设置控制单元11，能够对写入模块20进行控制，进而可以根据实际需要，灵活的控制写入模块20是否向第一写入位线100和第二写入位线110提供信号。
在一个实施例中，如图3所示，下拉电路10还包括分别与第一写入位线100、第二写入位线110对应连接的两个下拉单元。
控制单元11分别与两个下拉单元连接，用于控制两个下拉单元是否将目标写入位线接地，以及保持另一写入位线上的电平不变。
具体地，两个下拉单元分别为相互独立的第一下拉单元12和第二下拉单元13，第一下拉单元12与第一写入位线100连接，第二下拉单元13与第二写入位线110连接，由于下拉单元自身的电路设计结构，可以使得对应的位线上的电平为低电平时，将该位线接地，在对应的位线上的电平为高电平时，将该位线的电位保持住。
在本实施例中，通过设置与第一写入位线100、第二写入位线110对应连接的两个下拉单元，能够实现对于目标写入位线和另一写入位线上的电平的调整。
在一个实施例中，如图4所示，下拉单元包括：第一晶体管M1、第一反相器K1、第二晶体管M2。
第一晶体管M1的第一端与对应的写入位线连接，第一晶体管M1的第二端与第二晶体管M2的第一端连接，第一晶体管M1的控制端与第一反相器K1的输出端连接，第二晶体管M2的第二端接地，第二晶体管M2的控制端与控制单元11连接，第一反相器K1的输入端与对应的写入位线连接。
具体地，两个下拉单元内部的器件和结构都是一模一样的，即各下拉单元都是包括第一晶体管M1、第一反相器K1、第二晶体管M2的。结合上一实施例，第一下拉单元12和第二下拉单元13都是包括第一晶体管M1、第一反相器K1、第二晶体管M2的。
控制单元11用于控制两个下拉单元的第二晶体管M2是否导通。
具体地，控制单元11能够控制两个下拉单元的第二晶体管M2是否导通，在两个下拉单元的第二晶体管M2导通的情况下，对目标写入位线对应的下拉单元的工作原理进行说明：目标写入位线的电平为低电平0，则经过第一反相器K1后电平为1，所以第一晶体管M1保持导通，第二晶体管M2也是导通的，所以第二晶体管M2的第二端与目标写入位线连通，第二晶体管M2的第二端接地，所以目标写入位线接地。对目标写入位线之外的另一写入位线对应的下拉单元的工作原理进行说明：该写入位线的电平为高电平1，则经过第一反相器K1后电平为0，所以第一晶体管M1保持关闭，即使第二晶体管M2也是导通的，但由于第一晶体管M1是关闭的，所以第二晶体管M2的第二端与改写入位线之间的通路是关闭的，该写入位线不会接地，保持高电平不变。
示例性地，目标写入位线上的电平是逐渐从1被拉到0的，所以一开始目标写入位线上的第一晶体管M1是关闭的，然后随着电位的下拉，逐渐的弱开，然后再是完全打开。
在本实施例中，通过设计第一晶体管M1、第一反相器K1、第二晶体管M2。能够使得传输低电平信号的目标写入位线接地，传输高电平的另一写入位线上的电平不变，从而实现加快下拉速度的效果。
在一个实施例中，如图5所示，控制单元11包括：缓冲器B1、与门A1，其中：
缓冲器B1的输入端用于接入第一控制信号，缓冲器B1的输出端与写入模块20连接。
具体地，第一控制信号可以控制写入模块20是否向第一写入位线100提供第一电平信号，以及是否向第二写入位线110提供第二电平信号，而第一控制信号是经过缓冲器B1输送给写入模块20，所以写入模块20接收到的第一控制信号具有一定的延迟。
与门A1的第一输入端用于接入第一控制信号，与门A1的第二输入端用于接入第二控制信号，与门A1的输出端与两个下拉单元连接。
具体地，与门A1接收到的第一控制信号相比起写入模块20接收到的第一控制信号来说，没有延迟，所以与门A1输出的信号先到达两个下拉单元，然后写入模块20才会接收到第一控制信号，从而在写入模块20向第一写入位线100提供第一电平信号，以及向第二写入位线110提供第二电平信号之前，首先会控制下拉单元导通或关闭，下拉单元先动作，然后第一写入位线100和第二写入位线110才会开始传输信号。这样设计，在第一写入位线100和第二写入位线110开始传输信号，进行写入动作之前，下拉单元就是保持开启的，从而可以进一步的保证下拉单元能够第一时间对目标写入位线开始下拉，保证数据写入的速度。另外，与门A1还由单独的第二控制信号进行控制，所以通过与门A1的设计，能够采用第二控制信号来控制下拉单元导通或关闭，实现了对下拉单元是否需要与写入位线连接的灵活控制，可以根据实际需要来控制下拉单元是否接入写入位线，例如在写入位线较短，写入速度原本就较快的情况下，无需接入下拉单元来加快下拉速度，就可以控制下拉单元关闭，或者在需要对写入位线进行预充电的预充阶段中，也需要控制下拉单元关闭，以免预充电和下拉形成竞争，使得写入位线无法被充电至高电位。
在本实施例中，通过设计缓冲器B1、与门A1，能够实现对于下拉单元是否与写入位线连接的灵活控制，并且能够保证下拉的速度。
在一个实施例中，如图6所示，提供了一种存储电路，包括第一写入位线100、第二写入位线110和写字线120，其中，存储电路包括：写入模块20、存储模块30、上述任一实施例中的下拉电路10，其中：
写入模块20用于向第一写入位线100提供第一电平信号，向第二写入位线110提供第二电平信号。
其中，第一电平信号和第二电平信号中的一个为高电平信号，第一电平信号和第二电平信号中的另一个为低电平信号。
具体地，写入模块20向第一写入位线100和第二写入位线110提供电平相反的信号，从而能够使得存储节点的信号发生翻转，实现数据的写入。
存储模块30分别与第一写入位线100、第二写入位线110、写字线120连接，存储模块30用于在写字线120传输的导通控制信号的作用下，导通或关闭第一存储节点与第一写入位线100之间的通路，以及导通或关闭第二存储节点与第二写入位线110之间的通路。
其中，在一个存储器中是包括多个存储模块30的，多个存储模块30构成存储阵列，存储阵列中的每个存储模块30都与其他存储模块30在行和列上共享电学连接，其中水平方向的连线称为“字线”，而垂直方向的数据流入和流出存储模块30的连线称为“位线”。写字线120可以控制存储模块30是否能够写入或读出数据。
示例性地，写入模块20与第一写入位线100、第二写入位线110的第一端连接，下拉电路10与第一写入位线100、第二写入位线110的第二端连接，从而目标写入位线在下拉电路10的作用下接地时，其两端均为低电平电位，目标写入位线连接的存储节点上的电荷能够从目标写入位线的两端进行泄放，进一步提高了存储节点电位下拉的速度。例如远离写入模块20的存储节点上的电荷原本需要从目标写入位线的第一端释放，但是位线太长，导致传输过程中的线电阻、电容都很大，出现了很大的长尾效应，从而电荷从第一端释放的速度很慢，导致该存储节点的电位下了的速度很慢，甚至在低压低温情况下有可能无法被下拉为0，使得存储器的写入裕度很差，但是通过下拉电路10，该存储节点上的电荷也可以从目标写入位线的第二端释放，而由于存储节点是远离目标写入位线的第一端的，那么存储节点自然就是靠近目标写入位线的第二端的，也就是说存储节点离目标写入位线的第一端比较远，那么离目标写入位线的第二端比较近，由于存储节点离目标写入位线的第二端较近，所以存储节点优先通过第二端释放电荷，此时的目标写入位线的第一端作为辅助端进一步加快电荷的释放，使得下拉速度得到明显的提高。即由于存储节点到目标写入位线的第二端的线电阻、电容都较小，电荷能够极快的从目标写入位线的第二端释放，加快了该存储节点的下拉速度。在本实施例中，通过设置第一写入位线100和第二写入位线110，能够为存储电路中的存储模块30传输数据，实现数据的写入。通过设置写字线120，能够控制第一写入位线100和第二写入位线110上的信号是否能够写入存储模块30的存储节点中。通过设置写入模块20，能够向第一写入位线100提供第一电平信号，向第二写入位线110提供第二电平信号，从而能够向存储模块30写入数据。通过设置存储模块30，分别与第一写入位线100、第二写入位线110、写字线120连接，能够在写字线120传输的导通控制信号的作用下，导通或关闭第一存储节点与第一写入位线100之间的通路，以及导通或关闭第二存储节点与第二写入位线110之间的通路，从而一方面能够存储数据，一方面是否能够写入数据受到写字线120的控制。通过设置下拉电路10，下拉电路10分别与第一写入位线100、第二写入位线110连接，能够在第一存储节点与第一写入位线100之间的通路导通，以及第二存储节点与第二写入位线110之间的通路导通的情况下，也就是说在第一写入位线100和第二写入位线110分别在向第一存储节点和第二存储节点写入数据的情况下，下拉电路10能够将目标写入位线接地，以及保持另一写入位线上的电平不变，目标写入位线为第一写入位线100和第二写入位线110中被提供低电平信号的位线，从而可以将被提供低电平信号的目标写入位线接地，从而目标写入位线对应的存储节点的电位能够被更加快速的拉低，进而使得目标写入位线对应的存储节点的电位可以被迅速的拉为零，提高了数据写入的速度，而另一写入位线上是传输高电平信号，其电位保持稳定不变，也有利于另一存储节点的电位被迅速拉高，从而提高了数据写入的速度，提高了存储电路写入数据的能力。
在一个实施例中，如图7所示，写入模块20包括两个分别与第一写入位线100、第二写入位线110对应连接的写入单元，其中，每一写入单元包括：第二反相器K2、第三晶体管M3，其中：
第二反相器K2的输入端用于接入被提供至对应的写入位线的电平信号。
具体地，第二反相器K2起到驱动电平信号传输的作用，能够提高电平信号的驱动能力。
第三晶体管M3的第一端与第二反相器K2的输出端连接，第三晶体管M3的第二端与对应的写入位线连接，第三晶体管M3的控制端与下拉电路连接。
具体地，第三晶体管M3的控制端与控制单元11连接。
具体地，第三晶体管M3导通时，电平信号能够被传输至对应的写入位线，第三晶体管M3关闭时，电平信号无法被传输至对应的写入位线。
具体地，两个写入单元分别为相互独立的第一写入单元21和第二写入单元22，第一写入单元21与第一写入位线100连接，第二写入单元22与第二写入位线110连接。
具体地，两个写入单元内部的器件和结构都是一模一样的，即第一下拉单元12和第二下拉单元13都是包括第二反相器K2、第三晶体管M3的。
在本实施例中，通过设置第二反相器K2、第三晶体管M3，实现了对电平信号能否被传输至对应的写入位线的控制。
在一个实施例中，如图8所示，存储电路还包括：预充模块。预充模块分别与第一写入位线100、第二写入位线110连接，用于在预充阶段中，向第一写入位线100和第二写入位线110提供高电平信号。
具体地，在存储模块30进行读写动作之前，先在预充阶段中将第一写入位线100和第二写入位线110预充为高电平，以便于后续进行读写动作。
示例性地，如图9所示，预充模块包括分别与第一写入位线100、第二写入位线110连接的第一预充单元41和第二预充单元42，各预充单元包括第四晶体管M4，第四晶体管M4的第一端与对应的写入位线连接，第四晶体管M4的第二端用于接入高电平信号，第四晶体管M4的控制端用于接入第三控制信号。
在本实施例中，设置预充模块，能够为第一写入位线100、第二写入位线110进行预充，使得第一写入位线100、第二写入位线110在进行读写动作前预先保持在高电平，便于后续的读写动作。
在一个实施例中，如图10所示，存储模块30包括：第五晶体管M5、第六晶体管M6、第四反相器K4、第五反相器K5。其中：
第五晶体管M5的第一端与第一写入位线100连接，第五晶体管M5的第二端分别与第四反相器K4的输入端、第五反相器K5的输出端连接，第五晶体管M5的控制端与写字线120连接，第六晶体管M6的第一端与第二写入位线110连接，第六晶体管M6的第二端分别与第四反相器K4的输出端、第五反相器K5的输入端连接，第六晶体管M6的控制端与写字线120连接。
其中，第四反相器K4和第五反相器K5构成锁存器结构，能够保持第一存储节点和第二存储节点的电位稳定
其中，第一存储节点为第五晶体管M5的第二端、第四反相器K4的输入端、第五反相器K5的输出端连接的节点，第二存储节点为第六晶体管M6的第二端、第四反相器K4的输出端、第五反相器K5的输入端连接的节点。
在本实施例中，通过设置第五晶体管M5、第六晶体管M6、第四反相器K4、第五反相器K5，构成了一个存储模块30，能够存储和读出数据。
在一个实施例中，如图11所示，存储模块30的数量为多个，各存储模块30分别与第一写入位线100、第二写入位线110、以及对应的写字线120/121连接。
具体地，各存储模块对应的写字线可以相同或不同。
在本实施例中，存储模块的数量可以为多个，构成存储阵列，能够存储更多的数据，并且可以分别读写数据。
在一个实施例中，如图12所示，提供了一种存储电路的电路图，其中的各个器件均在上述实施例中进行详细阐述，故不再赘述。
其中，第一电平信号WB，第二电平信号WT，第一存储节点XB，第二存储节点XT，第一控制信号S1，第二控制信号S2，高电平信号VDD，第三控制信号S3,导通控制信号WL。各信号的时序图如图13所示，结合该时序图，对本申请的存储电路的工作流程进行说明：结合参考时钟信号CLK，S1首先变为高电平，第三晶体管M3打开，第一电平信号WB和第二电平信号WT分别被提供至第一写入位线100和第二写入位线110，然后导通控制信号WL变为高电平，第五晶体管M5和第六晶体管M6导通，第二控制信号S2为高电平，晶体管M2导通，从而目标写入位线对应的晶体管M1会逐渐导通，另一写入位线对应的M1是保持关闭的。时序图中的BL为传统技术中，没有采用本申请的下拉电路的情况下，目标写入位线上的电位的变化BL，时序图中的BL’是采用了本申请的结构，利用下拉电路对目标写入位线进行下拉后的目标写入位线上的电位的变化BL’。可以看到，本申请中的目标写入位线上的电位BL’比传统技术中的BL的下拉速度更快，更加快速的被拉到低电位。同理，时序图中的XB/XT为传统技术中没有采用本申请的下拉电路的情况下，第一存储节点XB和第二存储节点XT的电位变化，时序图中的XB’/XT’是采用了本申请的结构，利用下拉电路对目标写入位线进行下拉后的第一存储节点XB和第二存储节点XT的电位变化。可以看到，本申请中的存储节点的电位XB’/XT’的翻转速度比传统技术中的存储节点的电位XB/XT的翻转速度更快，所以数据写入的速度更快。
在本实施例中，提供了一种存储电路，具备更强的数据写入的能力。
在一个实施例中，提供了一种存储器，包括上述任一实施例中的存储电路。该存储器可以为静态随机存储器(static random access memory，SRAM)。
在本实施例中，提供了一种存储器，包括上述任一实施例中的存储电路，从而具备更快的数据写入速度。
在一个实施例中，如图14所示，提供了一种数据写入方法，应用于上述任一实施例中的存储电路，数据写入方法包括：步骤S1400-S1420。其中：
步骤S1400，控制写入模块向第一写入位线提供第一电平信号，向第二写入位线提供第二电平信号。
步骤S1410，控制存储模块中的第一存储节点与第一写入位线之间的通路导通，以及第二存储节点与第二写入位线之间的通路导通。
步骤S1420，控制下拉电路开启，以将目标写入位线接地，以及保持另一写入位线上的电平不变，以将第一电平信号写入第一存储节点、第二电平信号写入第二存储节点。
在本实施例中，通过控制所述写入模块向所述第一写入位线提供第一电平信号，向所述第二写入位线提供第二电平信号，以及控制所述存储模块中的所述第一存储节点与所述第一写入位线之间的通路导通，以及所述第二存储节点与所述第二写入位线之间的通路导通，从而能够通过第一写入位线和第二写入位线分别向第一存储节点和第二存储节点写入第一电平信号和第二电平信号，实现数据的写入。然后控制目标写入位线接地，以及保持另一写入位线上的电平不变，目标写入位线为第一写入位线和所述第二写入位线中被提供低电平信号的位线，从而可以将被提供低电平信号的目标写入位线接地，从而目标写入位线对应的存储节点的电位能够被更加快速的拉低，进而使得目标写入位线对应的存储节点的电位可以被迅速的拉为零，提高了数据写入的速度，而另一写入位线上是传输高电平信号，其电位保持稳定不变，也有利于另一存储节点的电位被迅速拉高，从而提高了数据写入的速度，提高了存储电路写入数据的能力。
应该理解的是，虽然图14的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图14中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器(Read-Only Memory，ROM)、磁带、软盘、闪存或光存储器等。易失性存储器可包括随机存取存储器(Random Access Memory，RAM)或外部高速缓冲存储器。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic Random Access Memory，DRAM)等。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (12)

1.一种下拉电路，其特征在于，所述下拉电路用于与存储电路的第一写入位线、第二写入位线连接，所述下拉电路用于在所述存储电路的第一存储节点与所述第一写入位线之间的通路导通，以及所述存储电路的第二存储节点与所述第二写入位线之间的通路导通的情况下，将目标写入位线接地，以及保持另一写入位线上的电平不变，其中，所述目标写入位线为所述第一写入位线和所述第二写入位线中被提供低电平信号的位线。
2.根据权利要求1所述的下拉电路，其特征在于，所述下拉电路包括：
控制单元，所述控制单元与所述存储电路的写入模块连接，用于控制所述写入模块是否向所述第一写入位线提供第一电平信号，以及是否向所述第二写入位线提供第二电平信号。
3.根据权利要求2所述的下拉电路，其特征在于，所述下拉电路还包括分别与所述第一写入位线、所述第二写入位线对应连接的两个下拉单元；
所述控制单元分别与两个下拉单元连接，用于控制所述两个下拉单元是否将目标写入位线接地，以及保持另一写入位线上的电平不变。
4.根据权利要求3所述的下拉电路，其特征在于，所述下拉单元包括：第一晶体管、第一反相器、第二晶体管，所述第一晶体管的第一端与对应的写入位线连接，所述第一晶体管的第二端与所述第二晶体管的第一端连接，所述第一晶体管的控制端与所述第一反相器的输出端连接，所述第二晶体管的第二端接地，所述第二晶体管的控制端与所述控制单元连接，所述第一反相器的输入端与对应的写入位线连接；
所述控制单元用于控制所述两个下拉单元的第二晶体管是否导通。
5.根据权利要求3所述的下拉电路，其特征在于，所述控制单元包括：
缓冲器，所述缓冲器的输入端用于接入第一控制信号，所述缓冲器的输出端与所述写入模块连接；
与门，所述与门的第一输入端用于接入所述第一控制信号，所述与门的第二输入端用于接入第二控制信号，所述与门的输出端与所述两个下拉单元连接。
6.一种存储电路，其特征在于，包括第一写入位线、第二写入位线和写字线，以及如权利要求1-5任一项所述的下拉电路，所述存储电路还包括：
写入模块，所述写入模块用于向所述第一写入位线提供第一电平信号，向所述第二写入位线提供第二电平信号，其中，所述第一电平信号和第二电平信号中的一个为高电平信号，所述第一电平信号和第二电平信号中的另一个为低电平信号；
存储模块，分别与所述第一写入位线、所述第二写入位线、所述写字线连接，所述存储模块用于在所述写字线传输的导通控制信号的作用下，导通或关闭第一存储节点与所述第一写入位线之间的通路，以及导通或关闭第二存储节点与所述第二写入位线之间的通路。
7.根据权利要求6所述的存储电路，其特征在于，所述写入模块包括两个分别与所述第一写入位线、第二写入位线对应连接的写入单元，其中，每一所述写入单元包括：
第二反相器，所述第二反相器的输入端用于接入被提供至对应的写入位线的电平信号；
第三晶体管，所述第三晶体管的第一端与所述第二反相器的输出端连接，所述第三晶体管的第二端与对应的写入位线连接，所述第三晶体管的控制端与所述下拉电路连接。
8.根据权利要求6所述的存储电路，其特征在于，所述存储电路还包括：
预充模块，分别与所述第一写入位线、所述第二写入位线连接，用于在预充阶段中，向所述第一写入位线和所述第二写入位线提供高电平信号。
9.根据权利要求6所述的存储电路，其特征在于，所述存储模块包括：第五晶体管、第六晶体管、第四反相器、第五反相器，所述第五晶体管的第一端与所述第一写入位线连接，所述第五晶体管的第二端分别与所述第四反相器的输入端、所述第五反相器的输出端连接，所述第五晶体管的控制端与所述写字线连接，所述第六晶体管的第一端与所述第二写入位线连接，所述第六晶体管的第二端分别与所述第四反相器的输出端、所述第五反相器的输入端连接，所述第六晶体管的控制端与所述写字线连接，其中，所述第一存储节点为所述第五晶体管的第二端、所述第四反相器的输入端、所述第五反相器的输出端连接的节点，所述第二存储节点为所述第六晶体管的第二端、所述第四反相器的输出端、所述第五反相器的输入端连接的节点。
10.根据权利要求6所述的存储电路，其特征在于，所述存储模块的数量为多个，各所述存储模块分别与所述第一写入位线、所述第二写入位线、以及对应的写字线连接。
11.一种存储器，其特征在于，包括如权利要求6-10任一项所述的存储电路。
12.一种数据写入方法，其特征在于，应用于如权利要求6-10任一项所述的存储电路，所述数据写入方法包括：
控制所述写入模块向所述第一写入位线提供第一电平信号，向所述第二写入位线提供第二电平信号；
控制所述存储模块中的所述第一存储节点与所述第一写入位线之间的通路导通，以及所述第二存储节点与所述第二写入位线之间的通路导通；
控制所述下拉电路开启，以将所述目标写入位线接地，以及保持另一写入位线上的电平不变，以将所述第一电平信号写入所述第一存储节点、所述第二电平信号写入所述第二存储节点。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543157A (zh) * 2012-02-17 2012-07-04 安徽大学 一种双位线亚阈值存储单元电路
US20130044551A1 (en) * 2010-10-01 2013-02-21 Panasonic Corporation Semiconductor memory device
US20140233330A1 (en) * 2013-02-15 2014-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuit, memory device and method
CN110867201A (zh) * 2018-08-27 2020-03-06 龙芯中科技术有限公司 存储单元及多端口静态随机存储器
CN111164691A (zh) * 2017-10-06 2020-05-15 高通股份有限公司 用于sram产出增强的面积高效的写入数据路径电路
US10886898B1 (en) * 2019-10-10 2021-01-05 Micron Technology, Inc. ZQ calibration using current source
CN113539333A (zh) * 2020-04-17 2021-10-22 硅存储技术股份有限公司 在源极线下拉电路中使用带状单元的非易失性存储器系统
KR20220010699A (ko) * 2020-07-17 2022-01-26 삼성전자주식회사 비트라인 감지 증폭기를 포함하는 메모리 장치 및 그의 동작 방법
US20220130453A1 (en) * 2020-10-27 2022-04-28 Samsung Electronics Co., Ltd. Static random access memory (sram) devices and methods of operating the same
CN116682468A (zh) * 2023-06-19 2023-09-01 合芯科技(苏州)有限公司 灵敏放大模块、读出电路及存储器

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130044551A1 (en) * 2010-10-01 2013-02-21 Panasonic Corporation Semiconductor memory device
CN102543157A (zh) * 2012-02-17 2012-07-04 安徽大学 一种双位线亚阈值存储单元电路
US20140233330A1 (en) * 2013-02-15 2014-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Write assist circuit, memory device and method
CN111164691A (zh) * 2017-10-06 2020-05-15 高通股份有限公司 用于sram产出增强的面积高效的写入数据路径电路
CN110867201A (zh) * 2018-08-27 2020-03-06 龙芯中科技术有限公司 存储单元及多端口静态随机存储器
US10886898B1 (en) * 2019-10-10 2021-01-05 Micron Technology, Inc. ZQ calibration using current source
CN113539333A (zh) * 2020-04-17 2021-10-22 硅存储技术股份有限公司 在源极线下拉电路中使用带状单元的非易失性存储器系统
KR20220010699A (ko) * 2020-07-17 2022-01-26 삼성전자주식회사 비트라인 감지 증폭기를 포함하는 메모리 장치 및 그의 동작 방법
US20220130453A1 (en) * 2020-10-27 2022-04-28 Samsung Electronics Co., Ltd. Static random access memory (sram) devices and methods of operating the same
CN116682468A (zh) * 2023-06-19 2023-09-01 合芯科技(苏州)有限公司 灵敏放大模块、读出电路及存储器

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