CN107481754A - 一种多路选择电路、静态随机存取存储器以及电子装置 - Google Patents

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Abstract

本发明提供了一种多路选择电路、静态随机存取存储器以及电子装置。该多路选择电路包括与其相连接的第一位线和第二位线，其中所述第一位线和所述第二位线之间设置有至少一个存储单元；以及一个位线电压保持电路，其设置为与所述第一位线和所述第二位线相连，在所述存储单元处于写模式的情况下，配置为保持所述第一位线或第二位线为高电源电压VDD。本发明提供的多路选择电路，会使静态随机存取存储器在处于写状态的情况下，能够增加写入余量，从而可以保证正确地写入数据。

Description

一种多路选择电路、静态随机存取存储器以及电子装置
技术领域
本发明涉及电子电路领域，具体而言涉及一种多路选择电路、静态随机存取存储器及电子装置。
背景技术
在静态随机存取存储器(SRAM)中，当某些存储单元中的数据与希望写入的数据相反时，例如，存储单元中的数据是“1”，存储单元的内部节点BC处的电压Vbc＝VDD，并且内部节点BCN处的电压Vbcn＝0，而希望在存储单元中写入“0”。与此同时，字线(WordLine)的电压是高电平，下拉NMOS晶体管将导通，这样会致使位线BLX的电压下降，而位线BLX的电压下降是不希望看到的现象。造成这种现象的原因在于，存储单元中通过下拉NMOS晶体管的下拉电流远远比多路选择器(YMUX)中的PMOS晶体管的上拉电流大，因此造成位线BLX的电压下降。在该情形中，如果仍旧采用传统的多路选择器结构，则位线BL和位线BLX二者的电压都将下降。这意味着，在这种情形中写入数据时具有高风险，这可导致写入失败。
因此，需要提供一种用于静态随机存取存储器的多路选择电路，以解决上面提到的问题。
发明内容
针对现有技术的不足，本发明提出一种改进型的静态随机存取存储器的多路选择电路、静态随机存取存储器及电子装置，在本发明中，相比传统方法可以增加写入裕度，并且可以保证正确地写入数据。
本发明的实施例提供一种用于静态随机存取存储器的多路选择电路，包括：
与所述多路选择电路相连接的第一位线和第二位线，其中所述第一位线和所述第二位线之间设置有至少一个存储单元；
以及一个位线电压保持电路，其设置为与所述第一位线和所述第二位线相连，在所述存储单元处于写模式的情况下，配置为保持所述第一位线或第二位线为高电源电压VDD。
示例性地，在所述存储单元处于写模式的情况下，所述位线电压保持电路基于所述第一位线和所述第二位线之间的电压差，输出电压调节信号给第一位线或第二位线。
示例性地，所述位线电压保持电路包括第一PMOS晶体管和第二PMOS晶体管。
示例性地，所述第一PMOS晶体管和第二PMOS晶体管相同。
示例性地，所述第一PMOS晶体管和所述第二PMOS晶体管的源极共同连接到高电源电压VDD，所述第一PMOS晶体管的栅极连接到所述第二位线和所述第二PMOS晶体管的漏极，所述第二PMOS晶体管的栅极连接到所述第一位线和所述第一PMOS晶体管的漏极。
示例性地，当所述第一位线电压下降，则所述第二PMOS晶体管打开，从而所述第二位线电压被抬高至高电源电压VDD，从而所述第一PMOS管关闭，从而进一步促使所述第一位线电压下降。
示例性地，当所述第二位线电压下降，则所述第一PMOS晶体管打开，所述第一位线电压被抬高至高电源电压VDD，从而所述第二PMOS管关闭，从而进一步促使所述第二位线电压下降。
本发明的另一实施例提供一种静态随机存取存储器，其包括上述的多路选择电路。
本发明的又一实施例提供一种电子装置，其包括上述的静态随机存取存储器。
本发明提供的多路选择电路，会使静态随机存取存储器在处于写状态的情况下，能够增加写入余量，从而可以保证正确地写入数据。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有技术中的存储单元的原理图；
图2为传统多路选择器结构的电路的示意图；
图3为现有技术中优化的多路选择器结构的原理图；
图4为根据本发明的实施例的多路选择电路结构的原理图；
图5为根据本发明的实施例的多路选择电路的Vbl和Vblx仿真结果的示意图；
图6为根据本发明的实施例的多路选择电路与传统技术中的多路选择电路的仿真对比结果的示意图；以及
图7为根据本发明的实施例的电子装置的框图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所多路项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了更清楚地理解本发明，现结合图1至图3来说明目前现有的多路选择器结构。
图1为现有技术中的存储单元的原理图。如图1所示，在传统的存储单元中包括第一上拉PMOS晶体管和第二上拉PMOS晶体管、第一下拉NMOS晶体管和第二下拉NMOS晶体管，上述晶体管组成一对交叉耦合的反相器，其中，第一上拉PMOS晶体管和第一下拉NMOS晶体管的栅极连接至存储节点BCN，而第二
PMOS晶体管和第二下拉NMOS晶体管的栅极连接至另一存储节点BC。其中，BC节点处的电压通常与BCN节点处的电压是相反的。当VBC＝1，VBCN＝0时，存储单元的存储值为1，当VBC＝0，VBCN＝1时，存储单元的存储值为0。另外，该存储单元还包括两个传输晶体管，其分别可操作地连接到连接至节点BC和节点BCN，存储单元通过第一传输晶体管可操作地连接到与该存储单元相关联的位线BL，并通过第二传输晶体管可操作地连接到与该存储单元相关联的另一位线BLX。第一传输晶体管和第二传输晶体管的打开与否受控于与该存储单元相关联的字线WL的电平高低。
图2为传统多路选择器结构的电路的示意图。如图2所示，传统的多路选择器具有成对出现的DIN和DINX，DIN是外部数据传输到SRAM内部的节点，该节点的电压值等于外部数据的电压值，DINX的电压值则和DIN相反。该多路选择器包括第一NMOS晶体管(图2中的N0)，其栅极连接至节点DINX，第二NMOS晶体管(图2中的N2)，其栅极连接至节点DIN，以及第三NMOS晶体管(图2中的N3)，其漏极连接至第二NMOS晶体管的源极。
另外，该多路选择器包括第一PMOS晶体管(图2中的P0)，其漏极连接至第一NMOS晶体管的漏极，第二PMOS晶体管(图2中的P1)，其源极连接至第一PMOS晶体管的源极，以及第三PMOS晶体管(图2中的P2)，其源极连接至第二PMOS晶体管的漏极和第二NMOS晶体管的漏极，其漏极连接至第一PMOS晶体管的漏极，第一、第二PMOS晶体管的源极共同连接至供电电源VDD，第一、第二和第三PMOS晶体管的栅极共同连接至SL信号。
进一步地，该传统的多路选择器还包括第四PMOS晶体管(图2中的P3)，其源极连接至第一NMOS晶体管的漏极。此外，该多路选择器还包括三个顺序连接的反相器(图2中的I4、I5和I6)，其中I4的一端与第三NMOS晶体管的栅极相连接至SL信号。该多路选择器还包括第五PMOS晶体管(图2中的P4)，其源极与第二NMOS晶体管的漏极相连接。
如果采用传统的多路选择器结构，需要使SRAM行的范围变窄，以便避免由过轻或过重的BL负载所导致的写入裕度(write margin)减小。同时，还需要增加写入时间，以便绝对正确地写入数据。传统多路选择器结构在PVT(ProcessVoltageTemperature工艺电压温度)为sf_1.08_-40时，写状态下位线BL和位线BLX均有电压下降，这是不希望看到的现象。
图3为现有技术中优化的多路选择器结构的原理图。如图3所示，在多路选择器中增添了两个传输门，其中，DIN/DINX是输入，而BLX/BL是输出。该改进技术的问题是会驱动位线BLX/BL电压过高。
鉴于上述问题的存在，本发明提供一种用于静态随机存取存储器中的多路选择电路，以至少部分地解决上述问题。下面结合图4对本发明的用于静态随机存取存储器的多路选择电路做详细说明。
实施例一
本发明的一个实施例提供一种用于静态随机存取存储器中的多路选择电路。
下面参考图4对本发明的用于静态随机存取存储器的多路选择电路进行详细说明，图4示出了根据本发明的实施例的多路选择电路结构的原理图。
如图4所示，本发明实施例的多路选择电路包括与所述多路选择电路相连接的第一位线和第二位线，其中所述第一位线和所述第二位线之间设置有至少一个存储单元；以及一个位线电压保持电路，其设置为与所述第一位线和所述第二位线相连，在所述存储单元处于写模式的情况下，配置为保持所述第一位线或第二位线为高电源电压VDD。具体地，当电路处于写模式时，首先通过地址信息确定某一行某一列的存储单元被选中，即选中了即将被写进数据的存储单元。被选中的某一列的多路选择电路的位线SL的电压值为高，节点DIN的电压值等于外部需要被写进的数据的电压值，节点DINX的电压值同DIN的相反，数据通过多路选择电路拉低位线BL或位线BLX的电压，位线BL或位线BLX电压的下降会将数据写进被选中的存储单元中。
进一步地，在所述存储单元处于写模式的情况下，所述位线电压保持电路基于所述第一位线和所述第二位线之间的电压差，输出电压调节信号给第一位线或第二位线。具体地，当静态随机存取存储器处于写状态时，位线BL和位线BLX上会形成微弱的电压差，所述位线电压保持电路会将此电压差进行正反馈放大。
进一步地，所述位线电压保持电路包括第一PMOS晶体管和第二PMOS晶体管。具体地，该位线电压保持电路包括两个PMOS管M0(即第一PMOS晶体管)和M1(即第二PMOS晶体管)。所述第一PMOS晶体管和第二PMOS晶体管相同。
进一步地，所述第一PMOS晶体管和所述第二PMOS晶体管的源极共同连接到电源电压VDD，所述第一PMOS晶体管的栅极连接到所述第二位线和所述第二PMOS晶体管的漏极，所述第二PMOS晶体管的栅极连接到所述第一位线和所述第一PMOS晶体管的漏极。具体地，M0源极与所述M1的源极相连接至工作电源，所述M1的栅极与所述M0的漏极、多路选择器的其中一条位线BL(即第一位线)相连接，并且所述M0的栅极与所述M1的漏极、多路选择器的另一条位线BLX(即第二位线)相连接。
具体地，本发明将两个嵌入的PMOS晶体管用作补充设计，以增大位线BL和位线BLX之间的电压差，并且保持位线BL或位线BLX的电压更加少量的在写入模式中进行变更。这种设计防止位线BL和位线BLX二者的电压在写入模式中都降低，将位线BL或位线BLX的电压保持在VDD，同时可增大写入裕度，从而提升写入性能。
用作补充设计的两个嵌入PMOS晶体管M0和M1，其中，M0的源极连接至工作电源VDD，栅极连接至位线BLX，并且漏极连接至位线BL；而M1的源极连接至工作电源VDD，栅极连接至位线BL，并且漏极连接至位线BLX。
M1和M0都是PMOS管，PMOS管在其栅端电压为低电平时导通，高电平时截止。假设位线BL的电平为高电平，位线BLX的电平处于下降当中，那么会使M0导通，M1截止。由于M0的源端和高电平VDD是连通的，所以M0的导通会使位线BL的电平维持在高电平。而由于M1是截止的，所以虽然M1的源端也是和VDD连通，所以也会使位线BLX的电压由于得不到高电平的帮助而进一步下降。由于M0和M1两个PMOS管的存在，使得位线BL和位线BLX的电压差会快速地放大，从而使得SRAM在写模式中会写入得更安全。
具体地，如果Vbl(位线BL电压)下降，则M1打开，这导致Vblx(位线BLX电压)上升，M0关闭，Vbl(位线BL电压)为低电压，从而Vblx(位线BLX电压)为高电压。如果Vblx(位线BLX电压)下降，则M0打开，这导致Vbl(位线BL电压)上升，M1关闭，Vblx(位线BLX电压)为低电压，Vbl(位线BL电压)为高电压。
示例性地，当所述第一位线电压下降，则所述第二PMOS晶体管打开，从而所述第二位线电压为高电源电压VDD，所述第一PMOS晶体管关闭。而当所述第二位线电压下降，则所述第一PMOS晶体管打开，所述第一位线电压为高电源电压VDD，所述第二PMOS晶体管关闭。
具体地，当所述位线BL电压下降，则M1打开，M0关闭，从而所述位线BLX电压为高电压。而当所述位线BLX电压下降，则M0打开，M1关闭，所述位线BL电压为高电压。
此外，与传统的多路选择器相同的是，本发明的多路选择电路还包括第三PMOS晶体管(图4中的P0)和第四PMOS晶体管(图4中的P1)，其中所述第三PMOS晶体管的漏极与所述位线BL相连接，所述第四PMOS晶体管的漏极与所述位线BLX相连接，并且所述第三PMOS晶体管的源极与所述第四PMOS晶体管的源极相连接至工作电压VDD。
所述多路选择器还包括第五PMOS晶体管(图4中的P2)，其中所述第五PMOS晶体管的源极与所述位线BLX相连接，所述第五PMOS晶体管的漏极与所述位线BL相连接，所述第五PMOS晶体管的栅极与所述第三PMOS晶体管的栅极相连接。
所述多路选择器还包括第六NMOS晶体管(图4中的N0)和第七NMOS晶体管(图4中的N2)，其中所述第六NMOS晶体管的漏极与所述位线BL相连接，所述第七NMOS晶体管的漏极与所述位线BLX相连接，所述第六NMOS晶体管的源极与所述第七NMOS晶体管的源极相连接。
进一步地，所述多路选择器还包括第八NMOS晶体管(图4中的N3)，所述第八NMOS晶体管的漏极与所述第七NMOS晶体管的源极相连接。所述多路选择器还包括第一反相器，第二反相器，以及第三反相器，其中，所述第一反相器，第二反相器和第三反相器顺序连接，并且与所述第八NMOS晶体管的栅极相连接。
通过本发明的静态随机存取存储器中多路选择电路可以防止位线BL和位线BLX二者的电压在写入模式中都降低，将位线BL或位线BLX的电压保持在VDD，同时可增大写入裕度，从而提升写入性能。
接下来，将结合图5至图6说明根据本发明实施例的多路选择电路的仿真特性。
图5为根据本发明的实施例的多路选择电路的Vbl和Vblx仿真结果的示意图，以及图6为根据本发明的实施例的多路选择电路与传统技术中的多路选择电路的仿真对比结果的示意图。
如图5至图6所示，本发明的用于静态随机存取存储器的改进型多路选择电路能够有效地防止BL和BLX二者的电压在写入模式中都降低，将BL或BLX的电压保持在VDD，同时可增大写入裕度，从而提升写入性能。
实施例二
本发明的再一个实施例提供一种静态随机存取存储器，其包括上述的选择电路。
所述静态随机存取存储器还包括存储单元阵列(Memory Cell Array)、译码器和时序控制单元、灵敏放大器等电路。
所述存储单元阵列具有多条字线WL和多条位线BL，以及位于字线WL和位线BL交叉处的多个存储单元MC(Memory Cell)，用于存储数据和读写数据。通过字线驱动器和位线驱动器选择特定的字线WL和位线BL，从而唯一选中字线WL和位线BL的交叉处的存储单元MC，再对其进行读写操作。
所述译码器和时序控制单元，主要用来控制数据的读写以及译码过程。通过相应的控制信号如读使能信号、写使能信号等来控制数据的读写操作。SRAM的译码器种类有行译码器和列译码器，它们分别对应存储阵列的行(row)和列(column)。每一组地址经过译码器，唯一确定一个存储单元。在译码过程中，首先由行译码器选中一条字线，然后由列译码器选中一个位线，由字线和位线确定唯一要访问的单元。此外，SRAM的读写操作都是由一系列的时序过程按顺序来完成的，所以需要用时序控制电路来保证其能正确且有效工作。示意性地，时序控制电路可以包括片选控制端、写控制端和读控制端。在实际应用中，通过一定的控制电路，使三者经过逻辑组合，再产生几个信号，来分别控制读写操作。示范性地，所述时序控制电路可以采用一种“地址转换监控电路(ATD)”。它能通过监测外部信号的变化自动产生内部控制信号如SL，控制灵敏放大器的开关信号，从而非常有效地降低功耗和提高存储速度。
所述灵敏放大器(SA)，主要用于将位线上的信号差放大成标准的逻辑电平“0”和“1”输出。另外，灵敏放大器130还具有改善性能、减少功耗等作用。
由于使用了上述的选择电路，因而同样具有上述优点。
实施例三
本发明的又一个实施例提供一种电子装置，所述电子装置包括实施例二所述的静态随机存取存储器。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
如图7所示，其为本发明的手机的示意图，本发明实施例的电子装置，由于使用了上述的静态随机存取存储器，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种用于静态随机存取存储器的多路选择电路，其特征在于，包括：
与所述多路选择电路相连接的第一位线和第二位线，其中所述第一位线和所述第二位线之间设置有至少一个存储单元；
以及一个位线电压保持电路，其设置为与所述第一位线和所述第二位线相连，在所述存储单元处于写模式的情况下，配置为保持所述第一位线或第二位线为高电源电压VDD。
2.根据权利要求1所述的多路选择电路，其特征在于，在所述存储单元处于写模式的情况下，所述位线电压保持电路基于所述第一位线和所述第二位线之间的电压差，输出电压调节信号给第一位线或第二位线。
3.根据权利要求1所述的多路选择电路，其特征在于，所述位线电压保持电路包括第一PMOS晶体管和第二PMOS晶体管。
4.根据权利要求3所述的选择电路，其特征在于，所述第一PMOS晶体管和第二PMOS晶体管相同。
5.根据权利要求4所述的多路选择电路，其特征在于，所述第一PMOS晶体管和所述第二PMOS晶体管的源极共同连接到电源电压VDD，所述第一PMOS晶体管的栅极连接到所述第二位线和所述第二PMOS晶体管的漏极，所述第二PMOS晶体管的栅极连接到所述第一位线和所述第一PMOS晶体管的漏极。
6.根据权利要求5所述的多路选择电路，其特征在于，当所述第一位线电压下降，则所述第二PMOS晶体管打开，从而所述第二位线电压被抬高至高电源电压VDD，从而所述第一PMOS管关闭，从而进一步促使所述第一位线电压下降。
7.根据权利要求5所述的多路选择电路，其特征在于，当所述第二位线电压下降，则所述第一PMOS晶体管打开，从而所述第一位线电压被抬高至高电源电压VDD，从而所述第二PMOS管关闭，从而进一步促使所述第二位线电压下降。
8.一种静态随机存取存储器，其特征在于，包括权利要求1-7之一所述的多路选择电路。
9.一种电子装置，包括权利要求8所述的静态随机存取存储器。
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