CN112992203B - 灵敏放大器、存储器以及控制方法 - Google Patents

Abstract

本申请提供一种灵敏放大器、存储器以及控制方法，灵敏放大器包括：放大模块，用于在灵敏放大器处于放大阶段时，放大位线和基准位线之间的电压差；写入模块，与位线和基准位线连接，用于在灵敏放大器处于写入阶段时，根据待写入数据拉动位线和基准位线之间电压差；可控电源模块，与放大模块连接，用于在灵敏放大器处于非写入阶段时，向放大模块提供第一电压，在灵敏放大器处于写入阶段时，向放大模块提供第二电压；其中，第二电压小于第一电压，且第二电压与写入模块的驱动能力正相关。本方案在写入阶段平衡写入模块和放大模块拉动位线和基准位线电压的能力，保证写入模块的驱动能力较弱时也能通过位线和基准位线向存储单元中写入数据。

Description

灵敏放大器、存储器以及控制方法

技术领域

本申请涉及集成电路领域，更具体地，涉及一种灵敏放大器、存储器以及控制方法。

背景技术

随着手机、平板、个人计算机等电子设备的普及，半导体存储器技术也得到了快速的发展。

灵敏放大器（Sense Amplifier 简称：SA）是半导体存储器的一个重要组成部分，主要作用是将位线上的小信号进行放大，进而执行读取或者写入操作。灵敏放大器包括写入电路和放大电路，在向存储单元写入数据时，写入电路和放大电路都会拉动位线的电压和基准位线的电压。

然而，若写入电路驱动能力相对放大电路的驱动能力较弱时，写入电路无法按照待写入数据拉动位线的电压和基准位线的电压，使得灵敏放大器无法翻转，导致写入数据失败。

发明内容

本申请提供一种灵敏放大器、存储器以及控制方法，旨在保证在写入电路的驱动能力较弱的情况也能成功向存储单元中写入数据。

第一方面，本申请提供一种灵敏放大器，包括：

放大模块，用于在灵敏放大器处于放大阶段时，放大位线和基准位线之间的电压差；

写入模块，与位线和基准位线连接，用于在灵敏放大器处于写入阶段时，根据待写入数据拉动位线和基准位线之间电压差；

可控电源模块，与放大模块连接，用于在灵敏放大器处于非写入阶段时，向放大模块提供第一电压，在灵敏放大器处于写入阶段时，向放大模块提供第二电压；其中，第二电压小于第一电压，且第二电压与写入模块的驱动能力正相关。

可选地，可控电源模块包括：

第一可控电源单元，其与放大模块的第一端连接，用于向放大模块提供第一电压；

第二可控电源单元，其与放大模块的第一端连接，用于向放大模块提供第二电压；

控制单元，与第一可控电源单元连接，其还与第二可控电源单元连接，用于在非写入阶段时控制第一可控电源单元向放大模块提供第一电压，还用于在写入阶段时控制第二可控电源单元向放大模块提供第二电压。

可选地，第一可控电源单元包括：

第一降压单元，设有第一端、第二端以及控制端，第一端与第一供电端连接，第二端与放大模块的第一端连接，控制端与控制单元的第一输出端连接。

可选地，第二可控电源单元包括：

第二降压单元，设有第一端、第二端以及控制端，第一端与第一供电端连接，第二端与放大模块的第一端连接，控制端与控制单元的第二输出端连接，其中，第二降压单元的降压量大于第一降压单元的降压量，第二降压单元降压量与写入模块的驱动能力负相关。

在上述技术方案中，由控制单元控制第二降压单元在写入阶段根据写入模块的驱动能力确定向放大模块提供第二电压的幅值，平衡放大模块和写入模块拉动位线的电压和基准位线的电压的能力，以保证写入模块在驱动能力较弱时也能根据待写入数据拉动位线的电压和基准位线的电压，以实现向存储单元中写入待写入数据。

可选地，写入模块包括：

第九晶体管，其第二端用于接收待写入数据，其第一端与位线连接，其控制端与列选择线连接，用于根据待写入数据拉动位线的电压；

第十晶体管，其第二端用于接收待写入数据，其第一端与基准位线连接，其控制端与列选择线连接，用于根据待写入数据拉动基准位线的电压。

可选地，第九晶体管的驱动能力与第九晶体管的工艺角参数正相关，第十晶体管的驱动能力与第十晶体管的工艺角参数正相关，正相关是指工艺角参数表征的工艺角越快，晶体管的驱动能力越强。

可选地，第九晶体管和第十晶体管均为N型晶体管；

第一降压单元包括第十一晶体管，且第十一晶体管为P型晶体管，第二降压单元包括第十二晶体管，且第十二晶体管为N型晶体管。

可选地，控制单元包括：

第一延时电路，其输入端与列选择线连接，其输出端与第十一晶体管的控制端连接，用于对列选择信号进行延时处理后获得用于控制第十一晶体管的第一控制信号；

第二延时电路，其输入端与列选择线连接，其输出端与第十二晶体管的控制端连接，用于对列选择信号进行延时处理后获得用于控制第十二晶体管的第二控制信号。

在上述技术方案中，根据列选择信号生成两个降压单元的控制信号，实现在写入阶段平衡放大模块和写入模块拉动位线的电压和基准位线的电压的能力，在恢复阶段恢复放大模块拉动位线的电压和基准位线的电压的能力，保证成功写入数据情况下简化控制单元结构，提高灵敏放大器的可靠性。

可选地，放大模块包括：

至少一个交叉耦合放大电路，其设有第一端、第二端、第三端以及第四端；其第一端与第一可控电源单元的输出端连接，其第一端还与第二可控电源单元的输出端连接，其第二端接地，其第三端和位线连接，其第四端和基准位线连接。

可选地，交叉耦合放大电路包括：第一晶体管、第二晶体管、第三晶体管以及第四晶体管；

第一晶体管的第一端为交叉耦合放大电路的第一端，第二晶体管的第二端为交叉耦合放大电路的第二端，第一晶体管的第二端为交叉耦合放大电路的第三端，第三晶体管的第二端为交叉耦合放大电路的第四端；

第一晶体管的第二端与第二晶体管的第一端连接，第三晶体管的第二端与第四晶体管的第一端连接，第一晶体管的第一端与第三晶体管的第一端连接，第二晶体管的第二端与第四晶体管的第二端连接；

第一晶体管的控制端与第三晶体管的第二端连接，第二晶体管的控制端与第三晶体管的第二端连接；第三晶体管的控制端与第一晶体管的第二端连接，第四晶体管的控制端与第一晶体管的第二端连接。

可选地，第一晶体管和第三晶体管为P型晶体管，第二晶体管和第四晶体管N型晶体管。

可选地，交叉耦合放大电路包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一开关、第二开关、第三开关以及第四开关；

第五晶体管的第一端为交叉耦合放大电路的第一端，第六晶体管的第二端为交叉耦合放大电路的第二端，第五晶体管的第二端为交叉耦合放大电路的第三端，第七晶体管的第二端为交叉耦合放大电路的第四端；

第五晶体管的第二端与第六晶体管的第一端连接，第七晶体管的第二端与第八晶体管的第一端连接，第五晶体管的第一端与第七晶体管的第一端连接，第六晶体管的第二端与第八晶体管的第二端连接；

第五晶体管的控制端与第七晶体管的第二端连接，第六晶体管的控制端通过第一开关与第七晶体管的第二端连接，第六晶体管的控制端通过第三开关与第六晶体管的第一端连接；

第七晶体管的控制端与第五晶体管的第二端连接，第八晶体管的控制端通过第二开关与第五晶体管的第二端连接，第八晶体管的控制端通过第四开关与第八晶体管的第一端连接。

可选地，第五晶体管和第七晶体管为P型晶体管，第六晶体管和第八晶体管为N型晶体管。

可选地，灵敏放大器包括：

驱动模块，其与写入模块连接，用于对待写入数据进行增强处理。

第二方面，本申请提供一种存储器，包括第一方面及可选方案所涉及的灵敏放大器以及存储单元；

多个存储单元构成第一存储阵列，多个存储单元构成第二存储阵列，灵敏放大器位于第一存储阵列和第二存储阵列之间，灵敏放大器的第三端连接第一存储阵列的位线，灵敏放大器的第四端连接第二存储阵列的位线。

第三方面，本申请提供一种灵敏放大器的控制方法，灵敏放大器包括放大模块、可控电源模块以及写入模块，方法包括：

获取放大模块的工作状态，其中工作状态包括写入阶段和非写入阶段；

根据工作状态生成用于控制可控电源模块的控制信号，以使可控电源模块在非写入阶段向放大模块提供第一电压，在写入阶段向放大模块提供第二电压，且第二电压与写入模块的驱动能力正相关。

可选地，根据工作状态生成用于控制可控电源模块的控制信号，具体包括：

根据列选择信号生成用于控制可控电源模块的控制信号。

本申请提供一种灵敏放大器、存储器以及控制方法，灵敏放大器包括放大模块、可控电源模块以及写入模块，可控电源模块在写入阶段向放大模块提供第二电压，在非写入阶段向放大模块提供第一电压，第二电压小于第一电压，减弱放大模块在写入阶段拉动位线的电压和基准位线的电压的能力，且第二电压与写入模块的驱动能力正相关，也就是可控电源模块在写入阶段可以根据写入模块的驱动能力自适应调整提供电压幅值，以平衡写入模块和放大模块在写入阶段拉动位线电压和基准位线电压的能力，以保证写入模块驱动能力较弱的情况下也能在写入阶段拉动位线的电压和基准位线的电压，以在恢复阶段在位线和基准位线上准确呈现待写入数据，进而通过位线和基准位线成功向存储单元中写入数据。

附图说明

图1为本申请一实施例提供的存储器的结构示意图；

图2为本申请另一实施例提供的写入数据的时序图；

图3为写入模块驱动能力较弱时写入数据失败的原理示意图；

图4为本申请另一实施例提供的灵敏放大器的电路结构图；

图5为本申请另一实施例提供的灵敏放大器的电路结构图；

图6为本申请另一实施例提供的灵敏放大器的电路结构图；

图7为本申请另一实施例提供的控制信号和列选择信号的关系示意图；

图8a、图8b和图8c为本申请另一实施例提供的灵敏放大器的电压变化示意图；

图9为本申请另一实施例提供的灵敏放大器的电路结构图；

图10为本申请另一实施例提供的灵敏放大器的控制方法的流程示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

如图1所示，本申请一实施例提供一种存储器100，存储器100包括灵敏放大器10以及多个存储单元21。多个存储单元21构成第一存储阵列20，多个存储单元21构成第二存储阵列30。第一存储阵列20中每个存储单元21与第一存储阵列20的位线BL连接，第二存储阵列30中每个存储单元21与第二存储阵列30的位线BL连接。

灵敏放大器10位于第一存储阵列20和第二存储阵列30之间，灵敏放大器10的第一端Vp用于连接第一电源40，灵敏放大器10的第二端Vn也用于连接第二电源50，灵敏放大器10的第三端连接第一存储阵列20的位线BL，灵敏放大器10的第四端连接第二存储阵列30的位线BL。

每个存储单元21用于存储一位数据，第一存储阵列20的位线BL用于访问第一存储阵列20中各个存储单元21内存储的数据，第二存储阵列30的位线BL用于访问第二存储阵列30中各个存储单元21内存储的数据。灵敏放大器10用于将各个存储单元21中存储数据放大，并在第一存储阵列20的位线BL和第二存储阵列30的位线BL上呈现。灵敏放大器10还用于在完成一次数据读取操作后将存储单元21恢复至进行读取操作之前的状态。

其中，每个存储单元21包括存储电容C和访问晶体管T，存储电容C的第一端接充电 电源0.5

，存储电容C的第二端接访问晶体管T的第一端，访问晶体管T的第二端接位线 BL，访问晶体管T的控制端接字线。

通过存储在存储电容C的电荷的多和少，或者，存储电容C两端电压差的高和低，来表示逻辑上的1和0。访问晶体管T用于控制是否允许或者禁止对存储电容C所存储的信息进行读取或者改写。

为了便于描述，在向第一存储阵列20内某个存储单元21中写入数据时，将第一存储阵列20的位线称为位线BL，将第二存储阵列30的位线称为基准位线BLB。在向第二存储阵列30内某个存储单元21中写入数据时，将第二存储阵列30的位线称为位线BL，将第一存储阵列20的位线称为基准位线BLB。

通常情况下，灵敏放大器内设有写入电路以及放大电路，由写入电路拉动位线BL和基准位线BLB的电压，再由位线BL向存储单元内存储电容充电或者存储电容向位线BL放电，实现数据写入。

下面结合图2描述灵敏放大器向第一存储阵列20的其中一个存储单元21中写入数据“0”的过程。写入数据包括访问阶段、感应阶段、写入阶段以及恢复阶段。

在访问阶段，第一存储阵列20的位线BL的电压和基准位线BLB的电压初始值为0.5Vcc，控制所访问的存储单元21对应的字线内的信号，使所访问的存储单元21内的访问晶体管T导通，存储电容C使位线BL的发生变化，例如：若存储电容C中存储的数据为“1”，存储电容C使位线BL的电压上升，位线BL的电压高于0.5Vcc。

在感应阶段，放大模块101放大位线BL和基准位线BLB之间的电压差，使得位线BL的电压朝第一电源40的电压方向继续上升，基准位线BLB的电压朝第二电源50的电压方向下降。

在写入阶段，控制列选择信号，由写入电路根据逻辑数据“0”对应电压拉动基准位线BLB的电压和位线BL的电压，也就是向上拉动基准位线BLB的电压，向下拉动位线BL的电压，使得位线BL的电压低于基准位线BLB的电压。

在恢复阶段，灵敏放大器10将位线BL的电压稳定在逻辑数据“0”，将基准位线BLB的电压稳定在逻辑数据“1”，位线BL还对存储电容C充电（当位线BL是“1”时，电流从位线BL流向存储电容C，当位线BL是“0”时，电流从存储电容C流向位线BL，这里的充电表示上述两个电流方向），经过一定时间充电后，存储电容C写入数据“0”。再通过控制字线内信号使访问晶体管截止，完成逻辑数据“0”写入。

然而，在向存储单元21写入数据的过程中，写入电路和放大电路都会拉动位线BL的电压和基准位线BLB的电压，若写入电路驱动能力相对放大电路的驱动能力较弱时，写入电路无法按照待写入数据拉动位线BL的电压和基准位线BLB的电压，使得灵敏放大器无法实现翻转，导致写入数据失败。

例如：如图3所示，在使用写入电路I/O和I/O*向存储单元中写入逻辑数据“1”时，基准位线BLB在列选择信号开启后下降的电压不足，无法达到放大电路中由N型晶体管和P型晶体管构成的反向器的反转点电压Vtrip，无法形成正反馈使灵敏放大器翻转，也就无法在位线BL和基准位线BLB上稳定呈现待写入数据，造成写入失败。

为解决上述技术问题，本申请提供一种灵敏放大器、存储器以及控制方法，旨在保证在写入电路驱动能力较弱的情况也能成功向存储单元中写入数据。本申请的技术构思是，在灵敏放大器的写入阶段，可控电源模块向放大模块提供第二电压，在灵敏放大器的非写入阶段，可控电源模块向放大模块提供第一电压。其中，第二电压小于第一电压，且第二电压与写入模块的驱动能力正相关。相较于非写入阶段，弱化放大模块在写入阶段拉动位线的电压和基准位线的电压的能力，并且平衡写入模块和放大模块在写入阶段拉动位线电压和基准位线电压的能力，以保证在写入阶段拉动位线的电压和基准位线的电压，保证在写入模块的驱动能力较弱的情况也能成功向存储单元中写入数据。

如图4所示，本申请一实施例提供一种灵敏放大器10，灵敏放大器10包括放大模块101、可控电源模块102以及写入模块103。其中，放大模块101和可控电源模块102连接，放大模块101与位线BL连接，放大模块101也与基准位线BLB连接，写入模块103与位线BL连接，写入模块103还与基准位线BLB连接。

放大模块101用于在灵敏放大器10处于放大阶段时放大位线BL和基准位线BLB之间的电压差。写入模块103用于在灵敏放大器10处于写入阶段时，根据待写入数据拉动位线BL和基准位线BLB之间电压差。

可控电源模块102用于在灵敏放大器10处于写入阶段时，向放大模块101提供第二电压。可控电源模块102用于在灵敏放大器10处于非写入阶段时，向放大模块提供第一电压。第二电压小于第一电压，且第二电压与写入模块的驱动能力正相关。

其中，第二电压与写入模块的驱动能力正相关是指，当写入模块的驱动能力越强时，第二电压的数值越大。当写入模块的驱动能力越弱时，第二电压的数值越小。写入模块的驱动能力可以用对BL或BLB拉动的电压变化量来衡量。在其他条件都一样的情况下，对BL或BLB拉动的电压变化越大，驱动能力越强。

在灵敏放大器10处于写入阶段时，可控电源模块102向放大模块101提供较低的电压，且所提供的电压幅值随着写入模块的驱动能力变化，在弱化放大模块101在写入阶段对位线BL的电压和基准位线BLB的电压的影响的同时，平衡写入模块和放大模块在写入阶段拉动位线电压和基准位线电压的能力，以保证写入模块可以在写入阶段根据待写入数据拉动位线BL的电压和基准位线BLB的电压。

若写入数据为逻辑数据“1”，则向上拉动位线BL的电压，同时向下拉动基准位线BLB的电压。若写入数据为逻辑数据“0”，则向上拉动基准位线BLB的电压，同时向下拉动位线BL的电压。由于在写入阶段，放大模块101对位线BL的电压和基准位线BLB的电压的影响被弱化，写入模块可以根据待写入数据拉动位线BL的电压和基准位线BLB的电压，在位线BL和基准位线BLB上呈现待写入数据。在恢复阶段，控制可控电源模块102向放大模块101提供第一电压，放大模块放大位线BL和基准位线BLB上的电压差，并稳定在位线BL和基准位线BLB上呈现待写入数据，再控制存储单元21内访问晶体管T，使存储单元21内存储电容C与位线BL之间充放电，实现将待写入数据写入存储单元。

在上述技术方案中，可控电源模块在写入阶段向放大模块供电电压低于非写入阶段，且在写入阶段，可控电源模块可以根据写入模块的驱动能力自适应调整所提供电压的幅值，在弱化放大模块在写入阶段拉动位线的电压和基准位线的电压的能力的同时，平衡写入模块驱动能力和放大模块在写入阶段拉动位线电压和基准位线电压的能力，以实现在写入模块驱动能力较弱的情况下也能成功在位线和基准位线上呈现待写入数据，进而成功向存储单元中写入数据。

如图5所示，本申请另一实施例提供一种灵敏放大器10，灵敏放大器10包括放大模块101、可控电源模块102以及写入模块103。其中，放大模块101和可控电源模块102连接，放大模块101与位线BL连接，放大模块101也与基准位线BLB连接，写入模块103与位线BL连接，写入模块103还与基准位线BLB连接。

可控电源模块102包括第一可控电源单元1021和第二可控电源单元1022。第一可控电源单元1021的输出端与放大模块101的第一端连接，第二可控电源单元1022的输出端也与放大模块101的第一端连接，控制单元1025与第一可控电源单元1021的控制端连接，控制单元1025还与第二可控电源单元1022的控制端连接。放大模块101的第二端接地GND，放大模块101的第三端与第一存储阵列的位线BL连接，放大模块101的第四端与第二存储阵列的位线BL连接。

第一可控电源单元1021用于向放大模块101提供第一电压，第二可控电源单元1022用于向放大模块101提供第二电压。控制单元1025用于在非写入阶段时控制第一可控电源单元1021向放大模块101提供第一电压，还用于在写入阶段时控制第二可控电源单元向放大模块提供第二电压。第一电压大于第二电压，且第二电压与写入模块的驱动能力正相关。在降低放大模块在写入阶段拉动位线BL的电压和基准位线BLB的电压的能力的同时，平衡写入模块驱动能力和放大模块在写入阶段拉动位线电压和基准位线电压的能力。

此时，写入模块103根据待写入数据拉动位线BL的电压和基准位线BLB的电压，以保证在写入模块103的驱动能力较弱情况下也拉动位线BL的电压和基准位线BLB的电压。在恢复阶段向放大模块提供第一电压，恢复放大模块拉动位线BL的电压和基准位线BLB的电压的能力，使得放大模块101在恢复阶段可以继续拉动位线BL的电压和基准位线BLB的电压，以使位线BL和基准位线BLB上可以稳定呈现待写入数据。

在另一实施例中，第一可控电源单元1021包括第一降压单元1023，第二可控电源单元1022包括第二降压单元1024。

第一降压单元1023设有第一端、第二端以及控制端，第一降压单元1023的第一端与第一供电端Vcc连接，第一降压单元1023第二端与放大模块的第一端Vp连接，第一降压单元1023控制端与控制单元1025的第一输出端连接。

第二降压单元1024设有第一端、第二端以及控制端，第二降压单元1024的第一端与第一供电端Vcc连接，第二降压单元1024的第二端与放大模块101的第一端Vp连接，第二降压单元1024的控制端与控制单元1025的第二输出端连接。

其中，第二降压单元的降压量大于第一降压单元的降压量，且第二降压单元降压量与写入模块的驱动能力负相关。

在灵敏放大器10处于非写入阶段时，控制单元1025控制第一降压单元工作，第一供电端Vcc提供的电压经过第一降压单元进行降压处理后，输出第一电压。在灵敏放大器10处于写入阶段时，控制单元1025控制第二降压单元1024工作，第一供电端Vcc提供的电压经过第二降压单元1024进行降压处理后，输出第二电压。且第二降压单元1024可以根据写入模块的驱动能力自适应调整降压幅值，写入模块的驱动能力强时，第二降压单元1024的降压量变小，写入模块的驱动能力弱时，第二降压单元1024的降压量变大，以实现第二电压与写入模块的驱动能力正相关。

下面描述灵敏放大器向第一存储阵列20的其中一个存储单元21中写入数据“1”的过程。写入数据包括访问阶段、感应阶段、写入阶段以及恢复阶段。假设写入之前，存储单元21中存储的是“0”。

在访问阶段，第一存储阵列20的位线BL的电压和基准位线BLB的电压的初始值为 0.5

。控制第一降压单元1023工作，并控制第二降压单元1024停止工作，第一供电端Vcc 经过第一降压单元1023降压后，向放大模块101提供第一电压。还控制所访问的存储单元21 对应的字线内的信号，使所访问的存储单元21内的访问晶体管T导通，存储电容C使位线BL 的电压发生变化，例如：若存储电容C中存储的数据为“0”，存储电容C使位线BL的电压下降， 位线BL的电压小于0.5Vcc，即位线BL向存储电容C充电，电流从位线BL流向存储电容C。

在感应阶段，控制第一降压单元1023工作，并控制第二降压单元1024停止工作。第一供电端Vcc经过第一降压单元1023降压后，向放大模块101提供第一电压。放大模块101放大位线BL和基准位线BLB之间的电压差，使得基准位线BLB的电压朝第一电压方向上升，位线BL的电压朝GND方向继续下降。

在写入阶段，控制第一降压单元1023停止工作，并控制第二降压单元1024恢复工作。由第一供电端Vcc经过第二降压单元1024降压后，向放大模块101提供第二电压，且第二降压单元1024根据写入模块的驱动能力调整其降压量。弱化放大模块101拉动位线BL的电压和基准位线BLB的电压的能力，并且平衡写入模块驱动能力和放大模块在写入阶段拉动位线电压和基准位线电压的能力。另外，控制列选择信号，由写入电路根据逻辑数据“1”对应电压拉动位线BL的电压和基准位线BLB的电压，也就是向上拉动位线BL的电压，同时向下拉动BLB的电压，使得位线BL的电压高于基准位线BLB的电压。

在恢复阶段，使第一降压单元1023工作，使第二降压单元1024停止工作。第一供电端Vcc经过第一降压单元1023降压后，向放大模块101提供第一电压，恢复放大模块对位线BL的电压和基准位线BLB的电压的影响。放大模块101将位线BL和基准位线BLB之间电压差放大并且将电压差稳定在Vcc，位线BL还对存储电容C充电，经过一定时间充电后，向存储电容C写入数据“1”。再通过控制字线内信号使访问晶体管T截止，完成逻辑数据“1”写入。

在上述技术方案中，由控制单元控制第二降压单元在写入阶段对第一供电端进行降压后，向放大模块提供第二电压，在弱化放大模块101拉动位线BL的电压和基准位线BLB的电压的能力的同时，平衡写入模块和放大模块在写入阶段拉动位线电压和基准位线电压的能力，以保证写入模块在驱动能力较弱时也能根据待写入数据拉动位线的电压和基准位线的电压，以实现向存储单元中写入待写入数据。

如图6所示，本申请另一实施例提供一种灵敏放大器，灵敏放大器包括放大模块101、可控电源模块102以及写入模块103。其中，放大模块101和可控电源模块102连接，放大模块101与位线BL连接，放大模块101也与基准位线BLB连接，写入模块103与位线BL连接，写入模块103还与基准位线BLB连接。

放大模块101包括至少一个交叉耦合放大电路1011，每个交叉耦合放大电路1011设有第一端Vp、第二端Vn、第三端以及第四端，交叉耦合放大电路1011的第一端Vp与可控电源单元102的输出端连接，交叉耦合放大电路1011的第二端Vn接地，交叉耦合放大电路1011的第三端和位线BL连接，交叉耦合放大电路的第四端和基准位线BLB连接。

其中，交叉耦合放大电路1011包括：第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4。

第一晶体管T1的第一端为交叉耦合放大电路1011的第一端Vp，第二晶体管T2的第二端为交叉耦合放大电路1011的第二端Vn，第一晶体管T1的第二端为交叉耦合放大电路1011的第三端，第三晶体管T3的第二端为交叉耦合放大电路1011的第四端。

第一晶体管T1的第二端与第二晶体管T2的第一端连接，第三晶体管T3的第二端与第四晶体管T4的第一端连接，第一晶体管T1的第一端与第三晶体管T3的第一端连接，第二晶体管T2的第二端与第四晶体管T4的第二端连接。

第一晶体管T1的控制端与第三晶体管T3的第二端连接，第二晶体管T2的控制端与第三晶体管T3的第二端连接；第三晶体管T3的控制端与第一晶体管T1的第二端连接，第四晶体管T4的控制端与第一晶体管T1的第二端连接。

其中，可控电源模块102包括第一可控电源单元1021和第二可控电源单元1022。第一可控电源单元1021的输出端与放大模块101的第一端连接，第二可控电源单元1022的输出端也与放大模块101的第一端连接，控制单元1025与第一可控电源单元1021的控制端连接，控制单元1025还与第二可控电源单元1022的控制端连接。

第一可控电源单元1021包括第一降压单元1023，第二可控电源单元1022包括第二降压单元1024。其中，第一降压单元1023为第十一晶体管T11，第二降压单元1024为第十二晶体管T12。

控制单元1025包括第一延时电路1026和第二延时电路1027。第一延时电路1026的输入端与列选择线连接，第一延时电路1026的输出端与第十一晶体管T11连接。第二延时电路1027的输入端与列选择线连接，第二延时电路1027的输出端与第十二晶体管T12连接。

第十一晶体管T11的第一端与第一供电端Vcc连接，第十一晶体管T11的第二端与交叉耦合电路1011的第一端Vp连接，第十一晶体管T11的控制端与第一延时电路1026的第一输出端连接。

第十二晶体管T12的第一端与第一供电端Vcc连接，第十二晶体管T12的第二端与交叉耦合电路1011的第一端Vp连接，第十二晶体管T12的控制端与第二延时电路1027的输出端连接。

第一延时电路1026用于对列选择信号进行延时处理后获得用于控制第十一晶体管T11的第一控制信号。第二延时电路1027用于对列选择信号进行延时处理后获得用于控制第十二晶体管T12的第二控制信号。其中，第一延迟电路的延时时间短于第二延时电路的延时时间。

其中，写入模块103包括第九晶体管T9和第十晶体管T10，第九晶体管T9的第二端用于接收待写入数据，第九晶体管T9的第一端与位线BL连接，第九晶体管T9的控制端与列选择线CSEL连接。第九晶体管T9用于根据待写入数据拉动位线BL的电压。

第十晶体管T10的第二端用于接收待写入数据，第十晶体管T10的第一端与基准位线BLB连接，第十晶体管T10的控制端与列选择线CSEL连接，第十晶体管T10用于根据待写入数据拉动基准位线BLB的电压。

在另一实施例中，第一晶体管T1和第三晶体管T3为P型晶体管，第二晶体管T2和第四晶体管T4为N型晶体管。第九晶体管和第十晶体管为N型晶体管，第十一晶体管T11为P型晶体管，第十二晶体管T12为N型晶体管。

第九晶体管T9的驱动能力与第九晶体管T9的工艺角参数正相关，第十晶体管T10的驱动能力与所述第十晶体管T10的工艺角参数正相关。也就是第九晶体管T9的工艺角越快，第九晶体管T9的阈值电压V_THN越小，第九晶体管T9的驱动能力越强。第九晶体管T9的工艺角越慢，第九晶体管T9的阈值电压V_THN越大，第九晶体管T9的驱动能力越弱。第十晶体管T10相同，此处不再赘述。

由于第九晶体管和第十晶体管为N型晶体管，且第十二晶体管T12为N型晶体管。也就是第十二晶体管T12具有相同特性，也就是第十二晶体管T12的工艺角越快，第十二晶体管T12的阈值电压V_THN越小。第十二晶体管T12的工艺角越慢，第九晶体管T9的阈值电压V_THN越大。

在集成芯片制作过程中，同一个集成芯片上的N型晶体管的工艺角参数相同，也就是若第九晶体管T9和第十晶体管T10的工艺角较快时，第九晶体管T9和第十晶体管T10的阈值电压V_THN较小，驱动能力较强。第十二晶体管T12的工艺角也较快，第十二晶体管T12的阈值电压V_THN也较小，第十二晶体管T12的降压量比较小，第二电压的幅值较大，反之亦然。以实现第十二晶体管T12所提供的第二电压同第九晶体管T9和第十晶体管T10的驱动能力正相关。

第十二晶体管T12是N型晶体管，在N型晶体管闭合时，第二可控电源单元提供的第二电压是N型晶体管的栅极电压减去阈值电压V_THN。栅极电压是控制单元提供的，若栅极电压为Vcc，则第二电压是Vcc-V_THN。而第十一晶体管T11是P型晶体管，在P型晶体管闭合时，第一降压量是PMOS的源漏电压V_DS，接近于0，第一可控电源单元提供的第一电压接近于Vcc。所以第十一晶体管T11的第一降压量小于第十二晶体管T12的第二降压量。

下面结合图7、图8a、图8b和图8c描述通过灵敏放大器10向存储单元中写入数据的过程，：

如图7所示，在写入阶段，列选择信号为高电平，在感应阶段和恢复阶段，列选择信号为低电平。

列选择内信号经过第一延时电路进行延时处理后，第一控制信号在写入阶段为高电平，在感应阶段和恢复阶段为低电平。

列选择信号经过第二延时电路进行缓存处理后，第二控制信号在写入阶段为高电平，在感应阶段和恢复阶段为为低电平。

在感应阶段，第一控制信号为低电平，第二控制信号为低电平，第十一晶体管T11闭合，第十二晶体管T12断开，第一供电端Vcc经过第十一晶体管T11降压后向放大模块101提供第一电压。若写入之前，存储单元21中存储的是“1”。放大模块101放大位线BL和基准位线BLB之间的电压差，使得位线BL的电压朝第一电压方向继续上升，基准位线BLB的电压朝GND方向下降。

在写入阶段，第一控制信号为高电平，第二控制信号为高电平，第十一晶体管T11断开，第十二晶体管T12闭合，第一供电端Vcc经过第十二晶体管T12降压后向放大模块101提供第二电压。

如图8a所示，第九晶体管T9和第十晶体管T10的工艺角较慢时，第九晶体管T9和第十晶体管T10的驱动能力较弱，第十二晶体管T12的阈值电压V_THN较大，第十二晶体管T12提供的第二电压较小。

如图8b所示，第九晶体管T9和第十晶体管T10的工艺角适中时，第九晶体管T9和第十晶体管T10的驱动能力适中，第十二晶体管T12的阈值电压V_THN适中，第十二晶体管T12提供的第二电压适中。

如图8c所示，第九晶体管T9和第十晶体管T10的工艺角较快时，第九晶体管T9和第十晶体管T10的驱动能力较强，第十二晶体管T12的阈值电压V_THN较小，第十二晶体管T12提供的第二电压较大。

在第九晶体管T9和第十晶体管T10的驱动能力较强的情况下，不需要太低的第二电压。太低的第二电压会造成写入阶段结束后，由第二电压切换回第一电压的时间过长，根据第九晶体管T9和第十晶体管T10的驱动能力调整第二电压的数值，可以缩短第二电压切换回第一电压的时间。

在写入阶段，列选择信号为高电平，当写入数据为“1”时，第九晶体管T9和第十晶体管T10导通，第九晶体管T9向上拉动位线BL的电压，第十晶体管T10向下拉动基准位线BLB的电压。当写入数据为“0”时，第九晶体管T9和第十晶体管T10导通，第九晶体管T9向下拉动位线BL的电压，第十晶体管向上拉动基准位线BLB的电压。

在恢复阶段，第一控制信号为低电平，第二控制信号为低电平，第十一晶体管T11闭合，第十二晶体管T12断开，第一供电端Vcc经过第十一晶体管T11降压后向放大模块101提供第一电压。放大模块101将位线BL和基准位线BLB的电压稳定在待写入数据，位线BL还对存储电容C充电，经过一定时间充电后，存储电容C写入待写入数据。再通过控制字线内信号使访问晶体管截止，完成数据写入。

在上述过程中，写入阶段向放大模块提供第二电压，位线BL在列选择信号开启后被拉至反转点电压Vtrip，基准位线BLB在列选择信号开启后被拉至反转点电压Vtrip，形成正反馈使灵敏放大器翻转，可以在位线BL和基准位线BLB上稳定呈现待写入数据，实现在驱动能力较弱情况下成功写入数据。

在上述技术方案中，根据列选择信号生成第十一晶体管（P型晶体管）和第十二晶体管（N型晶体管）的控制信号，实现在写入阶段弱化放大模块拉动位线的电压和基准位线的电压的能力，同时平衡写入模块驱动能力和放大模块在写入阶段拉动位线电压和基准位线电压的能力，在恢复阶段恢复放大模块拉动位线的电压和基准位线的电压的能力，保证成功写入数据情况下简化控制单元结构，提高灵敏放大器的可靠性。

如图9所示，本申请另一实施例提供一种灵敏放大器10，灵敏放大器10包括放大模块101、可控电源模块102、写入模块103以及驱动模块104。其中，放大模块101和可控电源模块102连接，写入模块103与位线BL连接，写入模块103还与基准位线BLB连接，驱动模块104与写入模块103连接。

放大模块101包括至少一个交叉耦合放大电路1011，每个交叉耦合放大电路1011设有第一端Vp、第二端Vn、第三端以及第四端，交叉耦合放大电路1011的第一端Vp与可控电源单元102的输出端连接，交叉耦合放大电路的第二端Vn接地，交叉耦合放大电路1011的第三端和位线BL连接，交叉耦合放大电路1011的第四端和基准位线BLB连接。

其中，交叉耦合放大电路1011为单交叉耦合放大电路，具有偏差消除功能，交叉耦合电路1011具体包括：第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第一开关K1、第二开关K2、第三开关K3以及第四开关K4。

第五晶体管T5的第一端为交叉耦合放大电路1011的第一端Vp，第六晶体管T6的第二端为交叉耦合放大电路1011的第二端Vn，第五晶体管T5的第二端为交叉耦合放大电路1011的第三端，第七晶体管T7的第二端为交叉耦合放大电路1011的第四端。

第五晶体管T5的第二端与第六晶体管T6的第一端连接，第七晶体管T7的第二端与第八晶体管T8的第一端连接，第五晶体管T5的第一端与第七晶体管T7的第一端连接，第六晶体管T6的第二端与第八晶体管T8的第二端连接。

第五晶体管T5的控制端与第七晶体管T7的第二端连接，第六晶体管T6的控制端通过第一开关K1与第七晶体管T7的第二端连接，第六晶体管T6的控制端通过第三开关K3与第六晶体管T6的第一端连接。

第七晶体管T7的控制端与第五晶体管T5的第二端连接，第八晶体管T8的控制端通过第二开关K2与第五晶体管T5的第二端连接，第八晶体管T8的控制端通过第四开关K4与第八晶体管T8的第一端连接。

其中，可控电源模块102包括第一可控电源单元1021和第二可控电源单元1022。第一可控电源单元1021的输出端与放大模块101的第一端连接，第二可控电源单元1022的输出端也与放大模块101的第一端连接，控制单元1025与第一可控电源单元1021的控制端连接，控制单元1025还与第二可控电源单元1022的控制端连接。

第一可控电源单元1021包括第一降压单元1023，第二可控电源单元1022包括第二降压单元1024。其中，第一降压单元1023为第十一晶体管T11，第二降压单元1024为第十二晶体管T12。

第十一晶体管T11的第一端与第一供电端Vcc连接，第十一晶体管T11的第二端与交叉耦合电路1011的第一端Vp连接，第十一晶体管T11的控制端与第一延时电路1026的第一输出端连接。

第十二晶体管T12的第一端与第一供电端Vcc连接，第十二晶体管T12的第二端与交叉耦合电路1011的第一端Vp连接，第十二晶体管T12的控制端与第二延时电路1027的输出端连接。

第一延时电路1026用于对列选择信号进行延时处理后获得用于控制第一降压单元的第一控制信号。第二延时电路1027用于对列选择信号进行延时处理后获得用于控制第二降压单元的第二控制信号。其中，第一延迟电路的延时时间短于第二延时电路的延时时间。

其中，写入模块103包括第九晶体管T9和第十晶体管T10，第九晶体管T9的第二端用于接收待写入数据，第九晶体管T9的第一端与位线BL连接，第九晶体管T9的控制端与列选择线CSEL连接。第九晶体管T9用于根据待写入数据拉动位线BL的电压。

第十晶体管T10的第二端用于接收待写入数据，第十晶体管T10的第一端与基准位线BLB连接，第十晶体管T10的控制端与列选择线CSEL连接，第十晶体管T10用于根据待写入数据拉动基准位线BLB的电压。

其中，第五晶体管T5、第七晶体管T7以及第十一晶体管T11为P型晶体管，第六晶体管T6、第八晶体管T8、第九晶体管T9、第十晶体管T10以及第十二晶体管T12为N型晶体管。

驱动模块包括两组反相器，每组反相器包括两个级联的反相器，其中一组反相器与第九晶体管T9的第二端连接，另一组反相器与第十晶体管T10的第二端连接，其中一组反相器用于接收待写入数据D，另一组反相器用于接收取反后的待写入数据D’。

下面描述通过灵敏放大器10向存储单元21中写入数据的过程。

为便于描述，将第五晶体管T5的第二端和第六晶体管T6的第一端之间的连接线称为第一存储阵列20的内位线nBL，将第七晶体管T7的第二端和第八晶体管T8的第一端之间的连接线称为第一存储阵列20的内基准位线nBLB。

在偏移消除阶段，位线BL、基准位线BLB、内位线nBLB、内基准位线nBLB的初始电压 为0.5

。第一控制信号为低电平，第二控制信号为低电平，第十一晶体管T11闭合，第十 二晶体管T12断开，第一供电端Vcc经过第十一晶体管T11降压后向放大模块101提供第一电 压。第一开关K1和第二开关K2断开，第三开关K3和第四开关K4闭合。第六晶体管T6的第一端 与控制端短接，第八晶体管T8的第一端与控制端短接，两个N型晶体管均采用二极管连接。 由于两个采用二极管连接的晶体管在制造上存在差异，在位线BL和基准位线BLB上产生补 偿电压，该补偿电压可消除N型晶体管对或P型晶体管对的晶体管制造差异（可以称为失调 电压）。例如位线BL上的电压减去基准位线BLB上的电压等于失调电压，或者，基准位线BLB 上的电压减去位线40上的电压等于失调电压。

在感应阶段，位线BL、基准位线BLB、内位线nBLB、内基准位线nBLB的初始电压为0.5Vcc。第一控制信号为低电平，第二控制信号为低电平，第十一晶体管T11闭合，第十二晶体管T12断开，第一供电端Vcc经过第十一晶体管T11降压后向放大模块101提供第一电压。第一开关K1和第二开关K2闭合，第三开关K3和第四开关K4断开。假设写入之前，存储单元21中存储的是“1”。放大模块101放大位线BL和基准位线BLB之间的电压差，使得位线BL的电压朝第一电压方向继续上升，基准位线BLB的电压朝GND方向下降。

在写入阶段，第一控制信号为高电平，第二控制信号为高电平，第十一晶体管T11断开，第十二晶体管T12闭合，第一供电端Vcc经过第十二晶体管T12降压后向放大模块101提供第二电压。第一开关K1和第二开关K2闭合，第三开关K3和第四开关K4断开。列选择信号为高电平，当写入数据为“1”时，第九晶体管T9和第十晶体管T10导通，第九晶体管T9向上拉动位线BL的电压，第十晶体管T10向下拉动基准位线BLB的电压。当写入数据为“0”时，第九晶体管T9和第十晶体管T10导通，第九晶体管T9向下拉动位线BL的电压，第十晶体管向上拉动基准位线BLB的电压。

在恢复阶段，第一控制信号为低电平，第二控制信号为低电平，第十一晶体管T11闭合，第十二晶体管T12断开，第一供电端Vcc经过第十一晶体管T11降压后向放大模块101提供第一电压。第一开关K1和第二开关K2闭合，第三开关K3和第四开关K4断开。两个P型晶体管构成交叉耦合反相器，两个N型晶体管构成交叉耦合反相器。放大模块101将位线BL和基准位线BLB的电压稳定在待写入数据，位线BL还对存储电容C充电，经过一定时间充电后，存储电容C写入待写入数据。再通过控制字线内信号使访问晶体管截止，完成数据写入。

在上述技术方案中，根据列选择信号生成第十一晶体管（P型晶体管）和第十二晶体管（N型晶体管）的控制信号，实现在写入阶段弱化放大模块拉动位线的电压和基准位线的电压的能力，同时平衡写入模块驱动能力和放大模块在写入阶段拉动位线电压和基准位线电压的能力，在恢复阶段恢复放大模块拉动位线的电压和基准位线的电压的能力，保证成功写入数据情况下简化控制单元结构，提高灵敏放大器的可靠性。

如图10所示，本申请一实施例提供一种灵敏放大器10的控制方法，灵敏放大器的结构已经在上述实施例中详细说明，此处不再赘述，控制方法包括：

S1001、获取灵敏放大器所处的工作阶段。

其中，其中工作状态包括写入阶段和非写入阶段。非写入阶段具体包括访问阶段、感应阶段以及恢复阶段。

S1002、根据工作状态生成用于控制可控电源模块的控制信号。

其中，在写入阶段，生成用于控制可控电源模块向放大模块提供第二电压的控制信号，以弱化放大模块在写入阶段的驱动能力。此时，由写入模块根据待写入数据拉动位线的电压和基准位线的电压。在非写入阶段，生成用于控制可控电源模块向放大模块提供第一电压的控制信号，恢复放大模块拉动位线的电压和基准位线的电压的能力，以使放大模块在恢复阶段将位线和基准位线的电压稳定在待写入数据，位线还对存储电容充电，经过一定时间充电后，存储电容写入待写入数据。

在另外实施例中，可控电源模块包括可控电源模块102包括第一可控电源单元1021和第二可控电源单元1022。第一可控电源单元1021包括第一降压单元1023，第二可控电源单元1022包括第二降压单元1024。其中，第一降压单元1023为第十一晶体管T11，第二降压单元1024为第十二晶体管T12。

第十一晶体管T11的第一端与第一供电端Vcc连接，第十一晶体管T11的第二端与交叉耦合电路1011的第一端Vp连接，第十一晶体管T11的控制端与控制模块1025连接。第十二晶体管T12的第一端与第一供电端Vcc连接，第十一晶体管T11的第二端与交叉耦合电路1011的第一端Vp连接，第十一晶体管T11的控制端与控制模块1025的输出端连接。

根据列选择信号生成用于控制可控电源模块的控制信号，以使第十二晶体管在写入阶段闭合，向放大模块提供第二电压，以使第十一晶体管在非写入阶段闭合，向放大模块提供第一电压。

优选地，第十一晶体管T11为P型晶体管，第十二晶体管T12为N型晶体管时，对列选择信号进行延迟处理，生成用于控制第十一晶体管的第一控制信号，还生成用于控制第十二晶体管的第二控制信号。

在上述技术方案中，可控电源模块在写入阶段向放大模块提供第二电压，弱化放大模块拉动位线的电压和基准位线的电压的能力，且第二电压与写入模块的驱动能力正相关，以平衡写入模块和放大模块拉动位线和基准位线的电压的能力，以实现在写入模块驱动能力较弱的情况下也能成功在位线和基准位线上呈现待写入数据，进而成功向存储单元中写入数据。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案。

Claims (17)

1.一种灵敏放大器，其特征在于，包括：

放大模块，用于在所述灵敏放大器处于放大阶段时，放大位线和基准位线之间的电压差；

写入模块，与所述位线和所述基准位线连接，用于在所述灵敏放大器处于写入阶段时，根据待写入数据拉动所述位线和所述基准位线之间电压差；

可控电源模块，与所述放大模块连接，用于在所述灵敏放大器处于非写入阶段时，向所述放大模块提供第一电压，在所述灵敏放大器处于写入阶段时，向所述放大模块提供第二电压；其中，所述第二电压小于所述第一电压，且所述第二电压与所述写入模块的驱动能力正相关。

2.根据权利要求1所述的灵敏放大器，其特征在于，所述可控电源模块包括：

第一可控电源单元，其与所述放大模块的第一端连接，用于向所述放大模块提供所述第一电压；

第二可控电源单元，其与所述放大模块的第一端连接，用于向所述放大模块提供所述第二电压；

控制单元，与所述第一可控电源单元连接，其还与所述第二可控电源单元连接，用于在所述非写入阶段时控制所述第一可控电源单元向所述放大模块提供所述第一电压，还用于在所述写入阶段时控制所述第二可控电源单元向所述放大模块提供第二电压。

3.根据权利要求2所述的灵敏放大器，其特征在于，所述第一可控电源单元包括：

第一降压单元，设有第一端、第二端以及控制端，所述第一端与第一供电端连接，所述第二端与所述放大模块的第一端连接，所述控制端与所述控制单元的第一输出端连接。

4.根据权利要求3所述的灵敏放大器，其特征在于，所述第二可控电源单元包括：

第二降压单元，设有第一端、第二端以及控制端，所述第一端与第一供电端连接，所述第二端与所述放大模块的第一端连接，所述控制端与所述控制单元的第二输出端连接，其中，所述第二降压单元的降压量大于所述第一降压单元的降压量，所述第二降压单元降压量与所述写入模块的驱动能力负相关。

5.根据权利要求4所述的灵敏放大器，其特征在于，所述写入模块包括：

第九晶体管，其第二端用于接收所述待写入数据，其第一端与所述位线连接，其控制端与列选择线连接，用于根据所述待写入数据拉动所述位线的电压；

第十晶体管，其第二端用于接收所述待写入数据，其第一端与所述基准位线连接，其控制端与所述列选择线连接，用于根据所述待写入数据拉动所述基准位线的电压。

6.根据权利要求5所述的灵敏放大器，其特征在于，所述第九晶体管的驱动能力与所述第九晶体管的工艺角参数正相关，所述第十晶体管的驱动能力与所述第十晶体管的工艺角参数正相关。

7.根据权利要求5所述的灵敏放大器，其特征在于；

所述第九晶体管和所述第十晶体管均为N型晶体管；

所述第一降压单元包括第十一晶体管，且所述第十一晶体管为P型晶体管，所述第二降压单元包括第十二晶体管，且所述第十二晶体管为N型晶体管。

8.根据权利要求7所述的灵敏放大器，其特征在于，所述控制单元包括：

第一延时电路，其输入端与列选择线连接，其输出端与所述第十一晶体管的控制端连接，用于对列选择信号进行延时处理后获得用于控制所述第十一晶体管的第一控制信号；

第二延时电路，其输入端与列选择线连接，其输出端与所述第十二晶体管的控制端连接，用于对所述列选择信号进行延时处理后获得用于控制所述第十二晶体管的第二控制信号；

其中，所述第一延时电路的延时时间小于所述第二延时电路的延时时间。

9.根据权利要求1所述的灵敏放大器，其特征在于，所述放大模块包括：

至少一个交叉耦合放大电路，其设有第一端、第二端、第三端以及第四端；其第一端与第一可控电源单元的输出端连接，其第一端还与第二可控电源单元的输出端连接，其第二端接地，其第三端和所述位线连接，其第四端和所述基准位线连接。

10.根据权利要求9所述的灵敏放大器，其特征在于，所述交叉耦合放大电路包括：第一晶体管、第二晶体管、第三晶体管以及第四晶体管；

所述第一晶体管的第一端为所述交叉耦合放大电路的第一端，所述第二晶体管的第二端为所述交叉耦合放大电路的第二端，所述第一晶体管的第二端为所述交叉耦合放大电路的第三端，所述第三晶体管的第二端为所述交叉耦合放大电路的第四端；

所述第一晶体管的第二端与第二晶体管的第一端连接，所述第三晶体管的第二端与所述第四晶体管的第一端连接，所述第一晶体管的第一端与所述第三晶体管的第一端连接，所述第二晶体管的第二端与所述第四晶体管的第二端连接；

所述第一晶体管的控制端与所述第三晶体管的第二端连接，所述第二晶体管的控制端与所述第三晶体管的第二端连接；所述第三晶体管的控制端与所述第一晶体管的第二端连接，所述第四晶体管的控制端与所述第一晶体管的第二端连接。

11.根据权利要求10所述的灵敏放大器，其特征在于，第一晶体管和第三晶体管为P型晶体管，第二晶体管和第四晶体管N型晶体管。

12.根据权利要求9所述的灵敏放大器，其特征在于，所述交叉耦合放大电路包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一开关、第二开关、第三开关以及第四开关；

所述第五晶体管的第一端为所述交叉耦合放大电路的第一端，所述第六晶体管的第二端为所述交叉耦合放大电路的第二端，所述第五晶体管的第二端为所述交叉耦合放大电路的第三端，所述第七晶体管的第二端为所述交叉耦合放大电路的第四端；

所述第五晶体管的第二端与第六晶体管的第一端连接，所述第七晶体管的第二端与所述第八晶体管的第一端连接，所述第五晶体管的第一端与所述第七晶体管的第一端连接，所述第六晶体管的第二端与所述第八晶体管的第二端连接；

所述第五晶体管的控制端与所述第七晶体管的第二端连接，所述第六晶体管的控制端通过所述第一开关与所述第七晶体管的第二端连接，所述第六晶体管的控制端通过所述第三开关与所述第六晶体管的第一端连接；

所述第七晶体管的控制端与所述第五晶体管的第二端连接，所述第八晶体管的控制端通过所述第二开关与所述第五晶体管的第二端连接，所述第八晶体管的控制端通过所述第四开关与所述第八晶体管的第一端连接。

13.根据权利要求12所述的灵敏放大器，其特征在于，第五晶体管和第七晶体管为P型晶体管，第六晶体管和第八晶体管为N型晶体管。

14.根据权利要求1至12中任意一项所述的灵敏放大器，其特征在于，所述灵敏放大器包括：

驱动模块，其与所述写入模块连接，用于对所述待写入数据进行增强处理。

15.一种存储器，其特征在于，包括如权利要求1至14中任意一项所述的灵敏放大器以及存储单元；

多个所述存储单元构成第一存储阵列，多个所述存储单元构成第二存储阵列，所述灵敏放大器位于所述第一存储阵列和所述第二存储阵列之间，所述灵敏放大器的第三端连接所述第一存储阵列的位线，所述灵敏放大器的第四端连接所述第二存储阵列的位线。

16.一种灵敏放大器的控制方法，其特征在于，所述灵敏放大器包括放大模块、可控电源模块以及写入模块，所述方法包括：

获取所述放大模块的工作状态，其中所述工作状态包括写入阶段和非写入阶段；

根据所述工作状态生成用于控制所述可控电源模块的控制信号，以使所述可控电源模块在非写入阶段向所述放大模块提供第一电压，在写入阶段向所述放大模块提供第二电压，且所述第二电压与所述写入模块的驱动能力正相关。

17.根据权利要求16所述的方法，其特征在于，根据所述工作状态生成用于控制所述可控电源模块的控制信号，具体包括：

根据列选择信号生成用于控制所述可控电源模块的控制信号。

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