CN112992202B - 灵敏放大器、存储器以及控制方法 - Google Patents

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Abstract

本申请提供一种灵敏放大器、存储器以及控制方法，灵敏放大器包括：放大模块，用于在灵敏放大器处于放大阶段时，放大位线和基准位线之间的电压差；可控电源模块，与放大模块连接，用于在灵敏放大器处于写入阶段时停止向放大模块提供电源，使放大模块停止工作；写入模块，与位线和基准位线连接，用于在灵敏放大器处于写入阶段时，根据待写入数据拉动位线和基准位线之间电压差。本方案可保证在写入电路的驱动能力较弱的情况也能成功向存储单元中写入数据。

Description

灵敏放大器、存储器以及控制方法
技术领域
本申请涉及集成电路领域，更具体地，涉及一种灵敏放大器、存储器以及控制方法。
背景技术
随着手机、平板、个人计算机等电子设备的普及，半导体存储器技术也得到了快速的发展。
灵敏放大器(Sense Amplifier简称：SA)是半导体存储器的一个重要组成部分，主要作用是将位线上的小信号进行放大，进而执行读取或者写入操作。灵敏放大器包括写入电路和放大电路，在向存储单元写入数据时，写入电路和放大电路都会拉动位线电压和基准位线电压。
然而，若写入电路驱动能力相对放大电路的驱动能力较弱时，写入电路无法按照待写入数据拉动位线电压和基准位线电压，使得灵敏放大器无法翻转，导致写入数据失败。
发明内容
本申请提供一种灵敏放大器、存储器以及控制方法，旨在保证在写入电路的驱动能力较弱的情况也能成功向存储单元中写入数据。
第一方面，本申请提供一种灵敏放大器，包括：
放大模块，用于在灵敏放大器处于放大阶段时，放大位线和基准位线之间的电压差；
可控电源模块，与放大模块连接，用于在灵敏放大器处于写入阶段时停止向放大模块提供电源，使放大模块停止工作；
写入模块，与位线和基准位线连接，用于在灵敏放大器处于写入阶段时，根据待写入数据拉动位线和基准位线之间电压差。
可选地，可控电源模块还用于：
在灵敏放大器处于恢复阶段时向放大模块提供电源，以使放大模块继续工作。
可选地，可控电源模块包括：
开关单元，设有第一端、第二端以及控制端，第一端与供电端连接，第二端与放大模块的第一端连接；
控制单元，与开关单元的控制端连接，用于在灵敏放大器处于写入阶段时生成第一控制信号，第一控制信号用于控制开关单元断开。
可选地，控制单元还用于：
在灵敏放大器处于恢复阶段时生成第二控制信号，第二控制信号用于控制开关单元闭合。
在上述技术方案中，由控制单元控制开关单元闭合或者断开，以控制供电端是否向放大模块供电，通过在写入阶段使开关单元断开，放大模块无法再拉动位线电压和基准位线电压，以保证写入模块在驱动能力较弱时也能根据待写入数据拉动位线电压和基准位线电压，实现向存储单元中写入待写入数据。
可选地，开关单元包括：
第十一晶体管，其第一端与供电端连接，其第二端与交叉耦合电路的第一端连接，其控制端与控制单元连接。
可选地，第十一晶体管为P型晶体管。
可选地，控制单元包括：
缓存电路，其输入端与列选择线连接，其输出端与开关单元的控制端连接，用于将列选择信号进行缓存处理后输出用于控制开关单元的控制信号。
在上述技术方案中，根据列选择信号生成开关单元的控制信号，实现在写入阶段停止向放大模块供电，在恢复阶段恢复向放大模块供电，保证成功写入数据情况下简化控制单元结构，提高灵敏放大器的可靠性。
可选地，放大模块包括：
至少一个交叉耦合放大电路，其设有第一端、第二端、第三端以及第四端；其第一端与可控电源模块的输出端连接，其第二端接地，其第三端和位线连接，其第四端和基准位线连接。
可选地，交叉耦合放大电路包括：第一晶体管、第二晶体管、第三晶体管以及第四晶体管；
第一晶体管的第一端为交叉耦合放大电路的第一端，第二晶体管的第二端为交叉耦合放大电路的第二端，第一晶体管的第二端为交叉耦合放大电路的第三端，第三晶体管的第二端为交叉耦合放大电路的第四端；
第一晶体管的第二端与第二晶体管的第一端连接，第三晶体管的第二端与第四晶体管的第一端连接，第一晶体管的第一端与第三晶体管的第一端连接，第二晶体管的第二端与第四晶体管的第二端连接；
第一晶体管的控制端与第三晶体管的第二端连接，第二晶体管的控制端与第三晶体管的第二端连接；第三晶体管的控制端与第一晶体管的第二端连接，第四晶体管的控制端与第一晶体管的第二端连接。
可选地，交叉耦合放大电路包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一开关、第二开关、第三开关以及第四开关；
第五晶体管的第一端为交叉耦合放大电路的第一端，第六晶体管的第二端为交叉耦合放大电路的第二端，第五晶体管的第二端为交叉耦合放大电路的第三端，第七晶体管的第二端为交叉耦合放大电路的第四端；
第五晶体管的第二端与第六晶体管的第一端连接，第七晶体管的第二端与第八晶体管的第一端连接，第五晶体管的第一端与第七晶体管的第一端连接，第六晶体管的第二端与第八晶体管的第二端连接；
第五晶体管的控制端与第七晶体管的第二端连接，第六晶体管的控制端通过第一开关与第七晶体管的第二端连接，第六晶体管的控制端通过第三开关与第六晶体管的第一端连接；
第七晶体管的控制端与第五晶体管的第二端连接，第八晶体管的控制端通过第二开关与第五晶体管的第二端连接，第八晶体管的控制端通过第四开关与第八晶体管的第一端连接。
第九晶体管，其第二端用于接收待写入数据，其第一端与位线连接，其控制端与列选择线连接，用于根据待写入数据拉动位线的电压；
第十晶体管，其第二端用于接收待写入数据，其第一端与基准位线连接，其控制端与列选择线连接，用于根据待写入数据拉动基准位线的电压。
可选地，第一晶体管以及第三晶体管为P型晶体管，第二晶体管、第四晶体管、第九晶体管以及第十晶体管为N型晶体管。
可选地，第五晶体管以及第七晶体管为P型晶体管，第六晶体管、第八晶体管、第九晶体管以及第十晶体管为N型晶体管。
第二方面，本申请提供一种存储器，包括第一方面及可选方案所涉及的灵敏放大器以及存储单元；
多个存储单元构成第一存储阵列，多个存储单元构成第二存储阵列，灵敏放大器位于第一存储阵列和第二存储阵列之间，灵敏放大器的第三端连接第一存储阵列的位线，灵敏放大器的第四端连接第二存储阵列的基准位线。
第三方面，本申请提供一种灵敏放大器的控制方法，灵敏放大器包括放大模块、可控电源模块以及写入模块，方法包括：
获取灵敏放大器所处的工作阶段，其中，工作阶段包括写入阶段；
当工作阶段为写入阶段时，生成第一控制信号；
其中，第一控制信号用于控制可控电源模块停止向放大模块提供电源，使放大模块停止工作，以使写入模块在灵敏放大器处于写入阶段时，根据待写入数据拉动位线和基准位线之间电压差。
可选地，工作阶段还包括恢复阶段，方法还包括：
当工作阶段为恢复阶段时，生成第二控制信号；
其中，第二控制信号用于控制可控电源模块继续向放大模块提供电源，使放大模块继续工作。
本申请提供一种灵敏放大器、存储器以及控制方法，灵敏放大器包括放大模块、可控电源模块以及写入模块，可控电源模块在写入阶段停止向放大模块供电，放大模块无法拉动位线和基准位线电压，在写入阶段仅由写入模块拉动位线电压和基准位线电压，以实现在写入模块驱动能力较弱的情况下也能成功在位线和基准位线上呈现待写入数据，进而成功向存储单元中写入数据。
附图说明
图1为本申请一实施例提供的存储器的结构示意图；
图2为本申请另一实施例提供的写入数据的时序图；
图3为写入模块驱动能力较弱时写入数据失败的原理示意图；
图4为本申请另一实施例提供的灵敏放大器的电路结构图；
图5为本申请另一实施例提供的灵敏放大器的电路结构图；
图6为本申请另一实施例提供的灵敏放大器的电路结构图；
图7为本申请另一实施例提供的控制信号和列选择信号的关系示意图；
图8为本申请另一实施例提供的灵敏放大器的电压变化示意图；
图9为本申请另一实施例提供的灵敏放大器的电路结构图；
图10为本申请另一实施例提供的灵敏放大器的控制放大的流程示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的带。
如图1所示，本申请一实施例提供一种存储器100，存储器100包括灵敏放大器10以及多个存储单元21。多个存储单元21构成第一存储阵列20，多个存储单元21构成第二存储阵列30。第一存储阵列20中每个存储单元21与第一存储阵列20的位线BL连接，第二存储阵列30中每个存储单元21与第二存储阵列30的位线BL连接。
灵敏放大器10位于第一存储阵列20和第二存储阵列30之间，灵敏放大器10的第一端Vp与第一供电端Vcc连接，灵敏放大器10的第二端Vn与第二供电端GND连接，灵敏放大器10的第三端连接第一存储阵列20的位线，灵敏放大器10的第四端连接第二存储阵列30的位线。
每个存储单元21用于存储一位数据，第一存储阵列20的位线用于访问第一存储阵列20中各个存储单元21内存储的数据，第二存储阵列30的位线用于访问第二存储阵列30中各个存储单元21内存储的数据。灵敏放大器10用于将各个存储单元21中存储数据放大，并在第一存储阵列20的位线和第二存储阵列30的位线上呈现。灵敏放大器10还用于在完成一次数据读取操作后将存储单元21恢复至进行读取操作之前的状态。
其中，每个存储单元21包括存储电容C和访问晶体管T，存储电容C的第一端接充电电源0.5VCC，存储电容C的第二端接访问晶体管T的第一端，访问晶体管T的第二端接位线，访问晶体管T的控制端接字线。
通过存储在存储电容C的电荷的多和少，或者，存储电容C两端电压差的高和低，来表示逻辑上的1和0。访问晶体管T用于控制是否允许或者禁止对存储电容C所存储的信息进行读取或者改写。
为了便于描述，在向第一存储阵列20内某个存储单元21中写入数据时，将第一存储阵列20的位线称为位线BL，将第二存储阵列30的位线称为基准位线BLB。在向第二存储阵列30内某个存储单元21中写入数据时，将第二存储阵列30的位线称为位线BL，将第一存储阵列20的位线称为基准位线BLB。
通常情况下，灵敏放大器内设有写入电路以及放大电路，由写入电路拉动位线BL和基准位线BLB的电压，再由位线BL向存储单元内存储电容充电或者存储电容向位线BL放电，实现数据写入。
下面结合图2描述灵敏放大器向第一存储阵列20的其中一个存储单元21中写入数据“0”的过程。写入数据包括预充电阶段、访问阶段、放大阶段、写入阶段以及恢复阶段。
在预充电阶段，由充电电源拉动第一存储阵列20的位线BL的电压和基准位线BLB的电压均上拉至充电电压0.5VCC。
在访问阶段，控制所访问的存储单元21对应的字线内的信号，使所访问的存储单元21内的访问晶体管T导通，存储电容C使位线BL的发生变化，例如：若存储电容C中存储的数据为“1”，存储电容C使位线BL的电压上升。
在放大阶段，位线BL的电压高于参考电压，放大电路向上拉动位线BL的电压，向下拉动基准位线BLB的电压，进而放大位线BL和基准位线的电压差。
在写入阶段，控制列选择信号，由写入电路根据逻辑数据“0”对应电压拉动基准位线BLB的电压，也就是向上拉动基准位线BLB的电压，使得位线BL的电压低于基准位线BLB的电压。
在恢复阶段，灵敏放大器10将位线BL的电压和基准位线BLB的电压稳定在逻辑数据“0”，位线BL还对存储电容C充电(当位线BL是“1”时，电流从位线BL流向存储电容C，当位线BL是“0”时，电流从存储电容C流向位线BL，这里的充电表示上述两个电流方向)，经过一定时间充电后，存储电容C写入数据“0”。再通过控制字线内信号使访问晶体管截止，完成逻辑数据“0”写入。
需要说明的是，向存储单元中写入数据的过程也可以仅包括预充电阶段、写入阶段和恢复阶段，此处不做限定。
然而，在向存储单元21写入数据的过程中，写入电路和放大电路都会拉动位线BL的电压和基准位线BLB的电压，若写入电路驱动能力相对放大电路的驱动能力较弱时，写入电路无法按照待写入数据拉动位线BL的电压和基准位线BLB的电压，使得灵敏放大器无法实现翻转，导致写入数据失败。
例如：如图3所示，在使用写入电路I/O和I/O*向存储单元中写入逻辑数据“1”时，基准位线BLB在列选择信号开启后下降的电压不足，无法达到放大电路中由N型晶体管和P型晶体管构成的反向器的反转点电压Vtrip，无法形成正反馈使灵敏放大器翻转，也就无法在位线BL和基准位线BLB上稳定呈现待写入数据，造成写入失败。
为解决上述技术问题，本申请提供一种灵敏放大器、存储器以及控制方法，旨在保证在写入电路驱动能力较弱的情况也能成功向存储单元中写入数据。本申请的技术构思是，在灵敏放大器的写入阶段，停止向放大模块供电，也就是使放大模块的电源端浮空，放大模块停止拉动位线BL的电压和基准位线BLB的电压，由写入模块103单独拉动位线BL的电压和基准位线BLB的电压，没有放大模块的影响，保证在写入模块103的驱动能力较弱的情况也能成功向存储单元中写入数据。
如图4所示，本申请一实施例提供一种灵敏放大器10，灵敏放大器10包括放大模块101、可控电源模块102以及写入模块103。其中，放大模块101和可控电源模块102连接，放大模块101与位线BL连接，放大模块101也与基准位线BLB连接，写入模块103与位线BL连接，写入模块103还与基准位线BLB连接。
放大模块101用于在灵敏放大器10处于放大阶段时放大位线BL和基准位线BLB之间的电压差。可控电源模块102用于在灵敏放大器10处于写入阶段时，停止向放大模块101提供电源，以使放大模块101停止工作。写入模块103用于在灵敏放大器10处于写入阶段时，根据待写入数据拉动位线BL和基准位线BLB之间电压差。
在灵敏放大器10处于写入阶段时，可控电源模块102停止向放大模块101提供电源，放大模块101的电源端浮空，使放大模块101停止工作，放大模块101在写入阶段对位线BL的电压和基准位线BLB的电压没有影响。此时，写入模块103根据待写入数据拉动位线BL和基准位线BLB的电压，若写入数据为逻辑数据“1”，则向上拉动位线BL的电压，向下拉动基准位线BLB的电压。若写入数据为逻辑数据“0”，则向上拉动基准位线BLB的电压，向下拉动位线BL的电压。由于在写入阶段停止放大模块101对位线BL的电压和基准位线BLB的电压的影响，使得在写入模块103的驱动能力低于放大模块101的驱动能力情况下，也能够成功在位线BL和基准位线BLB上稳定呈现待写入数据，再控制存储单元21内访问晶体管T，使存储单元21内存储电容C与位线BL之间充放电，实现将待写入数据写入存储单元。
在上述技术方案中，可控电源模块在写入阶段停止向放大模块供电，放大模块无法拉动位线BL和基准位线BLB的电压，使得在写入阶段仅由写入模块拉动位线BL的电压和基准位线BLB的电压，以实现在写入模块驱动能力较弱的情况下也能成功在位线BL和基准位线BLB上呈现待写入数据，进而成功向存储单元中写入数据。
如图5所示，本申请另一实施例提供一种灵敏放大器10，灵敏放大器10包括放大模块101、可控电源模块102以及写入模块103。其中，放大模块101和可控电源模块102连接，放大模块101与位线BL连接，放大模块101也与基准位线BLB连接，写入模块103与位线BL连接，写入模块103还与基准位线BLB连接。
放大模块101用于在灵敏放大器10处于放大阶段时放大位线BL和基准位线BLB之间的电压差。可控电源模块102用于在灵敏放大器10处于写入阶段时，停止向放大模块101提供电源，以使放大模块101停止工作。可控电源模块102还用于在灵敏放大器10处于恢复阶段时向放大模块101提供电源以使放大模块101继续工作。写入模块103用于在灵敏放大器10处于写入阶段时，根据待写入数据拉动位线BL和基准位线BLB之间电压差。
下面描述灵敏放大器向第一存储阵列20的其中一个存储单元21中写入数据“1”的过程。写入数据包括预充电阶段、访问阶段、放大阶段、写入阶段以及恢复阶段。假设写入之前，存储单元21中存储的是“0”。
在预充电阶段，可控电源模块102停止向放大模块101供电，放大模块101不再拉动位线BL的电压和基准位线BLB的电压，由充电电源拉动第一存储阵列20的位线BL的电压和基准位线BLB的电压至0.5VCC。
在访问阶段，可控电源模块102可以恢复向放大模块101供电，也可以在放大阶段恢复向放大模块101供电。另外，控制所访问的存储单元21对应的字线内的信号，使所访问的存储单元21内的访问晶体管T导通，存储电容C使位线BL的发生变化，例如：若存储电容C中存储的数据为“0”，存储电容C使位线BL的电压下降，即位线BL向存储电容C充电，电流从位线BL流向存储电容C。
在放大阶段，位线BL的电压低于参考电压，可控电源模块102向放大模块101供电，以使放大模块101可以拉动位线BL的电压和基准位线BLB的电压，进而放大位线BL和基准位线BLB上的电压差。
在写入阶段，可控电源模块102停止向放大模块101供电，放大模块101不再拉动位线BL的电压和基准位线BLB的电压。另外，控制列选择信号，由写入电路根据逻辑数据“1”对应电压拉动位线BL的电压和基准位线BLB的电压，也就是向上拉动位线BL的电压，向下拉动基准位线BLB的电压，使得位线BL的电压高于基准位线BLB的电压。
在恢复阶段，可控电源模块102继续向放大模块101供电，放大模块101将位线BL和基准位线BLB之间电压差放大并且将电压差稳定在逻辑数据“1”，位线BL还对存储电容C充电，经过一定时间充电后，向存储电容C写入数据“1”。再通过控制字线内信号使访问晶体管T截止，完成逻辑数据“1”写入。
若写入数据仅包括预充电阶段、写入阶段和恢复阶段时，可以参考上述描述，此处不再赘述。
在另一实施例中，可控电源模块102包括开关单元1021和控制单元1022。其中，开关单元1021设有第一端、第二端以及控制端。控制单元1022的第一端与第一供电端Vcc连接，开关单元1021的第二端与放大模块101的第一端连接，开关单元1021的控制端与控制单元1022连接，放大模块101的第二端接地GND，放大模块101的第三端与第一存储阵列的位线连接，放大模块101的第四端与第二存储阵列的位线连接。
控制单元1022用于在灵敏放大器10处于写入阶段时生成第一控制信号，第一控制信号用于控制开关单元1021断开，使得第一供电端Vcc无法继续向放大模块101供电，放大模块101停止工作，使得放大模块无法在写入阶段继续拉动位线BL的电压和基准位线BLB的电压。此时，写入模块103根据待写入数据拉动位线BL的电压和基准位线BLB的电压。控制单元1022还用于在灵敏放大器10处于恢复阶段时生成第二控制信号，第二控制信号用于控制开关单元1021闭合。使得供电端向放大模块101供电，放大模块101继续工作，使得放大模块101在恢复阶段可以继续拉动位线BL的电压和基准位线BLB的电压，以使位线BL和基准位线BLB上可以稳定呈现待写入数据。
在上述技术方案中，由控制单元控制开关单元闭合或者断开，以控制供电端是否向放大模块供电，通过在写入阶段使开关单元断开，使放大模块无法再拉动位线BL的电压和基准位线BLB的电压，以保证写入模块在驱动能力较弱时也能根据待写入数据拉动位线BL的电压和基准位线BLB的电压，以实现向存储单元中写入待写入数据。
如图6所示，本申请另一实施例提供一种灵敏放大器，灵敏放大器包括放大模块101、可控电源模块102以及写入模块103。其中，放大模块101和可控电源模块102连接，放大模块101与位线BL连接，放大模块101也与基准位线BLB连接，写入模块103与位线BL连接，写入模块103还与基准位线BLB连接。
放大模块101包括至少一个交叉耦合放大电路1011，每个交叉耦合放大电路1011设有第一端Vp、第二端Vn、第三端以及第四端，交叉耦合放大电路1011的第一端Vp与可控电源单元102的输出端连接，交叉耦合放大电路1011的第二端Vn接地，交叉耦合放大电路1011的第三端和位线BL连接，交叉耦合放大电路BLB的第四端和基准位线BLB连接。
其中，交叉耦合放大电路1011包括：第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4.
第一晶体管T1的第一端为交叉耦合放大电路1011的第一端Vp，第二晶体管T2的第二端为交叉耦合放大电路1011的第二端Vn，第一晶体管T1的第二端为交叉耦合放大电路1011的第三端，第三晶体管T3的第二端为交叉耦合放大电路1011的第四端。
第一晶体管T1的第二端与第二晶体管T2的第一端连接，第三晶体管T3的第二端与第四晶体管T4的第一端连接，第一晶体管T1的第一端与第三晶体管T3的第一端连接，第二晶体管T2的第二端与第四晶体管T4的第二端连接。
第一晶体管T1的控制端与第三晶体管T3的第二端连接，第二晶体管T2的控制端与第三晶体管T3的第二端连接；第三晶体管T3的控制端与第一晶体管T1的第二端连接，第四晶体管T4的控制端与第一晶体管T1的第二端连接。
其中，可控电源模块102包括开关单元1021和控制单元1022，开关单元1021包括第十一晶体管T11，第十一晶体管T11的第一端与供电端连接，第十一晶体管T11的第二端与交叉耦合电路1011的第一端Vp连接，第十一晶体管T11的控制端与控制单元1022连接。
其中，控制单元1022包括缓存电路，缓存电路的输入端与列选择线CSEL连接，缓存电路的输出端与开关单元1021的控制端连接，缓存电路用于将列选择信号进行缓存处理后输出用于控制开关单元1021的控制信号。
其中，写入模块103包括第九晶体管T9和第十晶体管T10，第九晶体管T9的第二端用于接收待写入数据，第九晶体管T9的第一端与位线BL连接，第九晶体管T9的控制端与列选择线CSEL连接。第九晶体管T9用于根据待写入数据拉动位线BL的电压。
第十晶体管T10的第二端用于接收待写入数据，第十晶体管T10的第一端与基准位线BLB连接，第十晶体管T10的控制端与列选择线CSEL连接，第十晶体管T10用于根据待写入数据拉动基准位线BLB的电压。
其中，第一晶体管T1和第三晶体管T3为P型晶体管，第二晶体管T2和第四晶体管T4为N型晶体管。第九晶体管和第十晶体管为N型晶体管，第十一晶体管为P型晶体管。
下面结合图7和图8描述通过灵敏放大器10向存储单元中写入数据的过程：
在写入阶段，列选择信号为高电平，在放大阶段和恢复阶段，列选择线内信号为低电平。列选择信号经过缓存后，在写入阶段为高电平，在放大阶段和恢复阶段为低电平。
在预充电阶段，充电电源拉动第一存储阵列20的位线BL的电压和基准位线BLB的电压至参考电压。
在放大阶段，控制信号为低电平，第十一晶体管T11闭合，供电端向放大模块101供电，以使放大模块101可以拉动位线BL的电压和基准位线BLB的电压，进而放大位线BL和基准位线BLB上的电压差。
在写入阶段，控制信号为高电平，第十一晶体管T11断开，供电端停止向放大模块101供电。列选择信号为高电平，当写入数据为“1”时，第九晶体管T9导通，第十晶体管T10导通，第九晶体管T9向上拉动位线BL的电压，当写入数据为“0”时，第十晶体管T10导通，第九晶体管T19导通，第十晶体管向上拉动基准位线BLB的电压。
在恢复阶段，控制信号为低电平，第十一晶体管T11闭合，供电端Vcc向放大模块101供电，放大模块101将位线BL和基准位线BLB的电压稳定在待写入数据，位线BL还对存储电容C充电，经过一定时间充电后，存储电容C写入待写入数据。再通过控制字线内信号使访问晶体管截止，完成数据写入。
在上述过程中，写入阶段让放大模块停止工作，基准位线BLB在列选择信号开启后被拉至反转点电压Vtrip，形成正反馈使灵敏放大器翻转，可以在位线BL和基准位线BLB上稳定呈现待写入数据，实现在驱动能力较弱情况下成功写入数据。
在上述技术方案中，根据列选择信号生成开关单元的控制信号，实现在写入阶段停止向放大模块供电，在恢复阶段恢复向放大模块供电，保证成功写入数据情况下简化控制单元结构，提高灵敏放大器的可靠性。
如图9所示，本申请另一实施例提供一种灵敏放大器10，灵敏放大器10包括放大模块101、可控电源模块102、写入模块103以及驱动模块104。其中，放大模块101和可控电源模块102连接，写入模块103与位线BL连接，写入模块103还与基准位线BLB连接，驱动模块104与写入模块103连接。
放大模块101包括至少一个交叉耦合放大电路1011，每个交叉耦合放大电路1011设有第一端Vp、第二端Vn、第三端以及第四端，交叉耦合放大电路1011的第一端Vp与可控电源单元102的输出端连接，交叉耦合放大电路的第二端Vn接地，交叉耦合放大电路1011的第三端和位线BL连接，交叉耦合放大电路1011的第四端和基准位线BLB连接。
其中，交叉耦合放大电路1011为单交叉耦合放大电路，具有偏差消除功能，交叉耦合电路1011具体包括：第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第一开关K1、第二开关K2、第三开关K3以及第四开关K4。
第五晶体管T5的第一端为交叉耦合放大电路1011的第一端Vp，第六晶体管T6的第二端为交叉耦合放大电路1011的第二端Vn，第五晶体管T5的第二端为交叉耦合放大电路1011的第三端，第七晶体管T7的第二端为交叉耦合放大电路1011的第四端。
第五晶体管T5的第二端与第六晶体管T6的第一端连接，第七晶体管T7的第二端与第八晶体管T8的第一端连接，第五晶体管T5的第一端与第七晶体管T7的第一端连接，第六晶体管T6的第二端与第八晶体管T8的第二端连接。
第五晶体管T5的控制端与第七晶体管T7的第二端连接，第六晶体管T6的控制端通过第一开关K1与第七晶体管T7的第二端连接，第六晶体管T6的控制端通过第三开关K3与第六晶体管T6的第一端连接。
第七晶体管T7的控制端与第五晶体管T5的第二端连接，第八晶体管T8的控制端通过第二开关K2与第五晶体管T5的第二端连接，第八晶体管T8的控制端通过第四开关K4与第八晶体管T8的第一端连接。
其中，可控电源模块102包括开关单元1021和控制单元1022，开关单元1021包括第十一晶体管T11，第十一晶体管T11的第一端与供电端Vcc连接，第十一晶体管T11的第二端与交叉耦合电路1011的第一端Vp连接，第十一晶体管T11的控制端与控制单元连接。
其中，写入模块103包括第九晶体管T9和第十晶体管T10，第九晶体管T9的第二端用于接收待写入数据，第九晶体管T9的第一端与位线BL连接，第九晶体管T9的控制端与列选择线CSEL连接。第九晶体管T9用于根据待写入数据拉动位线的电压。
第十晶体管T10的第二端用于接收待写入数据，第十晶体管T10的第一端与基准位线BLB连接，第十晶体管T10的控制端与列选择线CSEL连接，第十晶体管T10用于根据待写入数据拉动基准位线BLB的电压。
其中，第五晶体管T5、第七晶体管T7和第十一晶体管T11为P型晶体管，第六晶体管T6、第八晶体管T8、第九晶体管T9以及第十晶体管T10为N型晶体管。
驱动模块包括两组反相器，每组反相器包括两个级联的反相器，其中一组反相器与第九晶体管的第二端连接，另一组反相器与第十晶体管的第二端连接，其中一组反相器用于接收待写入数据D，另一组反相器用于接收取反后的待写入数据D’。
下面描述通过灵敏放大器10向存储单元21中写入数据的过程。为便于描述，将第五晶体管T5的第二端和第六晶体管T6的第一端之间的连接线称为第一存储阵列20的内位线nBL，将第七晶体管T7的第二端和第八晶体管T8的第一端之间的连接线称为第一存储阵列20的内基准位线nBLB。
在空闲阶段，第一开关K1至第四开关K4闭合。第六晶体管T6的控制端与第七晶体管T7的第二端连接，且第六晶体管T6的控制端和其第一端连接。第八晶体管T8的控制端端与第五晶体管T5的第二端连接，且第八晶体管T8的控制端和其第一端连接。充电开关CK1和CK2闭合，通过充电电源对内位线nBL和内基准位线nBLB进行充电。此时，在一个实施例中，位线BL、基准位线BLB、内位线nBLB、内基准位线nBLB均被充电至0.5VCC。
在偏移消除阶段，控制信号为低电平，第十一晶体管T11闭合，供电端Vcc向放大模块101供电。第一开关K1和第二开关K2断开，第三开关K3和第四开关K4闭合。第六晶体管T6的第一端与控制端连接，第八晶体管T8的第一端与控制端连接，两个N型晶体管均采用二极管连接，两个P型晶体管构成交叉耦合反相器。由于两个采用二极管连接的晶体管在制造上存在差异，在位线BL和基准位线BLB上产生补偿电压，该补偿电压可消除N型晶体管或者P型晶体管内的晶体管制造差异。
在预充电阶段，第一开关K1至第四开关K4断开。第一存储阵列20的内位线nBL的电压和内基准位线nBLB的电压均上拉至参考电压，参考电压为存储电容C所连接固定电源的电压。在一个实施例中，固定电源的电压为0.5VCC。
在写入阶段，控制信号为高电平，第十一晶体管T11断开，供电端停止向放大模块101供电。第一开关K1至第四开关K4断开。列选择信号为高电平，当写入数据为“1”时，第九晶体管T9导通，第十晶体管T10导通，第九晶体管T9向上拉动位线BL的电压，第十晶体管T10向下拉动基准位线BLB的电压。当写入数据为“0”时，第十晶体管T10导通，第九晶体管T9导通，第九晶体管T9向下拉动位线BL的电压，第十晶体管T10向上拉动基准位线BLB的电压。
在恢复阶段，控制信号为低电平，第十一晶体管T11闭合，供电端Vcc向放大模块101供电。第一开关K1和第二开关K2闭合，第三开关K3和第四开关K4断开。两个P型晶体管构成交叉耦合反相器，两个N型晶体管构成交叉耦合反相器。放大模块101将位线BL和基准位线BLB的电压稳定在待写入数据，位线BL还对存储电容C充电，经过一定时间充电后，存储电容C写入待写入数据。再通过控制字线内信号使访问晶体管截止，完成数据写入。
在上述技术方案中，由控制单元控制开关单元闭合或者断开，以控制供电端是否向放大模块供电，通过在写入阶段使开关单元断开，使放大模块无法再拉动位线BL的电压和基准位线BLB的电压，以保证写入模块在驱动能力较弱时也能根据待写入数据拉动位线电压和基准位线BLB的电压，以实现向存储单元中写入待写入数据。
如图10所示，本申请一实施例提供一种灵敏放大器10的控制方法，灵敏放大器的结构已经在上述实施例中详细说明，此处不再赘述，控制方法包括：
S1001、获取灵敏放大器所处的工作阶段。
其中，工作阶段包括写入阶段以及恢复阶段。
S1002、当工作阶段为写入阶段时，生成第一控制信号。
其中，在写入阶段生成第一控制信号，第一控制信号用于控制可控电源模块停止向放大模块提供电源，使放大模块停止工作，以使写入模块在灵敏放大器处于写入阶段时，根据待写入数据拉动位线和基准位线之间电压差。
S1003、当工作阶段为恢复阶段时，生成第二控制信号。
其中，在恢复阶段生成第二控制信号，第二控制信号用于控制可控电源模块继续向放大模块提供电源，使放大模块继续工作。放大模块将位线和基准位线的电压稳定在待写入数据，位线还对存储电容充电，经过一定时间充电后，存储电容写入待写入数据。
在上述技术方案中，可控电源模块在写入阶段停止向放大模块供电，放大模块无法拉动位线和基准位线电压，使得在写入阶段仅由写入模块拉动位线电压和基准位线电压，以实现在写入模块驱动能力较弱的情况下也能成功在位线和基准位线上呈现待写入数据，进而成功向存储单元中写入数据。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案。

Claims (15)

1.一种存储器，其特征在于，包括：
所述存储器包括灵敏放大器和存储单元；
所述灵敏放大器包括：
放大模块，用于在所述灵敏放大器处于放大阶段时，放大位线和基准位线之间的电压差；
可控电源模块，与所述放大模块连接，用于在所述灵敏放大器处于写入阶段时，根据列选择信号停止向所述放大模块提供电源，使所述放大模块停止工作；
写入模块，与所述位线和所述基准位线连接，用于在所述灵敏放大器处于写入阶段时，根据所述列选择信号和待写入数据拉动所述位线和所述基准位线之间电压差；
所述位线和所述基准位线连接多个所述存储单元；
多个所述存储单元构成第一存储阵列，多个所述存储单元构成第二存储阵列，所述灵敏放大器位于所述第一存储阵列和所述第二存储阵列之间，所述灵敏放大器的第三端连接所述第一存储阵列的位线，所述灵敏放大器的第四端连接所述第二存储阵列的基准位线。
2.根据权利要求1所述的存储器，其特征在于，所述可控电源模块还用于：
在所述灵敏放大器处于恢复阶段时向所述放大模块提供电源，以使所述放大模块继续工作。
3.根据权利要求1所述的存储器，其特征在于，所述可控电源模块包括：
开关单元，设有第一端、第二端以及控制端，所述第一端与供电端连接，所述第二端与所述放大模块的第一端连接；
控制单元，与所述开关单元的控制端连接，用于在所述灵敏放大器处于写入阶段时生成第一控制信号，所述第一控制信号用于控制所述开关单元断开，所述第一控制信号为所述灵敏放大器处于写入阶段时的列选择信号。
4.根据权利要求3所述的存储器，其特征在于，所述控制单元还用于：
在所述灵敏放大器处于恢复阶段时生成第二控制信号，所述第二控制信号用于控制所述开关单元闭合，所述第二控制信号为所述灵敏放大器处于恢复阶段时的列选择信号。
5.根据权利要求3所述的存储器，其特征在于，所述开关单元包括：
第十一晶体管，其第一端与供电端连接，其第二端与交叉耦合电路的第一端连接，其控制端与控制单元连接。
6.根据权利要求5所述的存储器，其特征在于，所述第十一晶体管为P型晶体管。
7.根据权利要求6所述的存储器，其特征在于，所述控制单元包括：
缓存电路，其输入端与列选择线连接，其输出端与所述第十一晶体管的控制端连接，用于将所述列选择信号进行缓存处理后输出用于控制所述第十一晶体管的控制信号。
8.根据权利要求1所述的存储器，其特征在于，所述放大模块包括：
至少一个交叉耦合放大电路，其设有第一端、第二端、第三端以及第四端；其第一端与所述可控电源模块的输出端连接，其第二端接地，其第三端和所述位线连接，其第四端和所述基准位线连接。
9.根据权利要求8所述的存储器，其特征在于，所述交叉耦合放大电路包括：第一晶体管、第二晶体管、第三晶体管以及第四晶体管；
所述第一晶体管的第一端为所述交叉耦合放大电路的第一端，所述第二晶体管的第二端为所述交叉耦合放大电路的第二端，所述第一晶体管的第二端为所述交叉耦合放大电路的第三端，所述第三晶体管的第二端为所述交叉耦合放大电路的第四端；
所述第一晶体管的第二端与第二晶体管的第一端连接，所述第三晶体管的第二端与所述第四晶体管的第一端连接，所述第一晶体管的第一端与所述第三晶体管的第一端连接，所述第二晶体管的第二端与所述第四晶体管的第二端连接；
所述第一晶体管的控制端与所述第三晶体管的第二端连接，所述第二晶体管的控制端与所述第三晶体管的第二端连接；所述第三晶体管的控制端与所述第一晶体管的第二端连接，所述第四晶体管的控制端与所述第一晶体管的第二端连接。
10.根据权利要求8所述的存储器，其特征在于，所述交叉耦合放大电路包括：第五晶体管、第六晶体管、第七晶体管、第八晶体管、第一开关、第二开关、第三开关以及第四开关；
所述第五晶体管的第一端为所述交叉耦合放大电路的第一端，所述第六晶体管的第二端为所述交叉耦合放大电路的第二端，所述第五晶体管的第二端为所述交叉耦合放大电路的第三端，所述第七晶体管的第二端为所述交叉耦合放大电路的第四端；
所述第五晶体管的第二端与第六晶体管的第一端连接，所述第七晶体管的第二端与所述第八晶体管的第一端连接，所述第五晶体管的第一端与所述第七晶体管的第一端连接，所述第六晶体管的第二端与所述第八晶体管的第二端连接；
所述第五晶体管的控制端与所述第七晶体管的第二端连接，所述第六晶体管的控制端通过所述第一开关与所述第七晶体管的第二端连接，所述第六晶体管的控制端通过所述第三开关与所述第六晶体管的第一端连接；
所述第七晶体管的控制端与所述第五晶体管的第二端连接，所述第八晶体管的控制端通过所述第二开关与所述第五晶体管的第二端连接，所述第八晶体管的控制端通过所述第四开关与所述第八晶体管的第一端连接。
11.根据权利要求9或10所述的存储器，其特征在于，所述写入模块包括：
第九晶体管，其第二端用于接收所述待写入数据，其第一端与所述位线连接，其控制端与列选择线连接，用于根据所述待写入数据拉动所述位线的电压；
第十晶体管，其第二端用于接收所述待写入数据，其第一端与所述基准位线连接，其控制端与所述列选择线连接，用于根据所述待写入数据拉动所述基准位线的电压。
12.根据权利要求9所述的存储器，其特征在于，第一晶体管以及第三晶体管为P型晶体管，第二晶体管、第四晶体管、第九晶体管以及第十晶体管为N型晶体管。
13.根据权利要求10所述的存储器，其特征在于，第五晶体管以及第七晶体管为P型晶体管，第六晶体管、第八晶体管、第九晶体管以及第十晶体管为N型晶体管。
14.一种存储器的控制方法，其特征在于，所述存储器包括灵敏放大器和存储单元，所述灵敏放大器包括放大模块、可控电源模块以及写入模块，所述方法包括：
获取所述灵敏放大器所处的工作阶段，其中，所述工作阶段包括写入阶段；
若所述工作阶段为所述写入阶段时，生成第一控制信号，所述第一控制信号为所述灵敏放大器处于写入阶段时的列选择信号；
其中，所述第一控制信号用于控制所述可控电源模块停止向所述放大模块提供电源，使所述放大模块停止工作，以使写入模块在所述灵敏放大器处于写入阶段时，根据待写入数据拉动位线和基准位线之间电压差。
15.根据权利要求14所述的方法，其特征在于，所述工作阶段还包括恢复阶段，所述方法还包括：
若所述工作阶段为恢复阶段时，生成第二控制信号；
其中，所述第二控制信号用于控制所述可控电源模块继续向所述放大模块提供电源，使所述放大模块继续工作。
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