ITUB20155867A1 - Circuito amplificatore di lettura con compensazione dell'offset per un dispositivo di memoria non volatile - Google Patents

Circuito amplificatore di lettura con compensazione dell'offset per un dispositivo di memoria non volatile Download PDF

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Antonino Conte
Rosa Francesco La
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Description

"CIRCUITO AMPLIFICATORE DI LETTURA CON COMPENSAZIONE DELL'OFFSET PER UN DISPOSITIVO DI MEMORIA NON VOLATILE"
La presente invenzione è relativa ad un circuito amplificatore di lettura con compensazione dell'offset per un dispositivo di memoria non volatile.
In modo noto, e come mostrato schematicamente in figura 1, un dispositivo di memoria non volatile, indicato con 1, ad esempio di tipo flash o del tipo a cambiamento di fase (PCM - Phase Change Memory), comprende in generale una matrice di memoria 2 composta da una pluralità di celle di memoria 3, organizzate in righe (linee di parola, o word line WL) e colonne (linee di dato, o bit line BL).
Ciascuna cella di memoria 3 è costituita da un elemento di memorizzazione , ad esempio formato da un transistore a gate flottante nelle memorie flash, con terminale di gate atto ad essere accoppiato ad una rispettiva word line WL, un primo terminale di conduzione atto ad essere accoppiato ad una rispettiva bit line BL ed un secondo terminale di conduzione collegato ad un potenziale di riferimento (ad esempio a massa, gnd). In particolare, i terminali di gate delle celle di memoria 3 di una stessa word line WL sono collegati tra loro.
Un circuito decodificatore di colonna 4 ed un circuito decodificatore di riga 5 permettono di selezionare, sulla base di segnali di indirizzo ricevuti in ingresso (generati in maniera di per sé nota ed indicati in generale con AS), le celle di memoria 3, ed in particolare le relative word line WL e bit line BL, di volta in volta indirizzate, consentendone la polarizzazione a valori di tensione e corrente opportuni durante le operazioni di memoria.
Il circuito decodificatore di colonna 4 in particolare realizza un percorso di lettura, destinato a creare un cammino conduttivo tra le bit line BL della matrice di memoria 2 di volta in volta selezionate ed un circuito amplificatore di lettura 10, atto a confrontare la corrente circolante nella cella di memoria 3, indirizzata, con una corrente di riferimento, al fine di determinare il dato memorizzato.
Come mostrato in figura 2, in una realizzazione circuitale nota, il circuito amplificatore di lettura 10 comprende in generale uno stadio di polarizzazione 11 ed uno stadio convertitore corrente/tensione (I/V) 12.
Lo stadio di polarizzazione 11 è atto a polarizzare le bit line BL della matrice di memoria 2 e comprende a sua volta un generatore di polarizzazione 13, ed una coppia di transistori di polarizzazione 14a, 14b, di tipo NMOS, in configurazione cascode .
Il generatore di polarizzazione 13 riceve in ingresso una tensione che può essere survoltata (nel seguito definita tensione survoltata Vboost), ad esempio da uno stadio survoltore di tensione a pompa di carica (gui non illustrato) , e genera in uscita una tensione di polarizzazione Vea3Cin corrispondenza di un nodo di polarizzazione Np. In alternativa, ed in funzione del valore che si desidera ottenere per la tensione di polarizzazione Vca3C, il generatore di polarizzazione 13 può ricevere direttamente una tensione di alimentazione Vdd, di valore logico (inferiore alla tensione survoltata Vboost)-I terminali di controllo dei transistori di polarizzazione 14a, 14b sono entrambi collegati al suddetto nodo di polarizzazione Np, in modo da ricevere la tensione di polarizzazione Vca3e.
Inoltre, un primo transistore di polarizzazione 14a della coppia presenta un primo terminale di conduzione accoppiato alla bit line selezionata, da cui riceve in uso una corrente di lettura di cella Iceii, attraverso il percorso di lettura definito dal decodificatore di colonna 4, ed un secondo terminale di conduzione collegato ad un primo ingresso di confronto INadello stadio convertitore corrente/tensione 12.
A sua volta, il secondo transistore di polarizzazione 14b della coppia presenta un rispettivo primo terminale di conduzione accoppiato ad un generatore di riferimento di corrente 15 (o, in alternativa ad una cella di riferimento, in maniera gui non illustrata), da cui riceve una corrente di lettura di riferimento Iref, ed un secondo terminale di conduzione collegato ad un secondo ingresso di confronto INbdello stesso stadio convertitore corrente/tensione 12.
Lo stadio convertitore corrente/tensione 12 presenta inoltre un ingresso di alimentazione, su cui riceve la tensione di alimentazione Vdd, ed è configurato per eseguire un confronto tra i valori della corrente di lettura di cella ICeiie della corrente di lettura di riferimento Iref, e generare, sulla base del risultato di tale confronto, una tensione di uscita Vout.
Il circuito amplificatore di lettura 10 comprende inoltre uno stadio comparatore 16, che riceve in ingresso la tensione di uscita Voutdallo stadio convertitore corrente/ tensione 12 e genera, sulla base del valore (ad esempio, positivo o negativo) della stessa tensione di uscita Vout, un segnale digitale di lettur ^out /indicativo del dato memorizzato nella cella di memoria 3.
In figura 2 sono inoltre mostrati un condensatore parassita di linea 17, accoppiato elettricamente tra la bit line BL ed un riferimento di massa gnd, ed un condensatore di polarizzazione 18, accoppiato tra il nodo di polarizzazione Npe lo stesso riferimento di massa gnd.
In uso, 1'operazione di lettura dei dati memorizzati nelle celle di memoria 3 prevede una prima fase di precarica delle relative bit line BL tramite lo stadio di polarizzazione 11 ed il relativo primo transistore di polarizzazione 14a, che consente di applicare una tensione di precarica desiderata in funzione della tensione di polarizzazione Vcasc(in particolare , tale operazione di precarica consente di caricare la capacità parassita 17 accoppiata alla bit line BL selezionata).
L'operazione di lettura prevede successivamente una fase di lettura del dato memorizzato, con il rilevamento della corrente di lettura di cella Icen ed il suo confronto con la corrente di lettura di riferimento Iref, al fine di generare la tensione di uscita Voute, tramite lo stadio comparatore 16, il segnale digitale di uscita Sout.
Ad esempio, nel caso in cui la corrente di lettura di cella Iceiisia maggiore della corrente di lettura di riferimento Iief, il segnale digitale di uscita Soutpuò avere valore logico alto, '1'; mentre lo stesso segnale digitale di uscita Soutpuò avere valore logico basso, Ό', nel caso contrario, in cui cioè la corrente di lettura di cella Iceiisia minore della corrente di lettura di riferimento Iref.
La presente Richiedente ha constatato che la progressiva riduzione delle dimensioni (cosiddetto "scaling down") delle celle di memoria, e la contemporanea richiesta di incremento delle prestazioni elettriche (in particolare in termini dell'incremento della velocità di lettura, o analogamente della riduzione del tempo di accesso, e della riduzione dei consumi), previste dal progresso tecnologico, può comportare rilevanti problematiche nell'assicurare il corretto funzionamento del circuito amplificatore di lettura 10.
Le suddette richieste comportano infatti di discriminare correttamente differenze di corrente, tra la corrente di lettura di cella Icen e la corrente di lettura di riferimento Iref, di valore sempre minore ed in tempi sempre più rapidi.
Ad esempio, in applicazioni di memorizzazione sicura (ad esempio per microcontrollori di carte di credito o simili), 1'evoluzione tecnologica ha comportato il passaggio da una dimensione di 90 nm ad una dimensione di 40 nm per le celle di memoria, a cui si è accompagnata una riduzione del tempo di accesso da 70 ns a 25 ns.
In gueste applicazioni è inoltre prevista una corrente di lettura di riferimento Irefdi valore ridotto, dell'ordine ad esempio di 3 μΑ, e si richiede un errore assoluto nel discriminare il valore del dato inferiore a 500 nA (ovvero un errore relativo inferiore al 161).
Il circuito amplificatore di lettura 10 deve pertanto garantire un compromesso tra le esigenze contrapposte di incremento di velocità (intesa come capacità di precaricare la bit line BL e di discriminare il dato memorizzato nel minore tempo possibile) ed incremento di accuratezza (inteso come capacità di discriminare una minima differenza tra la corrente di lettura di cella Iceiie la corrente di lettura di riferimento Iref).
In particolare, la presente Richiedente ha constatato che la presenza di offset e disadattamenti (cosiddetti "mismatch") nel circuito amplificatore di lettura 10 (ad esempio dovuti a differenze nel processo di fabbricazione dei componenti elettronici, a variazioni legate all'invecchiamento degli stessi componenti o a fattori ambientali) rappresenta un ostacolo nel raggiungimento del suddetto compromesso, ed in generale rappresenta una criticità nel determinare le prestazioni e 1'affidabilità del dispositivo di memoria non volatile 1.
Scopo della presente invenzione è quello di risolvere, almeno in parte , le problematiche precedentemente evidenziate, fornendo un circuito amplificatore di lettura per un dispositivo di memoria non volatile che realizzi una compensazione degli offset, ed in ogni caso presenti una ridotta sensibilità ai disadattamenti.
Secondo la presente invenzione vengono forniti un circuito amplificatore di lettura per un dispositivo di memoria non volatile ed un relativo metodo di lettura, come definiti nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione, ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:
- la figura 1 mostra uno schema a blocchi di massima di un dispositivo di memoria non volatile, di tipo noto;
- la figura 2 mostra uno schema a blocchi generale di un circuito amplificatore di lettura nel dispositivo di memoria non volatile di figura 1, anch'esso di tipo noto;
la figura 3 mostra uno schema a blocchi di uno stadio convertitore corrente/tensione nel circuito amplificatore di lettura di figura 2, secondo una prima forma di realizzazione della presente soluzione;
- le figure 4a e 4b mostrano 1'andamento di grandezze elettriche nello stadio convertitore corrente/ tensione di figura 3;
la figura 5 mostra in maggiore dettaglio una possibile realizzazione circuitale dello stadio convertitore corrente/ tensione di figura 3;
- la figura 6 mostra una porzione di polarizzazione dello stadio convertitore corrente/ tensione , secondo un aspetto della presente soluzione ;
la figura 7 mostra uno schema a blocchi di uno stadio convertitore corrente/ tensione , in accordo con una seconda forma di realizzazione della presente soluzione; e la figura 8 mostra in maggiore dettaglio una possibile realizzazione circuitale dello stadio convertitore corrente/ tensione di figura 7.
Un aspetto della presente soluzione prevede , in un'architettura circuitale di un circuito amplificatore di lettura sostanzialmente analoga a guella discussa con riferimento alla figura 2 (gui non descritta nuovamente in dettaglio) , una particolare realizzazione dello stadio convertitore corrente/ tensione , nuovamente indicato con 12, atta a compensare offset dovuti ai mismatch nei componenti circuitali , così da consentire di discriminare in lettura differenze di corrente anche ridotte , al contempo assicurando un rapido tempo di accesso ed un ridotto consumo di corrente.
Come sarà discusso in dettaglio in seguito, tale realizzazione prevede la presenza di un modulo di compensazione capacitivo, azionabile per compensare gli offset presenti nel circuito in una fase di compensazione, preliminare alla, e distinta dalla, fase di lettura; e di un modulo di commutazione, accoppiato al modulo di compensazione capacitivo, azionabile per commutare lo stato di funzionamento del circuito dalla fase di compensazione alla fase di effettiva lettura del dato memorizzato nella cella di memoria.
Con riferimento alla figura 3, viene ora descritta una prima forma di realizzazione dello stadio convertitore corrente/tensione 12, che implementa le caratteristiche precedentemente evidenziate.
Lo stadio convertitore corrente/tensione 12 presenta una struttura differenziale, con due rami circuitali sostanzialmente eguivalenti: un primo ramo circuitale 12a, collegato al primo ingresso di confronto INaed atto a ricevere la corrente di lettura di cella Icen dalla cella di memoria 3 selezionata, gui schematizzata con un carico resistivo costituito da un resistore di cella 20; ed un secondo ramo circuitale 12b, collegato al secondo ingresso di confronto INbed atto a ricevere la corrente di lettura di riferimento Irefdal generatore o cella di riferimento, gui schematizzato con un resistore di riferimento 21.
Nel seguito, verrà descritto solamente il primo ramo circuitale 12a, essendo valide considerarioni del tutto analoghe per il secondo ramo circuitale 12b (si evidenzia inoltre che sarà nel seguito utilizzato il suffisso "a" per indicare i componenti costitutivi il primo ramo circuitale 12a, ed il suffisso "b" per indicare i componenti costitutivi il secondo ramo circuitale 12b).
In dettaglio, il primo ramo circuitale 12a comprende: un primo interruttore Tla, interposto tra il primo ingresso di confronto INae 1'ingresso di alimentazione, ricevente la tensione di alimentazione Vdd, e comandato da un primo segnale di controllo Si (ad esempio generato e ricevuto da un'unità di gestione del funzionamento generale del dispositivo di memoria non volatile 1, gui non illustrata);
un secondo interruttore T2a, interposto tra lo stesso primo ingresso di confronto INaed un primo nodo interno Nla, e comandato da un secondo segnale di controllo S2(ad esempio anch'esso generato dall' unità di gestione del funzionamento generale del dispositivo di memoria non volatile 1);
un modulo amplificatore 22a, avente ingresso collegato al primo nodo interno Nlaed uscita definente un secondo nodo interno N2ae fornente una tensione amplificata Va, che è funzione di una corrente interna Iain uscita dal primo nodo interno Nla, secondo la relazione :
VaIa AR3,
dove ARaè il fattore di amplificazione del modulo amplificatore 22a e Rarappresenta un carico resistivo equivalente accoppiato all' ingresso dello stesso modulo amplificatore 22a;
un terzo interruttore T3a, interposto tra il secondo nodo interno N2aed un terzo nodo interno N3a, su cui è presente una tensione di retroazione Vga, e comandato dal suddetto primo segnale di controllo Si; ed
un modulo di transconduttanza 24a, avente ingresso collegato al terzo nodo interno N3aed uscita collegata al primo nodo interno Nlae fornente una corrente di rigenerazione Idain ingresso allo stesso primo nodo interno Nla, che è funzione della tensione di retroazione Vga, secondo la relazione : Ida= -Vga· ga, dove gaè il fattore di transconduttanza del modulo di transconduttanza 24a .
Secondo un aspetto particolare della presente soluzione, lo stadio convertitore corrente/ tensione 12 comprende inoltre un modulo di compensazione capacitivo 26, che accoppia in maniera incrociata il primo ed il secondo ramo circuitale 12a, 12b, ovvero accoppia: il secondo nodo interno N2a, N2bdi ciascun ramo circuitale 12a, 12b, su cui è presente la rispettiva tensione amplificata Va, Vb, che è funzione della corrente interna Ia, Ibpresente in corrispondenza del primo nodo interno Nla, Nlbdello stesso ramo circuitale 12a, 12b, con il terzo nodo interno N3b, N3adell'altro ramo circuitale 12b, 12a, su cui è presente la rispettiva tensione di retroazione Vgb, Vga.
Il modulo di compensazione capacitivo 26 è configurato per rilevare e memorizzare gli offset presenti nello stadio convertitore corrente/tensione 12 nella fase di compensazione, preliminare alla fase di lettura del dato memorizzato, ed in particolare 1'offset di tensione hV, definito come lo sbilanciamento (ad esempio dovuto a mismatch nei valori dei componenti circuitali) tra le tensioni amplificate Va, Vbdel primo e del secondo ramo circuitale 12a, 12b:
AV = Va -Vb
(o analogamente tra le tensioni di retroazione Vgae Vgb, con il terzo interruttore T3a, T3bcomandato nello stato chiuso dal primo segnale di controllo Si).
Il modulo di compensazione capacitivo 26 è inoltre configurato per consentire la compensazione di tale offset di tensione AV nella successiva fase di lettura del dato memorizzato nella cella di memoria 3.
In maggiore dettaglio, in questa prima forma di realizzazione, il modulo di compensazione capacitivo 26 comprende, per ciascun ramo circuitale 12a, 12b:
un primo condensatore di compensazione 27a, 27b collegato tra il terzo nodo interno N3a, N3bdi ciascun ramo circuitale 12a, 12b ed un terminale di uscita outbdell' altro ramo circuitale 12b, 12a, su cui è presente una tensione di uscita Voutb, Vouta(che è funzione della tensione amplificata Vb, Vadi tale altro ramo circuitale 12b, 12a) , la differenza tra le tensioni di uscita Vouta, Voutbdefinendo la tensione di uscita Vout dello stadio convertitore corrente/tensione 12 : Vout = Voutb- Vouta; ed un secondo condensatore di compensazione 28a, 28b collegato tra il secondo nodo interno N2a, N2bed il terminale di uscita outa, outbdello stesso ramo circuitale 12a, 12b dello stadio convertitore corrente/ tensione 12.
Lo stadio convertitore corrente/ tensione 12 comprende inoltre un interruttore di accoppiamento Tc, interposto tra i terminali di uscita outa, outbdei rami circuitali 12a, 12b, e comandato da un terzo segnale di controllo S3.
Viene ora descritto il funzionamento dello stadio convertitore corrente/ tensione 12 , in particolare durante una operazione di memoria di lettura, che si articola in tre fasi operative distinte e tra loro consecutive :
una prima fase operativa, di precarica della bit line BL e di memorizzazione e cancellazione degli offset;
una seconda fase operativa, di attesa; ed
una terza fase operativa, di effettiva lettura del dato memorizzato con compensazione degli offset.
In dettaglio, durante la prima fase operativa, il primo interruttore Tla, Tlbdi entrambi i rami circuitali 12a, 12b è commutato allo stato chiuso (dal primo segnale di controllo Si), mentre il secondo interruttore T2a, T2bdi entrambi i rami circuitali 12a, 12b è commutato allo stato aperto (dal secondo segnale di controllo S2).
In guesta condizione operativa, la precarica della bitline BL (ed eventualmente della cella di riferimento) avviene attraverso i transistori di polarizzazione 14a, 14b (si veda la figura 2 e la precedente discussione ); la modalità di polarizzazione dei terminali di gate di tali transistori di polarizzazione 14a, 14b può essere di svariate tipologie (ad esempio, a polarizzazione costante o dinamica) .
Inoltre, il terzo interruttore T3a, T3bdi entrambi i rami circuitali 12a, 12b è commutato allo stato chiuso (dallo stesso primo segnale di controllo Si), ed è inoltre commutato nello stato chiuso 1'interruttore di accoppiamento Tc(dal terzo segnale di controllo S3).
In guesta fase, lo sbilanciamento (dovuto ad esempio ai mismatch dei componenti) tra le tensioni amplificate Va, Vbdel primo e del secondo ramo circuitale 12a, 12b, che eguivale allo sbilanciamento tra le tensioni di retroazione Vga, Vgb(ΔΥ = Vga- Vgb), viene memorizzato nei condensatori di compensazione 27a-27b, 28a-28b del modulo di compensazione capacitivo 26, tramite 1'accumulo di una carica elettrica di compensazione.
In particolare, data la chiusura dell'interruttore di accoppiamento Tc, le tensioni di uscita Vouta, Voutb(che rappresentano le uscite differenziali dello stadio convertitore corrente/tensione 12) presentano uno stesso valore, che soddisfa la seguente relazione:
Vouta= Voutb<3⁄4>(Vga+ Vgb)/2
In altre parole, su ciascun condensatore di compensazione 27a-27b, 2Sa-28b si memorizza sostanzialmente una tensione pari a AV/2.
In seguito, nella successiva fase di attesa, il primo interruttore Tla, Tlbdi entrambi i rami circuitali 12a, 12b viene commutato allo stato aperto (dal primo segnale di controllo Si). Inoltre, il terzo interruttore T3a, T3bdi entrambi i rami circuitali 12a, 12b viene commutato allo stato aperto, mentre rimane nello stato chiuso l'interruttore di accoppiamento Tc. In tal modo, la carica elettrica di compensazione dell'offset rimane immagazzinata nei condensatori di compensazione 27a-27b, 28a-28b.
Subito dopo, il secondo interruttore T2a, T2bdegli stessi rami circuitali 12a, 12b viene commutato allo stato chiuso, In tal modo, si interrompe la precarica attraverso i transistori di polarizzazione 14a, 14b, e la tensione ai terminali di drain degli stessi transistori di polarizzazione 14a, 14b comincia a scaricarsi attraverso le correnti di lettura di cella e di riferimento Icen, Iref.
Inoltre, la permanenza nello stato chiuso dell'interruttore di accoppiamento Tcconsente di bloccare 1'evoluzione dell'anello rigenerativo (dovuto alla retroazione positiva tra 1'uscita del modulo amplificatore 22a e 1'ingresso del modulo di transconduttanza 24a), evitando commutazioni dovute al rumore introdotto dalla commutazione del secondo interruttore T2a, T2b(e la scarica dei suddetti terminali di drain dei transistori di polarizzazione 14a, 14b); ciò fa sì che la successiva operazione di lettura del dato memorizzato nella cella di memoria 3 sia solamente funzione delle differenze tra la corrente di lettura di cella Iceiie la corrente di lettura di riferimento Iref.
Nella successiva fase di effettiva lettura del dato memorizzato nella cella di memoria 3, 1'interruttore di accoppiamento Tcviene commutato allo stato aperto, dal terzo segnale di controllo S3(lo stato di commutazione dei restanti interruttori Tla-Tlb, T2a-T2b, T3a-T3bpermane invece immutato rispetto alla fase operativa precedente, di attesa).
In guesta fase operativa, i due rami circuitali 12a, 12b definiscono un rispettivo anello di amplificazione rigenerativo, chiuso su un percorso capacitivo definito dai rispettivi condensatori di compensazione 27a-27b, 28a-28b del modulo di compensazione dell'offset 26).
Tale anello di amplificazione rigenerativo viene sbilanciato dallo stato metastabile raggiunto nella precedente fase di attesa esclusivamente dalla differenza tra la corrente di lettura di cella IceL1e la corrente di lettura di riferimento Iref; in altre parole, il guadagno iniziale dell'anello di amplificazione è modificato dai carichi resistivi costituiti dalla bit line BL selezionata, e dalla cella, o generatore, di riferimento (resistor e di cella 20 e resistore di riferimento 21).
In seguito allo sbilanciamento, le tensioni di uscita Vouta, Voutbevolvono in direzione opposta. In particolare :
se Icen > Iref/allora Vouta< Voutb(Vout > 0); e se Iceli< Iref/allora Vouta> Voutb(Vout < 0).
La figura 4a mostra, con riferimento alle fasi operative precedentemente discusse (indicate con "fase 1", "fase 2" e "fase 3") , 1'andamento del primo segnale di controllo Si, del secondo segnale di controllo S2e del terzo segnale di controllo S3.
La figura 4b mostra invece 1'andamento delle tensioni di uscita Vouta, Voutbdefinenti 1'uscita differenziale Vout dello stadio convertitore corrente/tensione 12 .
In particolare , nell'esempio illustrato, il tempo di accesso, richiesto per 1'intera operazione di lettura, comprensiva delle fasi di precarica, attesa e di lettura effettiva del dato memorizzato, è pari a circa 10 ps (considerando una differenza tra corrente di lettura di cella Iceiie corrente di lettura di riferimento Irefdell'ordine di 100 nA).
Con riferimento alla figura 5, viene ora descritta una possibile implementazione circuitale dello stadio convertitore corrente/tensione 12; si noti che in tale figura 5 viene mostrata la cella di memoria 3, che viene selezionata per 1'operazione di lettura con corrente di lettura di cella ICeii(e capacità parassita di linea 17), ed inoltre una corrente di riferimento Irefche può essere generata in vari modi da una struttura di corrente di riferimento, indicata generalmente con 15.
La cella indicata con 3<1>(con la relativa capacità parassita di linea 17') rappresenta gui un'eventuale porzione di matrice di memoria disposta simmetricamente rispetto alla parte selezionata per la lettura, che può essere utilizzata per bilanciare il carico capacitivo dell'amplificatore di lettura 10 (in tal caso, la relativa word line WL' non è selezionata); oppure, la stessa cella 3' può essere utilizzata come riferimento per generare la corrente di riferimento Irefper il confronto (in tal caso, un generatore di corrente di riferimento può non essere presente).
In questa forma di realizzazione, lo stadio amplificatore 22a (si noti che si fa nuovamente riferimento soltanto al primo ramo circuitale 12a, ad eccezione di dove specificato altrimenti) comprende:
un primo transistore di amplificazione 30a, di tipo PMOS, collegato tra il primo nodo interno Nlaed il secondo nodo interno N2a, ed avente terminale di controllo collegato ad un primo nodo di polarizzazione Npi (comune per entrambi i rami circuitali 12a, 12b), su cui riceve una prima tensione di polarizzazione interna Vpi, di valore opportuno; ed
un secondo transistore di amplificazione 32a, di tipo NMOS, collegato tra il secondo nodo interno N2aed il riferimento di massa gnd, ed avente terminale di controllo collegato ad un secondo nodo di polarizzazione Np2(comune per entrambi i rami circuitali 12a, 12b), su cui riceve una seconda tensione di polarizzazione interna Vp2, di valore opportuno.
Lo stadio di transconduttanza 24a comprende a sua volta un transistore di transconduttanza 34a, di tipo PMOS, collegato tra il primo nodo interno Nlae 1'ingresso di alimentazione ricevente la tensione di alimentazione V^, ed avente terminale di controllo collegato al terzo nodo interno N3
La realizzazione circuitale mostrata in figura 5 è tale da implementare, come sarà evidente per un tecnico del settore, il funzionamento descritto in dettaglio in precedenza, ed in particolare le fasi operative di precarica della bit line BL e di memorizzazione e cancellazione degli offset, di attesa, e di effettiva lettura del dato memorizzato con compensazione degli offset.
Facendo riferimento alla figura 6, viene ora descritto un ulteriore aspetto della presente soluzione, che prevede che i suddetti primo e secondo nodo di polarizzazione Npl, Np2 vengano lasciati flottanti durante la fase di effettiva lettura del dato memorizzato (terza fase dell'operazione di lettura precedentemente discussa in dettaglio).
In tal modo, vantaggiosamente, ciascun circuito amplificatore di lettura 10 nel dispositivo di memoria non volatile 1 è mantenuto isolato dagli altri circuiti e dai relativi rumori di commutazione , migliorandone così ulteriormente le caratteristiche elettriche.
In dettaglio, lo stadio convertitore corrente/tensione 12 comprende in tal caso:
un primo interruttore di disaccoppiamento 36, controllato dal secondo segnale di controllo S2, e collegato tra il primo nodo di polarizzazione Npi ed un primo ingresso di polarizzazione INpi, in corrispondenza del quale riceve una prima tensione di polarizzazione Vpi<1>, di valore opportuno, ad esempio da una sorgente di polarizzazione dell' unità di gestione del dispositivo di memoria non volatile 1 (qui non illustrata) ;
un secondo interruttore di disaccoppiamento 37, anch' esso controllato dal suddetto secondo segnale di controllo S2, e collegato tra il secondo nodo di polarizzazione Np2ed un secondo ingresso di polarizzazione Inp2, in corrispondenza del quale riceve una seconda tensione di polarizzazione Vp2', di valore opportuno, ad esempio da una rispettiva sorgente di polarizzazione dell' unità di gestione del dispositivo di memoria non volatile 1 (qui non illustrata);
un primo condensatore di mantenimento 38, ad esempio del valore di 10 fF, collegato tra il primo nodo di polarizzazione Npi e 1'ingresso di alimentazione ricevente la tensione di alimentazione Vdd; ed
un secondo condensatore di mantenimento 39, anch'esso ad esempio del valore di 10 fF, collegato tra il secondo nodo di polarizzazione Np2ed il riferimento di massa gnd.
In uso, il primo ed il secondo nodo di polarizzazione Npi, Np2, durante 1'operazione di lettura, sono polarizzati dalle rispettive sorgenti di polarizzazione alle rispettive tensioni di polarizzazione Vpi ', Vp2' fino all'inizio della terza fase di lettura del dato memorizzato nella cella di memoria 3.
In corrispondenza dell'avvio di tale terza fase, il secondo segnale di controllo S2 determina 1'apertura del primo e del secondo interruttore di disaccoppiamento 36, 37, così che il primo ed il secondo nodo di polarizzazione Npi, Np2rimangono flottanti.
In guesta terza fase, il valore della prima e della seconda tensione di polarizzazione interna Vpi, Vp2(determinato fino a guel momento direttamente dalle tensioni di polarizzazione Vpi', Vp2') è mantenuto dal primo e dal secondo condensatore di mantenimento 33, 39, che si erano precedentemente caricati al valore delle stesse tensioni di polarizzazione Vpi', Vp2'.
Con riferimento alle figure 7 e 8 viene ora descritta una seconda forma di realizzazione dello stadio convertitore corrente/tensione 12 del circuito amplificatore di lettura 10.
Tale seconda forma di realizzazione differisce dalla prima forma di realizzazione precedentemente discussa in dettaglio per una differente configurazione del modulo di compensazione capacitiva 26, nuovamente configurato per rilevare e memorizzare gli offset presenti nello stadio convertitore corrente/tensione 12 durante la fase di compensazione, preliminare alla fase di effettiva lettura, e per consentire di compensare tale offset di tensione ΔΥ nella successiva fase di lettura dei dati memorizzati nelle celle di memoria 3.
In dettaglio, in questa seconda forma di realizzazione, il modulo di compensazione capacitivo 26 comprende solamente, per ciascun ramo circuitale 12a, 12b:
il primo condensatore di compensazione 27a, 27b collegato tra il terzo nodo interno N3a, N3bdel rispettivo ramo circuitale 12a, 12b ed il terminale di uscita outb, outadell'altro ramo circuitale 12b, 12a dello stadio convertitore corrente/tensione 12, su cui è presente la relativa tensione di uscita Voutb, Vouta.
In sostituzione del secondo condensatore di compensazione 28a, 28b, il modulo di compensazione capacitivo 26 comprende in questo caso, per ciascun ramo circuitale 12a, 12b:
un quarto interruttore T4a, T4b, interposto tra il secondo nodo interno N2a, N2bdello stesso ramo circuitale 12a, 12b ed il terminale di uscita outb, outadell'altro ramo circuitale 12b, 12a, e comandato dal suddetto secondo segnale di controllo S2.
Il funzionamento generale del modulo di compensazione capacitiva 26 (e dello stadio convertitore corrente/tensione 12) non differisce sostanzialmente da quanto illustrato in precedenza (con la differenza della opportuna commutazione del quarto interruttore T4a, T4b).
La presente Richiedente ha tuttavia verificato, almeno per determinate condizioni di funzionamento, che questa seconda forma di realizzazione può garantire una minore capacità di compensazione dell'offset rispetto alla prima forma di realizzazione.
I vantaggi della soluzione proposta emergono in maniera evidente dalla descrizione precedente.
In ogni caso, si sottolinea nuovamente che 1'offset presente nel circuito amplificatore di lettura 10, dovuto ad esempio a mismatch tra i componenti circuitali nell'architettura di lettura differenziale, è compensato efficacemente durante la precarica delle bit line BL.
La commutazione dell'uscita out è dunque dovuta solamente allo sbilanciamento tra la corrente di lettura di cella Iceiie la corrente di lettura di riferimento Iref, che provoca una variazione del guadagno dell'anello, secondo uno schema di confronto di corrente in continua (DC).
L'effetto di rumore dovuto alla commutazione degli interruttori utilizzati per determinare le varie fasi dell'operazione di lettura è vantaggiosamente eliminato nella fase di attesa, mediante il "congelamento" dell'anello di rigenerazione .
La soluzione proposta consente dunque di ottenere una lettura estremamente veloce , anche grazie al fatto che la commutazione dell'uscita parte da uno stato metastabile (tipici tempi di lettura sono dell'ordine della decina di ns, includendo la fase di precarica e di commutazione dell'uscita out) .
Inoltre, l'errore di lettura presenta una dispersione molto ridotta, nonostante la velocità di lettura elevata; la presente Richiedente ha verificato una dispersione σ (ΔΙ) di circa 70 nA, rispetto a dispersioni dell'ordine di 500 nA di soluzioni tradizionali, con tempi di accesso confrontabili.
Inoltre, il consumo di corrente della soluzione proposta risulta ridotto; la presente Richiedente ha verificato un consumo di circa 0,22 μΑ/ΜΗζ, rispetto a consumi dell'ordine di 0,8 μΑ/ΜΗζ di soluzioni tradizionali.
Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti, senza per questo uscire dall' ambito di protezione della presente invenzione , come definito nelle rivendicazioni alleqate .
In particolare, si sottolinea come la soluzione descritta possa essere applicata in differenti tipoloqie dispositivi di memoria non volatile (ad esempio dispositivi flash "embedded" o "stand alone") o di tipo PCM, in cui sia richiesto un confronto di corrente per la lettura del dato memorizzato.

Claims (14)

  1. RIVENDICAZIONI 1. Circuito amplificatore di lettura (10) di un dispositivo di memoria (1) non volatile dotato di una matrice di memoria (2) con celle di memoria (3) organizzate in word line (WL) e bit line (BL), comprendente: uno stadio di polarizzazione (11), configurato in modo da polarizzare almeno una bit line (BL) di detta matrice di memoria (2) per precaricare detta bit line in una fase di precarica di un' operazione di lettura di un dato memorizzato in una relativa cella di memoria (3); ed uno stadio convertitore corrente/tensione (12), avente configurazione differenziale con un primo (12a) ed un secondo (12b) ramo circuitale, atti a ricevere su un rispettivo ingresso di confronto (INa, INb), durante una fase di lettura del dato successiva alla fase di precarica, una corrente di cella (Icen ) dalla bit line (BL) ed una corrente di riferimento (Iref)da una struttura di riferimento di corrente (15) e a fornire una tensione di uscita (Vout )tra un rispettivo primo (outa)e secondo (outb)terminale di uscita differenziale, in cui ciascuno di detti primo e secondo ramo circuitale comprende un rispettivo modulo di amplificazione (22a, 22b), configurato in modo da generare durante detta fase di lettura una rispettiva tensione amplificata (Va, Vb)in funzione rispettivamente della corrente di cella e della corrente di riferimento, detta tensione di uscita (Vout) essendo funzione della differenza tra dette tensioni amplificate (Va, Vb) ed indicativa del valore di detto dato, caratterizzato dal fatto che detto stadio convertitore corrente/ tensione (12) comprende un modulo di compensazione capacitivo (26), configurato in modo da rilevare e memorizzare uno sbilanciamento, offset, tra detti primo (12a) e secondo (12b) ramo circuitale durante detta fase di precarica, e da compensare detto offset nella tensione di uscita (Vout) durante detta fase di lettura del dato memorizzato.
  2. 2. Circuito secondo la rivendicazione 1, in cui ciascuno di detti primo (12a) e secondo (12b) ramo circuitale comprende inoltre un rispettivo modulo di transconduttanza (24a, 24b) avente : un rispettivo ingresso (N3a, N3b) selettivamente collegabile ad un' uscita (N2a, N2b) del rispettivo modulo di amplificazione (22a, 22b), durante detta fase di precarica, in modo da ricevere una rispettiva tensione di retroazione (Vga, Vgb); ed una rispettiva uscita collegata ad un ingresso (Nla, Nlb) del rispettivo modulo di amplificazione (22a, 22b) ed atta a fornire una rispettiva corrente di rigenerazione (Ida, Idb), che è funzione della rispettiva tensione di retroazione (Vga, Vgb).
  3. 3. Circuito secondo la rivendicazione 2, in cui detto modulo di compensazione capacitivo (26) comprende, per ciascuno di detti primo (12a) e secondo (12b) ramo circuitale, un rispettivo primo condensatore di compensazione (27a, 27b) collegato tra l'ingresso (N3a, N3b)del rispettivo modulo di transconduttanza (24a, 24b) ed il terminale di uscita differenziale (outb, outa)dell'altro di detti primo (12a) e secondo (12b) ramo circuitale.
  4. 4. Circuito secondo la rivendicazione 3, in cui detto modulo di compensazione capacitivo (26) comprende inoltre, per ciascuno di detti primo (12a) e secondo (12b) ramo circuitale un rispettivo secondo condensatore di compensazione (28a, 28b) collegato tra il rispettivo terminale di uscita differenziale (outa, outb)e 1'uscita (N2a, M2b)del rispettivo modulo di amplificazione (22a, 22b).
  5. 5. Circuito secondo una gualsiasi delle rivendicazioni 2-4, in cui detto stadio convertitore corrente/tensione (12) comprende inoltre un modulo di commutazione, accoppiato al modulo di compensazione capacitivo (26) ed azionabile per commutare lo stato di funzionamento dello stadio convertitore corrente/tensione dalla fase di precarica alla fase di lettura del dato memorizzato.
  6. 6. Circuito secondo la rivendicazione 5, in cui detto modulo di commutazione è configurato per: durante detta fase di precarica, disaccoppiare elettricamente detto ingresso di confronto (INa, INb) dall'ingresso (Nla, Nlb) del rispettivo modulo di amplificazione (22a, 22b) ed accoppiare elettricamente l'uscita (N2a, N2b) del rispettivo modulo di amplificazione (22a, 22b) all'ingresso (N3a, N3b) del rispettivo modulo di transconduttanza (24a, 24b) , in modo da consentire la memorizzazione dell' offset tra detti primo e secondo ramo circuitale (12a, 12b) da parte del modulo di compensazione capacitivo (26); e, durante detta fase di lettura del dato memorizzato, accoppiare elettricamente detto ingresso di confronto (INa, INb) all' ingresso (Nla, Nlb) del rispettivo modulo di amplificazione (22a, 22b), disaccoppiare elettricamente 1'uscita (N2a, N2b) del rispettivo modulo di amplificazione (22a, 22b) dall' ingresso (N3a, N3b) del rispettivo modulo di transconduttanza (24a, 24b), e consentire 1'accoppiamento elettrico di detta uscita (N2a, N2b) del rispettivo modulo di amplificazione (22a, 22b) al rispettivo primo e secondo terminale di uscita differenziale (outa, outb).
  7. 7. Circuito secondo la rivendicazione 5 o 6, in cui detto modulo di commutazione comprende , per ciascuno di detti primo (12a) e secondo (12b) ramo circuitale: un primo interruttore (Tla, Tlb), interposto tra un rispettivo ingresso di confronto (INa, INb) ed un ingresso di alimentazione ricevente una tensione di alimentazione (Vcid) e comandato da un primo segnale di controllo (Si); un secondo interruttore (T2a, T2b) interposto tra il rispettivo ingresso di confronto (INa, INb) e 1'ingresso (Nla, Nlb) del rispettivo modulo di amplificazione (22a, 22b) e comandato da un secondo segnale di controllo (S2); ed un terzo interruttore (T3a, T3b) interposto tra 1'uscita (N2a, N2b) del rispettivo modulo di amplificazione (22a, 22b) e 1'ingresso (N3a, N3b) del rispettivo modulo di transconduttanza (24a, 24b) e comandato da detto primo segnale di controllo (Si).
  8. 8. Circuito secondo la rivendicazione 7, in cui detto modulo di commutazione comprende inoltre , per ciascuno di detti primo (12a) e secondo (12b) ramo circuitale un guarto interruttore (T4a/T4b) interposto tra l'uscita (N2a, N2b) del rispettivo modulo di amplificazione (22a, 22b) ed il rispettivo primo e secondo terminale di uscita differenziale (outa, outb) e comandato da detto secondo segnale di controllo (S2).
  9. 9. Circuito secondo una gualsiasi delle rivendicazioni 5-8 , in cui detto modulo di commutazione comprende inoltre un interruttore di accoppiamento (Tc), interposto tra detti primo e secondo terminale di uscita differenziale (outa, outb) e comandato da un rispettivo segnale di controllo (S3); ed in cui detto modulo di commutazione è configurato per accoppiare elettricamente detti primo e secondo terminale di uscita differenziale (outa, outb)durante detta fase di precarica ed inoltre durante una fase di attesa di detta operazione di lettura, interposta temporalmente tra detta fase di precarica e detta fase di lettura del dato memorizzato, e per disaccoppiare elettricamente detti primo e secondo terminale di uscita differenziale (outa, outb)durante detta fase di lettura del dato memorizzato.
  10. 10. Circuito secondo una qualsiasi delle rivendicazioni 2-9, in cui il modulo di transconduttanza (24a, 24b) di ciascuno di detti primo (12a) e secondo (12b) ramo circuitale comprende un transistore di transconduttanza (34a, 34b) collegato tra l'ingresso (Nla, Nlb)del rispettivo modulo di amplificazione (22a, 22b) ed un ingresso di alimentazione ricevente una tensione di alimentazione (Vdd)ed avente terminale di controllo collegato all'ingresso (N3a, N3b)di detto modulo di transconduttanza (24a, 24b); ed in cui il modulo amplificatore (22a, 22b) di ciascuno di detti primo (12a) e secondo (12b) ramo circuitale comprende : un primo transistore di amplificazione (30a, 30b), collegato tra 1'ingresso (Nla, Nlb)del rispettivo modulo di amplificazione (22a, 22b) e 1'uscita (N2a, N2b)del rispettivo modulo di amplificazione (22a, 22b) ed avente terminale di controllo collegato ad un primo nodo di polarizzazione (Npi), su cui riceve una prima tensione di polarizzazione interna (Vpi); ed un secondo transistore di amplificazione (32a, 32b), collegato tra 1' uscita (N2a, N2b) del rispettivo modulo di amplificazione (22a, 22b) ed un riferimento di massa (gnd) ed avente terminale di controllo collegato ad un secondo nodo di polarizzazione (Np2), su cui riceve una seconda tensione di polarizzazione interna (Vp2).
  11. 11. Circuito secondo la rivendicazione 10, in cui detto stadio convertitore corrente/ tensione (12) comprende inoltre un modulo di disaccoppiamento (36, 37), configurato per portare detti primo (Npi) e secondo (Np2) nodo di polarizzazione in uno stato flottante durante detta fase di lettura del dato; ed un modulo di mantenimento (38, 39), configurato per mantenere il valore di dette prima (Vpi) e seconda (Vp2) tensione di polarizzazione interna durante detta fase di lettura del dato.
  12. 12. Circuito secondo la rivendicazione 11, in cui detto modulo di disaccoppiamento (36, 37) comprende un primo interruttore di disaccoppiamento (36), collegato tra il primo nodo di polarizzazione (Npi) ed un primo ingresso di polarizzazione (INpi), in corrispondenza del guaie riceve una prima tensione di polarizzazione (Vpi'), ed un secondo interruttore di disaccoppiamento (37) , collegato tra il secondo nodo di polarizzazione (Np2) ed un secondo ingresso di polarizzazione (Inp2), in corrispondenza del quale riceve una seconda tensione di polarizzazione (Vp2'); ed in cui detto modulo di mantenimento (38, 39) comprende un primo condensatore di mantenimento (38), collegato tra il primo nodo di polarizzazione (Npi) ed un ingresso di alimentazione , ed un secondo condensatore di mantenimento (39), collegato tra il secondo nodo di polarizzazione (Np2) ed un riferimento di massa (gnd).
  13. 13. Dispositivo di memoria non volatile (1), comprendente una matrice di memoria (2), ed un circuito amplificatore di lettura (10) secondo una qualsiasi delle rivendicazioni precedenti , accoppiato alla matrice di memoria (2) ed atto ad implementare un' operazione di lettura dei dati memorizzati nelle celle di memoria (3) di detta matrice di memoria (2).
  14. 14. Metodo di lettura per un dispositivo di memoria non volatile (1), comprendente: polarizzare almeno una bit line (BL) di una matrice di memoria (2) di detto dispositivo di memoria non volatile (1) per precaricare detta bit line in una fase di precarica di una operazione di lettura di un dato memorizzato in una relativa cella di memoria (3); durante una fase di lettura del dato, successiva alla fase di precarica, ricevere una corrente di cella (ICeii) dalla bit line (BL) ed una corrente di riferimento (Iref) da una struttura di riferimento di corrente (15), e generare, mediante uno stadio convertitore corrente/ tensione (12), avente configurazione differenziale e comprendente un primo (12a) ed un secondo (12b) ramo circuitale, una rispettiva tensione amplificata (Va, Vb) in funzione rispettivamente di detta corrente di cella (ICeii) e di detta corrente di riferimento (Iref), una tensione di uscita (Vout) tra un rispettivo primo (outa) e secondo (outb) terminale di uscita differenziale di detti primo e secondo ramo circuitale , indicativa del valore di detto dato, essendo funzione della differenza tra dette tensioni amplificate (Va, Vb), caratterizzato dal fatto di comprendere la fase di rilevare e memorizzare uno sbilanciamento, offset, tra detti primo (12a) e secondo (12b) ramo circuitale durante detta fase di precarica, e compensare detto offset nella tensione di uscita (Vout) durante detta fase di lettura del dato memorizzato.
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