IT201800005084A1 - Dispositivo di memoria non volatile, in particolare a cambiamento di fase e relativo metodo di lettura - Google Patents

Description

DESCRIZIONE

del brevetto per invenzione industriale dal titolo:

“DISPOSITIVO DI MEMORIA NON VOLATILE, IN PARTICOLARE A CAMBIAMENTO DI FASE E RELATIVO METODO DI LETTURA”

La presente invenzione è relativa ad un dispositivo di memoria non volatile, in particolare a cambiamento di fase e relativo metodo di lettura.

Come noto, e come mostrato schematicamente in figura 1, un dispositivo di memoria non volatile, indicato con 1, qui di tipo a cambiamento di fase, comprende in generale una matrice di memoria 2 composta da una pluralità di celle di memoria 3, organizzate in righe e colonne e memorizzanti rispettivi dati.

Ciascuna cella di memoria 3 è qui costituita da un elemento di immagazzinamento (″storage″) 4 di tipo a cambiamento di fase, destinato a memorizzare un dato binario, e da un elemento di selezione 5, formato qui da un transistore NMOS, posto in serie all'elemento di immagazzinamento 4. Gli elementi di selezione 5 di celle di memoria 3 poste su una stessa riga hanno terminali di porta accoppiati fra loro e ad una rispettiva linea di parola WL0, WL1, …. Gli elementi di selezione 5 di celle di memoria 3 poste su una stessa colonna hanno rispettivi primi terminali di conduzione accoppiati fra loro e ad una rispettiva linea di bit locale LBL1, …, LBLn, …. Ciascun elemento di selezione 5 ha inoltre un secondo terminale di conduzione, accoppiato ad una linea a potenziale di riferimento (ad esempio collegata a massa).

Le linee di bit locale LBL0, …, LBLn, …, sono accoppiate ad uno stadio decodificatore di colonna 6, mostrato in modo semplificato, a sua volta accoppiato ad un circuito di polarizzazione e lettura 7, di cui è mostrato solo un stadio amplificatore di lettura 12. Le linee di parola WL0, WL1, … sono accoppiate ad uno stadio decodificatore di riga 8 mostrato in maniera schematica in figura 1. In modo noto, il circuito di polarizzazione e lettura 7, lo stadio decodificatore di colonna 6 e lo stadio decodificatore di riga 8 consentono di selezionare ogni volta una o più celle di memoria 3, sulla base di segnali di indirizzo generati da una unità di comando 10 (pure rappresentata in modo schematico).

Nell'esempio mostrato, la memoria 1 presenta una struttura di linee di bit di tipo gerarchico (nell'esempio semplificato, a due livelli, ma potrebbero essere previsti tre livelli), in cui le linee di bit locali LBL1, …, LBLn, … sono accoppiate, attraverso primi interruttori 13.0, 13.1, …, a linee di bit globale (chiamate anche linee di bit principali) MBL0, MBL1, …, a loro volta accoppiate al circuito di polarizzazione e lettura 7 tramite secondi interruttori 14.0, 14.1, …. Nella schematizzazione di figura 1, i primi interruttori 13.0, 13.1, …, i secondi interruttori 14.0, 14.1, …, e le linee di bit globale MBL0, MBL1, … costituiscono lo stadio decodificatore di colonna 6. In alcune realizzazioni, come indicato sopra, lo stadio decodificatore di colonna 6 può comprendere un ulteriore livello gerarchico, con proprie linee di bit ulteriori e relativi terzi interruttori, in modo noto al tecnico del ramo e non illustrato.

Il circuito di polarizzazione e lettura 6 realizza in particolare uno o più percorsi di lettura, attivabili singolarmente o in parallelo, ciascuno dei quali destinato a creare un cammino conduttivo tra le celle di memoria 3 della matrice di memoria 2 di volta in volta selezionate ed lo stadio amplificatore di lettura 12. Quest'ultimo è di tipo differenziale ed è atto a confrontare la corrente circolante nella cella di memoria 3, che è stata selezionata, con una corrente di riferimento, al fine di determinare il valore del dato memorizzato e generare un corrispondente segnale digitale di lettura.

Recentemente, l'utilizzo di dispositivi di memoria realizzati nelle fasi di back end del processo, il cui elemento di immagazzinamento viene realizzato negli ultimi strati del dispositivo, ha assunto maggiore importanza per la possibilità di semplificare il processo di fabbricazione e di conseguenza ridurre i costi di fabbricazione, consentendo di avere dispositivi di memoria di tipo incorporato (″embedded″), eventualmente integrati in una stessa piastrina con altri circuiti e realizzati in una tecnologia CMOS avanzata.

In particolare, diventa sempre più importante l'integrazione di back end di dispositivi di memoria non volatili a cambiamento di fase. In questi dispositivi di memoria, l'elemento di immagazzinamento è costituito da una regione di un materiale che, quando sottoposto ad adeguati valori di corrente, è in grado di cambiare la propria struttura fisica, passando da una fase amorfa ad una fase cristallina e viceversa, con conseguente variazione della sua resistenza ohmica. Questa variazione di resistenza ohmica viene utilizzata per immagazzinare dati digitali.

I due stati dell'elemento di immagazzinamento sono noti come:

- stato di SET, associato alla fase cristallina caratterizzata da una resistenza più bassa e quindi, in caso di lettura dell'elemento di immagazzinamento a tensione costante, da una corrente più alta;

- stato di RESET, associato alla fase amorfa caratterizzata da una resistenza più alta e quindi, in caso di lettura dell'elemento di immagazzinamento a tensione costante, da una corrente più bassa.

In questo tipo di memoria, la transizione di fase nell’elemento di immagazzinamento è attivata in temperatura e viene ottenuta applicando un impulso di corrente della durata di pochi microsecondi che, per effetto Joule, innalza localmente la temperatura e modifica la struttura fisica del materiale.

Tale tipo di dispositivo di memoria è quindi potenzialmente sensibile a problemi di ritenzione, che si manifestano in particolare quando il dispositivo è esposto a temperature intermedie, anche non molto elevate (fino a 165°C), ma per tempi lunghi, fino a qualche migliaia di ore). Ciò avviene frequentemente, ad esempio, nel caso in cui il dispositivo di memoria venga utilizzato per applicazioni automotive e quindi lavori normalmente a temperature di 150-160°C.

In particolare, in questa situazione, i fenomeni che si possono verificare e che possono portare al fallimento o comunque ad un non corretto funzionamento, sono legati alla perdita degli stati amorfo e cristallino (associati alle condizioni di reset e di set), dovuti alla parziale cristallizzazione ovvero al passaggio ad una condizione cristallina meno ordinata del materiale che si trova nella fase amorfa o cristallina.

Per le applicazioni dove la temperatura gioca un ruolo fondamentale, il tipo di materiale scelto, e in particolare la sua composizione, possono essere ottimizzati in modo da soddisfare requisiti di affidabilità e ritenzione dei dati.

Tuttavia, anche in questo caso, l'applicazione di temperature intermedie può portare ad una variazione non trascurabile della fase del materiale ottimizzato, comportando una riduzione progressiva nella differenza fra i valori di corrente, o di resistenza, associati ai due stati della memoria.

Il fenomeno può essere evidenziato considerando la distribuzione normalizzata del numero di celle (N) in funzione della corrente di lettura Ir e seguendone l’evoluzione nel tempo a temperatura costante, come mostrato in fig. 2A nel caso di celle di memoria programmate nello stato di reset e in figura 2B nel caso di celle di memoria programmate nello stato di set e mantenute a temperatura costante di 150°C dal momento della programmazione nello stato resettato e settato (ts = 0).

In particolare, in queste figure, le curve A1 e A2 rappresentano le distribuzioni cumulate delle celle resettate e, rispettivamente, settate che conducono fino ai valori di corrente di lettura Irtabellati a tempo zero, e le altre curve rappresentano analoghe distribuzioni cumulate di celle di memoria che conducono fino ai valori di corrente di lettura Ir tabellati dopo tempi via via crescenti dal momento della programmazione (come indicato dalle frecce), da 3 h (curve B1 e rispettivamente B2) fino a 2000 h (curve C1 e rispettivamente C2).

Come si nota, sia la distribuzione delle celle resettate sia quella delle celle settate si spostano, all'aumentare del tempo passato dalla loro programmazione, verso sinistra, ovvero a valori di corrente inferiori; tale fenomeno è particolarmente rilevante nel caso delle celle settate (figura 2B) che si spostano da valori di lettura compresi fra 22 µA e 30 µA, a valori di corrente molto più bassi, fino a 5 µA, dopo 2000 h.

Le celle peggiori delle distribuzioni, definite come quelle non recuperabili dallo schema di lettura con correzione di errore, possono essere individuate sull'intersezione tra le distribuzioni e la retta di equiprobabilità ECC (posta a 10<-6>nell’esempio delle figure 2A e 2B).

Ciò fa sì che, in assenza di riprogrammazioni o ″refresh″, la differenza di corrente di lettura fra le celle peggiori settate molto tempo prima della loro lettura (ed aventi ad esempio correnti di lettura di pochi µA) e le celle peggiori resettate di recente sia molto bassa o addirittura inesistente.

Questo fatto è evidenziato nelle curve D1 e D2 di figura 3, nella quale sono riportati i dati delle figure 2A e 2B in funzione del tempo di memorizzazione ts(a temperatura fissata) relativamente alle celle peggiori nelle distribuzioni di reset e set, mantenute a 150°C dopo la loro programmazione a ts = 0, fino ad un tempo di circa 1000 h. La distanza tra le due curve D1 e D2 rappresenta quindi la finestra di lettura per la memoria.

In particolare, la figura 3 mostra che, per ts= 0, la differenza fra le correnti di lettura delle celle settate peggiori e le celle resettate peggiori sia elevata e che tale differenza tende a ridursi nel tempo a causa della temperatura applicata.

La figura 4 riporta in scala ingrandita una porzione della figura 3, in cui le frecce indicano le differenze di correnti di lettura Ir a diversi tempi di memorizzazione ts e mostra una zona in grigio rappresentante un intervallo di correnti di lettura Ir ″libero″, ovvero in cui non sono presenti celle settate o resettate.

Tale intervallo rappresenta una finestra di lavoro di circa 1 µA, che è ben spaziata dalle curve D1 e D2 per valori di tempo di memorizzazione ts bassi, ma poi si avvicina alla curva D2 delle celle settate peggiori e la raggiunge per un tempo di memorizzazione poco superiore a 1000 h; dopo tale tempo, in caso di lettura veloce, di qualche nanosecondo, la finestra di lavoro si sovrappone alla curva D2 delle celle settatte peggiori e quindi non consente la lettura con margine di errore sufficientemente basso. Con questa finestra di lavoro è quindi necessario riprogrammare le celle tramite una operazione di refresh dopo un tempo massimo di 1000 h.

Anche in questo modo, la lettura delle celle sarebbe problematica. Infatti, nelle memorie di tipo flash NOR, la lettura viene in genere effettuata confrontando la corrente di lettura Ir con una corrente di riferimento, generata da una cella di riferimento realizzata all'interno della stessa matrice di memoria in modo da avere le stesse caratteristiche elettriche o generata da un generatore di corrente equivalente.

In linea teorica, la corrente di riferimento potrebbe essere variabile nel tempo, in funzione del tempo di programmazione, o costante.

Tuttavia, nel caso di corrente di riferimento variabile nel tempo, bisognerebbe tracciare il tempo passato dalla programmazione della cella da leggere e adeguare le caratteristiche dell'elemento di riferimento in modo che stia in mezzo alla finestra di lavoro di figura 4. Tale soluzione non è però praticabile, dato che il tracciamento del tempo di programmazione di ciascuna cella sarebbe complesso, comporterebbe costi elevati e tempi di lettura non accettabili.

D'altra parte, la lettura tramite un riferimento fisso risulta complessa a velocità di lettura elevata (gli attuali requisiti ad esempio richiedono un tempo di lettura di circa 10 ns). Infatti, ad esempio, nella stessa matrice di memoria potrebbero essere presenti una cella settata da quasi 1000 h e avente una corrente di lettura poco superiore a 6 µA e una cella appena resettata, con una corrente di lettura poco inferiore a 5 µA. La corrente di riferimento potrebbe quindi essere posta a metà di tali valori, ad esempio a 5,5 µA. In questo caso, il circuito di lettura potrebbe essere progettato in modo da essere in grado di distinguere una corrente di lettura di 5 µA rispetto ad un riferimento a 5,5 µA o una corrente di lettura di 6 µA rispetto allo stesso riferimento a 5,5 µA.

In pratica, ciò comporta poter distinguere correnti che differiscono di 0,5 µA, il che è già difficile di per sé alle velocità di lettura previste. A ciò si aggiunge il fatto che tale risoluzione è una frazione delle correnti lette, sia per le celle settate che per le celle settate, il che rende più complesso il problema e rende inapplicabili alcune soluzioni di lettura rapida utilizzate per altri tipi di memoria.

Ad esempio, nella domanda di brevetto italiano 102016000024496 a nome della stessa Richiedente (corrispondente al brevetto US 9,865,356 e alla domanda di brevetto europeo EP 3 217 405) sono descritti un metodo e un circuito di lettura in cui la tensione presente sulla linea di bit selezionata viene confrontata con la tensione presente su una linea di bit adiacente precaricata ad un valore di tensione intermedio fra quelli raggiungibili dalla linea di bit selezionata nei due stati memorizzati dalla cella di memoria da leggere. In particolare, il metodo di lettura descritto in tale domanda di brevetto, descritto con riferimento a celle flash a porta flottante, sfrutta le capacità parassite esistenti nella matrice di memoria e consiste nel caricare due linee di bit globali (quella della cella da leggere e quella di una linea di bit adiacente) al valore intermedio. Quindi, viene letta la cella da leggere. Se questa memorizza un bit ″1″, essa conduce corrente e provoca la scarica della propria linea di bit locale e quindi, tramite condivisione di carica, della propria linea di bit globale, portando quest'ultima ad un valore di tensione più basso rispetto al valore intermedio sulla linea di bit globale adiacente. Se la cella da leggere memorizza un bit ″0″ e quindi non conduce corrente, la sua linea di bit locale non si scarica, ma porta la propria linea di bit globale ad un valore di tensione più alto rispetto al valore intermedio sulla linea di bit globale adiacente.

Il circuito di lettura descritto nella domanda di brevetto italiana 102016000024496 sopra citata opera molto bene nel caso in cui uno dei due stati di programmazione sia caratterizzato da corrente nulla, come avviene ad esempio per l'applicazione indicata a celle flash a porta flottante, ma non è utilizzabile nel caso che sia presente un contributo comune di corrente, come nel caso di celle di memoria di tipo PCM aventi il comportamento elettrico discusso sopra.

Scopo della presente invenzione è mettere a disposizione un circuito e un metodo di lettura che superino le limitazioni della tecnica nota.

Secondo la presente invenzione vengono realizzati un dispositivo di memoria non volatile di tipo a cambiamento di fase e un relativo metodo di lettura, come definiti nelle rivendicazioni allegate.

In pratica, il dispositivo di memoria non volatile ha un ramo circuitale associato ad una linea di bit collegata ad una cella di memoria da leggere. Durante la lettura della cella di memoria, in una fase di precarica, la linea di bit viene precaricata. In una fase di traslazione caratteristica, la cella di memoria viene attivata e un generatore di corrente viene attivato per fornire una corrente di traslazione alla linea di bit e causare la carica o la scarica di tale linea di bit in base al dato memorizzato nella cella di memoria. In una fase di rilevamento, il generatore di corrente è disattivato, la cella di memoria è disaccoppiata e la linea di bit è accoppiata ad un ingresso di uno stadio comparatore che confronta la tensione sulla linea di bit con una tensione di riferimento per fornire un segnale di uscita indicativo del dato memorizzato nella cella di memoria. La corrente di traslazione viene scelta in modo di essere maggiore della corrente della cella di memoria quando essa si trova in un primo stato di programmazione, e minore della corrente della cella di memoria quando essa si trova in un secondo stato di programmazione.

Per una migliore comprensione della presente invenzione ne vengono ora descritte alcune forme di realizzazione, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:

- la figura 1 mostra schematicamente la struttura di un dispositivo di memoria non volatile di tipo considerato;

- le figure 2A e 2B mostrano distribuzioni cumulative normalizzate del numero di celle di memoria del dispositivo di figura 1, in funzione della corrente di lettura, rispettivamente nel caso di celle resettate e celle settate;

- la figura 3 mostra l'andamento delle correnti di lettura per le celle peggiori nello stato resettato e settato, in funzione del tempo passato dalla programmazione;

- la figura 4 mostra in scala ingrandita una porzione delle curve di figura 3;

- la figura 5 mostra le curve di figura 4 traslate per effetto dell'aggiunta di una corrente costante ad una cella di memoria da leggere, secondo un aspetto della presente invenzione;

- la figura 6 mostra uno schema circuitale semplificato del presente dispositivo di memoria;

- la figura 7 mostra uno schema circuitale più completo del presente dispositivo di memoria;

- la figura 8 mostra una tabella relativa alle fasi del presente metodo di lettura; e

- la figura 9 mostra l'andamento di grandezze elettriche nel circuito di figura 7.

Il presente metodo di lettura si basa sulla traslazione delle curve di figura 4 verso il basso, in modo che la distribuzione a più bassa corrente di lettura (quella delle celle peggiori resettate) si porti ad un livello di corrente teoricamente negativa. Ciò è mostrato in figura 5, nella quale le frecce indicano lo spostamento delle correnti di lettura delle celle settate e resettate peggiori e le curve traslate sono indicate con D1s, D2s. In effetti, non potendo avere correnti negative, le celle di memoria resettate si trovano ad avere corrente di lettura nulla, facilitando la loro discriminazione rispetto alle celle di memoria settate.

In pratica, scegliendo opportunamente il valore di traslazione della corrente (nel caso illustrato, di 5 µA), le celle settate peggiori (dopo 1000 h) hanno una corrente di1 µA e le celle resettate hanno sempre una corrente nulla, per cui il margine di lettura diventa di 1 µA; a ciò si aggiunge il vantaggio che tale margine di lettura è riferito a zero.

Inoltre, per migliorare le prestazioni di lettura, aumentandone la velocità, e al contempo riducendo le dimensioni del dispositivo di memoria, viene sfruttato il principio oggetto della summenzionata domanda di brevetto italiano 102016000024496, prevendendo una fase ulteriore di iniezione di corrente per la traslazione delle caratteristiche delle celle di memoria programmate, con scarica/carica delle relative linee di bit, prima della fase di condivisione della carica (qui fra la linea di bit globale e una capacità di uscita) e sbilanciamento delle linee di bit collegate ad un amplificatore di lettura.

L'effetto di spostamento delle correnti di lettura sopra indicato può essere ottenuto come mostrato in figura 6.

La figura 6 mostra una porzione di un dispositivo di memoria 30 avente struttura generale simile a quella di figura 1 e comprendente quindi una matrice di memoria 33 organizzata in righe e colonne, un decodificatore di colonna 34 ed un circuito di polarizzazione e lettura 35, simili ai corrispondenti stadi 2, 6 e 7 di figura 1. In particolare, in figura 6, dei blocchi 33-35, sono stati rappresentati gli elementi presenti in un ramo di lettura 31 collegato ad una cella di memoria da leggere 32 e utili per la comprensione del presente metodo di lettura.

Specificamente, il ramo di lettura 31 comprende, accoppiati in serie fra loro e fra una linea di bit locale LBLi(accoppiata fisicamente alla cella di memoria da leggere 32) e una linea di alimentazione 37 un transistore di decodifica locale 40, un transistore di decodifica globale 42, un transistore di connessione uscita 44 ed un transistore di carica 46.

In dettaglio, il transistore di decodifica locale 40, qui di tipo NMOS e appartenente allo stadio di decodifica di colonna 34, ha un primo terminale di conduzione collegato ad un nodo locale 41 accoppiato alla linea di bit locale LBLi, un secondo terminale di conduzione, collegato ad un nodo globale 43 accoppiato ad una linea di bit globale MBLj, ed un terminale di controllo ricevente un segnale di decodifica locale VY0 da un'unità di comando 36, analoga all'unità di comando 21 di figura 1.

Il transistore di decodifica globale 42, anch'esso qui di tipo NMOS e appartenente allo stadio di decodifica di colonna 34, ha un primo terminale di conduzione accoppiato al nodo globale 43, un secondo terminale di conduzione, collegato ad un nodo interno 45, ed un terminale di controllo ricevente un segnale di decodifica globale VYN dall’unità di comando 36.

Il transistore di connessione uscita 44, anch'esso qui di tipo NMOS, ha un primo terminale di conduzione collegato al nodo interno 45, un secondo terminale di conduzione collegato ad un nodo di uscita 47, ed un terminale di controllo ricevente un segnale di polarizzazione VCAdall’unità di comando 36. Il nodo di uscita 47, sul quale è presente una tensione di uscita V0, è inoltre accoppiato ad un primo ingresso di un amplificatore di lettura 50, di tipo differenziale, avente un secondo ingresso ricevente una tensione di riferimento Vref.

Il transistore di carica 46, qui di tipo PMOS, ha un primo terminale di conduzione collegato al nodo di nodo di uscita 47, un secondo terminale di conduzione collegato alla linea di alimentazione 37, ricevente una tensione di alimentazione VDD, ed un terminale di controllo ricevente un segnale di precarica VCH.

Un generatore di corrente 48 è inoltre accoppiato al nodo interno 45 e genera, quando abilitato da un segnale di abilitazione generatore EN generato dall'unità di comando 36, una corrente di traslazione Iaddche viene iniettata nel nodo interno 45.

In figura 6 sono inoltre illustrate capacità presenti nel ramo di lettura 31.

In particolare, un condensatore parassita locale 51 (mostrato con linea tratteggiata e avente capacità locale Cl) è accoppiato tra il nodo locale 41, associato alla linea di bit locale LBLi, ed una linea a potenziale di riferimento 54 (qui massa) del dispositivo di memoria 30. Un condensatore parassita globale 52 (anch’esso mostrato con linea tratteggiata e avente capacità Cg) è accoppiato tra il nodo globale 43, associato alla bit line globale MBLj, e la linea a potenziale di riferimento 54. Un condensatore di uscita 53 (qui di tipo parassita e quindi mostrato con linea tratteggiata, ma che potrebbe comprendente un componente fisico, ed avente capacità CO) è accoppiato tra il nodo di uscita 47 e la linea a potenziale di riferimento 54.

In generale, la capacità Cgdel condensatore parassita globale 52, ovvero la capacità parassita associata alla linea di bit globale MBLj, è maggiore rispetto alla capacità locale Cldel condensatore parassita locale 51, ovvero alla capacità parassita associata alla bit line locale LBLi,nonché rispetto alla capacità Codel condensatore di uscita 53 presente sul nodo di nodo di uscita 47.

Nel ramo di lettura 31, la corrente di traslazione Iadd è di valore pari alla corrente di lettura massima di una cella resettata peggiore. Ad esempio, con riferimento ai valori mostrati nelle figure 2A, 2B, 3-5, essa è pari a 5 µA.

In questa condizione, se la cella di memoria da leggere 32 è programmata nello stato di reset e quindi tira una corrente inferiore o al massimo uguale a 5 µA (valore di lettura della peggiore cella resettata), la corrente di traslazione Iaddcompensa la corrente tirata da questa e di conseguenza, in prima approssimazione, non modifica la tensione presente ai nodi del ramo di lettura 31.

Viceversa, se la cella di memoria da leggere 32 è programmata nello stato di set e quindi tira una corrente maggiore della corrente di traslazione Iadd, la differenza fra la corrente della cella da leggere 32 e la corrente di traslazione Iadd viene fornita dal ramo di lettura 31, provocando una riduzione della tensione presente sul nodo globale 43, sul nodo interno 45 nonché sul nodo di uscita 47. Tale riduzione di tensione può essere rilevata dall'amplificatore di lettura 50, fissando in modo opportuno il valore della tensione di riferimento Vref.

In questo modo, nel caso di cella di memoria da leggere 32 che si trova nello stato resettato, la corrente fornita dal ramo di lettura 31 è nulla, e l'amplificatore di lettura 50 fornisce in uscita uno ″0″ logico, mentre, nel caso di cella di memoria da leggere 32 che si trova nello stato settato, la corrente fornita dal ramo di lettura 31 è maggiore di zero, e l'amplificatore di lettura 50 fornisce in uscita un ″1″ logico.

Come indicato sopra, il principio sopra esposto con riferimento alla figura 6 può essere applicato al circuito e metodo di lettura descritti nella summenzionata domanda di brevetto italiano 102016000024496 per ottenere i vantaggi di velocità di lettura e riduzione delle dimensioni del dispositivo di memoria descritto.

La figura 7 mostra un esempio di realizzazione del dispositivo di memoria 30 utilizzante tale principio.

In dettaglio, la figura 7 mostra un ramo di riferimento 60 che, analogamente a quanto descritto nella summenzionata domanda di brevetto italiano 102016000024496, comprende una linea di bit globale adiacente alla MBLj, ad esempio la linea di bit globale MBLj+1, in seguito indicata per semplicità MBL'. Per semplicità, in seguito la linea di bit globale MBLjaccoppiata alla cella di memoria da leggere sarà indicata con MBL e a linea di bit locale LBLiè indicata con LBL.

Il ramo di riferimento 60 ha struttura simile a quella del ramo di lettura 31 e quindi i suoi elementi non verranno descritti in dettaglio e sono indicati in seguito e rappresentati in figura 7 con gli stessi numeri dei corrispondenti elementi del ramo di lettura 31, dotati di apice ″'″.

La figura 7 mostra inoltre elementi di equalizzazione del ramo di lettura 31 e del ramo di riferimento 60.

In dettaglio, il dispositivo di memoria 30 presenta un primo, un secondo ed un terzo transistore di equalizzazione 65-67. Qui, il primo transistore di equalizzazione 65, qui di tipo NMOS, è collegato tra i nodi globali 43 e 43' del ramo di lettura 31 e del ramo di riferimento 60, rispettivamente, ed ha terminale di controllo ricevente un segnale di equalizzazione ATD generato dalla unità di comando 36. Il secondo transistore di equalizzazione 66, anch'esso qui di tipo NMOS, è collegato tra i nodi interni 45 e 45' del ramo di lettura 31 e del ramo di riferimento 60, rispettivamente, ed ha terminale di controllo ricevente il segnale di equalizzazione ATD. Il terzo transistore di equalizzazione 66, anch'esso qui di tipo NMOS, è collegato tra i nodi di uscita 47 e 47' del ramo di lettura 31 e del ramo di riferimento 60, rispettivamente, ed ha terminale di controllo ricevente il segnale di equalizzazione ATD.

Come discusso in dettaglio in seguito, i transistori di equalizzazione 65-67 hanno la funzione di equalizzare i nodi ad essi collegati, in modo che essi abbiano, in alcune fasi operative di lettura, valori di tensione sostanzialmente uguali.

La lettura del dispositivo di memoria 30 di figura 7 comprende quattro diverse fasi (precarica; equalizzazione; traslazione di caratteristica e condivisione ″sharing″), qui sotto descritte in dettaglio con riferimento alle figure 8 e 9, mostranti una tabella che riporta i valori dei segnali di controllo nel circuito di figura 7 nelle diverse fasi di lettura e, rispettivamente, l'andamento di tali segnali di controllo e della tensione presente sulla linea di parola (corrispondente alla linea di parola WL di figura 1) collegata alla cella di memoria da leggere 32 (tensione di riga VR). La tensione di riga VRè presente anche sulla cella di riferimento 32', anche se questa viene mantenuta spenta in tutte le fasi di lettura della cella da leggere 32 e non partecipa alla lettura, come spiegato in dettaglio in seguito.

Fase di precarica

In questa fase, il ramo di lettura 31 viene precaricato e il ramo di riferimento 60 è flottante. A tale scopo, nell'istante t = t0, il segnale di decodifica locale VY0 fornito al ramo di lettura 31 commuta allo stato alto, collegando la cella di memoria da leggere 32 alla rispettiva linea di bit globale MBL, mentre il segnale di decodifica locale VY0' fornito al ramo di riferimento 60 viene tenuto basso e mantiene scollegata la cella di memoria di riferimento 32' dalla rispettiva linea di bit globale MBL' (tale scollegamento permane anche nelle fasi successive). I segnali di decodifica globale VYN e VYN' commutano allo stato alto, connettendo le linee di bit globale MBL e MBL' ai rispettivi nodi interni 45 e 45'. Nel ramo di lettura 31, il segnale di polarizzazione VCAcommuta allo stato alto e il segnale di precarica VCH commuta allo stato basso, accendendo il transistore di connessione uscita 44 e il transistore di carica 46; nel ramo di riferimento 60, il segnale di polarizzazione VCA' rimane nello stato basso e il segnale di carica VCH' rimane nello stato alto, mantenendo il transistore di connessione uscita 44' e il transistore di carica 46' di tale ramo 60 in condizione spenta. Inoltre, il segnale di equalizzazione ATD e il segnale di abilitazione generatore EN rimangono bassi, mantenendo spenti i transistori di equalizzazione 65-67 e il generatore di corrente 48.

In questa situazione, il ramo di riferimento 60 è disaccoppiato dal resto del circuito; il ramo di lettura 31 viene collegato alla tensione di alimentazione VDD, provocando la carica delle capacità parassite Cl, Cge CO; il nodo interno 45, il nodo globale 43 e il nodo locale 41 si caricano tutti quindi all'incirca ad uno stesso valore di tensione prefissato VP = Vdd-Vb, in cui Vb corrisponde al valore alto del segnale di polarizzazione VCA.

La cella di memoria da leggere 32 è spenta, dato che la rispettiva linea di parola (non mostrata) è ancora bassa, come mostrato dalla tensione di riga VR. Come indicato, anche la cella di memoria di riferimento 32' è spenta.

Fase di equalizzazione

In questa fase, avviene l'equalizzazione fra il ramo di lettura 31 e il ramo di riferimento 60. A tale scopo, nell'istante t = t1, il segnale di precarica VCH commuta allo stato alto, spegnendo il transistore di carica 46 e scollegando il ramo di lettura 31 dalla tensione di alimentazione VDD. Inoltre, il segnale di equalizzazione ATD commuta allo stato alto. Gli altri segnali rimangono nello stato precedente, e la tensione di riga VRrimane bassa.

In questa condizione, i transistori di equalizzazione 65-67 si accendono e collegano il nodo interno 45, il nodo globale 43 e il nodo locale 41 del ramo di lettura 31 ai corrispondenti nodi 45', 43' e 41' del ramo di riferimento 60. Tali nodi sui rami di lettura 31 e di riferimento 360 si portano quindi tutti all'incirca alla stessa tensione, leggermente inferiore rispetto al valore di tensione prefissato VP, dato che la linea di bit locale LBL' del ramo di riferimento 60 rimane sempre scollegata dalla cella di riferimento 32' e quindi la capacità globale del ramo di riferimento 60 è inferiore alla capacità globale del ramo di lettura 31.

Fase di traslazione caratteristica (scarica/carica) In questa fase, il nodo di uscita 47 (e quindi il condensatore di uscita 53) vengono disaccoppiati dalla linea di bit globale MBL e il nodo interno 45 si scarica o si carica, a seconda dello stato della cella di memoria 32 da leggere; e viene fornita la corrente di traslazione Iadd.

A tale scopo, nell'istante t = t2, il segnale di polarizzazione VCAviene commutato allo stato basso, isolando il nodo di uscita 47 dal resto del ramo di lettura 31; e il segnale di equalizzazione ATD commuta allo stato basso, spegnendo i transistori di equalizzazione 65-67 e scollegando quindi il ramo di lettura 31 dal ramo di riferimento 60. Quindi il ramo di riferimento 60 rimane ai livelli di tensione precedenti, mentre il ramo di lettura 31 è libero di evolvere.

Dopo un breve ritardo, il segnale di abilitazione generatore EN viene commutato allo stato alto, accendendo il generatore di corrente 48 che inizia a erogare corrente.

In questa fase, la linea di parola a cui è collegata la cella di memoria da leggere 32 comincia a salire, come mostrato in figura 9 dalla tensione di riga VR. La cella di memoria da leggere 32 quindi si porta in condizione di lettura e la tensione sul nodo interno 45 si porta ad un valore dato dal rapporto fra la corrente tirata dalla cella di memoria da leggere 32 e la corrente di traslazione Iaddfornita dal generatore 48. In particolare:

- se la corrente tirata della cella di memoria da leggere 32 è maggiore della corrente di traslazione Iadd fornita dal generatore 48 (cella di memoria da leggere 32 settata, corrispondente alla memorizzazione di un ″1″ logico), vengono scaricati i condensatori parassiti 51 e 52 associati al nodo locale 41 e al nodo globale 43, provocando una riduzione della tensione presente su quest'ultimo e quindi sul nodo interno 45;

- se la corrente tirata della cella di memoria da leggere 32 è minore della corrente di traslazione Iadd fornita dal generatore 48 (cella di memoria da leggere 32 resettata, corrispondente alla memorizzazione di uno ″0″ logico), la corrente in eccesso fornita dal generatore 48 carica le capacità parassite 51 e 52 e i nodi globale 43 e interno 45 si portano ad un valore di tensione più elevato. Tale comportamento corrisponde a traslare la caratteristica della cella di memoria da leggere 32 verso il basso di una quantità pari a Iadd, come mostrato in figura 5.

Fase di condivisione (″sharing″)

Questa fase consente di amplificare il segnale in tensione presente sul nodo interno 45 e fornirlo al nodo di uscita 47, e prevede la disattivazione (sconnessione) della corrente di traslazione Iadd e il riaccoppiamento del nodo di uscita 47 alla linea di bit globale.

A tale scopo, nell'istante t = t3, il segnale di decodifica locale VY0 fornito al ramo di lettura 31 commuta allo stato basso, scollegando la cella di memoria da leggere 32 dalla rispettiva linea di bit globale MBL; il segnale di abilitazione generatore EN commuta allo stato basso, spegnendo il generatore di corrente 48; e il segnale di polarizzazione VCA viene commutato nuovamente allo stato alto, accendendo il transistore di connessione uscita 44 e causando la connessione del nodo interno 45 al nodo di uscita 47 del ramo di lettura.

In questa fase, avviene una condivisione di carica fra il condensatore parassita globale 52 e il condensatore di uscita 53, il cui esito dipende dallo stato di carica del condensatore parassita globale 52, ovvero dal fatto che la cella di memoria da leggere 32 fosse settata o resettata.

In particolare tale fase di condivisione è analoga a quella descritta nella summenzionata domanda di brevetto italiano 102016000024496 fra il condensatore parassita locale (qui indicato con 51) e il condensatore parassita globale (qui indicato con 52), e lì descritta in dettaglio sulla base del rapporto fra i valori di capacità presenti sul nodo globale e sul nodo locale.

A tale proposito, con riferimento nuovamente alla figura 7, si ricorda che, per effetto della fase di equalizzazione, le tensioni di uscita V0e V0' presenti sui nodi di uscita 47 e 47' nell'istante t = t3 sono fra loro uguali e pari a Vref.

La tensione di uscita V0' = Vref presente sul nodo di uscita 47' del ramo di riferimento 60 rimane costante durante la fase di condivisione, dato che il nodo di uscita 47' è isolato dal resto del circuito (transistori 46', 67 e 44' spenti).

Viceversa, la tensione di uscita VOpresente sul nodo di uscita 47 del ramo di lettura 31 varia.

In particolare, se la cella di memoria 32 da leggere era settata (stato memorizzato: ″1″ logico) e ha provocato la scarica del condensatore parassita globale 52 e la riduzione della tensione presente sul nodo interno 45, pari a -∆V45, la condivisione di carica fra il condensatore parassita globale 52 e il condensatore di uscita 53 provoca una riduzione della tensione di uscita VOpresente sul nodo di uscita 47.

Viceversa, se cella di memoria 32 da leggere era resettata (stato memorizzato: ″0″ logico) e ha provocato la carica del condensatore globale 52 e l'aumento della tensione presente sul nodo interno 45, pari a ∆V45, la condivisione di carica fra il condensatore parassita globale 52 e il condensatore di uscita 53 provoca un aumento della tensione di uscita VO presente sul nodo di uscita 47.

In pratica, al termine della fase di condivisione e chiamando Irla corrente tirata dalla cella di memoria da leggere 32, V0d = Vref il valore di tensione sul nodo di uscita 47 al termine della fase di traslazione caratteristica (pari al valore di equalizzazione, V0s il valore di tensione sul nodo di uscita 47 al termine della fase di condivisione, e ponendo ∆VO = V0s - V0d, si ha:

se Ir< Iadd V0s> VOdquindi VOs> Vref

se Ir > Iadd V0s < VOd quindi VOs < Vref

e

-∆VO = ∆V45 * (Cg/CO)

in cui Cge COsono rispettivamente la capacità del condensatore parassita globale 52, associato alla bit line globale MBL, e la capacità del condensatore di uscita 53, accoppiato al nodo di uscita 47, e ∆V45 è la variazione di tensione sul nodo 45 nella fase di traslazione caratteristica.

Fase di valutazione

Al termine della fase di condivisione, istante t4, il segnale di polarizzazione VCA viene commutato nuovamente allo stato basso, spegnendo il transistore di connessione uscita 44 e causando la sconnessione del nodo interno 45 dal nodo di uscita 47 del ramo di lettura 31, congelando così la tensione presente sul nodo di uscita 47 stesso.

L'amplificatore di lettura 50 può quindi confrontare la tensione VO presente sul nodo di uscita 47 con la tensione di riferimento Vref per determinare se il dato letto è uno ″0″ o un ″1″ logico.

In effetti, durante il funzionamento reale, ci sono effetti che modificano in parte quanto sopra descritto, senza tuttavia inficiare il principio di funzionamento.

Infatti, affinché il valore di corrente di soglia della cella di memoria da leggere 32 (a cui si inverte il valore di tensione sui nodi di uscita 47 e interno 45) sia pari alla corrente Iaddfornita dal generatore di corrente 48, il valore della tensione sul nodo interno 45 e quindi su tutta la linea di bit globale MBL, dovrebbe mantenersi costante anche nella fase di traslazione caratteristica, il che ovviamente non avviene a causa dell'accensione della cella di memoria da leggere 32 e del generatore di corrente 48. Infatti, durante la fase di traslazione caratteristica, a causa dell'accensione di questi, il valore della tensione sul nodo interno 45 si sposta e fa sì che anche i condensatori parassiti locale 51 e globale 52 partecipino alla dinamica della fase di traslazione caratteristica. In pratica, se, nella fase di traslazione caratteristica, il valore di tensione del nodo interno 45 si sposta di qualche millivolt rispetto al valore di equalizzazione, dato che ad esso sono associate resistenze dell’ordine di alcuni KΩ (a causa di resistenze parassite dei vari componenti, compresi i transistori di decodifica locale e globale 40, 42), può causare variazioni di corrente dell'ordine dei µA, cioè dello stesso ordine di grandezza delle correnti da valutare. Per risolvere tale problema, è tuttavia sufficiente, in fase di taratura del dispositivo di memoria 30, determinare il valore di corrente Iaddtale da compensare tale effetto, e l’effettivo spostamento delle distribuzioni D1, D2 di figura 3 avverrà ad una corrente della cella di memoria più alta di quella teorica, consentendo comunque di mantenere il nodo di uscita 47 alla stessa tensione del nodo di riferimento 47' al termine della fase di traslazione caratteristica, prima della fase di condivisione.

Nello stesso modo, in fase di taratura è possibile compensare ulteriori effetti dovuti a correnti di perdita nel circuito reale.

I vantaggi ottenibili dal dispositivo di memoria e dl metodo di lettura qui descritti sono evidenti da quanto sopra.

In particolare, grazie alla soluzione proposta, è possibile leggere in modo semplice celle di memoria di tipo a cambiamento di fase o di altro tipo in cui tutti o almeno alcuni degli stati memorizzati nelle celle di memoria sono associati ad una condizione di conduzione della cella e diventa difficile utilizzare riferimenti fissi per problemi di ritenzione o altro che causano la variabilità delle caratteristiche nel tempo o per altri motivi.

Inoltre, la soluzione proposta consente vantaggiosamente di sfruttare una linea di bit globale adiacente a quella associata alla cella di memoria da leggere, che dunque presenta caratteristiche elettriche, in particolare capacità parassite, simili.

Con la soluzione descritta, non è necessario l’utilizzo di strutture di riferimento, tranne che il generatore di corrente 48, in particolare non prevede l’utilizzo di celle di memoria di riferimento.

Di conseguenza, il dispositivo di memoria 30 presenta dimensioni e consumi elettrici inferiori rispetto a soluzioni note.

Il dispositivo di memoria 30 presenta inoltre una maggiore velocità di lettura.

Risulta infine chiaro che al dispositivo di memoria e al metodo di lettura qui descritti ed illustrati possono essere apportate modifiche e varianti senza per questo uscire dall’ambito protettivo della presente invenzione, come definito nelle rivendicazioni allegate.

Ad esempio, come indicato, la presente soluzione è applicabile anche ad altri tipi di dispositivi di memoria non volatile (di tipo “embedded” o “stand alone”), ad esempio flash, EPROM, o EEPROM, a singolo livello o multilivello, in cui sia richiesto un confronto di corrente per la lettura del dato memorizzato.

Inoltre, il segnale di abilitazione generatore EN, invece che agire direttamente sul generatore di corrente 48, può agire su un interruttore che accoppia/disaccoppia il generatore di corrente 48 al nodo interno 45, non modificando quindi il funzionamento sopra descritto.

Il primo transistore di equalizzazione 65 può mancare.

Claims (18)

1. RIVENDICAZIONI 1. Dispositivo di memoria non volatile (30), comprendente: una matrice di memoria (2; 33) formata da una pluralità di celle di memoria (3; 32) disposte su righe e colonne, in cui almeno una prima cella di memoria (32) memorizzante un dato è disposta su una prima colonna ed è accoppiabile ad una prima linea di bit (LBL, MBL); un primo ramo circuitale (31) associato alla prima linea di bit (BL) ed avente: un primo nodo (43) accoppiato alla prima linea di bit; un nodo di uscita (47); e mezzi a interruttore (40, 42, 44) configurati per accoppiare selettivamente il primo nodo alla prima cella di memoria e la prima linea di bit al nodo di uscita (47); uno stadio comparatore (50) avente un primo ingresso accoppiato al nodo di uscita (47), un secondo ingresso accoppiato ad una tensione di riferimento (Vref), ed un’uscita fornente un segnale di uscita indicativo di un dato memorizzato nella prima cella di memoria (32); un generatore di corrente (48), controllabile per iniettare una corrente di traslazione (Iadd) nella prima linea di bit (LBL, MBL), la corrente di traslazione essendo di valore tale da essere maggiore di una corrente attraversante la prima cella di memoria quando questa si trova in un primo stato di programmazione, e minore della corrente attraversante la prima cella di memoria quando questa si trova in un secondo stato di programmazione; e un’unità di comando (36) configurata in modo da comandare, durante un’operazione di lettura della prima cella di memoria, i mezzi a interruttore (40, 42, 44) in modo che: in una fase di precarica, in cui la prima cella di memoria (32) è disabilitata, la prima linea di bit viene precaricata ad una tensione di precarica linea e il generatore di corrente (48) è disattivato e non fornisce la corrente di traslazione (Iadd); in una fase di traslazione caratteristica, in cui la prima cella di memoria (32) è abilitata e connessa alla linea di bit, la prima linea di bit è disaccoppiata dal nodo di uscita (47), e il generatore di corrente (48) è attivato e fornisce la corrente di traslazione (Iadd) alla prima linea di bit, per cui la linea di bit si carica o scarica in funzione del dato memorizzato; e in una fase di rilevamento, il generatore di corrente (48) è disattivato e i mezzi a interruttore (42, 44) collegano la prima linea di bit al nodo di uscita (47).
2. 2. Dispositivo secondo la rivendicazione 1, il cui il primo ramo circuitale (31) comprende inoltre: un secondo nodo (45); un primo interruttore di connessione (42) configurato per accoppiare selettivamente il primo nodo (43) al secondo nodo (45); e un secondo interruttore di connessione (44) configurato per accoppiare selettivamente il secondo nodo (45) al nodo di uscita (47), in cui, nella fase di precarica, il primo e il secondo nodo (43, 45) sono precaricati a rispettive tensioni di precarica; nella fase di traslazione caratteristica, il secondo interruttore di connessione (44) disaccoppia secondo nodo (45) dal nodo di uscita (47) e, nella fase di rilevamento, il secondo interruttore di connessione (44) collega il secondo nodo (45) al nodo di uscita (47).
3. 3. Dispositivo secondo la rivendicazione 2, comprendente inoltre una prima capacità (52) accoppiata al primo nodo (43) e una seconda capacità (53) accoppiata al nodo di uscita (47); in cui l'unità di comando(36) è configurata in modo che, in una fase di condivisione, seguente la fase di traslazione caratteristica e precedente la fase di rilevamento, la prima cella di memoria (32) viene disaccoppiata dal primo nodo (43), il generatore di corrente 48 viene disattivato, e il secondo nodo (45) viene accoppiato al nodo di uscita (47) in modo da causare una ripartizione di carica tra la prima e la seconda capacità (52, 53).
4. 4. Dispositivo secondo la rivendicazione 2 o 3, in cui la matrice di memoria (33) comprende una seconda cella di memoria (32') memorizzante un dato, la seconda cella di memoria essendo disposta su una seconda colonna ed accoppiabile ad una seconda linea di bit (LBL', MLB'), differente dalla prima linea di bit (LBL, MBL), il dispositivo comprendendo inoltre: un secondo ramo circuitale (60) associato alla seconda linea di bit (LBL', MLB') ed avente un terzo nodo (43') accoppiato alla seconda linea di bit; un quarto nodo (45'); e un nodo di riferimento (47'), accoppiato al secondo ingresso dello stadio comparatore (50); un terzo interruttore di connessione (42') disposto fra il terzo nodo (43') e il quarto nodo (45'); e un quarto interruttore di connessione (44') disposto fra il quarto nodo ed il nodo di riferimento (47'); uno stadio di accoppiamento (65-67) comprendente un primo interruttore di accoppiamento (67), controllabile dall'unità di comando (36) per accoppiare reciprocamente il nodo di uscita (47) e il nodo di riferimento (47') in una fase di equalizzazione, seguente la fase di precarica e precedente la fase di traslazione caratteristica, e per disaccoppiare il nodo di uscita (47) e il nodo di riferimento (47') nella fase di traslazione caratteristica e di rilevamento.
5. 5. Dispositivo secondo la rivendicazione 4 quando dipendente dalla rivendicazione 3, in cui lo stadio di accoppiamento (65-67) comprende inoltre un secondo interruttore di accoppiamento (66), controllabile dall'unità di comando (36), per accoppiare il secondo e il quarto nodo (45, 45') del primo (31) e del secondo (60) ramo circuitale durante la fase di equalizzazione e per disaccoppiare il secondo e il quarto nodo (45, 45') durante le fasi di traslazione caratteristica e condivisione.
6. 6. Dispositivo secondo la rivendicazione 5, in cui lo stadio di accoppiamento (65-67) comprende inoltre un terzo interruttore di accoppiamento (65), controllabile dall'unità di comando (36), per accoppiare il primo e il terzo nodo (45, 45') del primo (31) e del secondo (60) ramo circuitale durante la fase di equalizzazione e disaccoppiare il primo e il terzo nodo durante le fasi di traslazione caratteristica e condivisione.
7. 7. Dispositivo secondo una qualsiasi delle rivendicazioni 3 o 5 o 6, in cui la prima linea di bit (LBL, MBL) comprende una prima linea di bit globale (MBL) ed una prima linea di bit locale (LBL); e il primo ramo circuitale (31) comprende inoltre un quinto transistore di connessione (40) avente un primo terminale accoppiato alla prima linea di bit locale (LBL), un secondo terminale accoppiato alla prima linea di bit globale (MBL) e un terminale di controllo ricevente un primo segnale di decodifica locale (VY0) dall'unità di controllo, in cui il quinto transistore di connessione (40) è controllabile dall'unità di comando (36) in modo da accoppiare la prima linea di bit locale (LBL) alla prima linea di bit globale (MBL) nelle fasi di precarica, equalizzazione e traslazione caratteristica e disaccoppiare la prima linea di bit locale dalla prima linea di bit globale nella fase di condivisione.
8. 8. Dispositivo secondo la rivendicazione 7 qualora dipendente dalla rivendicazione 4, in cui la seconda linea di bit (LBL', MBL') comprende una seconda linea di bit globale (MBL') ed una seconda linea di bit locale (LBL'); e il secondo ramo circuitale (60) comprende inoltre un sesto transistore di connessione (40') avente un primo terminale accoppiato alla seconda linea di bit locale (LBL'), un secondo terminale accoppiato alla seconda linea di bit globale (MBL') e un terminale di controllo ricevente un secondo segnale di decodifica locale (VY0') dall'unità di controllo (36), in cui il sesto transistore di connessione (40') è controllabile dall'unità di comando (36) in modo mantenere spenta la seconda cella di memoria (32') durante l’operazione di lettura della prima cella di memoria (32).
9. 9. Dispositivo secondo la rivendicazione 8, in cui la prima e la seconda linea di bit globale (MBL, MBL') sono adiacenti.
10. 10. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui le celle di memoria (32, 32') sono celle di memoria a cambiamento di fase.
11. 11. Dispositivo secondo una qualsiasi delle rivendicazioni 2-10, in cui il generatore di corrente (48) è selettivamente accoppiato al secondo nodo (45).
12. 12. Metodo di lettura di una cella di memoria (32) di un dispositivo di memoria non volatile (30) avente una matrice di memoria (33) formata da una pluralità di celle di memoria (3; 32) disposte su righe e colonne, in cui almeno una prima cella di memoria (32) memorizzante un dato è disposta su una prima colonna ed è accoppiabile ad una prima linea di bit (LBL, MBL); un primo ramo circuitale (31) è associato alla prima linea di bit (LBL, MBL) ed ha un primo nodo (43) accoppiato alla prima linea di bit e un nodo di uscita (47) e un generatore di corrente (48) controllabile per iniettare una corrente di traslazione (Iadd) nella prima linea di bit (LBL, MBL), la corrente di traslazione essendo di valore tale da essere maggiore di una corrente attraversante la prima cella di memoria (32) quando questa si trova in un primo stato di programmazione, e minore della corrente attraversante la prima cella di memoria quando questa si trova in un secondo stato di programmazione il metodo comprendendo: una fase di precarica, in cui la prima cella di memoria (32) è disabilitata, il prima linea di bit( LBL, MBL) è precaricata ad una tensione di precarica linea e il generatore di corrente (48) è disattivato e non fornisce la corrente di traslazione (Iadd); una fase di traslazione caratteristica, in cui la prima cella di memoria è abilitata e connessa alla prima linea di bit (LBL, MBL), la prima linea di bit è disaccoppiata dal nodo di uscita (47), e il generatore di corrente (48) fornisce la corrente di traslazione (Iadd) alla prima linea di bit, (LBL, MBL), e in cui, in funzione del dato memorizzato, la linea di bit si porta ad una tensione traslata, minore o maggiore della tensione di precarica linea; e una fase di rilevamento, in cui viene interrotta la corrente di traslazione (Iadd), la prima linea di bit viene collegata al nodo di uscita (47) e la tensione traslata viene comparata con una tensione di riferimento (Vref).
13. 13. Metodo secondo la rivendicazione 12, in cui il primo ramo circuitale (31) comprende inoltre un secondo nodo (45) interposto fra il primo nodo (43) e il nodo di uscita, in cui: nella fase di precarica, il primo e il secondo nodo (43, 45) sono precaricati a rispettivi primi valori di tensione; nella fase di traslazione caratteristica, il secondo nodo (45) è disaccoppiato dal nodo di uscita (47); e nella fase di rilevamento, il secondo nodo (45) è accoppiato al nodo di uscita (47).
14. 14. Metodo secondo la rivendicazione 13, in cui la corrente di traslazione (Iadd) è una corrente costante.
15. 15. Metodo secondo la rivendicazione 13 o 14, comprendente inoltre una fase di condivisione, seguente la fase di traslazione caratteristica e precedente la fase di rilevamento, in cui la prima cella di memoria (32) viene disaccoppiata dal primo nodo (43), il generatore di corrente viene disattivato, e il primo e il secondo nodo (43, 45) vengono accoppiati reciprocamente in modo da generare una ripartizione di carica tra una prima capacità (52) accoppiata al primo nodo (43) e una seconda capacità (53) accoppiata al secondo nodo (45).
16. 16. Metodo secondo la rivendicazione 15, in cui, nella fase di condivisione, il secondo valore di tensione sul primo nodo (45) è inferiore al primo valore di tensione sul primo nodo, nel caso in cui il dato memorizzato sia un ‘1’ logico; ed è superiore al primo valore di tensione sul primo nodo, nel caso in cui il dato memorizzato sia uno ‘0’ logico.
17. 17. Metodo secondo una qualsiasi delle rivendicazioni 13-16, cui la matrice di memoria (33) comprende una seconda cella di memoria (32') memorizzante un dato, disposta su una seconda colonna ed accoppiabile ad una seconda linea di bit (LBL', MBL'), differente dalla prima linea di bit (LBL, MBL), e il dispositivo comprende inoltre un secondo ramo circuitale (60) associato alla seconda linea di bit (LBL', MBL') ed avente un terzo nodo (43') accoppiato alla seconda linea di bit; un quarto nodo (45') accoppiabile selettivamente al terzo nodo; e un nodo di riferimento (47'), accoppiabile selettivamente al quarto nodo e accoppiato al secondo ingresso dello stadio comparatore per fornire la tensione di riferimento (Vref); il metodo comprendendo inoltre: una fase di equalizzazione, seguente la fase di precarica e precedente la fase di traslazione caratteristica, in cui il nodo di uscita (47) e il nodo di riferimento (47') sono accoppiati reciprocamente e portati ad uno stesso valore di tensione, in cui, nella fase di traslazione caratteristica, il nodo di uscita (47) e il nodo di riferimento (47') vengono disaccoppiati uno dall'altro, e durante la fase di rilevamento, vengono confrontate tensioni presenti sul nodo di uscita (47) e sul nodo di riferimento (47').
18. 18. Metodo secondo la rivendicazione 17, in cui, nella fase di equalizzazione, il primo nodo (43) e il terzo nodo (43') vengono accoppiati fra loro e portati ad uno stesso valore di tensione e il secondo nodo (45) e il quarto nodo (45') vengono accoppiati fra loro e portati ad uno stesso valore di tensione.