CN102272850B - 对空间和温度变化的敏感性减少的感测电路和方法 - Google Patents

对空间和温度变化的敏感性减少的感测电路和方法 Download PDF

Info

Publication number
CN102272850B
CN102272850B CN200980153801.9A CN200980153801A CN102272850B CN 102272850 B CN102272850 B CN 102272850B CN 200980153801 A CN200980153801 A CN 200980153801A CN 102272850 B CN102272850 B CN 102272850B
Authority
CN
China
Prior art keywords
voltage
sensing
transistor
sensing device
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200980153801.9A
Other languages
English (en)
Other versions
CN102272850A (zh
Inventor
莫汉·瓦姆西·东加
马恩·梅
东谷政昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Delphi International Operations Luxembourg SARL
Original Assignee
SanDisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Corp filed Critical SanDisk Corp
Publication of CN102272850A publication Critical patent/CN102272850A/zh
Application granted granted Critical
Publication of CN102272850B publication Critical patent/CN102272850B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

公开了一种感测放大器。一个实施例是一种包括感测器件(104)和耦合到感测器件的感测晶体管(287)的感测电路(106)。耦合到感测晶体管和感测器件的第一开关(288)使感测器件被充电至第一电压，该第一电压为感测晶体管的阈值电压的函数。一个或多个第二开关(282，293，291，289)耦合到感测器件和目标元件(10)。第二开关将感测器件耦合到目标元件以修改感测器件上的第一电压并在向感测晶体管施加修改后的第一电压的感测阶段期间将目标元件与感测器件去耦合。基于感测晶体管是否响应于向感测晶体管施加修改后的第一电压而接通来确定目标元件(10)的状况。

Description

对空间和温度变化的敏感性减少的感测电路和方法
技术领域
根据本公开内容的实施例涉及感测放大器。
背景技术
半导体存储器已经变得更普遍用于各种电子器件。例如非易失性半导体存储器被用在个人导航设备、蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备和其它设备中。电可擦除可编程只读存储器(EEPROM)和闪存属于最普遍的非易失性半导体存储器。
EEPROM和闪存均利用定位于半导体衬底中的沟道区上方并且与沟道区绝缘的浮动栅极。浮动栅极和沟道区定位于源极区与漏极区之间。控制栅极被设置于浮动栅极之上并且与浮动栅极隔离。晶体管的阈值电压由保留在浮动栅极上的电荷量所控制。也就是说，在接通晶体管以在它的源极与逻辑之间允许导通之前必须向控制栅极施加的最少电压量由浮动栅极上的电荷电平控制。
一些EEPROM或闪存器件具有称为NAND配置的如下配置，在该配置中，将存储器单元分组为多个NAND串，其中各NAND串均与位线关联。当对EEPROM或闪存器件如NAND闪存器件进行编程时，通常向控制栅极施加编程电压并将位线接地。向浮动栅极中注入来自沟道的电子。当电子在浮动栅极中累积时，浮动栅极变成带负电并且存储器单元的阈值电压上升，从而存储器单元处于编程状态。可以有两个、四个、八个或甚至十六个不同的编程状态，各编程状态以不同阈值电压电平或范围为特征。希望将针对各状态的阈值电压分布保持为窄，以便避免将一个编程状态误认为另一个编程状态。可以在标题为“Source Side Self BoostingTechniq ue for Non-Volatile Memory”的美国专利6,859,397、标题为“Detecting Over Programmed Memory”的美国专利6,917,542和标题为“Programming Non-Volatile Memory”的美国专利6,888,758中找到关于编程的更多信息，所列出的三项专利都通过引用整体结合于此。
可以按照响应于向存储器元件的栅极施加的读电压而流过存储器元件的电流量来感测存储器元件的编程状态。如果读电压高于阈值电压，则存储器单元将接通并且导通有效电流。存储器单元的感测可以由称为感测放大器(S/A)的电路进行。S/A的功能在于感测存储器单元的阈值电压(通过电压感测或电流感测)。作为例子，S/A确定存储器单元是否导通比特定“分界电流”更大的电流。如果是，则存储器单元响应于读电压而接通，因此意味着阈值电压在读电压以下。
存储器阵列可以具有数以千计或甚至数以万计的感测放大器。然而由于在感测放大器之间的物理差异，所以它们的感测电平将略有差异。在不同S/A之间的感测电平变化使得难以实现针对各种编程状态的窄电压分布。
此外，S/A中的感测元件(例如晶体管)的特性也是温度的函数。通常必须施加某一形式的温度补偿。通常在全局基础上施加温度补偿。然而可能有未考虑的某一局部温度变化。这一局部温度变化也可能导致比如针对各种编程状态的电压分布宽这样的问题。
注意前文所讨论的仅是在S/A之间的变化可能导致问题的一个例子。因此将理解这些S/A问题并不限于存储器阵列。
发明内容
公开一种减少或消除S/A的感测元件中的局部变化(空间和温度)的感测电路和方法。在一个实施例中，S/A中的感测晶体管用来对感测电容器既充电又感测。这一技术可以减少或消除由于在感测放大器之间的变化所致的问题。
一个实施例是一种包括感测器件和耦合到感测器件的感测晶体管的感测电路。耦合到感测晶体管和感测器件的第一开关使感测器件被充电至第一电压，该第一电压为感测晶体管的阈值电压的函数。一个或多个第二开关将感测器件耦合到目标元件以修改感测器件上的第一电压并且在向感测晶体管施加修改后的第一电压的感测阶段期间将目标元件与感测器件去耦合。基于感测晶体管是否响应于向感测晶体管施加修改后的第一电压而接通来确定目标元件的状况。
一个实施例是一种包括非易失性存储元件和感测放大器的存储器阵列。成组非易失性存储元件与位线关联。感测放大器感测位线的状况。单个感测放大器包括感测器件和耦合到感测器件的感测晶体管。耦合到感测晶体管和感测器件的第一开关使感测器件被充电至第一电压，该第一电压为感测晶体管的阈值电压的函数。一个或多个第二开关将感测器件耦合到目标元件以修改感测器件上的第一电压并且在向感测晶体管施加修改后的第一电压的感测阶段期间将位线与感测器件去耦合。基于感测晶体管是否响应于向感测晶体管施加修改后的第一电压而接通来确定位线的状况。
一个实施例是一种感测方法。该方法包括：将感测器件充电至第一电压，该第一电压为感测晶体管的阈值电压的函数；将感测器件耦合到目标元件以修改感测器件上的第一电压；向感测晶体管施加修改后的第一电压；并且基于感测晶体管是否响应于向感测晶体管施加第二电压而接通来确定目标元件的状况。
附图说明
图1是电压调节器的一个实施例的框图。
图2是图1的电压调节器的一个实施例的电路图。
图3是向图2的电压调节器输入的信号的一个实施例的时序图。
图4A是NAND串的俯视图。
图4B是NAND串的等效电路图。
图4C是非易失性存储器系统的框图。
图4D是示出存储器阵列的一个实施例的框图。
图4E是示出感测块的一个实施例的框图。
具体实施方式
图1是连接到目标元件10的感测模块480的一个实施例的框图。一般而言，感测模块480包含调控电路102、感测器件104、感测电路106和锁存器108。感测模块480的基本操作如下。感测电路106基于电压VDD_CHG形成感测器件104上的信号。例如，感测电路106用来将感测器件104充电至某一电压电平。在一个实施例中，感测器件104被实施为电容器。
在感测器件104上形成信号的同时，目标元件10可以由调控电路102预调控。在一个实施例中，目标元件10是闪存阵列形式的存储器单元，而调控电路102为位线预充电电路。在该例中，位线预充电电路将位线充电至预定电压。
然后，感测器件104连接到目标元件10，这使感测器件104上的信号改变。在一个实施例中，在这里称为“积分时间”的时间段内感测器件104连接到目标元件10。如果目标元件10为存储器单元，则与存储器单元关联的位线的导通电流将依赖于存储器单元的编程状态。这里在下文中讨论位线的感测状况的更多细节。导通电流(Icond)按照基于下式的速率对感测器件104放电：
Icond＝Cdv/dt式1
在上式中，C为感测器件104的电容，dv为在感测器件104两端的电压的改变，dt为积分时间，而Icond为来自目标元件10的电流。
在积分时间结束之后，感测器件104连接到感测电路106，感测电路106感测该感测器件104上的信号。具体而言，感测电路106确定感测器件104上的信号是在某个电平以上还是以下。作为具体例子，感测电路106具有如下感测晶体管，该感测晶体管响应于从感测器件104向感测晶体管的栅极施加电压而接通或不接通。
感测电路106连接到锁存器108，该锁存器基于感测电路106感测到的状况来存储值。作为具体例子，锁存器108基于感测电路106中的感测晶体管是否接通而具有第一状态或第二状态。
如果感测到晶体管接通，则知道来自目标元件10的电流高于“分界电流”。如果感测到晶体管未接通，则知道来自目标元件10的电流在分界电流以下。通过变更感测器件104的放电时间段，可以改变分界电流的量值。例如，更短积分时间等同更高分界电流(参见式1)
感测电路106包含在感测器件104已经耦合到目标元件10之后既在将感测器件104充电至某个电压时又在确定感测器件104上的电压时所涉及到的一个或多个感测晶体管。由于相同晶体管既用于对感测器件104充电又用于感测感测器件104，所以感测晶体管的阈值电压的可变性并非一个因素。这可以减少或消除由于在感测放大器之间的物理变化以及局部温度变化所致的问题。
图2是连接到位线36和存储器单元10的感测模块480的一个实施例的电路图。感测模块480经由耦合的位线36感测存储器单元10的导通电流。感测模块480包括预充电电路102、感测器件104、感测电路106和锁存器108。图2的电路是图1的感测模块480的一种实施方式。预充电电路102是图1的调控电路102的一种实施方式。在集成电路环境中，感测器件104可以电容器，该电容器通常用晶体管来实施。因此感测器件104在图2中示出为电容器。感测电路104具有预定电容，例如30fF，可以针对最优电流确定来选择该预定电容。
当预充电电路102被使能时，它使位线电压变成适合于感测的预定漏极电压。同时针对所考虑的给定存储器状态将存储器单元10的控制栅极设置到预定阈值电压。这可以根据存储器单元的阈值电压来使有效源极-漏极导通电流在存储器单元10中流动。可以从耦合的位线36感测导通电流。假设在存储器单元10的源极与漏极之间存在标称电压差，导通电流的量值是向存储器单元10中编程的电荷和向栅极施加的读电压的函数。
感测电路106具有连接到感测器件104的PMOS感测晶体管287。具体而言，p沟道感测晶体管287的源极连接到VDD_CHG而栅极连接到感测器件104。切换晶体管288响应于信号HLL将栅极连接到感测晶体管287的漏极。在效果上，感测晶体管287变成连接二极管的晶体管，这造成将感测器件104预充电至VDD_CHG-(VTPSEN+VOVX)。电压VTPSEN为感测晶体管287的阈值电压，而电压VOVX为感测晶体管287的过驱动电压。可以在与位线36被预充电的相同时间区间期间对感测器件104预充电。在感测器件104与预充电电路102之间的晶体管289在预充电区间期间关断，从而感测器件104与预充电电路102断开连接。因此预充电电路102和位线36在预充电阶段期间均不影响感测器件104。
在预充电阶段结束之后，感测器件104连接到位线36以使得能够感测存储器单元10的编程状态。晶体管288关断以中断将感测器件104充电至在感测晶体管287的源极的电压。另外，预充电电路102中的晶体管289接通以将感测器件104连接到预充电电路102。这时，晶体管291、293和282也接通而晶体管295关断，从而感测器件104连接到位线36。
感测晶体管287适于作为电流电平的鉴别器或比较器。它确定传导电流是高于还是低于给定的分界电流值IDEMARC。基于电流电平的确定将锁存器108设置成某个状态。具体而言，在晶体管211与212之间的节点连接到锁存器108中的标为“INV”的节点。信号STB是用来接通晶体管211以使得值被存储于锁存器108中的选通信号。锁存器108中的节点INV(以及锁存器108中的节点LAT)处的值依赖于感测晶体管287在选通信号STB确立时是否导通。具体而言，如果感测晶体管287在选通信号STB期间导通则拉高节点INV，而如果感测晶体管287关断则拉低节点INV。
感测模块480为多次通行感测模块(multi-pass sense module)。也就是说，感测模块480被设计成在多次通行中感测存储器单元10的编程状态。注意，对于存储器阵列中的每条位线36都可以有一个感测模块480。各感测模块480可以用来在各位线36上感测所选存储器单元10的编程状态。因此数以千计(或甚至数以万计)的感测模块480可以同时工作。这意味着数目很大的位线36可以同时导通电流，这可以引起“源极线偏置”。源极线偏置归因于位线导通电流行进经过连接到位线36的共用源极线的非零电阻。
一种用于使源极线偏置的影响最小化的技术是关断存储器单元10的具有最大导通电流的位线36而又存储对它们具有强导通电流的指示。然后进行第二次通行以感测位线未关断的那些存储器单元的编程状态。第二次感测可以使用比第一积分时间更长的积分时间，从而分界电流更小。
在图2的电路中，在应用多次通行感测的一个实施例中向晶体管291施加信号LAT而向晶体管295施加信号INV。如果信号INV为高，则这将把连接的位线36拉低至接地电压。这将无论控制栅极电压如何都阻止存储器单元10中的导通电流流动，这是因为在它的源极与漏极之间将无电压差。如果信号LAT为低，则这将无论向预充电电路102中的晶体管施加的其余信号的状态如何都将位线36与感测器件104断开连接。注意，并未要求感测模块480为多次通行感测模块。
感测模块480的一个特征在于，结合了在感测期间向位线36施加恒定电压供给，以便避免位线到位线的耦合。避免这样的耦合允许将偶数和奇数位线一起感测，这称为全位线(ABL)感测。也就是说，由于避免在位线之间的耦合，所以可以同时感测偶数和奇数位线。向位线36的恒定电压供给由位线电压钳位晶体管293实施。位线电压钳位晶体管293如同二极管钳位器一样操作，其中晶体管293与位线36串联。晶体管293的的栅极偏置成与在它的阈值电压VT以上的所需位线电压VBL相等的恒定电压BLC。以这一方式，晶体管293将位线36与感测器件104隔离并且设置用于位线36的恒定电压电平，比如希望的VBL＝0.5至0.7伏。一般而言，将位线电压电平设置成一电平，使得该电平低到足以避免长的预充电时间而又高到足以避免接地噪声和其它因素。注意，并未要求感测模块480具有用于向位线36提供恒定电压供给的晶体管93。在一个实施例中，对一组奇数位线或一组偶数位线进行感测，而不是一起感测所有位线。
源极线偏置、多次通行感测和ABL感测的更多细节美国专利7.196,931中讨论，通过引用结合于此以用于所有目的。
在一个实施例中，将有一页存储器单元由对应数目的感测模块480操作。页面控制器(图2中未示出)向各感测模块480供应控制和时序信号。在一个实施例中，页面控制器实施为图4C中所示控制电路520中的状态机522的部分。在另一实施例中，页面控制器为读/写电路530的部分。页面控制器通过预定次数的通行(j＝1至N)循环各多次通行感测模块480。页面控制也可以通过控制积分时间来为各次通行规定预定分界电流值。
已经标注图2中的各种节点以表明向该节点施加的信号。注意在图2中应用两个不同供给电压。第一电压为VDD_SA。另一电压为VDD_CHG。使用VDD_SA作为用于预充电电路102和锁存器108的上限(upper rail)。值得注意的是，使用VDD_CHG作为用于感测电路106的上限。VDD_SA为恒定电压。然而VDD_CHG如图3的时序图中所示变化。具体而言，VDD_CHG在感测器件104充电的同时等于VDD_SA+VTO。然而当感测器件104由感测晶体管287感测时，VDD_CHG等于VDD_SA。注意，感测器件104可以只被充电至VDD_SA减去感测晶体管287的阈值电压与过驱动电压之和。然而，可以希望将感测器件104充电至约VDD_SA。因此电压VTO可以近似等于感测晶体管287的阈值电压。电压VTO可以略大于阈值电压以考虑到过驱动电压。然而注意，过驱动电压仅可以是阈值电压的小部分。注意，VTO的确切值无关紧要。换而言之，并未要求感测器件104确切充电至VDD_SA。
将参照图2和图3(A)-3(I)的时序图描述感测模块480的操作和时序。图3(A)-3(I)分成阶段(1)-(6)。
阶段(1)
起初向感测电路106中的晶体管212和向锁存器108中的晶体管213施加重置信号(图3(A))。这将锁存器108的状态重置为已知状态。具体而言，将节点LAT重置为“高”而将节点INV重置为“低”。具体而言，将晶体管212拉成接地，这将把信号INV拉成低。同时，将晶体管213拉成VDD_CHG，这将互补信号LAT升至高。
阶段(2)
阶段2使用预充电电路102对位线预充电而使用感测电路106对感测器件104预充电。
预充电电路102经由使能信号BLS(图3(B))连接到位线36。电压钳位晶体管293由BLC(图3(C))使能。这时，晶体管215由信号BLX(图3(D))接通。另外，晶体管291由于LAT(图3(H))由于重置信号被设置成高而接通，并且晶体管295由于INV(图3(H))被设置成低而关断。因而基于电压VDD_DA对位线36充电。在一个实施例中，预充电电路102对位线36预充电预定时间段。这将使位线36达到用于感测其中的导通电流的最佳电压。将朝着如位线电压钳位器293设置的所需位线电压上拉位线36。上拉速率将依赖于位线36中的导通电流。导通电流越小，上拉越快。
也在预充电期间对感测器件104充电。然而用与位线36的充电不同的电路元件进行感测器件104的充电。具体而言，感测电路106中的元件用来对感测器件104充电，这有别于预充电电路102中的元件。感测电路106中的晶体管288由信号HLL(图3(E))接通，这使电压形成于感测器件104上。因而将感测器件104充电至以下电压：
VDD_SA+VTO-(Vthx+Vovx)  式2
在式2中，Vthx为感测晶体管287的阈值电压，而Vovx为感测晶体管287的过驱动电压。如先前讨论的那样，VDD_SA+VTO为在感测晶体管287的源极施加的充电电压。注意，过驱动电压将比阈值电压小得多。另外，随着从一个感测晶体管到下一个感测晶体管，Vovx的变动将比阈值电压变动少得多。注意，并未要求将感测器件104预充电与位线36相同的预充电时间段。
阶段(3)
阶段3为其中使信号HLL(用于对感测器件104预充电)下降(图3(D1))的恢复阶段(图3(D1))。
阶段(4)
阶段4为感测阶段。在感测阶段期间，感测器件104连接到位线36以将感测器件104放电预定时间段(积分时段)。晶体管289由信号XLL(图3(F))接通以将位线36连接到感测器件104。信号XXL活跃的时间长度限定了积分时段。注意，这时将感测器件104上的电压施加到感测晶体管287的栅极。然而，尚未测试感测晶体管287的状况(它是否导通)。
在感测器件104已经由导通电流ICOND放电了积分时段TSEN之后，感测器件104上的电压VSEN由式3给定，其中CSEN为感测器件104的电容。
VSEN＝VDD_SA+VTO-(Vthx+Vovx)-ICONDTSEN/CSEN  式3
在阶段4期间，充电电压VDD_CHG朝着VDD_SA降低(图3(G1))。充电电压VDD_CHG在积分时段期间可以达到或不达到VDD_SA。
阶段(5)
阶段5为用于允许充电电压VDD_CHG调稳降至VDD_SA的可选恢复时段。如果VDD_CHG可以在积分时段(阶段4)内调稳降至量值等于VDD_SA，则无需这一恢复阶段。
阶段(6)
在阶段6期间感测晶体管287的状况被测试并被锁存在锁存器108中。感测电路106包括两个串联p晶体管287和211，这些晶体管适于作为用于如下节点的上拉，该节点寄存信号INV。p晶体管211由变低的读选通信号STB使能。
感测器件104上的电压VSEN确定感测晶体管287的栅极到源极电压将是什么(注意这两个电压不相同)。因此电压VSEN确定感测晶体管287是否将接通。对于其中感测晶体管287确实接通的情况，以下关系成立：
VDD_SA-VSEN＞Vthx  式4
式4简单地表明感测晶体管287接通的状况。回顾充电电压VDD_CHG截至这时已经减少至VDD_SA。式4意味着下式：
(Vthx+Vovx)+ICELLTSEN/CSEN-VTO＞Vthx  式5
组合式3和4得到式5的关系。注意可以从式5去除感测晶体管287的阈值电压，该式改写如下。
ICELLTSEN/CSEN＞(Vovx-VTO)  式6
现在可以按照将使感测晶体管287导通的单元导通电流(也可以称为分界电流IDEMARC)改写式6。
IDEMARC＞(Vovx-VTO)CSEN/TSEN  式7
因此分界电流IDEMARC并非感测晶体管287的阈值电压Vthx的函数。过驱动电压Vovx小并且随着从一个感测晶体管到下一个感测晶体管而具有很小变化。另外抵消可能原本由于Vthx所致的温度变化，这是因为感测完全独立于Vthx。
感测电路106的输出在阶段6中由锁存电路108锁存。锁存电路108形成为由晶体管213、231、225和233与晶体管235和237一起形成为设置/重置锁存器。p晶体管213由信号RST控制，而n晶体管225由信号STB控制。如先前讨论的那样，晶体管211由选通信号STB(图3(H1))接通，并且同时晶体管225由补码(compliment)STBn接通。在感测晶体管287在这一阶段中确实接通的情况下，然后在锁存信号STB选通低时，输出信号INV将拉高并且将由锁存器108锁存(图3(I1))。另一方面，感测晶体管287在这一阶段中不接通，锁存器108将保持不变，在该情况下INV保持低(图3(I2))。
在另一实施例中，基于与位线36的电荷共享对感测电容器104放电而不是使用位线36的导通电流ICOND对感测电容器104放电。例如将位线36充电至预定电压，比如0.7V。然后向存储器单元10的栅极施加读电压而向与位线36关联的其它储存器单元的栅极施加读通行电压。如果存储器单元10的阈值电压在读电压以下，则存储器单元10将接通。读通行电压无论其余存储器单元的阈值电压如何都将使这些其余存储器单元导通。
如果存储器单元10接通，则导通电流ICOND将为大并且位线36将充电至更小电压，例如0.3V。如果存储器单元10未接通，则位线电压将保持在约0.7V。因此在位线36上建立相对高或相对低的电压。然而，当在位线36上建立这一电压时，感测电容器104不连接到位线36。
在已经在位线36上建立电压之后，向晶体管282的栅极施加如下电压，如果位线36处于低电压，则该电压将接通晶体管282，而如果位线36处于更高电压，则该电压不会接通晶体管282。例如，向晶体管282的栅极施加约0.4V的电压加上晶体管282的阈值电压。如果晶体管282接通，则在感测电容器104与位线36之间出现电荷共享，这将有效降低感测电容器104上的电压。如果晶体管282不接通，则不会影响感测电容器104上的电压。
在一个实施例中，在使用NAND结构的闪存系统内使用感测模块感测模块480。NAND结构包括布置在两个选择栅极之间夹入的、串联的多个晶体管。这些串联的晶体管和所选栅极称为NAND串。图4A是示出了一个NAND串的俯视图。图4B为该NAND串的等效电路。图4A和4B中所示NAND串包括在第一(或漏极侧)选择栅极420与第二(或源极侧)选择栅极422之间夹入的四个串联晶体管400、402、404和406。选择栅极420经由位线接触426将NAND串连接到位线。选择栅极422将NAND串连接到源极线428。通过向选择线SGD施加适当电压来控制选择栅极420。通过向选择线SGS施加适当电压来控制选择栅极422。各晶体管400、402、404和406具有控制栅极和浮动栅极。例如晶体管400具有控制栅极400CG和浮动栅极400FG。晶体管402具有控制栅极402CG和浮动栅极402FG。晶体管404具有控制栅极404CG和浮动栅极404FG。晶体管406具有控制栅极406CG和浮动栅极406FG。控制栅极400CG连接到字线WL3，控制栅极402CG连接到字线WL2，控制栅极404CG连接到字线WL1，而控制栅极406CG连接到字线WL0。
注意虽然图4A和4B示出了NADN串中的四个存储器单元，但是四个晶体管的使用仅作为例子提供。NAND串可以具有少于四个存储器单元或多于四个存储器单元。例如一些NAND串将包括八个存储器单元、16个存储器单元、32个存储器单元、64个存储器单元、128个存储器单元等。这里的讨论并不限于NAND串中的任何具体数目的存储器单元。
一种用于使用NAND结构的闪存系统的典型架构将包括若干NAND串。各NAND串连接到源极线而它的源极选择栅极由选择线SGS控制并且连接到它的关联位线而它的漏极选择栅极由选择线SGD控制。各位线和经由位线接触连接到该位线的相应NAND串包括存储器单元阵列的列。与多个NAND串共享位线。通常，位线在与字线垂直的方向上在NAND串上面伸展并且连接到一个或多个感测放大器。
各存储器单元可以存储数据(模拟或数字)。当存储一位数字数据时，存储器单元的可能阈值电压范围被分为分配有逻辑数据“1”和“0”的两个范围。在NAND型闪存的一个例子中，阈值电压在存储器单元被擦除之后为负并且定义为逻辑“1”。阈值电压在编程之后为正并且定义为逻辑“0”。当阈值电压为负时并且通过向控制栅极施加0伏来尝试读取时，存储器单元将接通以表明逻辑一被存储。当阈值电压为正并且通过向控制栅极施加0伏来尝试读操作时，存储器单元不会接通，这表明逻辑零被存储。
在存储多个电平的数据的情况下，可能阈值电压的范围被分成多个数据电平。例如，如果存储四个电平的数据(两位数据)，则将有向数据值“11”、“10”、“01”和“00”分配的四个阈值电压范围。在NAND型存储器的一个例子中，在擦除操作之后的阈值电压为负并且定义为“11”。正阈值电压用于数据状态“10”、“01”和“00”。如果存储八个电平的信息(或状态)(例如用于三位数据)，则将有向数据值“000”、“001”、“010”、“011”、“100”、“101”、“110”和“111”分配的八个阈值电压范围。
在编程到储存器单元中的数据与单元的阈值电压电平之间的具体关系依赖于为单元采用的数据编码方案。例如，均通过整体引用结合于此的第6,222,762号美国专利和公开号为2004/0255090的美国专利申请描述了用于多状态闪存单元的各种数据编码方案。在一个实施例中，使用葛莱码分配向阈值电压范围分配数据值，从而如果浮动栅极的阈值电压错误地移向它的邻近物理状态，则将影响仅一位。在一些实施例中，可以针对不同字线改变数据编码方案，数据编码方案可以随时间改变，或为了随机字线可以反转或以别的方式使数据位随机化以减少数据模式灵敏度并且甚至减少对存储器单元的磨损。
在通过引用结合于此的以下美国专利/专利申请中提供NAND型闪存的相关例子及其操作：第5,570,315号美国专利；第5,774,397号美国专利；第6,046,935号美国专利；第6,456,528号美国专利；和公开号为US2003/0002348的美国专利。这里的讨论除了NAND之外也可以适用于其它闪存类型以及其它类型的非易失性存储器。
除了NAND闪存之外也可以使用其它类型的非易失性存储设备。例如，所谓TANOS结构(由硅衬底上的TaN-Al2O3-SiN-SiO2堆叠层构成)(这基本上为使用电荷在氮化物层中的俘获(而不是浮动栅极)的存储器单元)也可以与本发明一起使用。在快速EEPROM系统中有用的另一类存储器单元利用非传导电介质材料而不是传导浮动栅极来以非易失性方式存储电荷。在Chan等人的文章“A True Single-TransistorOxide-Nitride-Oxide EEPROM Device”(IEEE Electron Device Letters，Vol.EDL-8，No.3，March 1987，pp.93-95)中描述了这样的单元。由氧化硅、氮化硅和氧化硅形成的三层电介质(“ONO”)夹入于传导控制栅极与存储器单元沟道上方的半传导衬底表面之间。通过从单元沟道向氮化物中注入电子来对单元编程，其中在氮化物俘获电子并且在有限区域中存储电子。这一存储电荷然后以可检测的方式改变单元的沟道的一部分的阈值电压。通过向氮化物中注入热空穴来擦除存储器单元。也参见Nozaki等人的“A 1-Mb EEPROM with MONOS Memory Cell for SemiconductorDisk Application”(IEEE Journal of Solid-State Circuits，Vol.26，No.4，April 1991，pp，497-501)，该文章描述了按照拆分栅极配置的类似存储器单元，其中掺杂多晶硅栅极在存储器单元沟道的一部分上延伸以形成单独选择晶体管。前两篇文章通过整体引用结合于此。在通过引用结合于此、William D.Brown和Joe E.Brewer编辑的“Nonvolatile SemiconductorMemory Technology”(IEEE Press，1998)的第1.2节中提到的编程技术也在该节中描述为可适用于电介质电荷俘获器件。也可以使用其它类型的存储器器件。
图4C图示了可以包括一个或多个存储器管芯或芯片512的非易失性存储器件510。存储器管芯512包括存储器单元阵列(二维或三维)500、控制电路520以及读/写电路530A和530B。在一个实施例中，在阵列的相反侧上以对称方式实施各种外围电路对存储器阵列500的访问，从而各侧上的访问线和电路的密度减半。读/写电路530A和530B包括允许对一页存储器单元被并行读取或编程的多个感测块300。存储器阵列500经由行解码器540A和540B通过字线而经由解码器542A和542B通过位线可寻址。在一个典型实施例中，控制器544被包括在与一个或多个存储器管芯512相同的存储器设备510(例如可拆卸存储卡或封装)中。经由线532在主机与控制器544之间传送命令和数据而经由线534在控制器与一个或多个存储器管芯512之间传送命令和数据。一种实施方式可以包括多个芯片512。
控制电路520与读/写电路530A和530B配合以对存储器阵列500进行存储器操作。控制电路520包括状态机522、片上地址解码器524和功率控制模块526。状态机522提供存储器操作的芯片级控制。片上地址解码器524提供用于在主机或存储器控制器所使用的地址到解码器540A、540B、542A和542B所使用的硬件地址之间转换的地址接口。功率控制模块526控制在存储器操作期间向字线和位线供应的功率和电压。在一个实施例中，功率控制模块526包括可以产生比供给电压更大的一个或多个电荷泵。
在一个实施例中，控制电路520、功率控制电路526、解码器电路524、状态机电路522、解码器电路542A、解码器电路542B、解码器电路540A、解码器电路540B、读/写电路530A、读/写电路530B和/或控制器544中的一个电路或任何组合可以称为一个或多个管理电路。
图4D示出了存储器单元阵列500的示例结构。在一个实施例中，存储器单元阵列分成M块存储器单元。如对于快速EEPROM系统而言常见的那样，块为擦除单位。也就是说，各块包含一起擦除的最少数目的存储器单元。各块通常分成多页。页为编程单位。一页或多页数据通常被存储于一行存储器单元中。页可以存储一个或多个扇区。扇区包括用户数据和开销数据。开销数据通常包括根据扇区的用户数据计算出的纠错码(ECC)。控制器的一部分(下文描述)在数据被编程到阵列中时计算ECC，并且还在数据被从阵列读取时校验该ECC。取而代之，ECC和/或其它开销数据被存储于与它们所涉及的用户数据不同的页面或甚至不同块中。用户数据扇区通常为512字节(对应于磁盘驱动中的扇区大小)。大量页面形成块，例如数目在8页上至32、64、128或更多页。也可以使用大小不同的块和布置。
在另一实施例中，位线分成奇数位线和偶数位线。在奇数/偶数位线架构中，一次对沿着共用字线并且连接到奇数位线的存储器单元编程，而另一次对沿着共用字线并且连接到偶数位线的存储器单元编程。
图4D示出了存储器阵列500的块i的更多细节。块i包括X+1条位线和X+1个NAND串。块i也包括64条数据字线(WL0-WL63)、2条虚字线(WL_d0和WL_d1)、漏极侧选择线(SGD)和源极侧选择线(SGS)。各NAND串的一个端子经由漏极选择栅极(连接到选择线SGD)连接到对应位线，而另一端子经由源极选择栅极(连接到选择线SGS)连接到源极线。由于有六十四条数据字线和两条虚字线，所以各NAND串包括六十四个数据存储区单元和两个虚存储器单元。在其它实施例中，NAND串可以具有多于或少于64个数据存储区单元和两个虚存储器单元。数据存储区单元可以存储用户或系统数据。虚存储器单元通常不用于存储用户或系统数据。一些实施例未包括虚存储器单元。
图4E是分成称为感测模块480的核部分和共用部分490的单个感测块300的框图。在一个实施例中，将有用于各位线的单独感测模块480和用于一组多个感测模块480的一个共用部分490。在一个例子中，感测块将包括一个共用部分490和八个感测模块480。组中的各感测模块将经由数据总线472与关联共用部分通信。关于更多细节，参照通过整体引用结合于此的公开号为2006/0140007的美国专利申请。
感测模块480包括感测电路470，该电路确定连接的位线中的导通电流是在预定阈值电平以上还是以下。在一些实施例中，感测模块480包括常称为感测放大器的电路。感测模块480也包括位线锁存器482，该锁存器用来设置连接的位线上的电压状况。例如锁存于位线锁存器482中的预定状态将造成所连接的位线被拉至指定编程禁止的状态(例如Vdd)。
共用部分490包括处理器492、一组数据锁存器494和在该组数据锁存器494与数据总线420之间耦合的I/O接口496。处理器492进行计算。例如处理器492的功能之一在于确定感测的存储器单元中存储的数据并且在该组数据锁存器中存储确定的数据。该组数据锁存器492用来存储处理器492在读操作期间确定的数据位。它也用来存储数据总线420在编程操作期间导入的数据位。导入的数据位代表将要编程到存储器中的写数据。I/O接口496提供在数据锁存器494与数据总线420之间的接口。
在读或感测期间，系统的操作是在状态机522的控制之下，该状态机控制向寻址的单元供应不同控制栅极电压。在它逐步遍历与存储器支持的各种存储器状态对应的各种预定义控制栅极电压时，感测模块480可以解扣(trip at)这些电压之一，并且可以经由472从感测模块480向处理器492提供输出。在这一点，处理器492通过考虑感测模块的解扣事件和关于经由输入线493从状态机施加的控制栅极电压的信息来确定所得存储器状态。它然后为存储器状态计算二进制编码并且将所得数据位存储到数据锁存器494中。在核部分的另一实施例中，位线锁存器482服务于双重职责：既作为用于锁存感测模块480的输出的锁存器又作为如上文所述的位线锁存器。
可以预见一些实施方式将包括多个处理器492。在一个实施例中，各处理器492将包括输出线(图4E中未示出)，从而将各输出线被线或连接(wired-OR)在一起。在一些实施例中，输出线在被连接成线或连接的线之前反转。这一配置使得能够在编程验证过程期间快速确定编程过程何时已经完成，这是因为接收线或连接的线的状态机可以确定编程的所有位何时已经达到所需电平。例如当各位已经达到它的所需电平时，将向线或连接的线发送用于该位的逻辑零(或反转数据一)。当所有位输出数据0(或反转的数据一)时，然后状态机知道终止编程过程。在各处理器与八个感测模块通信的实施例中，状态机可能(在一些实施例中)需要读取线或连接的线八次，或向处理器492添加用于累积关联位线的结果，从而状态机仅需读取线或连接的线一次。
在编程或验证期间，待编程的数据从数据总线420存储于该组数据锁存器494中。编程操作在状态机的控制之下包括向寻址的存储器单元的控制栅极施加的系列编程电压脉冲(量值递增)。在各编程脉冲之后为用于确定存储器单元是否已经编程为所需状态的验证过程。处理器492监视相对于所需存储器状态验证的存储器状态。当二者一致时，处理器492设置位线锁存器482以便使位线拉至指定编程禁止的状态。这禁止耦合到位线的单元被进一步编程，即使耦合到位线的单元在它的控制栅极上受到编程脉冲。在其它实施例中，处理器起初加载位线锁存器482，并且感测电路在验证过程期间将它设置到禁止值。
数据锁存器栈494包含与感测模块对应的数据锁存器栈。在一个实施例中，每感测模块480有3-5(或别的数目)个数据锁存器。在一个实施例中，锁存器各自为一位。在一些实施方式中(但是并未要求)，数据锁存器实施为移位寄存器，从而将存储于其中的并行数据转换成用于数据总线420的串行数据并且反之亦然。在一个优选实施例中，与m个存储器单元的读/写块对应的所有数据锁存器可以链接在一起以形成块移位寄存器，从而可以通过串行传送来输入或输出数据块。具体而言，该组读/写模块被适配成使得它的各组数据锁存器将把数据依次移入或移出数据总线如同它们是用于整个读/写块的移位寄存器的部分一样。
可以在(1)美国专利7,196,931“Non-Volatile Memory And MethodWith Reduced Source Line Bias Errors”；(2)美国专利7,023,736“Non-Volatile Memory And Method with Improved Sensing”；(3)公开号为2005/0169082的美国专利申请；(4)美国专利7,196,928“Compensating for Coupling During Read Operations ofNon-Volatile Memory”和(5)于2006年7月20日公开、公开号为2006/0158947的美国专利申请“Reference Sense Amplifier ForNon-Volatile Memory”中找到关于读操作和感测放大器的附加信息。所有五篇紧接上文列举的专利文献都通过整体引用结合于此。
已经出于示例和描述的目的而呈现本发明的前文具体描述。它并非旨在于穷举本发明或使本发明限于公开的精确形式。许多修改和变化按照上述教导是可能的。选择描述的实施例以便最好地说明本发明的原理及其实际应用，以由此使本领域技术人员能够在各种实施例中和利用如与设想的特定用途相适应的各种修改来利用本发明。旨在于让本发明的范围由所附权利要求限定。

Claims (13)

1.一种感测电路，包括：
感测器件(104)；
感测晶体管(287)，耦合到所述感测器件，所述感测晶体管具有阈值电压；
第一开关(288)，耦合到所述感测晶体管和所述感测器件，所述第一开关使所述感测器件被充电至第一电压，所述第一电压为所述感测晶体管的所述阈值电压的函数；以及
一个或多个第二开关(282，293，291，289)，耦合到所述感测器件和目标元件(10)，所述一个或多个第二开关将所述感测器件耦合到所述目标元件以修改所述感测器件上的所述第一电压，所述一个或多个第二开关在向所述感测晶体管施加修改后的第一电压的感测阶段期间将所述目标元件与所述感测器件去耦合；
基于所述感测晶体管是否响应于向所述感测晶体管施加修改后的第一电压而接通来确定所述目标元件(10)的状况。
2.如权利要求1所述的感测电路，其中所述目标元件为与位线关联的非易失性存储元件，并且还包括在所述第一开关使所述感测器件被充电至所述第一电压的同时对所述位线预充电的预充电电路。
3.如权利要求2所述的感测电路，其中所述一个或多个第二开关在所述感测器件被充电至所述第一电压时将所述预充电电路与所述感测器件去耦合。
4.如权利要求2所述的感测电路，其中：
向所述预充电电路施加第二电压作为供给电压；并且
在所述感测器件被充电至所述第一电压时向所述感测晶体管施加第三电压，所述第三电压大于所述第二电压。
5.如权利要求4所述的感测电路，其中：
所述第三电压在所述感测阶段之前被减少至所述第二电压，从而所述第三电压在所述感测阶段期间等于所述第二电压。
6.如权利要求4或5所述的感测电路，其中所述第三电压在对所述感测器件充电时等于所述第二电压加上偏移电压而在向所述感测晶体管施加修改后的第一电压时等于所述第二电压。
7.如权利要求6所述的感测电路，其中所述偏移电压近似于所述感测晶体管的接通电压。
8.如权利要求1至5中的任一权利要求所述的感测电路，其中：
所述感测晶体管具有栅极、源极和漏极；
所述感测器件耦合到所述感测晶体管的所述栅极；
所述感测晶体管的所述源极耦合到充电电压；并且
所述第一开关将所述栅极连接到所述漏极以便提供用于对所述感测器件充电的路径。
9.一种感测方法，所述方法包括：
通过使用感测晶体管(287)将感测器件(104)充电至第一电压，所述第一电压为所述感测晶体管(287)的阈值电压的函数；
将所述感测器件(104)耦合到目标元件(10)以修改所述感测器件上的所述第一电压；
向所述感测晶体管(287)施加所述感测器件(104)上的修改后的第一电压；并且
基于所述感测晶体管是否响应于向所述感测晶体管施加修改后的第一电压而接通来确定所述目标元件的状况。
10.如权利要求9所述的方法，还包括在将所述感测器件充电至所述第一电压的同时对位线预充电，所述目标元件为非易失性存储元件，所述位线与所述非易失性存储元件关联。
11.如权利要求9所述的方法，其中所述将感测器件充电至第一电压包括将所述感测晶体管的栅极连接到漏极，所述感测器件耦合到所述感测晶体管的所述栅极，所述感测晶体管的源极耦合到充电电压。
12.如权利要求9至11中的任一权利要求所述的方法，还包括在向所述感测晶体管施加修改后的第一电压之前将所述充电电压减少至供给电压。
13.如权利要求9至11中的任一权利要求所述的方法，其中所述将所述感测器件耦合到目标元件包括：
在用于对所述感测器件上的电压放电的时间段内将来自所述目标元件的信号耦合到所述感测器件。
CN200980153801.9A 2009-01-06 2009-12-29 对空间和温度变化的敏感性减少的感测电路和方法 Expired - Fee Related CN102272850B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/349,417 2009-01-06
US12/349,417 US7974133B2 (en) 2009-01-06 2009-01-06 Robust sensing circuit and method
PCT/US2009/069703 WO2010080674A1 (en) 2009-01-06 2009-12-29 Sensing circuit and method with reduced susceptibility to spatial and temperature variations

Publications (2)

Publication Number Publication Date
CN102272850A CN102272850A (zh) 2011-12-07
CN102272850B true CN102272850B (zh) 2015-07-22

Family

ID=41818654

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980153801.9A Expired - Fee Related CN102272850B (zh) 2009-01-06 2009-12-29 对空间和温度变化的敏感性减少的感测电路和方法

Country Status (7)

Country Link
US (1) US7974133B2 (zh)
EP (1) EP2374133B1 (zh)
JP (1) JP5342013B2 (zh)
KR (1) KR101662168B1 (zh)
CN (1) CN102272850B (zh)
TW (1) TW201034023A (zh)
WO (1) WO2010080674A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8493783B2 (en) * 2008-03-18 2013-07-23 Apple Inc. Memory device readout using multiple sense times
US8213255B2 (en) * 2010-02-19 2012-07-03 Sandisk Technologies Inc. Non-volatile storage with temperature compensation based on neighbor state information
JP2013089272A (ja) * 2011-10-19 2013-05-13 Toshiba Corp 不揮発性半導体記憶装置
US8576651B2 (en) 2012-01-20 2013-11-05 Sandisk 3D Llc Temperature compensation of conductive bridge memory arrays
US8582381B2 (en) 2012-02-23 2013-11-12 SanDisk Technologies, Inc. Temperature based compensation during verify operations for non-volatile storage
US8885416B2 (en) 2013-01-30 2014-11-11 Sandisk Technologies Inc. Bit line current trip point modulation for reading nonvolatile storage elements
JP2014179151A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 半導体記憶装置
JP6039805B2 (ja) 2013-07-08 2016-12-07 株式会社東芝 半導体記憶装置および記憶データの読み出し方法
KR20170013488A (ko) * 2015-07-27 2017-02-07 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10622367B1 (en) 2018-09-26 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device including three-dimensional bit line discharge transistors and method of making the same
US10885986B2 (en) * 2019-02-15 2021-01-05 Macronix International Co., Ltd. Low noise bit line circuits
US12094537B2 (en) 2021-12-13 2024-09-17 Sandisk Technologies Llc Non-volatile memory with differential temperature compensation for super page programming
US11894071B2 (en) 2021-12-13 2024-02-06 Sandisk Technologies Llc Non-volatile memory with differential temperature compensation for bulk programming
US12027214B2 (en) * 2021-12-16 2024-07-02 Ememory Technology Inc. Sensing device for non-volatile memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170791B2 (en) * 2003-05-20 2007-01-30 Sharp Kabushiki Kaisha Programming verification method of nonvolatile memory cell, semiconductor memory device, and portable electronic apparatus having the semiconductor memory device
US7372730B2 (en) * 2004-01-26 2008-05-13 Sandisk Corporation Method of reading NAND memory to compensate for coupling between storage elements

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5555204A (en) 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
JP3600054B2 (ja) * 1998-02-24 2004-12-08 三洋電機株式会社 不揮発性半導体メモリ装置
US6181621B1 (en) * 1999-12-10 2001-01-30 Cypress Semiconductor Corp. Threshold voltage mismatch compensated sense amplifier for SRAM memory arrays
JP4550855B2 (ja) * 2000-03-08 2010-09-22 株式会社東芝 不揮発性半導体記憶装置
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US7327619B2 (en) 2002-09-24 2008-02-05 Sandisk Corporation Reference sense amplifier for non-volatile memory
US7196931B2 (en) 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
US7046568B2 (en) 2002-09-24 2006-05-16 Sandisk Corporation Memory sensing circuit and method for low voltage operation
US7443757B2 (en) * 2002-09-24 2008-10-28 Sandisk Corporation Non-volatile memory and method with reduced bit line crosstalk errors
US7227798B2 (en) * 2002-10-07 2007-06-05 Stmicroelectronics Pvt. Ltd. Latch-type sense amplifier
US6859397B2 (en) 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
JP3913704B2 (ja) * 2003-04-22 2007-05-09 株式会社東芝 不揮発性半導体記憶装置及びこれを用いた電子装置
US7237074B2 (en) 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system
US6917542B2 (en) 2003-07-29 2005-07-12 Sandisk Corporation Detecting over programmed memory
JP4287235B2 (ja) * 2003-10-09 2009-07-01 株式会社東芝 不揮発性半導体記憶装置
US6888758B1 (en) 2004-01-21 2005-05-03 Sandisk Corporation Programming non-volatile memory
US7038482B1 (en) * 2004-03-19 2006-05-02 Cypress Semiconductor Corporation Circuit and method for automatic measurement and compensation of transistor threshold voltage mismatch
JP4271168B2 (ja) * 2004-08-13 2009-06-03 株式会社東芝 半導体記憶装置
US20060140007A1 (en) 2004-12-29 2006-06-29 Raul-Adrian Cernea Non-volatile memory and method with shared processing for an aggregate of read/write circuits
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7193898B2 (en) * 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170791B2 (en) * 2003-05-20 2007-01-30 Sharp Kabushiki Kaisha Programming verification method of nonvolatile memory cell, semiconductor memory device, and portable electronic apparatus having the semiconductor memory device
US7372730B2 (en) * 2004-01-26 2008-05-13 Sandisk Corporation Method of reading NAND memory to compensate for coupling between storage elements

Also Published As

Publication number Publication date
KR20110127645A (ko) 2011-11-25
JP5342013B2 (ja) 2013-11-13
TW201034023A (en) 2010-09-16
EP2374133B1 (en) 2014-10-29
US7974133B2 (en) 2011-07-05
EP2374133A1 (en) 2011-10-12
CN102272850A (zh) 2011-12-07
US20100172187A1 (en) 2010-07-08
JP2012514820A (ja) 2012-06-28
WO2010080674A1 (en) 2010-07-15
KR101662168B1 (ko) 2016-10-05

Similar Documents

Publication Publication Date Title
CN102272850B (zh) 对空间和温度变化的敏感性减少的感测电路和方法
CN101615428B (zh) 非易失性存储器及控制非易失性存储器中的复数个检测电路的方法
CN101351847B (zh) 非易失性存储器的体效应读出方法
CN101107671B (zh) 存储器感测电路及用于低电压操作的方法
CN101263560B (zh) 非易失性存储器读取操作中的补偿电流
US8107298B2 (en) Non-volatile memory with fast binary programming and reduced power consumption
KR102681806B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US7911864B2 (en) Semiconductor memory device
US11238937B2 (en) Apparatus for programming memory cells using multi-step programming pulses
KR20110034588A (ko) 비휘발성 메모리를 위한 고속 감지 증폭기 어레이와 방법
US9087597B2 (en) Semiconductor storage
CN106601291B (zh) 闪存的参考电流产生电路和方法
US7872918B2 (en) Nonvolatile memory device and program or erase method using the same
KR100858044B1 (ko) 가상 접지형 비휘발성 반도체 기억장치
US10811095B2 (en) Semiconductor storage device
US6483744B2 (en) Multi-state non-volatile semiconductor memory device
US11443806B2 (en) Nonvolatile memory and method of operating nonvolatile memory
KR102675390B1 (ko) 플래시 메모리 디바이스들에서의 감지 회로 및 감지 동작 방법
US5519660A (en) Semiconductor memory device
CN114694719A (zh) 用于非易失性存储器结构的三值编程机制

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SANDISK TECHNOLOGIES, INC.

Free format text: FORMER OWNER: SANDISK CORP.

Effective date: 20140523

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20140523

Address after: American Texas

Applicant after: Sandisk Corp.

Address before: American California

Applicant before: Sandisk Corp.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: American Texas

Patentee after: DELPHI INT OPERATIONS LUX SRL

Address before: American Texas

Patentee before: Sandisk Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150722

Termination date: 20191229