JP6039805B2 - 半導体記憶装置および記憶データの読み出し方法 - Google Patents

Description

本発明の実施形態は、半導体記憶装置および記憶データの読み出し方法に関する。

大容量記録媒体として、ＮＡＮＤ型フラッシュメモリを初めとする不揮発性半導体記憶装置が種々の電子機器で用いられている。この種の不揮発性半導体記憶装置は、選択されたメモリセルから読み出したデータを、センスアンプを介して所望の電圧レベルに変換している。このセンスアンプの読み出し動作はセンスと呼ばれている。

センス方式の一つとして、ＡＢＬ（All Bit Line）方式が知られている。ＡＢＬ方式では、ビット線をプリチャージした後、すべてのビット線に対して読み出し動作を行う。その後、ビット線から流れる電流量に基づいて、メモリセルからの読み出しデータを検出する。

ＡＢＬ方式では、まずビット線をプリチャージする。その後、センスノードに接続されたトランジスタをオンして、対応するビット線からの電流をセンスノードに転送する。しかしながら、上記のトランジスタのゲート電圧は、このトランジスタをオンさせる電圧レベルに達するまでに、所定のセットアップ時間を必要とする。このセットアップ時間は、個々のビット線ごとに変動する。結果として、上記のトランジスタがオンする時間もビット線ごとにばらついてしまう。よって、センスアンプの読み出し特性が悪化する要因になる。

米国特許７，９７４，１３３号公報 米国特許７，８８１，１２０号公報

本発明が解決しようとする課題は、センスアンプの読み出し特性を向上させることが可能な半導体記憶装置および記憶データの読み出し方法を提供することである。

本実施形態によれば、ビット線につながる複数のメモリセルと、
前記複数のメモリセルのうち選択されたメモリセルに記憶されたデータを、前記ビット線を介して読み出すセンスアンプと、
前記センスアンプの動作を制御するコントローラと、を備え、
前記センスアンプは、
前記選択されたメモリセルにつながるビット線の電圧をクランプする第１トランジスタと、
前記第１トランジスタによりクランプされた電圧ノードと、基準電圧ノードとの間に介挿される第２トランジスタと、
前記選択されたメモリセルに記憶されたデータに応じて充放電を行う充放電ノードと、前記第１トランジスタによりクランプされた電圧ノードとの間に介挿される第３トランジスタと、
前記基準電圧ノードと前記充放電ノードとの間に介挿される第４トランジスタと、を有し、
前記コントローラは、前記選択されたメモリセルに記憶されたデータを読み出す際に順次に実行される第１動作モード、第２動作モードおよび第３動作モードを有し、
前記第１動作モードでは、前記第１トランジスタおよび前記第２トランジスタをオンして、前記選択されたメモリセルにつながるビット線をプリチャージするとともに、前記充放電ノードをプリチャージし、かつ前記第３トランジスタをオフし、
前記第２動作モードでは、前記ビット線へのプリチャージを継続しつつ、前記第３トランジスタをオン方向に動作させ、かつ前記第３トランジスタのソース−ドレイン抵抗を前記第１トランジスタのソース−ドレイン抵抗よりも高くし、
前記第３動作モードでは、前記第１トランジスタをオン、前記第２トランジスタをオフ、前記第３トランジスタをオン、および前記第４トランジスタをオンして、前記充放電ノードからの放電電流を、前記第３トランジスタおよび前記第１トランジスタを介して前記ビット線に流すことを許容する半導体記憶装置が提供される。

本発明の一実施形態に係る半導体記憶装置の概略構成を示すブロック図。 セルアレイ２周辺の詳細な構成を示すブロック図。 センスアンプ６の内部構成の一例を示す回路図。 第１動作モード時の第１〜第３トランジスタＱ１〜Ｑ３の動作状態を示す図。 第２動作モード時の第１〜第３トランジスタＱ１〜Ｑ３の動作状態を示す図。 第３動作モード時の第１〜第３トランジスタＱ１〜Ｑ３の動作状態を示す図。 第４動作モード時の第１〜第３トランジスタＱ１〜Ｑ３の動作状態を示す図。 第１〜第４動作モード時のセンスアンプ６の内部の電圧および電流波形図。 一比較例のセンス動作モード時の第１〜第３トランジスタＱ３の動作状態を示す図。 一比較例におけるセンスアンプ６の内部の電圧および電流波形図。

図１は本発明の一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図１の半導体記憶装置は、ＮＡＮＤ型フラッシュメモリの例を示している。

図１の半導体記憶装置１は、セルアレイ２と、ロウデコーダ３と、ワード線ドライバ４と、カラムデコーダ５と、センスアンプ（Ｓ／Ａ）６と、データラッチ回路７と、コントローラ８と、高電圧発生器９と、アドレスレジスタ１０と、コマンドデコーダ１１と、Ｉ／Ｏバッファ１２とを備えている。

セルアレイ２は、複数個のメモリセルを直列接続したＮＡＮＤストリングを備える。

図２はセルアレイ２周辺の詳細な構成を示すブロック図である。図２に示すように、セルアレイ２は、複数のブロックＢＬＫ０〜ＢＬＫｎに分かれている。各ブロックには、上述したＮＡＮＤストリング２０がカラム方向に複数個配列されている。各ＮＡＮＤストリング２０は、直列接続された複数のメモリセル２１と、これらメモリセル２１の一端側に接続された選択ゲートトランジスタＳ１と、他端側に接続された選択ゲートトランジスタＳ２とを有する。

ＮＡＮＤストリング２０内の各メモリセル２１のゲートは、対応するワード線ＷＬ０〜ＷＬn+1に接続されている。選択ゲートトランジスタＳ１のゲートは選択ゲート線ＳＧＤに接続されている。選択ゲートトランジスタＳ２のゲートは選択ゲート線ＳＧＳに接続されている。各ＮＡＮＤストリング２０は、対応する選択ゲートトランジスタＳ１を介して、共通のセルソース線に接続されている。また各ＮＡＮＤストリング２０は、対応する選択ゲートトランジスタＳ２を介して、対応するビット線ＢＬ０〜ＢＬｎに接続されている。

ＮＡＮＤストリング２０内の各メモリセル２１のゲートに接続される各ワード線ＷＬ０〜ＷＬn+1は、ロウデコーダ３に接続されている。ロウデコーダ３は、アドレスレジスタ１０から転送されてきたロウアドレスをデコードする。ロウデコーダ３の近傍には、ワード線ドライバ４が配置されている。ワード線ドライバ４は、デコードしたデータに基づいて、各ワード線を駆動するための電圧を生成する。

各ＮＡＮＤストリング２０に接続されるビット線ＢＬ０〜ＢＬｎは、ビット線選択トランジスタＱ０を介してセンスアンプ６に接続されている。本実施形態におけるセンスアンプ６は、ＡＢＬ（All Bit Line）方式にて、ビット線から流れる電流量に応じてメモリセル２１からの読み出しデータを検出する。センスアンプ６で検出された読み出しデータは、例えば二値データとしてデータラッチ回路７に保持される。

図１に示すカラムデコーダ５は、アドレスレジスタ１０からのカラムアドレスをデコードする。またカラムデコーダ５は、このデコードした結果に基づいて、データラッチ回路７に保持されたデータをデータバスに転送するか否かを決定する。

Ｉ／Ｏバッファ１２は、Ｉ／Ｏ端子から入力されたアドレス、データおよびコマンドをバッファリングする。またＩ／Ｏバッファ１２は、アドレスをアドレスレジスタ１０に転送し、コマンドをコマンドレジスタに転送し、データをデータバスに転送する。

コントローラ８は、アドレスとコマンドを識別するとともに、上述したセンスアンプ６等の動作を制御する。

図３はセンスアンプ６の内部構成の一例を示す回路図である。図３では、選択された一つのメモリセル２１を含む一つのＮＡＮＤストリング２０につながるビット線ＢＬＩをセンスする回路部分を示している。ビット線ＢＬがｎ本（ｎは２以上の整数）がある場合は、図３と同様の回路がｎ／ｍ個（ｍは１以上の整数、例えばｎ個またはｎ／２個）個設けられる。以下では、ＮＡＮＤストリング２０につながるビット線ＢＬとセンスアンプ６との間に介挿されるビット線選択トランジスタＱ０を通過した後の信号線、すなわち、センスアンプ６とビット線選択トランジスタＱ０との間の信号線を、便宜上ビット線ＢＬＩと呼ぶ。

図３に示すように、センスアンプ６は、ゲートＢＬＣを有する第１トランジスタＱ１と、ゲートＢＬＸを有する第２トランジスタＱ２と、ゲートＸＸＬを有する第３トランジスタＱ３と、ゲートＨＬＬを有する第４トランジスタＱ４とを有する。第１〜第４トランジスタＱ１〜Ｑ４はいずれも、ＮＭＯＳトランジスタである。

第１トランジスタＱ１、第２トランジスタＱ２および第３トランジスタＱ３は、それぞれのソース／ドレインの一方が共通に接続されており、本明細書では、この共通接続ノードをＳＣＯＭノードと呼ぶ。

第１トランジスタＱ１は、ＮＡＮＤストリング２０につながれるビット線ＢＬＩと、ＳＣＯＭノードとの間に設けられる。第２トランジスタＱ２は、基準電圧ノードＶddとＳＣＯＭノードとの間に設けられる。第３トランジスタＱ３および第４トランジスタＱ４は、基準電圧ノードＶddとＳＣＯＭノードとの間に直列接続されている。なお、基準電圧ノードＶddの基準電圧は、外部から与えられた電源電圧に基づいて、ＮＡＮＤ型フラッシュメモリの内部で生成される電圧である。

第３トランジスタＱ３および第４トランジスタＱ４の中間接続ノードがセンスアンプ６の出力ノードである。この出力ノードには、キャパシタＣの一端が接続されるとともに、データラッチ回路７が接続される。この中間接続ノードを、本明細書ではＳＥＮノードと呼ぶ。

本実施形態に係るセンスアンプ６は、選択されたメモリセル２１のデータを読み出す際に、第１動作モード、第２動作モードおよび第３動作モードを順次に切り替えて動作する。これら第１〜第３動作モードの切替は、コントローラ８によって制御される。より具体的には、コントローラ８は、第１〜第３動作モードのそれぞれにおいて、第１〜第４トランジスタＱ４の動作状態を切替える。

図４〜図６はそれぞれ第１〜第３動作モード時の第１〜第３トランジスタＱ１〜Ｑ３の動作状態を示す図である。また、図７は、第３動作モードの後に実行されることがある第４動作モード時の第１〜第３トランジスタＱ３の動作状態を示す図である。さらに、図８は第１〜第４動作モード時のセンスアンプ６の内部の電圧および電流波形図である。図４〜図７では、オンする方向に動作するトランジスタに丸印を付け、オフするトランジスタに×印を付けている。また、データラッチ回路７については、ラッチ動作を行う場合に丸印を付け、ラッチ動作を行わない場合は×印を付けている。

第１動作モードは、選択されたメモリセル２１を含むＮＡＮＤストリング２０につながるビット線ＢＬＩをプリチャージするとともに、対応するＳＥＮノードをプリチャージするモードである。この第１動作モードの期間内には、図４に示すように、第１〜第４トランジスタＱ１〜Ｑ４はオンに設定され、第３トランジスタＱ３はオフに設定される。第１および第２トランジスタＱ１，Ｑ２をオンさせることで、基準電圧ノードからの電流が、第２トランジスタＱ２および第１トランジスタＱ１を経由して、対応するビット線ＢＬに流れて、ビット線ＢＬがプリチャージされる。また、この第１動作モードの期間内には、第４トランジスタＱ４はオンに設定され、かつ第３トランジスタＱ３はオフに設定されることで、基準電圧ノードからの電流が、第４トランジスタＱ４を経由して、ＳＥＮノードに流れて、キャパシタＣを充電する。

これにより、図８に示すように、第１動作モードでは、第１トランジスタＱ１のゲートＢＬＣは電圧ＶＢＬＣに、第２トランジスタＱ２のゲートＢＬＸは電圧ＶＸＸＬに、第４トランジスタＱ４のゲートＨＬＬは電圧ＶＨＬＬに、それぞれ引き上げられる。また、第３トランジスタＱ３のゲートＸＸＬはロウレベルに設定される。

第１動作モードでの第１トランジスタＱ１のゲートＢＬＣのゲート電圧ＶＢＬＣと、第２トランジスタＱ２のゲートＢＬＸの電圧ＶＸＸＬとは、以下の（１）式の関係を満たすように設定される。
ＶＢＬＣ＜ＶＸＸＬ …（１）

このように設定する理由は、第１トランジスタＱ１がゲート電圧ＶＢＬＣにより、正しくビット線ＢＬＩの電圧レベルをクランプできるようにするためである。仮に、ＶＢＬＣ＞ＶＸＸＬであったとすると、ＳＣＯＭノードの電圧レベルがゲート電圧ＶＢＬＣよりも低くなり、第１トランジスタＱ１はオンしっぱなしになって、ゲート電圧ＢＬＣより閾値電圧分低い電圧にビット線ＢＬＩを設定できなくなってしまう。

なお、ＳＥＮノードのプリチャージは、第４トランジスタＱ４をオンして第４トランジスタＱ４を介して行うことはかならずしも必須ではなく、他の回路を利用してＳＥＮノードのプリチャージを行ってもよい。他の回路を利用してＳＥＮノードのプリチャージを行う場合は、第４トランジスタＱ４のゲートＨＬＬの電圧は例えばロウレベルに設定される。

第１動作モードに引き続いて実行される第２動作モードは、次の第３動作モードのときにＳＥＮノードの電圧レベルの変動をできるだけ抑制するように前準備をするモードである。この第２動作モードの期間内は、図５に示すように、第１および第２トランジスタＱ１，Ｑ２のオン状態を維持するとともに、第３トランジスタＱ３をオフからオン方向に切り替える。また、第４トランジスタＱ４についても、オンさせる。

より具体的には、第２動作モード時には、第３トランジスタＱ３のゲートＸＸＬの電圧は、第２トランジスタＱ２のゲートＢＬＸの電圧よりも低い電圧に設定される。これにより、第３トランジスタＱ３のソース−ドレイン間抵抗は、第２トランジスタＱ２のソース−ドレイン間抵抗よりも大きくなる。同様に、第４トランジスタＱ４のゲートＨＬＬの電圧は、第２トランジスタＱ２のゲートＨＬＬの電圧よりも低い電圧に設定される。これにより、第４トランジスタＱ４のソース−ドレイン間抵抗は、第２トランジスタＱ２のソース−ドレイン間抵抗よりも大きくなる。

これにより、基準電圧ノードＶddからの電流は、第２トランジスタＱ２を通ってビット線ＢＬＩに流れ、ビット線ＢＬのプリチャージが継続して行われる。また、ＳＥＮノードから、第４トランジスタＱ４を通って基準電圧ノードＶddに、または基準電圧ノードＶddから、第４トランジスタＱ４を通ってＳＥＮノードに、電流が流れることを防止できる。さらに、ＳＥＮノードからの電流が第３トランジスタＱ３を通ってＳＣＯＭノードに流れることも防止できる。

第２動作モードに引き続いて実行される第３動作モードは、ＳＥＮノードの放電を行うモードである。この第３動作モードの期間内は、図６に示すように、第１トランジスタＱ１はオン、第２トランジスタＱ２はオフ、第４トランジスタＱ４はオン、および第３トランジスタＱ３はオンにそれぞれ設定される。より具体的には、図８に示すように、第１トランジスタＱ１のゲートＢＬＣの電圧は第１〜第２動作モードと同じ電圧ＶＢＬＣに保持され、第２トランジスタＱ２のゲートＢＬＸの電圧はロウレベルに設定され、第３トランジスタＱ３のゲートＸＸＬと第４トランジスタＱ４のゲートＨＬＬとの電圧はいずれも電圧ＶＢＬＸに設定される。

この電圧ＶＢＬＸと、上述した（１）式における電圧ＶＢＬＣおよびＶＢＬＸとの大小関係は、以下の（２）式で表される。
ＶＢＬＣ≦ＶＢＬＸ＜ＶＸＸＬ …（２）

電圧ＶＢＬＸを電圧ＶＢＬＣ以上に設定するのは、上述したように、ＳＣＯＭノードの電圧が第１トランジスタＱ１のゲートＢＬＣの電圧ＶＢＬＣより低くならないようにするためである。また、電圧ＶＸＸＬを高くすることで、ＳＥＮノードからの電流をビット線ＢＬＩに流しやすくなる。

第３動作モード時には、選択されたメモリセル２１にゼロが記憶されている場合は、キャパシタＣ内の蓄積電荷が、ＳＥＮノード、第３トランジスタＱ３、第１トランジスタＱ１、およびビット線ＢＬＩを通って放電される。

第３動作モードを開始するトリガとなるタイミングは、第２トランジスタＱ２のゲートＢＬＸの電圧をロウレベルに下げることである。これにより、第２トランジスタＱ２が迅速にオフし、第２トランジスタＱ２のソース−ドレイン間を流れる電流ｉＢＬＸが急峻に切り替わる。

また、第３動作モードの開始時点では、第３トランジスタＱ３のゲートＸＸＬの電圧はすでに高い電圧ＶＢＬＸになっており、ＳＥＮノードからの電流ｉＸＸＬは、第３トランジスタＱ３を通ってビット線ＢＬＩの方向に迅速に流れるようになる。

このように、本実施形態では、第２動作モードから第３動作モードに移行したときに、電流ｉＢＬＸと電流ｉＸＸＬが急峻に変化する。これは、ＳＥＮノードの電位が変化するタイミングのばらつきを抑制できることを意味する。

第３動作モード時には、トランジスタＱ３のゲートＸＸＬの電圧を、トランジスタＱ４のゲートＨＬＬの電圧以上に設定するのが望ましい。その理由は、早く放電が終了したＳＥＮノードに対応するビット線ＢＬについては、Ｖdd→トランジスタＱ４→トランジスタＱ３→ＳＣＯＭノード→トランジスタＱ１→ビット線ＢＬというパスで電流を流して、ビット線ＢＬの電位をトランジスタＱ４のゲートＨＬＬの電圧でクランプして、ビット線ＢＬの電位のばらつきを低減したいためである。また、もう一つの理由は、基本的に放電電流はＳＥＮノードからＳＣＯＭノードに流れるのが望ましいことから、トランジスタＱ３のオン抵抗をトランジスタＱ４のオン抵抗以下にすることで、ＳＥＮノードから基準電圧ノードＶddに電流が漏れるのを防止できるためである。

第３動作モードにてＳＥＮノードの電位が安定すると、第４動作モードに移行する。第４動作モードは、ＳＥＮノードの電位に応じた二値データをデータラッチ回路７でラッチするモードである。この第４動作モードの期間内は、図７に示すように、データラッチ回路７がイネーブル状態となり、第１トランジスタＱ１はオン、第２トランジスタＱ２はオン、第３トランジスタＱ３、および第４トランジスタＱ４はオフにそれぞれ設定される。第３トランジスタＱ３と第４トランジスタＱ４とがともにオフすることで、ＳＥＮノードの電位は固定になり、その状態で、データラッチ回路７はラッチ動作を行う。

また、第４動作モード時に、第１トランジスタＱ１と第２トランジスタＱ２をともにオンに設定する理由は、ビット線ＢＬＩを介して次の読み出し動作を行う前準備として、ビット線ＢＬＩをプリチャージするためである。第１〜第３動作モードで読み出したデータをデータラッチ回路７に転送する動作とは特に関係はない。すなわち、選択されたメモリセルから読み出したデータをデータラッチでラッチするという動作だけを行いたい場合は、第４トランジスタＱ４と第３トランジスタＱ３をともにオフするだけでよく、第１トランジスタＱ１と第２トランジスタＱ２をともにオンにする必要はない。

第４動作モード時のＳＥＮノードの放電による電圧の変化分ΔＶは、ΔＶ＝Ｉ×ｔ／Ｃで表される。ＩはＳＥＮノードを流れる放電電流、ｔは放電電流が流れる期間（センス期間）、ＣはキャパシタＣを含めたＳＥＮノードの容量である。この式からわかるように、容量とセンス期間がそれぞれ固定であれば、電圧の変化分ΔＶは、放電電流Ｉで決まる。実際には、第１トランジスタＱ２と第３トランジスタＱ３の電気的特性により、ΔＶがばらつく可能性があるが、本実施形態によれば、第３動作モード時に、第２トランジスタＱ２を迅速にオフさせ、かつ第３トランジスタＱ３を迅速にオンさせるため、ΔＶのばらつきを抑制できる。

図９および図１０は一比較例を示す図であり、図９は上述した第２動作モードおよび第３動作モードの代わりに実行されるセンス動作モード時の第１〜第３トランジスタＱ３の動作状態を示す図、図１０は一比較例におけるセンスアンプ６の内部の電圧および電流波形図である。

この一比較例では、図４と同様の第１動作モードを実行した後に、図９のセンス動作モードを実行し、その後に図７と同様の第４動作モードを実行する。

図９のセンス動作モードでは、第１トランジスタＱ１をオン、第２トランジスタＱ２をオン、第４トランジスタＱ４をオフ、および第３トランジスタＱ３をオンに設定する。基準電圧からの電流が第４トランジスタＱ４の代わりに第２トランジスタＱ２に流れないように、第４トランジスタＱ４のゲートＨＩＬの電圧は第２トランジスタＱ２のゲートＢＬＸの電圧よりも高く設定される。これにより、選択されたメモリセル２１にゼロが記憶されている場合には、キャパシタＣの蓄積電荷が、ＳＥＮノード、第３トランジスタＱ３、第１トランジスタＱ１およびビット線ＢＬＩを通って放電される。

図９の場合、センス動作モードに切り替わったときに、理想的には、ＳＥＮノードの放電はメモリセル２１の電流で決まる。実際には、第３トランジスタＱ３のゲートＸＸＬは、配線容量とゲート負荷を持っているために、ゲートＸＸＬの電圧を所望の電圧に設定するには、所定のセットアップ時間を要する。また、第３トランジスタＱ３のソース−ドレイン間を流れる電流は、第２トランジスタＱ２と第３トランジスタＱ３のばらつきの影響も受ける。これにより、図１０に示すように、第２トランジスタＱ２のソース−ドレイン間を流れる電流ｉＢＬＸが安定するのに時間がかかる。同様に、ＳＥＮノードから第３トランジスタＱ３を通ってビット線ＢＬＩに流れる電流ｉＸＸＬが安定するのに時間がかかる。よって、図９のセンス動作モードでは、センスアンプ６ごとにＳＥＮノードの電位が安定化するまでのタイミングのばらつきが大きくなる。

これに対して、図５および図６に示した本実施形態における第２および第３動作モードによれば、第３動作モードに切り替わった時点で、迅速に電流ｉＢＬＸと電流ｉＸＸＬを安定化させることができ、ＳＥＮノードの電位のばらつきも抑制できる。

このように、本実施形態では、ビット線ＢＬＩとＳＥＮノードのプリチャージを行う第１動作モードと、ＳＥＮノードの放電を行う第３動作モードとの間に、第２動作モードを設けている。この第２動作モードでは、第３トランジスタＱ３をオン方向に駆動するため、第２動作モードから第３動作モードに切り替わったときに、第２トランジスタＱ２をオフさせる。よって、ＳＥＮノードから第３トランジスタＱ３を通ってビット線ＢＬＩに流れる電流ｉＸＸＬと、第２トランジスタＱ２のソース−ドレイン間を流れる電流ｉＢＬＸとを急峻に変化させることができる。結果として、ＳＥＮノードの電位が安定化するまでのばらつきを抑制できる。よって、センスアンプの読み出し特性が向上する。

上述した実施形態では、本発明をＮＡＮＤ型フラッシュメモリに適用する例を説明したが、本発明は、ＮＯＲ型フラッシュメモリやＭＲＡＭ、ＲｅＲＡＭなど、種々の不揮発性半導体記憶装置に適用可能である。

本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１ 半導体記憶装置、２ セルアレイ、３ ロウデコーダ、４ ワード線ドライバ、５ カラムデコーダ、６ センスアンプ、７ データラッチ回路、８ コントローラ、９ 高電圧発生器、１０ アドレスデコーダ、１１ コマンドデコーダ、１２ Ｉ／Ｏバッファ、２０ ＮＡＮＤストリング、２１ メモリセル

Claims (9)

1. メモリセルと、
   前記メモリセルに記憶されたデータを読み出すセンスアンプと、
   前記センスアンプの動作を制御するコントローラと、を備え、
   前記センスアンプは、
   前記メモリセルにつながるビット線の電圧をクランプする第１トランジスタと、
   前記第１トランジスタによりクランプされた電圧ノードと、基準電圧ノードとの間に設けられる第２トランジスタと、
   前記メモリセルに記憶されたデータに応じて充放電を行う充放電ノードと、前記第１トランジスタによりクランプされた電圧ノードとの間に設けられる第３トランジスタと、
   前記基準電圧ノードと前記充放電ノードとの間に設けられる第４トランジスタと、を有し、
   前記コントローラは、前記選択されたメモリセルに記憶されたデータを読み出す際に第１動作モード、第２動作モードおよび第３動作モードを順次実行し、
   前記第１動作モードでは、前記第１トランジスタおよび前記第２トランジスタをオンし、かつ前記第３トランジスタをオフし、
   前記第２動作モードでは、前記第３トランジスタをオンし、
   前記第３動作モードでは、前記第１トランジスタをオン、前記第２トランジスタをオフ、前記第３トランジスタをオン、および前記第４トランジスタをオンする半導体記憶装置。
2. 前記第１〜第３トランジスタは、ＮＭＯＳトランジスタであり、
   前記コントローラは、前記第２動作モードでは、前記第２トランジスタのゲート電圧を、前記第３トランジスタおよび前記第４トランジスタの両ゲート電圧よりも高くする請求項１に記載の半導体記憶装置。
3. 前記コントローラは、前記第２動作モードでは、前記第４トランジスタおよび前記第３トランジスタの両トランジスタのゲート電圧を、前記第１トランジスタのゲート電圧以上にする請求項２に記載の半導体記憶装置。
4. 前記コントローラは、前記第１動作モードでは、前記第４トランジスタをオンする請求項１に記載の半導体記憶装置。
5. 前記コントローラは、前記第３動作モードでは、前記第３トランジスタのゲート電圧を前記第４トランジスタのゲート電圧以上にする請求項１に記載の半導体記憶装置。
6. 前記コントローラは、前記第１動作モード時には、前記第２トランジスタのゲート電圧を、前記第１トランジスタのゲート電圧よりも高くする請求項１に記載の半導体記憶装置。
7. 前記充放電ノードの電位に応じたデータを保持するラッチを備え、
   前記コントローラは、前記第３動作モードの後に実行される第４動作モードにおいて、前記第３トランジスタおよび前記第４トランジスタをオフして、前記キャパシタに蓄積された電荷を前記ラッチに転送する請求項１に記載の半導体記憶装置。
8. 前記ビット線は複数前記メモリセルと接続され、
   前記センスアンプは、複数の前記メモリセルのうち選択された前記メモリセルに記憶されたデータを、前記ビット線を介して読み出し、
   前記第１動作モードでは、前記選択されたメモリセルにつながる前記ビット線と前記充放電ノードとをプリチャージし、
   前記第３動作モードでは、前記充放電ノードからの放電電流を、前記第３トランジスタおよび前記第１トランジスタを介して前記ビット線に流すことを許容する請求項１に記載の半導体記憶装置。
9. ビット線につながる複数のメモリセルのうち選択されたメモリセルに記憶されたデータを、前記ビット線を介して読み出す記憶データの読み出し方法であって、
   前記選択されたメモリセルにつながるビット線の電圧をクランプする第１トランジスタと、前記第１トランジスタによりクランプされた電圧ノードと基準電圧ノードとの間に介挿される第２トランジスタと、をともにオンして、前記選択されたメモリセルにつながるビット線をプリチャージするとともに、前記充放電ノードをプリチャージし、かつ前記選択されたメモリセルに記憶されたデータに応じて充放電を行う充放電ノードと前記第１トランジスタによりクランプされた電圧ノードとの間に介挿される第３トランジスタをオフする第１動作モードを実行するステップと、
   前記ビット線へのプリチャージを継続しつつ、前記第３トランジスタをオン方向に動作させ、かつ前記第３トランジスタのソース−ドレイン抵抗を前記第１トランジスタのソース−ドレイン抵抗よりも高くする第２動作モードを実行するステップと、
   前記第１トランジスタをオン、前記第２トランジスタをオフ、前記第３トランジスタをオン、および前記基準電圧ノードと前記充放電ノードとの間に介挿される第４トランジスタをオンして、前記充放電ノードからの放電電流を、前記第３トランジスタおよび前記第１トランジスタを介して前記ビット線に流すことを許容する第３動作モードを実行するステップと、を有する記憶データの読み出し方法。

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