WO2015004708A1 - 半導体記憶装置および記憶データの読み出し方法 - Google Patents

半導体記憶装置および記憶データの読み出し方法 Download PDF

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思博 馬
吉原　正浩
阿部　克巳
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株式会社 東芝
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Definitions

  • Embodiments described herein relate generally to a semiconductor memory device and a method for reading stored data.
  • a nonvolatile semiconductor memory device such as a NAND flash memory is used in various electronic devices.
  • This type of nonvolatile semiconductor memory device converts data read from a selected memory cell to a desired voltage level via a sense amplifier. This read operation of the sense amplifier is called sense.
  • a ABL (All Bit Line) method is known as one of the sense methods.
  • the read operation is performed on all the bit lines. Thereafter, read data from the memory cell is detected based on the amount of current flowing from the bit line.
  • the bit line is first precharged. Thereafter, the transistor connected to the sense node is turned on, and the current from the corresponding bit line is transferred to the sense node.
  • the gate voltage of the transistor requires a predetermined setup time before reaching the voltage level that turns on the transistor. This setup time varies for each individual bit line. As a result, the time during which the transistor is turned on varies from bit line to bit line. Therefore, the read characteristics of the sense amplifier are deteriorated.
  • the problem to be solved by the present invention is to provide a semiconductor memory device and a method for reading stored data that can improve the read characteristics of a sense amplifier.
  • a plurality of memory cells connected to the bit line A sense amplifier that reads data stored in a selected memory cell among the plurality of memory cells via the bit line;
  • a controller for controlling the operation of the sense amplifier The sense amplifier is A first transistor for clamping a voltage of a bit line connected to the selected memory cell;
  • a second transistor interposed between a voltage node clamped by the first transistor and a reference voltage node;
  • a third transistor interposed between a charge / discharge node that performs charge / discharge according to data stored in the selected memory cell and a voltage node clamped by the first transistor;
  • a fourth transistor interposed between the reference voltage node and the charge / discharge node;
  • the controller has a first operation mode, a second operation mode, and a third operation mode that are sequentially executed when reading data stored in the selected memory cell; In the first operation mode, the first transistor and the second transistor are turned on to precharge a bit line connected to the selected memory cell, precharge the charge / discharge node, and the third Turn off
  • the first transistor is turned on, the second transistor is turned off, the third transistor is turned on, and the fourth transistor is turned on, and the discharge current from the charge / discharge node is
  • a semiconductor memory device that allows a current to flow through the bit line via three transistors and the first transistor.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor memory device according to an embodiment of the present invention.
  • the block diagram which shows the detailed structure of the cell array 2 periphery.
  • FIG. 3 is a circuit diagram showing an example of an internal configuration of a sense amplifier 6.
  • the figure which shows the operation state of the 1st-3rd transistors Q1-Q3 at the time of 1st operation mode.
  • FIG. 6 is a waveform diagram of voltage and current inside the sense amplifier 6 in first to fourth operation modes.
  • FIG. 6 is a voltage and current waveform diagram inside the sense amplifier 6 in one comparative example.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor memory device according to an embodiment of the present invention.
  • the semiconductor memory device of FIG. 1 shows an example of a NAND flash memory.
  • the semiconductor memory device 1 of FIG. 1 includes a cell array 2, a row decoder 3, a word line driver 4, a column decoder 5, a sense amplifier (S / A) 6, a data latch circuit 7, a controller 8, A voltage generator 9, an address register 10, a command decoder 11, and an I / O buffer 12 are provided.
  • the cell array 2 includes a NAND string in which a plurality of memory cells are connected in series.
  • FIG. 2 is a block diagram showing a detailed configuration around the cell array 2. As shown in FIG. 2, the cell array 2 is divided into a plurality of blocks BLK0 to BLKn. In each block, a plurality of the NAND strings 20 described above are arranged in the column direction. Each NAND string 20 includes a plurality of memory cells 21 connected in series, a select gate transistor S1 connected to one end side of these memory cells 21, and a select gate transistor S2 connected to the other end side.
  • each memory cell 21 in the NAND string 20 is connected to the corresponding word line WL0 to WLn + 1.
  • the gate of the selection gate transistor S1 is connected to the selection gate line SGD.
  • the gate of the selection gate transistor S2 is connected to the selection gate line SGS.
  • Each NAND string 20 is connected to a common cell source line via a corresponding select gate transistor S1.
  • Each NAND string 20 is connected to a corresponding bit line BL0 to BLn via a corresponding select gate transistor S2.
  • the word lines WL0 to WLn + 1 connected to the gates of the memory cells 21 in the NAND string 20 are connected to the row decoder 3.
  • the row decoder 3 decodes the row address transferred from the address register 10.
  • a word line driver 4 is arranged in the vicinity of the row decoder 3.
  • the word line driver 4 generates a voltage for driving each word line based on the decoded data.
  • the bit lines BL0 to BLn connected to each NAND string 20 are connected to the sense amplifier 6 via the bit line selection transistor Q0.
  • the sense amplifier 6 in the present embodiment detects read data from the memory cell 21 according to the amount of current flowing from the bit line by an ABL (All Bit Line) method.
  • the read data detected by the sense amplifier 6 is held in the data latch circuit 7 as binary data, for example.
  • the column decoder 5 shown in FIG. 1 decodes the column address from the address register 10.
  • the column decoder 5 determines whether or not to transfer the data held in the data latch circuit 7 to the data bus based on the decoded result.
  • the I / O buffer 12 buffers addresses, data, and commands input from the I / O terminal.
  • the I / O buffer 12 transfers an address to the address register 10, transfers a command to the command register, and transfers data to the data bus.
  • the controller 8 identifies an address and a command and controls the operation of the above-described sense amplifier 6 and the like.
  • FIG. 3 is a circuit diagram showing an example of the internal configuration of the sense amplifier 6.
  • FIG. 3 shows a circuit portion that senses the bit line BLI connected to one NAND string 20 including one selected memory cell 21.
  • n bit lines BL n is an integer of 2 or more
  • n / m circuits m is an integer of 1 or more, for example, n or n / 2 are provided as in FIG. .
  • the signal line after passing through the bit line selection transistor Q0 inserted between the bit line BL connected to the NAND string 20 and the sense amplifier 6, that is, between the sense amplifier 6 and the bit line selection transistor Q0.
  • the signal line is called a bit line BLI for convenience.
  • the sense amplifier 6 includes a first transistor Q1 having a gate BLC, a second transistor Q2 having a gate BLX, a third transistor Q3 having a gate XXL, and a fourth transistor Q4 having a gate HLL. And have.
  • the first to fourth transistors Q1 to Q4 are all NMOS transistors.
  • this common connection node is called an SCOM node.
  • the first transistor Q1 is provided between the bit line BLI connected to the NAND string 20 and the SCOM node.
  • the second transistor Q2 is provided between the reference voltage node Vdd and the SCOM node.
  • the third transistor Q3 and the fourth transistor Q4 are connected in series between the reference voltage node Vdd and the SCOM node. Note that the reference voltage of the reference voltage node Vdd is a voltage generated inside the NAND flash memory based on a power supply voltage given from the outside.
  • the intermediate connection node between the third transistor Q3 and the fourth transistor Q4 is the output node of the sense amplifier 6.
  • One end of the capacitor C is connected to the output node, and the data latch circuit 7 is connected to the output node.
  • This intermediate connection node is referred to as a SEN node in this specification.
  • the sense amplifier 6 operates by sequentially switching the first operation mode, the second operation mode, and the third operation mode when reading the data of the selected memory cell 21. Switching between the first to third operation modes is controlled by the controller 8. More specifically, the controller 8 switches the operation state of the first to fourth transistors Q4 in each of the first to third operation modes.
  • FIGS. 4 to 6 are diagrams showing the operating states of the first to third transistors Q1 to Q3 in the first to third operation modes, respectively.
  • FIG. 7 is a diagram showing an operation state of the first to third transistors Q3 in the fourth operation mode that may be executed after the third operation mode.
  • FIG. 8 is a voltage and current waveform diagram of the sense amplifier 6 in the first to fourth operation modes.
  • a transistor operating in the ON direction is marked with a circle
  • a transistor operating OFF is marked with a cross.
  • the data latch circuit 7 is marked with a circle when performing a latch operation, and marked with an x when not performing a latch operation.
  • the first operation mode is a mode in which the bit line BLI connected to the NAND string 20 including the selected memory cell 21 is precharged and the corresponding SEN node is precharged.
  • the first to fourth transistors Q1 to Q4 are set on and the third transistor Q3 is set off.
  • the current from the reference voltage node flows to the corresponding bit line BL via the second transistor Q2 and the first transistor Q1, and the bit line BL is Precharged.
  • the fourth transistor Q4 is set on and the third transistor Q3 is set off, so that the current from the reference voltage node causes the fourth transistor Q4 to be turned on. Via the SEN node and charge the capacitor C.
  • the gate BLC of the first transistor Q1 is at the voltage VBLC
  • the gate BLX of the second transistor Q2 is at the voltage VXXL
  • the gate HLL of the fourth transistor Q4 is at the voltage VHLL.
  • the gate XXL of the third transistor Q3 is set to a low level.
  • the gate voltage VBLC of the gate BLC of the first transistor Q1 and the voltage VXXL of the gate BLX of the second transistor Q2 in the first operation mode are set so as to satisfy the relationship of the following expression (1).
  • the reason for setting in this way is to enable the first transistor Q1 to correctly clamp the voltage level of the bit line BLI with the gate voltage VBLC. If VBLC> VXXL, the voltage level of the SCOM node becomes lower than the gate voltage VBLC, the first transistor Q1 remains on, and the bit line BLI is set to a voltage lower than the gate voltage BLC by the threshold voltage. Cannot be set.
  • the SEN node may be precharged using another circuit.
  • the voltage of the gate HLL of the fourth transistor Q4 is set to a low level, for example.
  • the second operation mode that is executed subsequent to the first operation mode is a mode in which preparation is performed so as to suppress fluctuations in the voltage level of the SEN node as much as possible in the next third operation mode.
  • the first and second transistors Q1 and Q2 are kept on and the third transistor Q3 is switched from off to on.
  • the fourth transistor Q4 is also turned on.
  • the voltage of the gate XXL of the third transistor Q3 is set to a voltage lower than the voltage of the gate BLX of the second transistor Q2.
  • the source-drain resistance of the third transistor Q3 is larger than the source-drain resistance of the second transistor Q2.
  • the voltage of the gate HLL of the fourth transistor Q4 is set to a voltage lower than the voltage of the gate HLL of the second transistor Q2.
  • the source-drain resistance of the fourth transistor Q4 becomes larger than the source-drain resistance of the second transistor Q2.
  • the current from the reference voltage node Vdd flows through the second transistor Q2 to the bit line BLI, and the bit line BL is continuously precharged. Further, it is possible to prevent a current from flowing from the SEN node to the reference voltage node Vdd through the fourth transistor Q4, or from the reference voltage node Vdd to the SEN node through the fourth transistor Q4. Furthermore, it is possible to prevent the current from the SEN node from flowing to the SCOM node through the third transistor Q3.
  • the third operation mode executed subsequent to the second operation mode is a mode for discharging the SEN node.
  • the first transistor Q1 is turned on, the second transistor Q2 is turned off, the fourth transistor Q4 is turned on, and the third transistor Q3 is turned on.
  • the voltage of the gate BLC of the first transistor Q1 is held at the same voltage VBLC as in the first and second operation modes, and the voltage of the gate BLX of the second transistor Q2 is at a low level.
  • the voltage between the gate XXL of the third transistor Q3 and the gate HLL of the fourth transistor Q4 is set to the voltage VBLX.
  • the reason why the voltage VBLX is set to be equal to or higher than the voltage VBLC is to prevent the voltage at the SCOM node from becoming lower than the voltage VBLC of the gate BLC of the first transistor Q1 as described above. Further, by increasing the voltage VXXL, it becomes easier to flow the current from the SEN node to the bit line BLI.
  • the accumulated charge in the capacitor C passes through the SEN node, the third transistor Q3, the first transistor Q1, and the bit line BLI. Discharged.
  • the timing serving as a trigger for starting the third operation mode is to lower the voltage of the gate BLX of the second transistor Q2 to a low level. As a result, the second transistor Q2 is quickly turned off, and the current iBLX flowing between the source and drain of the second transistor Q2 is sharply switched.
  • the voltage of the gate XXL of the third transistor Q3 is already at the high voltage VBLX, and the current iXXL from the SEN node passes through the third transistor Q3 in the direction of the bit line BLI. To flow quickly.
  • the current iBLX and the current iXXL change sharply when the second operation mode is shifted to the third operation mode. This means that variations in timing at which the potential of the SEN node changes can be suppressed.
  • the voltage of the gate XXL of the transistor Q3 it is desirable to set the voltage of the gate XXL of the transistor Q3 to be equal to or higher than the voltage of the gate HLL of the transistor Q4.
  • the reason is that for the bit line BL corresponding to the SEN node that has been discharged early, a current is passed through the path Vdd ⁇ transistor Q4 ⁇ transistor Q3 ⁇ SCOM node ⁇ transistor Q1 ⁇ bit line BL, and the potential of the bit line BL Is clamped by the voltage of the gate HLL of the transistor Q4 to reduce variation in the potential of the bit line BL.
  • Another reason is that it is desirable that the discharge current basically flows from the SEN node to the SCOM node. Therefore, by setting the on-resistance of the transistor Q3 to be equal to or lower than the on-resistance of the transistor Q4, the reference voltage node This is because current can be prevented from leaking to Vdd.
  • the fourth operation mode is a mode in which binary data corresponding to the potential of the SEN node is latched by the data latch circuit 7.
  • the data latch circuit 7 is enabled, the first transistor Q1 is on, the second transistor Q2 is on, the third transistor Q3, and the fourth transistor Q4. Are each set to off.
  • the third transistor Q3 and the fourth transistor Q4 are turned off, the potential of the SEN node is fixed, and in this state, the data latch circuit 7 performs a latch operation.
  • both the first transistor Q1 and the second transistor Q2 are set to ON in the fourth operation mode is to precharge the bit line BLI as a preparation before performing the next read operation via the bit line BLI. It is. There is no particular relationship with the operation of transferring the data read in the first to third operation modes to the data latch circuit 7. That is, when only the operation of latching data read from the selected memory cell by the data latch is performed, both the fourth transistor Q4 and the third transistor Q3 need only be turned off, and the first transistor Q1 and the second transistor Q2 It is not necessary to turn on both transistors Q2.
  • ⁇ V may vary depending on the electrical characteristics of the first transistor Q2 and the third transistor Q3.
  • the second transistor Q2 is quickly turned off in the third operation mode.
  • the third transistor Q3 is quickly turned on, variation in ⁇ V can be suppressed.
  • FIG. 9 and 10 are diagrams showing a comparative example, and FIG. 9 shows the operation state of the first to third transistors Q3 in the sense operation mode executed instead of the second operation mode and the third operation mode described above.
  • FIG. 10 is a voltage and current waveform diagram inside the sense amplifier 6 in one comparative example.
  • the first transistor Q1 is turned on, the second transistor Q2 is turned on, the fourth transistor Q4 is turned off, and the third transistor Q3 is turned on.
  • the voltage of the gate HIL of the fourth transistor Q4 is set higher than the voltage of the gate BLX of the second transistor Q2 so that the current from the reference voltage does not flow to the second transistor Q2 instead of the fourth transistor Q4.
  • the discharge of the SEN node is determined by the current of the memory cell 21 when switching to the sense operation mode.
  • the gate XXL of the third transistor Q3 since the gate XXL of the third transistor Q3 has a wiring capacitance and a gate load, it takes a predetermined setup time to set the voltage of the gate XXL to a desired voltage.
  • the current flowing between the source and drain of the third transistor Q3 is also affected by variations between the second transistor Q2 and the third transistor Q3. As a result, as shown in FIG. 10, it takes time for the current iBLX flowing between the source and the drain of the second transistor Q2 to stabilize.
  • the current iBLX and the current iXXL can be quickly stabilized at the time of switching to the third operation mode. And variation in potential of the SEN node can be suppressed.
  • the second operation mode is provided between the first operation mode in which the bit line BLI and the SEN node are precharged and the third operation mode in which the SEN node is discharged.
  • the third transistor Q3 is driven in the ON direction, so that the second transistor Q2 is turned off when the second operation mode is switched to the third operation mode. Therefore, the current iXXL flowing from the SEN node through the third transistor Q3 to the bit line BLI and the current iBLX flowing between the source and drain of the second transistor Q2 can be sharply changed. As a result, variation until the potential of the SEN node is stabilized can be suppressed. Therefore, the read characteristics of the sense amplifier are improved.
  • the present invention can be applied to various nonvolatile semiconductor memory devices such as a NOR flash memory, MRAM, and ReRAM.

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Abstract

［課題］センスアンプの読み出し特性を向上させることが可能な半導体記憶装置および記憶データの読み出し方法を提供する。 ［解決手段］半導体記憶装置は、センスアンプと、コントローラと、を備える。センスアンプは、ビット線の電圧をクランプする第１トランジスタと、第１トランジスタによりクランプされた電圧ノードと、基準電圧ノードとの間に設けられる第２トランジスタと、充放電ノードと第１トランジスタによりクランプされた電圧ノードとの間に介挿される第３トランジスタとを有する。コントローラは、第１動作モードでは、第１トランジスタおよび第２トランジスタをオンして、第３トランジスタをオフする。第２動作モードでは、第３トランジスタをオンさせ、第３動作モードでは、第１トランジスタをオン、第２トランジスタをオフ、第３トランジスタをオン、および第４トランジスタをオンする。

Description

半導体記憶装置および記憶データの読み出し方法
　本発明の実施形態は、半導体記憶装置および記憶データの読み出し方法に関する。
　大容量記録媒体として、ＮＡＮＤ型フラッシュメモリを初めとする不揮発性半導体記憶装置が種々の電子機器で用いられている。この種の不揮発性半導体記憶装置は、選択されたメモリセルから読み出したデータを、センスアンプを介して所望の電圧レベルに変換している。このセンスアンプの読み出し動作はセンスと呼ばれている。
　センス方式の一つとして、ＡＢＬ（All Bit Line）方式が知られている。ＡＢＬ方式では、ビット線をプリチャージした後、すべてのビット線に対して読み出し動作を行う。その後、ビット線から流れる電流量に基づいて、メモリセルからの読み出しデータを検出する。
　ＡＢＬ方式では、まずビット線をプリチャージする。その後、センスノードに接続されたトランジスタをオンして、対応するビット線からの電流をセンスノードに転送する。しかしながら、上記のトランジスタのゲート電圧は、このトランジスタをオンさせる電圧レベルに達するまでに、所定のセットアップ時間を必要とする。このセットアップ時間は、個々のビット線ごとに変動する。結果として、上記のトランジスタがオンする時間もビット線ごとにばらついてしまう。よって、センスアンプの読み出し特性が悪化する要因になる。
米国特許７，９７４，１３３号公報 米国特許７，８８１，１２０号公報
　本発明が解決しようとする課題は、センスアンプの読み出し特性を向上させることが可能な半導体記憶装置および記憶データの読み出し方法を提供することである。
　本実施形態によれば、ビット線につながる複数のメモリセルと、
　前記複数のメモリセルのうち選択されたメモリセルに記憶されたデータを、前記ビット線を介して読み出すセンスアンプと、
　前記センスアンプの動作を制御するコントローラと、を備え、
　前記センスアンプは、
　前記選択されたメモリセルにつながるビット線の電圧をクランプする第１トランジスタと、
　前記第１トランジスタによりクランプされた電圧ノードと、基準電圧ノードとの間に介挿される第２トランジスタと、
　前記選択されたメモリセルに記憶されたデータに応じて充放電を行う充放電ノードと、前記第１トランジスタによりクランプされた電圧ノードとの間に介挿される第３トランジスタと、
　前記基準電圧ノードと前記充放電ノードとの間に介挿される第４トランジスタと、を有し、
　前記コントローラは、前記選択されたメモリセルに記憶されたデータを読み出す際に順次に実行される第１動作モード、第２動作モードおよび第３動作モードを有し、
　前記第１動作モードでは、前記第１トランジスタおよび前記第２トランジスタをオンして、前記選択されたメモリセルにつながるビット線をプリチャージするとともに、前記充放電ノードをプリチャージし、かつ前記第３トランジスタをオフし、
　前記第２動作モードでは、前記ビット線へのプリチャージを継続しつつ、前記第３トランジスタをオン方向に動作させ、かつ前記第３トランジスタのソース－ドレイン抵抗を前記第１トランジスタのソース－ドレイン抵抗よりも高くし、
　前記第３動作モードでは、前記第１トランジスタをオン、前記第２トランジスタをオフ、前記第３トランジスタをオン、および前記第４トランジスタをオンして、前記充放電ノードからの放電電流を、前記第３トランジスタおよび前記第１トランジスタを介して前記ビット線に流すことを許容する半導体記憶装置が提供される。
本発明の一実施形態に係る半導体記憶装置の概略構成を示すブロック図。 セルアレイ２周辺の詳細な構成を示すブロック図。 センスアンプ６の内部構成の一例を示す回路図。 第１動作モード時の第１～第３トランジスタＱ１～Ｑ３の動作状態を示す図。 第２動作モード時の第１～第３トランジスタＱ１～Ｑ３の動作状態を示す図。 第３動作モード時の第１～第３トランジスタＱ１～Ｑ３の動作状態を示す図。 第４動作モード時の第１～第３トランジスタＱ１～Ｑ３の動作状態を示す図。 第１～第４動作モード時のセンスアンプ６の内部の電圧および電流波形図。 一比較例のセンス動作モード時の第１～第３トランジスタＱ３の動作状態を示す図。 一比較例におけるセンスアンプ６の内部の電圧および電流波形図。
　図１は本発明の一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図１の半導体記憶装置は、ＮＡＮＤ型フラッシュメモリの例を示している。
　図１の半導体記憶装置１は、セルアレイ２と、ロウデコーダ３と、ワード線ドライバ４と、カラムデコーダ５と、センスアンプ（Ｓ／Ａ）６と、データラッチ回路７と、コントローラ８と、高電圧発生器９と、アドレスレジスタ１０と、コマンドデコーダ１１と、Ｉ／Ｏバッファ１２とを備えている。
　セルアレイ２は、複数個のメモリセルを直列接続したＮＡＮＤストリングを備える。
　図２はセルアレイ２周辺の詳細な構成を示すブロック図である。図２に示すように、セルアレイ２は、複数のブロックＢＬＫ０～ＢＬＫｎに分かれている。各ブロックには、上述したＮＡＮＤストリング２０がカラム方向に複数個配列されている。各ＮＡＮＤストリング２０は、直列接続された複数のメモリセル２１と、これらメモリセル２１の一端側に接続された選択ゲートトランジスタＳ１と、他端側に接続された選択ゲートトランジスタＳ２とを有する。
　ＮＡＮＤストリング２０内の各メモリセル２１のゲートは、対応するワード線ＷＬ０～ＷＬn+1に接続されている。選択ゲートトランジスタＳ１のゲートは選択ゲート線ＳＧＤに接続されている。選択ゲートトランジスタＳ２のゲートは選択ゲート線ＳＧＳに接続されている。各ＮＡＮＤストリング２０は、対応する選択ゲートトランジスタＳ１を介して、共通のセルソース線に接続されている。また各ＮＡＮＤストリング２０は、対応する選択ゲートトランジスタＳ２を介して、対応するビット線ＢＬ０～ＢＬｎに接続されている。
　ＮＡＮＤストリング２０内の各メモリセル２１のゲートに接続される各ワード線ＷＬ０～ＷＬn+1は、ロウデコーダ３に接続されている。ロウデコーダ３は、アドレスレジスタ１０から転送されてきたロウアドレスをデコードする。ロウデコーダ３の近傍には、ワード線ドライバ４が配置されている。ワード線ドライバ４は、デコードしたデータに基づいて、各ワード線を駆動するための電圧を生成する。
　各ＮＡＮＤストリング２０に接続されるビット線ＢＬ０～ＢＬｎは、ビット線選択トランジスタＱ０を介してセンスアンプ６に接続されている。本実施形態におけるセンスアンプ６は、ＡＢＬ（All Bit Line）方式にて、ビット線から流れる電流量に応じてメモリセル２１からの読み出しデータを検出する。センスアンプ６で検出された読み出しデータは、例えば二値データとしてデータラッチ回路７に保持される。
　図１に示すカラムデコーダ５は、アドレスレジスタ１０からのカラムアドレスをデコードする。またカラムデコーダ５は、このデコードした結果に基づいて、データラッチ回路７に保持されたデータをデータバスに転送するか否かを決定する。
　Ｉ／Ｏバッファ１２は、Ｉ／Ｏ端子から入力されたアドレス、データおよびコマンドをバッファリングする。またＩ／Ｏバッファ１２は、アドレスをアドレスレジスタ１０に転送し、コマンドをコマンドレジスタに転送し、データをデータバスに転送する。
　コントローラ８は、アドレスとコマンドを識別するとともに、上述したセンスアンプ６等の動作を制御する。
　図３はセンスアンプ６の内部構成の一例を示す回路図である。図３では、選択された一つのメモリセル２１を含む一つのＮＡＮＤストリング２０につながるビット線ＢＬＩをセンスする回路部分を示している。ビット線ＢＬがｎ本（ｎは２以上の整数）がある場合は、図３と同様の回路がｎ／ｍ個（ｍは１以上の整数、例えばｎ個またはｎ／２個）個設けられる。以下では、ＮＡＮＤストリング２０につながるビット線ＢＬとセンスアンプ６との間に介挿されるビット線選択トランジスタＱ０を通過した後の信号線、すなわち、センスアンプ６とビット線選択トランジスタＱ０との間の信号線を、便宜上ビット線ＢＬＩと呼ぶ。
　図３に示すように、センスアンプ６は、ゲートＢＬＣを有する第１トランジスタＱ１と、ゲートＢＬＸを有する第２トランジスタＱ２と、ゲートＸＸＬを有する第３トランジスタＱ３と、ゲートＨＬＬを有する第４トランジスタＱ４とを有する。第１～第４トランジスタＱ１～Ｑ４はいずれも、ＮＭＯＳトランジスタである。
　第１トランジスタＱ１、第２トランジスタＱ２および第３トランジスタＱ３は、それぞれのソース／ドレインの一方が共通に接続されており、本明細書では、この共通接続ノードをＳＣＯＭノードと呼ぶ。
　第１トランジスタＱ１は、ＮＡＮＤストリング２０につながれるビット線ＢＬＩと、ＳＣＯＭノードとの間に設けられる。第２トランジスタＱ２は、基準電圧ノードＶddとＳＣＯＭノードとの間に設けられる。第３トランジスタＱ３および第４トランジスタＱ４は、基準電圧ノードＶddとＳＣＯＭノードとの間に直列接続されている。なお、基準電圧ノードＶddの基準電圧は、外部から与えられた電源電圧に基づいて、ＮＡＮＤ型フラッシュメモリの内部で生成される電圧である。
　第３トランジスタＱ３および第４トランジスタＱ４の中間接続ノードがセンスアンプ６の出力ノードである。この出力ノードには、キャパシタＣの一端が接続されるとともに、データラッチ回路７が接続される。この中間接続ノードを、本明細書ではＳＥＮノードと呼ぶ。
　本実施形態に係るセンスアンプ６は、選択されたメモリセル２１のデータを読み出す際に、第１動作モード、第２動作モードおよび第３動作モードを順次に切り替えて動作する。これら第１～第３動作モードの切替は、コントローラ８によって制御される。より具体的には、コントローラ８は、第１～第３動作モードのそれぞれにおいて、第１～第４トランジスタＱ４の動作状態を切替える。
　図４～図６はそれぞれ第１～第３動作モード時の第１～第３トランジスタＱ１～Ｑ３の動作状態を示す図である。また、図７は、第３動作モードの後に実行されることがある第４動作モード時の第１～第３トランジスタＱ３の動作状態を示す図である。さらに、図８は第１～第４動作モード時のセンスアンプ６の内部の電圧および電流波形図である。図４～図７では、オンする方向に動作するトランジスタに丸印を付け、オフするトランジスタに×印を付けている。また、データラッチ回路７については、ラッチ動作を行う場合に丸印を付け、ラッチ動作を行わない場合は×印を付けている。
　第１動作モードは、選択されたメモリセル２１を含むＮＡＮＤストリング２０につながるビット線ＢＬＩをプリチャージするとともに、対応するＳＥＮノードをプリチャージするモードである。この第１動作モードの期間内には、図４に示すように、第１～第４トランジスタＱ１～Ｑ４はオンに設定され、第３トランジスタＱ３はオフに設定される。第１および第２トランジスタＱ１，Ｑ２をオンさせることで、基準電圧ノードからの電流が、第２トランジスタＱ２および第１トランジスタＱ１を経由して、対応するビット線ＢＬに流れて、ビット線ＢＬがプリチャージされる。また、この第１動作モードの期間内には、第４トランジスタＱ４はオンに設定され、かつ第３トランジスタＱ３はオフに設定されることで、基準電圧ノードからの電流が、第４トランジスタＱ４を経由して、ＳＥＮノードに流れて、キャパシタＣを充電する。
　これにより、図８に示すように、第１動作モードでは、第１トランジスタＱ１のゲートＢＬＣは電圧ＶＢＬＣに、第２トランジスタＱ２のゲートＢＬＸは電圧ＶＸＸＬに、第４トランジスタＱ４のゲートＨＬＬは電圧ＶＨＬＬに、それぞれ引き上げられる。また、第３トランジスタＱ３のゲートＸＸＬはロウレベルに設定される。
　第１動作モードでの第１トランジスタＱ１のゲートＢＬＣのゲート電圧ＶＢＬＣと、第２トランジスタＱ２のゲートＢＬＸの電圧ＶＸＸＬとは、以下の（１）式の関係を満たすように設定される。
　ＶＢＬＣ＜ＶＸＸＬ　　…（１）
　このように設定する理由は、第１トランジスタＱ１がゲート電圧ＶＢＬＣにより、正しくビット線ＢＬＩの電圧レベルをクランプできるようにするためである。仮に、ＶＢＬＣ＞ＶＸＸＬであったとすると、ＳＣＯＭノードの電圧レベルがゲート電圧ＶＢＬＣよりも低くなり、第１トランジスタＱ１はオンしっぱなしになって、ゲート電圧ＢＬＣより閾値電圧分低い電圧にビット線ＢＬＩを設定できなくなってしまう。
　なお、ＳＥＮノードのプリチャージは、第４トランジスタＱ４をオンして第４トランジスタＱ４を介して行うことはかならずしも必須ではなく、他の回路を利用してＳＥＮノードのプリチャージを行ってもよい。他の回路を利用してＳＥＮノードのプリチャージを行う場合は、第４トランジスタＱ４のゲートＨＬＬの電圧は例えばロウレベルに設定される。
　第１動作モードに引き続いて実行される第２動作モードは、次の第３動作モードのときにＳＥＮノードの電圧レベルの変動をできるだけ抑制するように前準備をするモードである。この第２動作モードの期間内は、図５に示すように、第１および第２トランジスタＱ１，Ｑ２のオン状態を維持するとともに、第３トランジスタＱ３をオフからオン方向に切り替える。また、第４トランジスタＱ４についても、オンさせる。
　より具体的には、第２動作モード時には、第３トランジスタＱ３のゲートＸＸＬの電圧は、第２トランジスタＱ２のゲートＢＬＸの電圧よりも低い電圧に設定される。これにより、第３トランジスタＱ３のソース－ドレイン間抵抗は、第２トランジスタＱ２のソース－ドレイン間抵抗よりも大きくなる。同様に、第４トランジスタＱ４のゲートＨＬＬの電圧は、第２トランジスタＱ２のゲートＨＬＬの電圧よりも低い電圧に設定される。これにより、第４トランジスタＱ４のソース－ドレイン間抵抗は、第２トランジスタＱ２のソース－ドレイン間抵抗よりも大きくなる。
　これにより、基準電圧ノードＶddからの電流は、第２トランジスタＱ２を通ってビット線ＢＬＩに流れ、ビット線ＢＬのプリチャージが継続して行われる。また、ＳＥＮノードから、第４トランジスタＱ４を通って基準電圧ノードＶddに、または基準電圧ノードＶddから、第４トランジスタＱ４を通ってＳＥＮノードに、電流が流れることを防止できる。さらに、ＳＥＮノードからの電流が第３トランジスタＱ３を通ってＳＣＯＭノードに流れることも防止できる。
　第２動作モードに引き続いて実行される第３動作モードは、ＳＥＮノードの放電を行うモードである。この第３動作モードの期間内は、図６に示すように、第１トランジスタＱ１はオン、第２トランジスタＱ２はオフ、第４トランジスタＱ４はオン、および第３トランジスタＱ３はオンにそれぞれ設定される。より具体的には、図８に示すように、第１トランジスタＱ１のゲートＢＬＣの電圧は第１～第２動作モードと同じ電圧ＶＢＬＣに保持され、第２トランジスタＱ２のゲートＢＬＸの電圧はロウレベルに設定され、第３トランジスタＱ３のゲートＸＸＬと第４トランジスタＱ４のゲートＨＬＬとの電圧はいずれも電圧ＶＢＬＸに設定される。
　この電圧ＶＢＬＸと、上述した（１）式における電圧ＶＢＬＣおよびＶＢＬＸとの大小関係は、以下の（２）式で表される。
　ＶＢＬＣ≦ＶＢＬＸ＜ＶＸＸＬ　　…（２）
　電圧ＶＢＬＸを電圧ＶＢＬＣ以上に設定するのは、上述したように、ＳＣＯＭノードの電圧が第１トランジスタＱ１のゲートＢＬＣの電圧ＶＢＬＣより低くならないようにするためである。また、電圧ＶＸＸＬを高くすることで、ＳＥＮノードからの電流をビット線ＢＬＩに流しやすくなる。
　第３動作モード時には、選択されたメモリセル２１にゼロが記憶されている場合は、キャパシタＣ内の蓄積電荷が、ＳＥＮノード、第３トランジスタＱ３、第１トランジスタＱ１、およびビット線ＢＬＩを通って放電される。
　第３動作モードを開始するトリガとなるタイミングは、第２トランジスタＱ２のゲートＢＬＸの電圧をロウレベルに下げることである。これにより、第２トランジスタＱ２が迅速にオフし、第２トランジスタＱ２のソース－ドレイン間を流れる電流ｉＢＬＸが急峻に切り替わる。
　また、第３動作モードの開始時点では、第３トランジスタＱ３のゲートＸＸＬの電圧はすでに高い電圧ＶＢＬＸになっており、ＳＥＮノードからの電流ｉＸＸＬは、第３トランジスタＱ３を通ってビット線ＢＬＩの方向に迅速に流れるようになる。
　このように、本実施形態では、第２動作モードから第３動作モードに移行したときに、電流ｉＢＬＸと電流ｉＸＸＬが急峻に変化する。これは、ＳＥＮノードの電位が変化するタイミングのばらつきを抑制できることを意味する。
　第３動作モード時には、トランジスタＱ３のゲートＸＸＬの電圧を、トランジスタＱ４のゲートＨＬＬの電圧以上に設定するのが望ましい。その理由は、早く放電が終了したＳＥＮノードに対応するビット線ＢＬについては、Ｖdd→トランジスタＱ４→トランジスタＱ３→ＳＣＯＭノード→トランジスタＱ１→ビット線ＢＬというパスで電流を流して、ビット線ＢＬの電位をトランジスタＱ４のゲートＨＬＬの電圧でクランプして、ビット線ＢＬの電位のばらつきを低減したいためである。また、もう一つの理由は、基本的に放電電流はＳＥＮノードからＳＣＯＭノードに流れるのが望ましいことから、トランジスタＱ３のオン抵抗をトランジスタＱ４のオン抵抗以下にすることで、ＳＥＮノードから基準電圧ノードＶddに電流が漏れるのを防止できるためである。
　第３動作モードにてＳＥＮノードの電位が安定すると、第４動作モードに移行する。第４動作モードは、ＳＥＮノードの電位に応じた二値データをデータラッチ回路７でラッチするモードである。この第４動作モードの期間内は、図７に示すように、データラッチ回路７がイネーブル状態となり、第１トランジスタＱ１はオン、第２トランジスタＱ２はオン、第３トランジスタＱ３、および第４トランジスタＱ４はオフにそれぞれ設定される。第３トランジスタＱ３と第４トランジスタＱ４とがともにオフすることで、ＳＥＮノードの電位は固定になり、その状態で、データラッチ回路７はラッチ動作を行う。
　また、第４動作モード時に、第１トランジスタＱ１と第２トランジスタＱ２をともにオンに設定する理由は、ビット線ＢＬＩを介して次の読み出し動作を行う前準備として、ビット線ＢＬＩをプリチャージするためである。第１～第３動作モードで読み出したデータをデータラッチ回路７に転送する動作とは特に関係はない。すなわち、選択されたメモリセルから読み出したデータをデータラッチでラッチするという動作だけを行いたい場合は、第４トランジスタＱ４と第３トランジスタＱ３をともにオフするだけでよく、第１トランジスタＱ１と第２トランジスタＱ２をともにオンにする必要はない。
　第４動作モード時のＳＥＮノードの放電による電圧の変化分ΔＶは、ΔＶ＝Ｉ×ｔ／Ｃで表される。ＩはＳＥＮノードを流れる放電電流、ｔは放電電流が流れる期間（センス期間）、ＣはキャパシタＣを含めたＳＥＮノードの容量である。この式からわかるように、容量とセンス期間がそれぞれ固定であれば、電圧の変化分ΔＶは、放電電流Ｉで決まる。実際には、第１トランジスタＱ２と第３トランジスタＱ３の電気的特性により、ΔＶがばらつく可能性があるが、本実施形態によれば、第３動作モード時に、第２トランジスタＱ２を迅速にオフさせ、かつ第３トランジスタＱ３を迅速にオンさせるため、ΔＶのばらつきを抑制できる。
　図９および図１０は一比較例を示す図であり、図９は上述した第２動作モードおよび第３動作モードの代わりに実行されるセンス動作モード時の第１～第３トランジスタＱ３の動作状態を示す図、図１０は一比較例におけるセンスアンプ６の内部の電圧および電流波形図である。
　この一比較例では、図４と同様の第１動作モードを実行した後に、図９のセンス動作モードを実行し、その後に図７と同様の第４動作モードを実行する。
　図９のセンス動作モードでは、第１トランジスタＱ１をオン、第２トランジスタＱ２をオン、第４トランジスタＱ４をオフ、および第３トランジスタＱ３をオンに設定する。基準電圧からの電流が第４トランジスタＱ４の代わりに第２トランジスタＱ２に流れないように、第４トランジスタＱ４のゲートＨＩＬの電圧は第２トランジスタＱ２のゲートＢＬＸの電圧よりも高く設定される。これにより、選択されたメモリセル２１にゼロが記憶されている場合には、キャパシタＣの蓄積電荷が、ＳＥＮノード、第３トランジスタＱ３、第１トランジスタＱ１およびビット線ＢＬＩを通って放電される。
　図９の場合、センス動作モードに切り替わったときに、理想的には、ＳＥＮノードの放電はメモリセル２１の電流で決まる。実際には、第３トランジスタＱ３のゲートＸＸＬは、配線容量とゲート負荷を持っているために、ゲートＸＸＬの電圧を所望の電圧に設定するには、所定のセットアップ時間を要する。また、第３トランジスタＱ３のソース－ドレイン間を流れる電流は、第２トランジスタＱ２と第３トランジスタＱ３のばらつきの影響も受ける。これにより、図１０に示すように、第２トランジスタＱ２のソース－ドレイン間を流れる電流ｉＢＬＸが安定するのに時間がかかる。同様に、ＳＥＮノードから第３トランジスタＱ３を通ってビット線ＢＬＩに流れる電流ｉＸＸＬが安定するのに時間がかかる。よって、図９のセンス動作モードでは、センスアンプ６ごとにＳＥＮノードの電位が安定化するまでのタイミングのばらつきが大きくなる。
　これに対して、図５および図６に示した本実施形態における第２および第３動作モードによれば、第３動作モードに切り替わった時点で、迅速に電流ｉＢＬＸと電流ｉＸＸＬを安定化させることができ、ＳＥＮノードの電位のばらつきも抑制できる。
　このように、本実施形態では、ビット線ＢＬＩとＳＥＮノードのプリチャージを行う第１動作モードと、ＳＥＮノードの放電を行う第３動作モードとの間に、第２動作モードを設けている。この第２動作モードでは、第３トランジスタＱ３をオン方向に駆動するため、第２動作モードから第３動作モードに切り替わったときに、第２トランジスタＱ２をオフさせる。よって、ＳＥＮノードから第３トランジスタＱ３を通ってビット線ＢＬＩに流れる電流ｉＸＸＬと、第２トランジスタＱ２のソース－ドレイン間を流れる電流ｉＢＬＸとを急峻に変化させることができる。結果として、ＳＥＮノードの電位が安定化するまでのばらつきを抑制できる。よって、センスアンプの読み出し特性が向上する。
　上述した実施形態では、本発明をＮＡＮＤ型フラッシュメモリに適用する例を説明したが、本発明は、ＮＯＲ型フラッシュメモリやＭＲＡＭ、ＲｅＲＡＭなど、種々の不揮発性半導体記憶装置に適用可能である。
　本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
　１　半導体記憶装置、２　セルアレイ、３　ロウデコーダ、４　ワード線ドライバ、５　カラムデコーダ、６　センスアンプ、７　データラッチ回路、８　コントローラ、９　高電圧発生器、１０　アドレスデコーダ、１１　コマンドデコーダ、１２　Ｉ／Ｏバッファ、２０　ＮＡＮＤストリング、２１　メモリセル

Claims (9)

  1. 　メモリセルと、
    　前記メモリセルに記憶されたデータを読み出すセンスアンプと、
    　前記センスアンプの動作を制御するコントローラと、を備え、
    　前記センスアンプは、
    　前記メモリセルにつながるビット線の電圧をクランプする第１トランジスタと、
    　前記第１トランジスタによりクランプされた電圧ノードと、基準電圧ノードとの間に設けられる第２トランジスタと、
    　前記メモリセルに記憶されたデータに応じて充放電を行う充放電ノードと、前記第１トランジスタによりクランプされた電圧ノードとの間に設けられる第３トランジスタと、
    　前記基準電圧ノードと前記充放電ノードとの間に設けられる第４トランジスタと、を有し、
    　前記コントローラは、前記選択されたメモリセルに記憶されたデータを読み出す際に第１動作モード、第２動作モードおよび第３動作モードを順次実行し、
    　前記第１動作モードでは、前記第１トランジスタおよび前記第２トランジスタをオンし、かつ前記第３トランジスタをオフし、
    　前記第２動作モードでは、前記第３トランジスタをオンし、
    　前記第３動作モードでは、前記第１トランジスタをオン、前記第２トランジスタをオフ、前記第３トランジスタをオン、および前記第４トランジスタをオンする半導体記憶装置。
  2. 　前記第１～第３トランジスタは、ＮＭＯＳトランジスタであり、
    　前記コントローラは、前記第２動作モードでは、前記第２トランジスタのゲート電圧を、前記第３トランジスタおよび前記第４トランジスタの両ゲート電圧よりも高くする請求項１に記載の半導体記憶装置。
  3. 　前記コントローラは、前記第２動作モードでは、前記第４トランジスタおよび前記第３トランジスタの両トランジスタのゲート電圧を、前記第１トランジスタのゲート電圧以上にする請求項２に記載の半導体記憶装置。
  4. 　前記コントローラは、前記第１動作モードでは、前記第４トランジスタをオンする請求項１に記載の半導体記憶装置。
  5. 　前記コントローラは、前記第３動作モードでは、前記第３トランジスタのゲート電圧を前記第４トランジスタのゲート電圧以上にする請求項１に記載の半導体記憶装置。
  6. 　前記コントローラは、前記第１動作モード時には、前記第２トランジスタのゲート電圧を、前記第１トランジスタのゲート電圧よりも高くする請求項１に記載の半導体記憶装置。
  7. 　前記充放電ノードの電位に応じたデータを保持するラッチを備え、
    　前記コントローラは、前記第３動作モードの後に実行される第４動作モードにおいて、前記第３トランジスタおよび前記第４トランジスタをオフして、前記キャパシタに蓄積された電荷を前記ラッチに転送する請求項１に記載の半導体記憶装置。
  8. 　前記ビット線は複数前記メモリセルと接続され、
    　前記センスアンプは、複数の前記メモリセルのうち選択された前記メモリセルに記憶されたデータを、前記ビット線を介して読み出し、
    　前記第１動作モードでは、前記選択されたメモリセルにつながる前記ビット線と前記充放電ノードとをプリチャージし、
    　前記第３動作モードでは、前記充放電ノードからの放電電流を、前記第３トランジスタおよび前記第１トランジスタを介して前記ビット線に流すことを許容する請求項１に記載の半導体記憶装置。
  9. 　ビット線につながる複数のメモリセルのうち選択されたメモリセルに記憶されたデータを、前記ビット線を介して読み出す記憶データの読み出し方法であって、
    　前記選択されたメモリセルにつながるビット線の電圧をクランプする第１トランジスタと、前記第１トランジスタによりクランプされた電圧ノードと基準電圧ノードとの間に介挿される第２トランジスタと、をともにオンして、前記選択されたメモリセルにつながるビット線をプリチャージするとともに、前記充放電ノードをプリチャージし、かつ前記選択されたメモリセルに記憶されたデータに応じて充放電を行う充放電ノードと前記第１トランジスタによりクランプされた電圧ノードとの間に介挿される第３トランジスタをオフする第１動作モードを実行するステップと、
    　前記ビット線へのプリチャージを継続しつつ、前記第３トランジスタをオン方向に動作させ、かつ前記第３トランジスタのソース－ドレイン抵抗を前記第１トランジスタのソース－ドレイン抵抗よりも高くする第２動作モードを実行するステップと、
    　前記第１トランジスタをオン、前記第２トランジスタをオフ、前記第３トランジスタをオン、および前記基準電圧ノードと前記充放電ノードとの間に介挿される第４トランジスタをオンして、前記充放電ノードからの放電電流を、前記第３トランジスタおよび前記第１トランジスタを介して前記ビット線に流すことを許容する第３動作モードを実行するステップと、を有する記憶データの読み出し方法。
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