CN105518792A - 半导体存储装置和存储数据的读取方法 - Google Patents

Abstract

本发明提供能够提高感测放大器的读取特性的半导体存储装置和存储数据的读取方法。半导体存储装置具备感测放大器和控制器。感测放大器具有：对位线的电压进行箝位的第一晶体管、在由第一晶体管箝位了的电压节点与基准电压节点之间设置的第二晶体管以及夹插于充放电节点与由第一晶体管箝位了的电压节点之间的第三晶体管。控制器，在第一工作模式中，使第一晶体管和第二晶体管导通，使第三晶体管截止。在第二工作模式中，使第三晶体管导通，在第三工作模式中，使第一晶体管导通、使第二晶体管截止、使第三晶体管导通并使第四晶体管导通。

Description

半导体存储装置和存储数据的读取方法

技术领域

本发明的实施方式涉及半导体存储装置和存储数据的读取方法。

背景技术

作为大容量记录介质，以NAND型闪存为代表的非易失性半导体存储装置用于各种电子设备。此种非易失性半导体存储装置将从所选择的存储器单元读取的数据经由感测放大器(senseamplifier，读出放大器)变换为所希望的电压电平。该感测放大器的读取工作称为感测(sense，读出)。

作为感测方式之一，已知ABL(AllBitLine，全位线)方式。在ABL方式中，在对位线进行预充电后，对所有的位线进行读取工作。然后，基于从位线流过的电流量，检测来自存储器单元的读取数据。

在ABL方式中，首先对位线进行预充电。然后，使连接于感测节点的晶体管导通，将来自对应的位线的电流转送至感测节点。然而，上述的晶体管的栅电压直到到达使该晶体管导通的电压电平为止，需要预定的准备(setup)时间。该准备时间按各个位线变动。其结果是，上述晶体管导通的时间也按位线而出现偏差。因此，成为感测放大器的读取特性恶化的主要原因。

现有技术文献

专利文献

专利文献1：美国专利第7,974,133号公报

专利文献2：美国专利第7,881,120号公报

发明内容

发明要解决的问题

本发明所要解决的问题为提供：能够提高感测放大器的读取特性的半导体存储装置和存储数据的读取方法。

用于解决问题的手段

根据本实施方式，提供一种半导体存储装置，具备：

与位线相连的多个存储器单元；

经由所述位线读取在所述多个存储器单元中选择出的存储器单元所存储的数据的感测放大器；和

控制所述感测放大器的工作的控制器，

所述感测放大器具有：

对与所述选择出的存储器单元相连的位线的电压进行箝位的第一晶体管；

夹插于由所述第一晶体管箝位的电压节点与基准电压节点之间的第二晶体管；

夹插于根据存储于所述选择出的存储器单元的数据进行充放电的充放电节点与由所述第一晶体管箝位的电压节点之间的第三晶体管；和

夹插于所述基准电压节点与所述充放电节点之间的第四晶体管，

所述控制器，具有：在读取存储于所述选择出的存储器单元的数据时依次被执行的第一工作模式、第二工作模式和第三工作模式，

在所述第一工作模式中，使所述第一晶体管和所述第二晶体管导通，对与所述选择出的存储器单元相连的位线预充电，并对所述充放电节点预充电，且使所述第三晶体管截止，

在所述第二工作模式中，继续进行对所述位线的预充电，并使所述第三晶体管在导通方向工作，且使所述第三晶体管的源漏电阻高于所述第一晶体管的源漏电阻；和

在所述第三工作模式中，使所述第一晶体管导通、使所述第二晶体管截止、使所述第三晶体管导通并使所述第四晶体管导通，允许来自所述充放电节点的放电电流经由所述第三晶体管及所述第一晶体管流到所述位线。

附图说明

图1是表示本发明的一个实施方式涉及的半导体存储装置的概略构成的框图。

图2是表示单元阵列2周边的详细构成的框图。

图3是表示感测放大器6的内部构成的一例的电路图。

图4是表示第一工作模式时的第一～第三晶体管Q1～Q3的工作状态的图。

图5是表示第二工作模式时的第一～第三晶体管Q1～Q3的工作状态的图。

图6是表示第三工作模式时的第一～第三晶体管Q1～Q3的工作状态的图。

图7是表示第四工作模式时的第一～第三晶体管Q1～Q3的工作状态的图。

图8是第一～第四工作模式时的感测放大器6的内部的电压和电流波形图。

图9是表示一个比较例的读出工作模式时的第一～第三晶体管Q3的工作状态的图。

图10是一个比较例中的感测放大器6的内部的电压和电流波形图。

具体实施方式

图1是表示本发明的一个实施方式涉及的半导体存储装置的概略构成的框图。图1的半导体存储装置示出NAND型闪存的例子。

图1的半导体存储装置1具备：单元阵列2、行解码器3、字线驱动器4、列解码器5、感测放大器(S/A)6、数据锁存电路7、控制器8、高电压发生器9、地址寄存器10、命令解码器11、I/O缓冲器12。

单元阵列2具备将多个存储器单元串联连接而成的NAND串。

图2是表示单元阵列2周边的详细构成的框图。如图2所示，单元阵列2分为多个块BLK0～BLKn。在各块，上述NAND串20在列方向排列多个。各NAND串20具有：串联连接的多个存储器单元21、连接于这些存储器单元21的一端侧的选择门(selectiongate)晶体管S1和连接于另一端侧的选择门晶体管S2。

NAND串20内的各存储器单元21的栅连接于对应的字线WL0～WLn+1。选择门晶体管S1的栅连接于选择门线SGD。选择门晶体管S2的栅连接于选择门线SGS。各NAND串20经由对应的选择门晶体管S1连接于共同的单元源线。此外，各NAND串20经由对应的选择门晶体管S2连接于对应的位线BL0～BLn。

连接于NAND串20内的各存储器单元21的栅的各字线WL0～WLn+1连接于行解码器3。行解码器3将从地址寄存器10转送来的行地址解码。在行解码器3的附近配置有字线驱动器4。字线驱动器4基于解码后的数据，生成用于驱动各字线的电压。

连接于各NAND串20的位线BL0～BLn经由位线选择晶体管Q0连接于感测放大器6。本实施方式中的感测放大器6，以ABL(AllBitLine)方式，根据从位线流过的电流量检测来自存储器单元21的读取数据。由感测放大器6检测出的读取数据，例如作为二值数据保持于数据锁存电路7。

图1所示的列解码器5将来自地址寄存器10的列地址解码。此外，列解码器5基于该解码后的结果，决定是否将保持于数据锁存电路7的数据转送至数据总线。

I/O缓冲器12对从I/O端子输入的地址、数据和命令进行缓冲。此外，I/O缓冲器12将地址转送至地址寄存器10，将命令转送至命令寄存器，将数据转送至数据总线。

控制器8识别地址和命令，并且控制上述感测放大器6等的工作。

图3是表示感测放大器6的内部构成的一例的电路图。在图3中，示出对与包括所选择的一个存储器单元21的一个NAND串20相连的位线BLI进行感测的电路部分。在位线BL具有n(n为2以上的整数)条的情况下，与图3同样的电路设置n/m个(m为1以上的整数，例如为n个或n/2个)。下面，为了方便，将通过了夹插于与NAND串20相连的位线BL和感测放大器6之间的位线选择晶体管Q0后的信号线即感测放大器6和位线选择晶体管Q0之间的信号线，称为位线BLI。

如图3所示，感测放大器6具有：具有栅BLC的第一晶体管Q1、具有栅BLX的第二晶体管Q2、具有栅XXL的第三晶体管Q3、和具有栅HLL的第四晶体管Q4。第一～第四晶体管Q1～Q4都是NMOS晶体管。

第一晶体管Q1、第二晶体管Q2、第三晶体管Q3，各自的源/漏的一方共同连接，在本说明书中，将该共同连接节点称为SCOM节点。

第一晶体管Q1设置于与NAND串20相连的位线BLI和SCOM节点之间。第二晶体管Q2设置于基准电压节点Vdd和SCOM节点之间。第三晶体管Q3和第四晶体管Q4串联连接于基准电压节点Vdd和SCOM节点之间。基准电压节点Vdd的基准电压为基于从外部提供的电源电压而在NAND型闪存的内部生成的电压。

第三晶体管Q3和第四晶体管Q4的中间连接节点为感测放大器6的输出节点。在该输出节点，连接电容器C的一端，并且连接数据锁存电路7。在本说明书中，将该中间连接节点称为SEN节点。

本实施方式的感测放大器6，在读取选择的存储器单元21的数据时，依次切换第一工作模式、第二工作模式和第三工作模式而工作。这些第一～第三工作模式的切换由控制器8控制。更具体而言，控制器8，在第一～第三工作模式的各自中，切换第一～第四晶体管Q4的工作状态。

图4～图6是分别表示第一～第三工作模式时的第一～第三晶体管Q1～Q3的工作状态的图。图7是表示有时在第三工作模式后执行的第四工作模式时的第一～第三晶体管Q3的工作状态的图。此外，图8是第一～第四工作模式时的感测放大器6的内部的电压和电流波形图。在图4～图7中，对在导通方向工作的晶体管附圆标记，对截止的晶体管附×标记。此外，对于数据锁存电路7，在进行锁存工作的情况下附圆标记，在不进行锁存工作的情况下附×标记。

第一工作模式为对与包括所选择的存储器单元21的NAND串20相连的位线BLI进行预充电，并且对对应的SEN节点进行预充电的模式。在该第一工作模式的期间内，如图4所示，第一～第四晶体管Q1～Q4设定为导通，第三晶体管Q3设定为截止。通过使第一和第二晶体管Q1、Q2导通，来自基准电压节点的电流经由第二晶体管Q2和第一晶体管Q1，流向对应的位线BL，位线BL被预充电。此外，在该第一工作模式的期间内，通过第四晶体管Q4设定为导通且第三晶体管Q3设定为截止，来自基准电压节点的电流经由第四晶体管Q4流向SEN节点，对电容器C进行充电。

由此，如图8所示，在第一工作模式中，第一晶体管Q1的栅BLC、第二晶体管Q2的栅BLX、第四晶体管Q4的栅HLL分别提升至电压VBLC、电压VXXL、电压VHLL。此外，第三晶体管Q3的栅XXL设定为低电平。

在第一工作模式中的第一晶体管Q1的栅BLC的栅电压VBLC、第二晶体管Q2的栅BLX的电压VXXL设定为满足以下(1)式的关系。

VBLC＜VXXL…(1)

这样设定的理由是为了第一晶体管Q1能够通过栅电压VBLC正确地对位线BLI的电压电平进行箝位。假设VBLC＞VXXL，则SCOM节点的电压电平会低于栅电压VBLC，第一晶体管Q1一直导通，无法将位线BLI设定为比栅电压BLC低阈值电压量的电压。

此外，SEN节点的预充电不一定必须使第四晶体管Q4导通而经由第四晶体管Q4进行，也可以使用其他电路进行SEN节点的预充电。在使用其他电路进行SEN节点的预充电的情况下，第四晶体管Q4的栅HLL的电压例如设定为低电平。

继第一工作模式之后执行的第二工作模式，是进行前期准备使得在接着的第三工作模式时尽可能抑制SEN节点的电压电平的变动的模式。在该第二工作模式的期间内，如图5所示，维持第一和第二晶体管Q1、Q2的导通状态，并且将第三晶体管Q3从截止向导通方向切换。此外，对于第四晶体管Q4，也使其导通。

更具体而言，在第二工作模式时，第三晶体管Q3的栅XXL的电压设定为比第二晶体管Q2的栅BLX的电压低的电压。由此，第三晶体管Q3的源漏间电阻大于第二晶体管Q2的源漏间电阻。同样地，第四晶体管Q4的栅HLL的电压设定为比第二晶体管Q2的栅HLL的电压低的电压。由此，第四晶体管Q4的源漏间电阻大于第二晶体管Q2的源漏间电阻。

由此，来自基准电压节点Vdd的电流通过第二晶体管Q2流向位线BLI，位线BL的预充电继续进行。此外，能够防止从SEN节点通过第四晶体管Q4向基准电压节点Vdd流过电流或者从基准电压节点Vdd通过第四晶体管Q4向SEN节点流过电流。此外，也能够防止来自SEN节点的电流通过第三晶体管Q3流向SCOM节点。

继第二工作模式之后执行的第三工作模式为进行SEN节点的放电的模式。该第三工作模式的期间内，如图6所示，第一晶体管Q1设定为导通，第二晶体管Q2设定为截止，第四晶体管Q4设定为导通，且第三晶体管Q3设定为导通。更具体而言，如图8所示，第一晶体管Q1的栅BLC的电压保持为与第一～第二工作模式相同的电压VBLC，第二晶体管Q2的栅BLX的电压设定为低电平，第三晶体管Q3的栅XXL和第四晶体管Q4的栅HLL的电压都设定为电压VBLX。

该电压VBLX与上述(1)式中的电压VBLC和VBLX的大小关系由以下的(2)式表示。

VBLC≤VBLX＜VXXL…(2)

将电压VBLX设定为电压VBLC以上，如上所述，是为了使得SCOM节点的电压不低于第一晶体管Q1的栅BLC的电压VBLC。此外，通过提高电压VXXL，来自SEN节点的电流容易流向位线BLI。

在第三工作模式时，在所选择的存储器单元21存储零的情况下，电容器C内的蓄积电荷通过SEN节点、第三晶体管Q3、第一晶体管Q1和位线BLI放电。

成为开始第三工作模式的触发的定时，是将第二晶体管Q2的栅BLX的电压下降为低电平时。由此，第二晶体管Q2迅速截止，在第二晶体管Q2的源漏间流过的电流iBLX急剧切换。

此外，在第三工作模式的开始时间点，第三晶体管Q3的栅XXL的电压已经成为高电压VBLX，来自SEN节点的电流iXXL通过第三晶体管Q3迅速流向位线BLI的方向。

这样，在本实施方式中，当从第二工作模式转变到第三工作模式时，电流iBLX和电流iXXL急剧变化。这意味着能够抑制SEN节点的电位变化的定时的偏差。

优选，在第三工作模式时，将晶体管Q3的栅XXL的电压设定为晶体管Q4的栅HLL的电压以上。其理由是因为：对于与放电早结束的SEN节点对应的位线BL，以Vdd→晶体管Q4→晶体管Q3→SCOM节点→晶体管Q1→位线BL这样的路径流过电流，将位线BL的电位以晶体管Q4的栅HLL的电压箝位，来想要降低位线BL的电位的偏差。此外，还有一个理由是因为：由于优选基本上放电电流从SEN节点流向SCOM节点，所以通过使晶体管Q3的导通电阻为晶体管Q4的导通电阻以下，能够防止从SEN节点向基准电压节点Vdd漏电流。

当在第三工作模式中SEN节点的电位稳定时，转变至第四工作模式。第四工作模式为将与SEN节点的电位相应的二值数据在数据锁存电路7锁存的模式。在该第四工作模式的期间内，如图7所示，数据锁存电路7成为使能状态，第一晶体管Q1设定为导通，第二晶体管Q2设定为导通，第三晶体管Q3和第四晶体管Q4设定为截止。通过第三晶体管Q3和第四晶体管Q4都截止，使得SEN节点的电位固定，在该状态下，数据锁存电路7进行锁存工作。

此外，在第四工作模式时将第一晶体管Q1和第二晶体管Q2都设定为导通的理由是为了：作为经由位线BLI进行接下来的读取工作的前期准备，对位线BLI进行预充电。与将在第一～第三工作模式读取了的数据转送至数据锁存电路7的工作没有特别关系。即，在仅希望进行将从所选择的存储器单元读取的数据在数据锁存器进行锁存的工作的情况下，仅第四晶体管Q4和第三晶体管Q3都截止即可，不需要第一晶体管Q1和第二晶体管Q2都导通。

第四工作模式时的SEN节点的放电引起的电压的变化量ΔV由ΔV＝I×t/C表示。I是流过SEN节点的放电电流，t是放电电流流过的期间(感测期间)，C是包括电容器C的SEN节点的电容。从该式可知，如果电容和感测期间分别固定，则电压的变化量ΔV由放电电流I确定。实际上，根据第一晶体管Q2和第三晶体管Q3的电特性，ΔV存在发生偏差的可能性，但根据本实施方式，在第三工作模式时使第二晶体管Q2迅速截止，且使第三晶体管Q3迅速导通，所以能够抑制ΔV的偏差。

图9和图10是表示一个比较例的图，图9是表示代替上述第二工作模式和第三工作模式执行的感测工作模式时的第一～第三晶体管Q3的工作状态的图，图10是一个比较例中的感测放大器6的内部的电压和电流波形图。

在该一个比较例中，在执行与图4同样的第一工作模式后，执行图9的感测工作模式，然后执行与图7同样的第四工作模式。

在图9的感测工作模式中，将第一晶体管Q1设定为导通，将第二晶体管Q2设定为导通，将第四晶体管Q4设定为截止，并且将第三晶体管Q3设定为导通。第四晶体管Q4的栅HIL的电压设定为高于第二晶体管Q2的栅BLX的电压，使得来自基准电压的电流，代替第四晶体管Q4而不流向第二晶体管Q2。由此，在所选择的存储器单元21存储有零的情况下，电容器C的蓄积电荷通过SEN节点、第三晶体管Q3、第一晶体管Q1和位线BLI放电。

图9的情况下，当已切换为感测工作模式时，理想而言，SEN节点的放电由存储器单元21的电流确定。实际上，第三晶体管Q3的栅XXL具有布线电容和栅负载，所以将栅XXL的电压设定为所希望的电压需要预定的准备时间。此外，流过第三晶体管Q3的源漏间的电流也受到第二晶体管Q2和第三晶体管Q3的偏差的影响。由此，如图10所示，流过第二晶体管Q2的源漏间的电流iBLX稳定需要时间。同样地，从SEN节点通过第三晶体管Q3流向位线BLI的电流iXXL稳定需要时间。因此，在图9的感测工作模式中，按每个感测放大器6直到SEN节点的电位稳定化为止的定时的偏差变大。

相对于此，根据图5和图6所示的本实施方式中的第二和第三工作模式，在切换为第三工作模式的时间点，能够使电流iBLX和电流iXXL迅速地稳定化，还能够抑制SEN节点的电位的偏差。

如此，在本实施方式中，在进行位线BLI和SEN节点的预充电的第一工作模式和进行SEN节点的放电的第三工作模式之间，设置第二工作模式。在该第二工作模式中，将第三晶体管Q3在导通方向驱动，所以当从第二工作模式切换为第三工作模式时，使得第二晶体管Q2截止。因此，能够使从SEN节点通过第三晶体管Q3流向位线BLI的电流iXXL和流过第二晶体管Q2的源漏间的电流iBLX急剧变化。其结果是，能够抑制SEN节点的电位直到稳定化为止的偏差。因此，感测放大器的读取特性提高。

在上述实施方式中，对将本发明适用于NAND型闪存的例子进行了说明，但本发明能够适用于NOR型闪存、MRAM、ReRAM等各种非易失性半导体存储装置。

本发明的方式不限于上述各个实施方式，也包括本领域技术人员能够想到的各种变形，本发明的效果也不限于上述内容。即，在不脱离从权利要求规定的内容及其等同内容导出的本发明的概念性思想和主旨的范围，能够进行各种追加、变更和部分删除。

符号说明

1半导体存储装置、2单元阵列、3行解码器、4字线驱动器、5列解码器、6感测放大器、7数据锁存电路、8控制器、9高电压发生器、10地址解码器、11命令解码器、12I/O缓冲器、20NAND串、21存储器单元

Claims (9)

1.一种半导体存储装置，具备：

存储器单元；

读取所述存储器单元所存储的数据的感测放大器；和

控制所述感测放大器的工作的控制器，

所述感测放大器具有：

对与所述存储器单元相连的位线的电压进行箝位的第一晶体管；

设置在由所述第一晶体管箝位了的电压节点与基准电压节点之间的第二晶体管；

设置在充放电节点与由所述第一晶体管箝位了的电压节点之间的第三晶体管，所述充放电节点根据存储于所述存储器单元的数据进行充放电；和

设置在所述基准电压节点与所述充放电节点之间的第四晶体管，

所述控制器，在读取存储于所述选择出的存储器单元的数据时，依次执行第一工作模式、第二工作模式以及第三工作模式，

在所述第一工作模式中，使所述第一晶体管和所述第二晶体管导通且使所述第三晶体管截止，

在所述第二工作模式中，使所述第三晶体管导通，

在所述第三工作模式中，使所述第一晶体管导通、使所述第二晶体管截止、使所述第三晶体管导通并使所述第四晶体管导通。

2.根据权利要求1所述的半导体存储装置，

所述第一晶体管～所述第三晶体管为NMOS晶体管，

所述控制器，在所述第二工作模式中，使所述第二晶体管的栅电压高于所述第三晶体管和所述第四晶体管的两栅电压。

3.根据权利要求2所述的半导体存储装置，

所述控制器，在所述第二工作模式中，使所述第四晶体管和所述第三晶体管的两晶体管的栅电压为所述第一晶体管的栅电压以上。

4.根据权利要求1所述的半导体存储装置，

所述控制器，在所述第一工作模式中，使所述第四晶体管导通。

5.根据权利要求1所述的半导体存储装置，

所述控制器，在所述第三工作模式中，使所述第三晶体管的栅电压为所述第四晶体管的栅电压以上。

6.根据权利要求1所述的半导体存储装置，

所述控制器，在所述第一工作模式时，使所述第二晶体管的栅电压高于所述第一晶体管的栅电压。

7.根据权利要求1所述的半导体存储装置，

具备锁存器，所述锁存器对与所述充放电节点的电位相应的数据进行保持，

所述控制器，在所述第三工作模式之后执行的第四工作模式中，使所述第三晶体管和所述第四晶体管截止，将蓄积于所述电容器的电荷转送至所述锁存器。

8.根据权利要求1所述的半导体存储装置，

所述位线与多个所述存储器单元连接，

所述感测放大器，将存储于从多个所述存储器单元中选择出的所述存储器单元的数据经由所述位线读取，

在所述第一工作模式中，对与所述选择出的存储器单元相连的所述位线和所述充放电节点进行预充电，

在所述第三工作模式中，允许来自所述充放电节点的放电电流经由所述第三晶体管和所述第一晶体管流到所述位线。

9.一种存储数据的读取方法，将存储于存储器单元的数据经由位线读取，所述存储器单元是从与所述位线相连的多个存储器单元中选择出的存储器单元，

所述存储数据的读取方法包括：

执行第一工作模式的步骤，其中，使第一晶体管和第二晶体管都导通，对与所述选择出的存储器单元相连的位线预充电，并且对所述充放电节点预充电，且使第三晶体管截止，所述第一晶体管是对与所述选择出的存储器单元相连的位线的电压进行箝位的晶体管，所述第二晶体管夹插于由所述第一晶体管箝位了的电压节点与基准电压节点之间，所述第三晶体管夹插于根据在所述选择出的存储器单元所存储的数据进行充放电的充放电节点与由所述第一晶体管箝位了的电压节点之间；

执行第二工作模式的步骤，其中，继续进行对所述位线的预充电，并且使所述第三晶体管按导通方向工作，且使所述第三晶体管的源漏电阻高于所述第一晶体管的源漏电阻；和

执行第三工作模式的步骤，其中，使所述第一晶体管导通、使所述第二晶体管截止、使所述第三晶体管导通并使夹插于所述基准电压节点与所述充放电节点之间的第四晶体管导通，允许来自所述充放电节点的放电电流经由所述第三晶体管以及所述第一晶体管流到所述位线。