KR101517673B1 - 저항 기반의 랜덤 액세스 메모리 - Google Patents
저항 기반의 랜덤 액세스 메모리 Download PDFInfo
- Publication number
- KR101517673B1 KR101517673B1 KR1020130060273A KR20130060273A KR101517673B1 KR 101517673 B1 KR101517673 B1 KR 101517673B1 KR 1020130060273 A KR1020130060273 A KR 1020130060273A KR 20130060273 A KR20130060273 A KR 20130060273A KR 101517673 B1 KR101517673 B1 KR 101517673B1
- Authority
- KR
- South Korea
- Prior art keywords
- data line
- transistor
- drive unit
- voltage node
- nodes
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1659—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/004—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
- G11C14/009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Semiconductor Memories (AREA)
Abstract
저항 기반의 랜덤 액세스 메모리 회로는 제 1 데이터 라인, 제 2 데이터 라인, 복수의 메모리 셀, 제 1 구동 유닛, 및 제 2 구동 유닛을 포함한다. 메모리 셀은 제 1 데이터 라인 및 제 2 데이터 라인과 평행하여 잇따라 배열된다. 메모리 셀 각각은 제 1 데이터 라인과 제 2 데이터 라인 사이에 연결된다. 제 1 구동 유닛은 제 1 데이터 라인 및 제 2 데이터 라인의 제 1 단부와 연결된다. 제 1 구동 유닛은 제 1 데이터 라인 및 제 2 데이터 라인 중 하나를 제 1 전압 노드에 전기적으로 연결하도록 구성된다. 제 2 구동 유닛은 제 1 데이터 라인 및 제 2 데이터 라인의 제 2 단부와 연결된다. 제 2 구동 유닛은 제 1 데이터 라인 및 데 2 데이터 라인 중 나머지 다른 하나를 제 2 전압 노드에 전기적으로 연결하도록 구성된다.
Description
본 발명은 랜덤 액세스 메모리에 관한 것이다.
집적 회로(integrated circuit; IC) 디바이스에서 저항성 랜덤 액세스 메모리(RRAM, ReRAM), 자기저항성 랜덤 액세스 메모리(MRAM), 상변화(phase-changed) 랜덤 액세스 메모리(PCRAM)와 같은 저항 기반의 랜덤 액세스 메모리가 차세대 메모리 디바이스를 위해 개발되고 있다. 플래시 메모리와 같은 전하 기반의(charge-based) 랜덤 액세스 메모리와 비교하여 저항 기반의 랜덤 액세스 메모리는 적어도 고저항 상태 및 저저항 상태를 각각 가질 수 있는 메모리 셀 어레이를 포함한다. 저항 기반의 랜덤 액세스 메모리 회로의 메모리 셀의 저항 상태를 설정하는 것(즉, 메모리 셀에 기록 동작을 수행하는 것)은 일반적으로 메모리 셀에 미리 정해진 전압차 또는 미리 정해진 전류를 인가함으로써 성취된다. 메모리 셀로부터 데이텀(datum)을 판독할 때 미리 정해진 판독 전류(또는 전압)가 메모리 셀에 인가되고 출력 데이텀은 결과의 메모리 셀 전압(또는 전압)에 따라 결정된다.
일실시예에 따르면, 저항 기반의 랜덤 액세스 메모리 회로는 제 1 데이터 라인, 제 2 데이터 라인, 복수의 저항 기반의 메모리 셀들, 제 1 구동 유닛, 및 제 2 구동 유닛을 포함한다. 복수의 저항 기반의 메모리 셀들은 제 1 데이터 라인 및 제 2 데이터 라인과 평행하는 방향을 따라 잇따라(one following another) 배열된다. 복수의 저항 기반의 메모리 셀 각각은 제 1 데이터 라인과 연결된 제 1 단부 및 제 2 데이터 라인과 연결된 제 2 단부를 갖는다. 제 1 구동 유닛은 제 1 데이터 라인의 제 1 단부 및 제 2 데이터 라인의 제 1 단부와 연결된다. 제 1 구동 유닛은 제 1 데이터 라인 및 제 2 데이터 라인 중 하나를 제 1 전압 노드에 전기적으로 연결하도록 구성된다. 제 2 구동 유닛은 제 1 데이터 라인의 제 2 단부 및 제 2 데이터 라인의 제 2 단부와 연결된다. 제 2 구동 유닛은 제 1 데이터 라인 및 데 2 데이터 라인 중 나머지 다른 하나를 제 2 전압 노드에 전기적으로 연결하도록 구성된다.
다른 실시예에 따르면, 저항 기반의 랜덤 액세스 메모리 회로는 복수의 메모리 열(column) 모듈들을 포함한다. 복수의 메모리 열 모듈들 각각은 제 1 데이터 라인, 제 2 데이터 라인, N개의 저항 기반의 메모리 셀들, 제 1 구동 유닛, 및 제 2 구동 유닛을 포함한다. N은 정수이고, 2≤N이다. 제 1 데이터 라인은 제 1 데이터 라인의 제 1 단부와 상기 제 1 데이터 라인의 제 2 단부 사이에 정의되는 N개의 노드들을 갖는다. 제 2 데이터 라인은 제 2 데이터 라인의 제 1 단부와 제 2 데이터 라인의 제 2 단부 사이에 정의되는 N개의 노드들을 갖는다. N개의 저항 기반의 메모리 셀들 각각은 제 1 데이터 라인의 N개의 노드들 중 하나의 노드에 접속된 제 1 단부, 및 제 1 데이터 라인의 N개의 노드들 중 상기 하나의 노드에 대응하는 제 2 데이터 라인의 N개의 노드들 중 하나의 노드에 접속된 제 2 단부를 갖는다. 제 1 구동 유닛은 제 1 데이터 라인의 제 1 단부 및 제 2 데이터 라인의 제 1 단부와 연결된다. 제 2 구동 유닛은 제 1 데이터 라인의 제 2 단부 및 제 2 데이터 라인의 제 2 단부와 연결된다. 제 1 구동 유닛 및 제 2 구동 유닛은 제 1 데이터 라인의 N개의 노드들 중, 제 1 데이터 라인의 제 1 단부로부터 카운트한, 처음 X개의 노드, 및 제 2 데이터 라인의 N개의 노드들 중, 제 2 데이터 라인의 제 2 단부로부터 카운트한, (N-X+1)개의 노드를 통과하는 전도성 경로(conductive path)를 생성하도록 구성된다. X는 정수이고 1≤X≤N이다.
또 다른 실시예에 따르면, 저항 기반의 랜덤 액세스 메모리 회로를 동작시키는 방법에 있어서, 제 1 데이터 라인의 제 1 단부를 제 1 전압 노드에 연결(couple)하고, 제 2 데이터 라인의 제 1 단부를 제 1 전압 노드로부터 연결해제(decouple)하도록 제 1 구동 유닛을 설정(set)하는 단계를 포함한다. 제 2 구동 유닛은 제 1 데이터 라인의 제 2 단부를 제 2 전압 노드로부터 연결해제하고, 제 2 데이터 라인의 제 2 단부를 제 2 전압 노드에 연결하도록 설정된다. 워드 라인 신호에 응답하여 메모리 회로의 복수의 저항 기반의 메모리 셀들 중 하나의 메모리 셀을 통하여 제 1 데이터 라인과 제 2 데이터 라인 사이에 전도성 경로가 확립된다. 복수의 저항 기반의 메모리 셀들은 제 1 데이터 라인과 제 2 데이터 라인을 따라 열(column)로 배열되고, 복수의 저항 기반의 메모리 셀들 각각은 제 1 데이터 라인과 연결된 제 1 단부 및 제 2 데이터 라인과 연결된 제 2 단부를 갖는다.
하나 이상의 실시예가 첨부 도면에서 한정이 아닌 예로서 도시되고, 동일한 참조 번호 지시를 갖는 요소는 전체에 걸쳐 같은 요소를 나타낸다.
도 1은 일부 실시형태에 따른 저항 기반의 랜덤 액세스 메모리 회로의 메모리 열(column) 모듈의 회로도이다.
도 2a 및 도 2b는 일부 실시예에 따라 상이한 메모리 셀이 액세스될 때 도 1에 도시된 메모리 열 모듈의 기능 블록도이다.
도 3은 일부 실시예에 따른 저항 기반의 랜덤 액세스 메모리 회로의 기능 블록도이다.
도 4는 하나 이상의 실시예에 따라 저항 기반의 랜덤 액세스 메모리 회로를 동작시키는 방법의 흐름도이다.
도 1은 일부 실시형태에 따른 저항 기반의 랜덤 액세스 메모리 회로의 메모리 열(column) 모듈의 회로도이다.
도 2a 및 도 2b는 일부 실시예에 따라 상이한 메모리 셀이 액세스될 때 도 1에 도시된 메모리 열 모듈의 기능 블록도이다.
도 3은 일부 실시예에 따른 저항 기반의 랜덤 액세스 메모리 회로의 기능 블록도이다.
도 4는 하나 이상의 실시예에 따라 저항 기반의 랜덤 액세스 메모리 회로를 동작시키는 방법의 흐름도이다.
다음의 개시가 본 발명의 상이한 피처를 구현하기 위한 하나 이상의 상이한 실시예 또는 예를 제공한다고 이해된다. 본 개시를 간략화하기 위해 컴포넌트 및 배치의 구체적인 예가 이하 설명된다. 물론, 그들은 단지 예이고 한정을 의도하지 않는다. 산업상 표준 시행에 따르면, 도면에서의 여러 피처는 제축척대로 그려지지 않고 예시의 목적으로만 사용된다.
또한, 예를 들어 "하부", "상부", "수평", "수직", "위", "아래", "상", "하", "정상부", "저부", "좌", "우" 등의 공간적인 상대성 용어뿐 아니라 그들의 파생어(예를 들어 "수평적인", "상향", "하향" 등)는 다른 피처에 대한 하나의 피처 관계의 본 개시의 용이함을 위해 사용된다. 공간적인 상대성 용어는 피처를 포함한 디바이스의 상이한 배향을 포함하도록 의도된다.
도 1은 일부 실시예에 따른 저항 기반의 랜덤 액세스 메모리 회로(예를 들어, 도 3의 300)의 메모리 열(column) 모듈(100)의 회로도이다. 메모리 열 모듈(100)은 제 1 데이터 라인("비트 라인", BL이라고도 함), 제 2 데이터 라인("소스 라인", SL이라고도 함), 복수의 저항 기반의 메모리 셀들(110[1], 110[2], 110[3], 및 110[N]), 제 1 구동 유닛(120), 및 제 2 구동 유닛(130)을 포함한다. 4개의 메모리 셀만이 도 1에서 도시되었지만, 당업자는 일부 실시예에서 메모리 열 모듈(100)은 열로 배열된 2개 이상의 메모리 셀을 포함한다는 것을 인지할 것이다. 일부 실시예에서, N은 정수이고, 2≤N이다. 일부 실시예에서, N은 512 내지 2048의 범위 내에 있다.
데이터 라인(BL)은 제 1 구동 유닛(130)에 연결된 제 1 단부 및 제 2 구동 유닛(130)에 연결된 제 2 단부를 갖는다. N개의 노드들(B[1], B[2], B[3], 및 B[N])는 데이터 라인(BL)을 따라 정의된다. 데이터 라인(SL)은 제 1 구동 유닛(120)에 연결된 제 1 단부, 및 제 2 구동 유닛(130)에 연결된 제 2 단부를 또한 갖는다. 노드들(B[1], B[2], B[3], 및 B[N])에 대응하는 N개의 노드들(S[1], S[2], S[3], 및 S[N])는 데이터 라인(SL)을 따라 정의된다. 저항 기반의 메모리 셀들(110[1], 110[2], 110[3], 및 110[N])은 제 1 데이터 라인(BL) 및 제 2 데이터 라인(SL)과 평행한 방향을 따라 잇따라(one following another) 배열된다. 메모리 셀들(110[1], 110[2], 110[3], 및 110[N]) 각각은 데이터 라인(BL)의 노드들(B[1], B[2], B[3], 및 B[N]) 중 하나에 접속된 제 1 단부, 및 노드들(B[1], B[2], B[3], 및 B[N])에 대응하는 데이터 라인(SL)의 노드들(S[1], S[2], S[3], 및 S[N]) 중 하나에 접속된 제 2 단부를 갖는다.
메모리 셀들(110[1], 110[2], 110[3], 및 110[N])은 대응하는 워드 라인들(WL[1], WL[2], WL[3], 및 WL[N])에 의해 선택가능한 자기저항성 랜덤 액세스 메모리이다. 예를 들어, 예시적인 메모리 셀(110 [N])은 자기 터널 접합(magnetic tunnel junction; MTJ)(112)을 포함하고, 그것은 유전체층(도시되지 않음)에 의해 분리되는 피고정층(112a) 및 자유층(112b)을 갖는다. 메모리 셀(110[N])은 또한 워드 라인(WL[N])에 연결된 스위치(114)를 갖는다. 워드 라인(WL[N])이 메모리 셀(110[N])을 선택하기 위해 구동되면 스위치(114)는 MTJ(112)을 데이터 라인(SL)과 연결함으로써 데이터 라인(BL)과 데이터 라인(SL) 사이에 전도성 경로(conductive path)를 형성한다. 피고정층(112a) 및 자유층(112b)의 상대 배향은 MTJ(112)의 저항을 결정한다. 일부 실시예에서, MTJ(112)는 피고정층(112a) 및 자유층(112b)이 동일한 방향으로 배향되는 경우에 저저항 상태를 갖는다. 일부 실시예에서, MTJ(112)는 고정층(112a) 및 자유층(112b)이 대향하는 방향으로 배향되는 경우에 고저항 상태를 갖는다.
제 1 구동 유닛(120)은 데이터 라인(BL) 및 데이터 라인(SL) 중 하나를 기록 동작 동안에 기록 데이터에 응답하여 전압 노드(VP)에, 또는 판독 동작 동안에 감지 증폭기(예를 들어, 도 3의 328)에 전기적으로 연결하도록 구성된다. 제 2 구동 유닛(130)은 데이터 라인(BL) 및 데이터 라인(SL) 중 나머지 다른 하나를 전압 노드(VSS)에 전기적으로 연결하도록 구성된다. 일부 실시예에 있어서, 전압 노드(VP)는 전압 노드(VSS)보다 높은 전압 레벨을 갖는다. 일부 실시예에 있어서, 전압 노드(VP) 및 전압 노드(VSS)는 제 1 구동 유닛(120)과 제 2 구동 유닛(130) 사이에 전압차를 제공하고, 그것은 메모리 셀들(110[1], 110[2], 110[3], 및 110[N]) 중 선택된 하나의 MTJ(112)의 자유층(112b)의 배향을 변경하기 위해 전류를 발생시키기에 충분하다. 일부 실시예에 있어서, 전압 노드(VSS)는 그라운드에 연결되고, 전압 노드(VP) 는 0.8 내지 1.5볼트의 범위 내에 전압 레벨을 갖는 전원 장치에 연결된다. 구동 유닛들(120 및 130)은 데이터 라인들(BL 및 SL)의 대향하는 단부에서 위치되기 때문에 개별의 메모리 셀들(110[1], 110[2], 110[3], 및 110[N])을 액세스할 때 생성된 전도성 경로는 데이터 라인들(BL 및 SL)의 거의 동일한 수의 세그먼트들(노드 B[1], B[2], B[3], B[N], S[1], S[2], S[3], 및 S[N]에 의해 정의됨)을 통과하여 이동한다. 그러므로, 메모리 셀들(110[1], 110[2], 110[3], 및 110[N])은 액세스되고 있을 때 데이터 라인들(BL 및 SL)의 기생 저항(parasitic resistance)에 의해 유사하게 영향을 받는다.
제 1 구동 유닛(120)은 기록 버퍼(122), 기록 선택 회로(124), 및 판독 선택 회로(126)를 포함한다. 기록 버퍼(122)는 트랜지스터들(142 및 144) 및 OR 게이트들(146 및 148)을 포함한다. 트랜지스터(142 및 144)의 소스는 전압 노드(VP)에 연결된다. 트랜지스터(142)의 드레인은 데이터 라인(BL)에 연결되고, 트랜지스터(144)의 드레인은 데이터 라인(SL)에 연결된다. OR 게이트(146)는 데이터 라인(SL)에 연결된 제 1 입력, 및 기록 인에이블 신호를 반송하도록 구성된 기록 인에이블 노드(WEN_B)에 연결된 제 2 입력을 갖는다. OR 게이트(148)는 데이터 라인(BL)에 연결된 제 1 입력, 및 기록 인에이블 노드(WEN_B)에 연결된 제 2 입력을 갖는다. OR 게이트(146 및 148)는 함께 기록 인에이블 노드(WEN_B)에서의 기록 인에이블 신호가 로직 로우(low) 레벨을 가질 때 교차 연결된(cross-coupled) 트랜지스터의 쌍으로서 트랜지스터들(142 및 144)를 설정(set)하기 위한 스위칭 회로로서 기능한다. 일부 실시예에 있어서, 트랜지스터(142 및 144)는 p형 트랜지스터이다.
기록 선택 회로(124)는 전압 노드(VP)와 데이터 라인(BL) 사이에 연결된 트랜지스터(152), 및 전압 노드(VP)와 데이터 라인(SL) 사이에 연결된 트랜지스터(154)를 포함한다. 트랜지스터(152)는 제어 신호(DIN_B)에 응답하여 데이터 라인(BL)에서의 전압 레벨을 전압 노드(VP)의 전압 레벨에 가까이 당기도록(pull) 구성된다. 트랜지스터(154)는 제어 신호(DIN_B)에 로직 상보적인 신호인 제어 신호(DINB_B)에 응답하여 데이터 라인(SL)에서의 전압 레벨을 전압 노드(VP)의 전압 레벨에 가까이 당기도록 구성된다. 일부 실시예에 있어서, 신호들(DIN_B 및 DINB_B)은 액세스될(to-be-accessed) 메모리 셀의 행 어드레스 신호의 세트(예를 들어, 도 3에서 AY) 및 기록 데이텀에 기초하여 행 디코터(예를 들어, 도 3에서 334)에 의해 생성된다. 또한, 판독 선택 회로(126)는 판독 열(column) 선택 신호(RCS)에 응답하여 데이터 라인(BL)을 감지 증폭기(예를 들어, 도 3에서 328)에 전기적으로 연결하는 트랜지스터(162)를 포함한다. 일부 실시예에 있어서, 트랜지스터들(152 및 154)은 p형 트랜지스터이다.
제 2 구동 유닛(130)은 2개의 트랜지스터(172 및 174) 및 OR 게이트(176)를 포함한다. 트랜지스터(172)는 데이터 라인(BL)에 연결된 드레인, 전압 노드(VSS)에 연결된 소스, 및 데이터 라인(SL)에 연결된 게이트를 갖는다. 트랜지스터(174)는 데이터 라인(SL)에 연결된 드레인, 전압 노드(VSS)에 연결된 소스, 및 OR 게이트(176)의 출력에 연결된 게이트를 갖는다. OR 게이트(176)의 입력은 데이터 라인(BL)에 연결되고, OR 게이트(176)의 또 다른 입력은 판독 인에이블 노드(REN)에 연결된다. OR 게이트(176)은 판독 인에이블 노드(REN)에서의 판독 인에이블 신호가 로직 로우(low) 레벨일 때 교차 연결된 트랜지스터 쌍으로서 트랜지스터(172 및 174)를 설정하는 스위칭 회로로서 기능한다. 일부 실시예에 있어서, 트랜지스터(172 및 174)는 n형 트랜지스터이다.
일부 실시예에 있어서, 메모리 셀(110[X])(도 2a 및 도 2b)과 같은 메모리 셀을 저저항 상태를 갖도록 설정할 때, 신호(DIN_B)는 로직 로우 레벨을 갖고 신호(DINB_B)는 로직 하이 레벨을 가지며, 판독 열 선택 신호(RCS)는 로직 로우 레벨을 갖는다. 기록 인에이블 노드(WEN_B)가 로직 로우 레벨을 가짐으로써 트랜지스터들(142 및 144)이 교차 연결된 트랜지스터 쌍으로서 기능하도록 설정된다. X는 정수이며 1 ≤X ≤N이다. 판독 인에이블 노드가 로직 로우 레벨을 가짐으로써 트랜지스터(172 및 174)가 교차 연결된 트랜지스터 쌍으로서 기능하도록 설정된다. 트랜지스터(152)는 데이터 라인(BL)을 전압 노드(VP)와 연결하기 위해 턴 온(turn on)되고, 트랜지스터(154) 데이터 라인(SL)을 전압 노드(VP)로부터 연결해제(decouple)하기 위해 턴 오프(turn off)된다. 도전성 경로(conductive path)는 전압 노드(VP), 트랜지스터들(142 및 152), 노드들(B[1]...B[X])(도 2a 및 도 2b), 메모리 셀(110[X]), 노드들(S[X]...S[N])(도 2a 및 도 2b), 트랜지스터(174)로부터 전압 노드(VSS)까지 확립된다.
일부 실시예에 있어서, 메모리 셀(110[X])과 같은 메모리 셀을 고저항 상태를 갖도록 설정할 때, 신호(DIN_B)는 로직 하이 레벨을 갖고 신호(DINB_B)는 로직 로우 레벨을 가지며, 판독 열 선택 신호(RCS)는 로직 로우 레벨을 갖다. 기록 인에이블 노드(WEN_B)가 로직 로우 레벨을 가짐으로써 트랜지스터들(142 및 144)이 교차 연결된 트랜지스터 쌍으로서 기능하도록 설정된다. 판독 인에이블 노드가 로직 로우 레벨을 가짐으로써 트랜지스터(172 및 174)가 교차 연결된 트랜지스터 쌍으로서 기능하도록 설정된다. 트랜지스터(152)는 데이터 라인(BL)을 전압 노드(VP)로부터 연결해제하기 위해 턴 오프되고, 트랜지스터(154)는 데이터 라인(SL)를 전압 노드(VP)에 연결하기 위해 턴 온된다. 전도성 경로는 전압 노드(VP), 트랜지스터들(144 및 154), 노드들(S[1]...S[X]), 메모리 셀(110[X]), 노드들(B[X]...B[N]), 트랜지스터(172)로부터 전압 노드(VSS)까지 확립된다.
일부 실시예에 있어서, 메모리 셀(110[X])과 같은 메모리 셀의 저항 상태를 판독하면, 신호(DIN_B) 및 신호(DINB_B)는 로직 로우 레벨을 갖는다. 판독 열 선택 신호(RCS)가 로직 하이 레벨을 가짐으로써 트랜지스터(162)는 데이터 라인(BL)을 감지 증폭기(예를 들어, 도 3에서 328)와 연결하기 위해 턴 온된다. 기록 인에이블 노드(WEN_B)는 트랜지스터들(142 및 144)을 턴 온하기 위해 로직 하이 레벨을 갖는다. 판독 인에이블 노드는 트랜지스터(174)를 턴 온하고 트랜지스터(172)를 턴 오프하기 위해 로직 하이 레벨을 갖는다. 전도성 경로는 감지 증폭기(328), 트랜지스터(162), 노드들(B[1]...B[X]), 메모리 셀(110[X]), 노드들(S[X]...S[N]), 트랜지스터(174)로부터 전압 노드(VSS)까지 확립된다.
도 1에서 MRAM 셀이 저항 기반의 랜덤 액세스 메모리 셀의 예시적인 실시예로서 도시된다. 일부 실시예에 있어서, 메모리 셀들(110[1]...110[N])은 RRAM 셀 또는 PCRAM 셀이다.
도 2a는 동일한 실시예에 따라 제 1 메모리 셀(즉, 메모리 셀 110[1])이 액세스될 때 도 1에 도시된 메모리 열 모듈(100)의 기능 블록도이다. 전도성 경로(210)는 메모리 셀(110[1])를 판독 또는 기록하기 위해 노드(B[1]), 메모리 셀(110[1]) 및 노드들(S[1]...S[N])를 통과하여 확립된다. 도 2b는 동일한 실시예에 따라 제 N 메모리 셀(즉, 메모리 셀 110[N])이 액세스될 때 도 1에 도시된 메모리 열 모듈(100)의 기능 블록도이다. 전도성 경로(220)는 메모리 셀(110[N])를 판독 또는 기록하기 위해 노드(B[1]), 메모리 셀(110[N]) 및 노드들(S[1]...S[N])을 통과하여 확립된다.
일부 실시예에 있어서, 데이터 라인(BL) 및 데이터 라인(SL)은 유사한 레이아웃을 갖고, 유사한 물질로 제작된다. 그러므로, 데이터 라인(BL) 및 데이터 라인(SL)은 단위 길이당 유사한 기생 저항을 갖는다. 일부 실시예에 있어서, 노드들(B[1]...B[X]) 중 2개의 인접한 노드에 의해 정의되는 데이터 라인(BL)의 각 세그먼트는 노드들(S[1]...S[X])에 의해 정의되는 데이터 라인(SL)의 대응하는 세그먼트의 기생 저항값과 비교할 만한 한, 또는 거의 같은 기생 저항값을 갖는다. 전도성 경로들(210 및 220) 또는 메모리 셀들(110[1]...110[N]) 중 어느 하나가 선택될 때의 어떤 전도성 경로를 비교할 때 메모리 셀을 액세스하기 위한 각각의 전도성 경로는 거의 데이터 라인(BL)의 길이 또는 데이터 라인(SL)의 길이를 통과한다. 따라서, 각각의 전도성 경로들(210 및 220)은 데이터 라인들(BL 및 SL)의 기생 저항에 의해 유사하게 영향을 받는다.
그러므로, 양 구동 유닛들(120 및 130)을 포함하는 것은 메모리 열 모듈에서 각각 선택된 메모리 셀에 대하여 데이터 라인들(BL 및 SL)의 기생 저항에 의해 기여되는 전압 강하가 거의 동일하게 되는 것을 돕는다. 따라서, 메모리 열 모듈에서 여러 위치에서 메모리 셀을 액세스하기 위한 구동 조건은 거의 동일하다. 대조적으로, 데이터 라인들(BL 및 SL) 중 하나의 단부에만 구동 유닛을 갖는 구성에서는 구동 유닛에 더 가까운 메모리 셀을 위한 데이터 라인들(BL 및 SL)의 기생 저항에 의해 기여되는 전압 강하가 구동 유닛으로부터 더 먼 메모리 셀을 위한 데이터 라인(BL 및 SL)의 기생 저항에 의해 기여되는 전압 강하보다 작다. 데이터 라인(BL 및 SL) 중 하나의 단부에만 구동 유닛을 갖는 구성에서는 더 가까운 메모리 셀을 액세스하기에 충분한 구동 전압은 더 먼 메모리 셀을 액세스하기에 충분하지 않고, 더 먼 메모리 셀을 액세스하기에 충분한 구동 전압은 더 가까운 메모리 셀을 액세스하기에 과도하다. 그 결과, 도 1, 도 2a 및 도 2b에 도시된 실시예와 비교하여, 더 먼 메모리 셀이 성공적이지 못한 판독 또는 기록 동작을 하는 경향이 있고, 더 가까운 메모리 셀이 초과의 전압 및 전류에 의해 스트레스 받기 때문에 더 먼 메모리보다 빨리 영구적으로 손상(즉, 더 이상 상이한 저항 상태 사이를 스위칭할 수 없음)되는 경향이 있다. 일부 실시예에 있어서, 예시적인 메모리 열 모듈(100)은 데이터 라인의 하나의 단부에만 구동 유닛을 갖는 구성보다 어떤 메모리 셀이 손상되기 전에 적어도 2배의 판독-기록 사이클을 견뎌낼 수 있다. 일부 실시예에 있어서, 예시적인 메모리 열 모듈(100)은 어떤 메모리 셀이 손상되기 전에 적어도 100,000 판독-기록 사이클을 견뎌낼 수 있다.
도 3은 일부 실시예에 따른 저항 기반의 랜덤 액세스 메모리 회로(300)의 기능 블록도이다. 메모리 회로(300)는 M행 및 N열로 배열된 저항 기반의 메모리 셀(310) 어레이, 기록 드라이버(322), 기록 멀티플렉서(324), 판독 멀티플렉서(326), 감지 증폭기(328), 행 디코더(332), 열 디코더(334), 엔드 드라이버(end driver)(340), 및 메모리 컨트롤러(350)를 포함한다. 메모리 셀(310)의 각 열은 대응하는 데이터 라인들(BL[1]...BL[M] 및 SL[1]... SL[M])에 연결된다. 메모리 셀(310)의 각 행은 대응하는 워드 라인(WL[1]...WL[N])에 연결된다. M과 N은 양의 정수이다. 메모리 셀 어레이, 기록 드라이버(322), 기록 멀티플렉서(324), 판독 멀티플렉서(326), 및 대응하는 데이터 라인들(BL[1]...BL[M] 및 SL[1]...SL[M])은 또한, 도 1에 도시된 복수의 예시적인 메모리 열 모듈(100)과 같은, 복수의 메모리 열 모듈(360)을 갖도록 배열된다. 그와 같이, 일부 실시예에 있어서, 메모리 열 모듈(360)의 기록 버퍼(122) 모두는 총괄적으로 기록 드라이버(322)로서 식별되고; 메모리 열 모듈(360)의 기록 선택 회로(124) 모두는 총괄적으로 기록 멀티플렉서(324)로서 식별되며; 메모리 열 모듈(360)의 판독 선택 회로(126) 모두는 총괄적으로 판독 멀티플렉서(326)로서 식별되며; 구동 유닛(130) 모두는 총괄적으로 엔드 드라이버(340)로서 식별된다.
메모리 컨트롤러(350)는 메모리 회로(300)에 관련된 외부 회로로부터 여러 신호를 수신한다. 메모리 컨트롤러(350)는 판독 인에이블 신호(REN)를 엔드 드라이버(340)로 전송하고, 기록 인에이블 신호(WEN_B)를 기록 드라이버(322)로 전송한다. 메모리 컨트롤러(350)는 액세스될 메모리의 어드레스의 일부를 나타내는 행 어드레스 신호(AX)를 행 디코터(332)로 전송한다. 행 디코터(332)는 행 어드레스 신호(AX)에 응답하여 워드 라인 신호를 생성하여 워드 라인들(WL[1]...WL[N]) 상에 출력한다. 메모리 컨트롤러(350)는 액세스될 메모리 셀의 어드레스의 다른 부분을 나타내는 열 어드레스 신호(AY), 기록될 데이텀(W_DATA), 및 판독 인에이블 신호(REN)를 열 디코더(334)로 전송한다. 열 디코더(334)는 열 어드레스 신호(AY) 및 기록될 데이텀(W_DATA)에 응답하여 대응하는 제어 신호들(DIN_B 및 DINB_B)과 같은 대응하는 제어 신호를 생성하고, 열 어드레스 신호(AY) 및 판독 인에이블 신호(REN)에 응답하여 대응하는 판독 열 선택 신호(RCS)를 생성한다.
열 디코더(334)는 감지 증폭기(328)에 대하여 데이터 라인들(BL[1]...BL[M]) 중 2개 이상을 선택하기 위해 대응하는 제어 신호를 생성한다. 일부 실시예에 있어서, 데이텀이 디퍼렌셜(differential) 방식으로 저장됨으로써 2개의 대응하는 메모리 열 모듈(360)의 데이터 라인(BL)이 판독 동작 동안에 감지 증폭기(328)에 연결된다. 일부 실시예에 있어서, 데이텀이 논-디퍼렌셜(non-differential) 방식으로 저장됨으로써 선택된 메모리 열 모듈(360), 고저항 상태 메모리 셀 모두를 갖는 제 1 기준 열, 및 저저항 상태 메모리 셀 모두를 갖는 제 2 기준 열의 데이터 라인(BL)이 판독 동작 동안에 감지 증폭기(328)에 연결된다. 감지 증폭기(328)는 판독 멀티플렉서(326)로부터 데이터 라인(BL)을 수신하고, 메모리 컨트롤러(350)로 판독 데이터(DOUT)를 출력한다.
메모리 회로(300)는 도 1에 도시된 복수의 메모리 열 모듈(100)이 어떻게 배열되어 메모리 회로를 형성하는지의 예이다. 당업자는 메모리 열 모듈(100)이 많은 다른 가능한 메모리 회로 구조와 함께 메모리 회로를 구현하기 위해 사용될 수 있다는 것은 인지할 것이다.
도 4는 하나 이상의 실시예에 따라 저항 기반의 랜덤 액세스 메모리 회로를 동작시키는 방법의 흐름도이다. 추가의 동작이 도 4에 도시된 방법(400) 이전, 동안, 및/또는 이후에 수행될 수 있고, 일부 다른 프로세스는 여기서 단지 간략히 설명될 것이다는 것이 이해된다.
도 4 및 도 1에 도시된 바와 같이, 동작(410)에서 제 1 구동 유닛(120)은 제 1 데이터 라인(BL)의 제 1 단부를 전압 노드(VP)에 연결하고, 제 2 데이터 라인(SL)의 제 1 단부를 전압 노드(VP)로부터 연결해제하도록 설정된다. 일부 실시예에 있어서, 동작(410)은 기록 데이텀에 기초하여 생성된 기록 인에이블 신호(DIN_B)에 응답하여 데이터 라인(BL)의 제 1 단부를 전압 노드(VP)에 연결하기 위해 제 1 구동 유닛(120)의 트랜지스터(152)를 턴 온하는 것을 포함한다. 일부 실시예에 있어서, 동작(410)은 또한 기록 인에이블 신호(DIN_B)에 상보적인 로직 레벨을 갖는 기록 인에이블 신호(DINB_B)에 응답하여 데이터 라인(SL)의 제 1 단부를 전압 노드(VP)로부터 연결해제하기 위해 제 1 구동 유닛(120)의 또 다른 트랜지스터(154)를 턴 오프하는 것을 포함한다. 일부 실시예에 있어서, 동작(410)에서 제 1 구동 유닛(120)은 데이터 라인(BL)의 제 1 단부를 전압 노드(VP)로부터 연결해제하고, 데이터 라인(SL)의 제 1 단부를 전압 노드(VP)에 연결하도록 설정된다.
이어서, 프로세스는 동작(420)으로 이동하고, 여기서 제 2 구동 유닛(130)은 데이터 라인(BL)의 제 2 단부를 제 2 전압 노드(VSS)로부터 연결해제하고, 데이터 라인(SL)의 제 2 단부를 전압 노드(VSS)에 연결하도록 설정된다. 일부 실시예에 있어서, 동작(420)은 데이터 라인(BL)의 제 2 단부를 전압 노드(VSS)로부터 연결해제하기 위해 구동 유닛(130)의 트랜지스터(172)를 턴 오프하는 것을 포함한다. 일부 실시예에 있어서, 동작(420)은 또한 데이터 라인(SL)의 제 2 단부를 전압 노드(VSS)에 연결하기 위해 구동 유닛(130)의 또 다른 트랜지스터(174)를 턴 온하는 것을 포함한다. 일부 실시예에서는, 동작(420)에서 제 2 구동 유닛(130)은 데이터 라인(BL)의 제 2 단부를 전압 노드(VSS)에 연결하고, 데이터 라인(SL)의 제 2 단부를 전압 노드(VSS)로부터 연결해제하도록 설정된다.
이어서, 프로세스는 동작(430)으로 이동하고, 여기서 워드 라인들(WL[1]...WL[N]) 중 하나 워드 라인 상의 대응하는 워드 라인 신호에 응답하여 복수의 저항 기반의 메모리 셀들(110[1]...110[N]) 중 하나를 통하여 데이터 라인(BL)과 데이터 라인(SL) 사이에서 전도성 경로가 확립된다.
일실시예에 따르면, 저항 기반의 랜덤 액세스 메모리 회로는 제 1 데이터 라인, 제 2 데이터 라인, 복수의 저항 기반의 메모리 셀들, 제 1 구동 유닛, 및 제 2 구동 유닛을 포함한다. 복수의 저항 기반의 메모리 셀들은 제 1 데이터 라인 및 제 2 데이터 라인과 평행하는 방향을 따라 잇따라(one following another) 배열된다. 복수의 저항 기반의 메모리 셀 각각은 제 1 데이터 라인과 연결된 제 1 단부 및 제 2 데이터 라인과 연결된 제 2 단부를 갖는다. 제 1 구동 유닛은 제 1 데이터 라인의 제 1 단부 및 제 2 데이터 라인의 제 1 단부와 연결된다. 제 1 구동 유닛은 제 1 데이터 라인 및 제 2 데이터 라인 중 하나를 제 1 전압 노드에 전기적으로 연결하도록 구성된다. 제 2 구동 유닛은 제 1 데이터 라인의 제 2 단부 및 제 2 데이터 라인의 제 2 단부와 연결된다. 제 2 구동 유닛은 제 1 데이터 라인 및 데 2 데이터 라인 중 나머지 다른 하나를 제 2 전압 노드에 전기적으로 연결하도록 구성된다.
다른 실시예에 따르면, 저항 기반의 랜덤 액세스 메모리 회로는 복수의 메모리 열(column) 모듈들을 포함한다. 복수의 메모리 열 모듈들 각각은 제 1 데이터 라인, 제 2 데이터 라인, N개의 저항 기반의 메모리 셀들, 제 1 구동 유닛, 및 제 2 구동 유닛을 포함한다. N은 정수이고, 2≤N이다. 제 1 데이터 라인은 제 1 데이터 라인의 제 1 단부와 상기 제 1 데이터 라인의 제 2 단부 사이에 정의되는 N개의 노드들을 갖는다. 제 2 데이터 라인은 제 2 데이터 라인의 제 1 단부와 제 2 데이터 라인의 제 2 단부 사이에 정의되는 N개의 노드들을 갖는다. N개의 저항 기반의 메모리 셀들 각각은 제 1 데이터 라인의 N개의 노드들 중 하나의 노드에 접속된 제 1 단부, 및 제 1 데이터 라인의 N개의 노드들 중 상기 하나의 노드에 대응하는 제 2 데이터 라인의 N개의 노드들 중 하나의 노드에 접속된 제 2 단부를 갖는다. 제 1 구동 유닛은 제 1 데이터 라인의 제 1 단부 및 제 2 데이터 라인의 제 1 단부와 연결된다. 제 2 구동 유닛은 제 1 데이터 라인의 제 2 단부 및 제 2 데이터 라인의 제 2 단부와 연결된다. 제 1 구동 유닛 및 제 2 구동 유닛은 제 1 데이터 라인의 N개의 노드들 중, 제 1 데이터 라인의 제 1 단부로부터 카운트한, 처음 X개의 노드, 및 제 2 데이터 라인의 N개의 노드들 중, 제 2 데이터 라인의 제 2 단부로부터 카운트한, (N-X+1)개의 노드를 통과하는 전도성 경로(conductive path)를 생성하도록 구성된다. X는 정수이고 1≤X≤N이다.
또 다른 실시예에 따르면, 저항 기반의 랜덤 액세스 메모리 회로를 동작시키는 방법에 있어서, 제 1 데이터 라인의 제 1 단부를 제 1 전압 노드에 연결(couple)하고, 제 2 데이터 라인의 제 1 단부를 제 1 전압 노드로부터 연결해제(decouple)하도록 제 1 구동 유닛을 설정(set)하는 단계를 포함한다. 제 2 구동 유닛은 제 1 데이터 라인의 제 2 단부를 제 2 전압 노드로부터 연결해제하고, 제 2 데이터 라인의 제 2 단부를 제 2 전압 노드에 연결하도록 설정된다. 워드 라인 신호에 응답하여 메모리 회로의 복수의 저항 기반의 메모리 셀들 중 하나의 메모리 셀을 통하여 제 1 데이터 라인과 제 2 데이터 라인 사이에 전도성 경로가 확립된다. 복수의 저항 기반의 메모리 셀들은 제 1 데이터 라인과 제 2 데이터 라인을 따라 열(column)로 배열되고, 복수의 저항 기반의 메모리 셀들 각각은 제 1 데이터 라인과 연결된 제 1 단부 및 제 2 데이터 라인과 연결된 제 2 단부를 갖는다.
상기는 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시형태의 피처를 설명하였다. 당업자는 여기에 도입된 실시형태와 동일한 목적을 수행하고/수행하거나 동일한 이점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 바탕으로써 본 개시를 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자는 그러한 동등한 구조가 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어남 없이 여기에 다양한 변경, 대체 및 수정이 이루어질 수 있다는 것을 인지해야 한다.
Claims (10)
- 저항 기반의 랜덤 액세스 메모리 회로에 있어서,
제 1 단부 및 제 2 단부를 갖는 제 1 데이터 라인;
제 1 단부 및 제 2 단부를 갖는 제 2 데이터 라인;
상기 제 1 데이터 라인 및 상기 제 2 데이터 라인에 평행한 방향을 따라 잇따라(one following another) 배열된 복수의 저항 기반의 메모리 셀들로서, 상기 복수의 저항 기반의 메모리 셀들 각각은 상기 제 1 데이터 라인과 연결된 제 1 단부 및 상기 제 2 데이터 라인과 연결된 제 2 단부를 갖는 것인, 상기 복수의 저항 기반의 메모리 셀;
상기 제 1 데이터 라인의 제 1 단부 및 상기 제 2 데이터 라인의 제 1 단부와 연결된 제 1 구동 유닛으로서, 상기 제 1 구동 유닛은 상기 제 1 데이터 라인 및 상기 제 2 데이터 라인 중 하나를 제 1 전압 노드에 전기적으로 연결하도록 구성되는 것인, 상기 제 1 구동 유닛; 및
상기 제 1 데이터 라인의 제 2 단부 및 상기 제 2 데이터 라인의 제 2 단부와 연결된 제 2 구동 유닛으로서, 상기 제 2 구동 유닛은 상기 제 1 데이터 라인 및 상기 제 2 데이터 라인 중 나머지 다른 하나를 제 2 전압 노드에 전기적으로 연결하도록 구성되는 것인, 상기 제 2 구동 유닛을 포함하고,
상기 제 1 구동 유닛은,
제 1 트랜지스터;
제 2 트랜지스터; 및
기록 인에이블 신호의 로직 레벨에 응답하여 교차 연결된(cross-coupled) 트랜지스터들의 쌍으로서 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터를 설정(set)하도록 구성된 스위칭 회로를 포함하는 것인, 저항 기반의 랜덤 액세스 메모리 회로. - 삭제
- 제 1 항에 있어서,
상기 제 2 구동 유닛은,
제 1 트랜지스터;
제 2 트랜지스터; 및
판독 인에이블 신호의 로직 레벨에 응답하여 교차 연결된 트랜지스터 쌍으로서 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터를 설정하도록 구성된 스위칭 회로를 포함하는 것인, 저항 기반의 랜덤 액세스 메모리 회로. - 제 1 항에 있어서,
상기 제 1 전압 노드는 제 1 전압 레벨을 반송(carry)하도록 구성되고, 상기 제 2 전압 노드는 상기 제 1 전압 레벨보다 낮은 제 2 전압 레벨을 반송하도록 구성되는 것인, 저항 기반의 랜덤 액세스 메모리 회로. - 제 1 항에 있어서,
상기 저항 기반의 메모리 셀들은 저항성 랜덤 액세스 메모리 셀들, 자기저항성 랜덤 액세스 메모리 셀들, 또는 상변화(phase-changed) 랜덤 액세스 메모리 셀들인 것인, 저항 기반의 랜덤 액세스 메모리 회로. - 복수의 메모리 열(column) 모듈들을 포함하는 저항 기반의 랜덤 액세스 메모리 회로에 있어서, 상기 복수의 메모리 열 모듈들 각각은,
제 1 단부, 제 2 단부, 및 N개의 노드들을 포함하는 제 1 데이터 라인으로서, 상기 N개의 노드들은 상기 제 1 데이터 라인의 제 1 단부와 상기 제 1 데이터 라인의 제 2 단부 사이에 정의되는 것인(N은 정수이고, 2≤N), 상기 제 1 데이터 라인;
제 1 단부, 제 2 단부, 및 N개의 노드들을 포함하는 제 2 데이터 라인으로서, 상기 N개의 노드들은 상기 제 2 데이터 라인의 제 1 단부와 상기 제 2 데이터 라인의 제 2 단부 사이에서 정의되는 것인, 상기 제 2 데이터 라인;
N개의 저항 기반의 메모리 셀들로서, 상기 N개의 저항 기반의 메모리 셀들 각각은 상기 제 1 데이터 라인의 N개의 노드들 중 하나의 노드에 접속된 제 1 단부, 및 상기 제 1 데이터 라인의 N개의 노드들 중 상기 하나의 노드에 대응하는 상기 제 2 데이터 라인의 N개의 노드들 중 하나의 노드에 접속된 제 2 단부를 갖는 것인, 상기 N개의 저항 기반의 메모리 셀들;
상기 제 1 데이터 라인의 제 1 단부 및 상기 제 2 데이터 라인의 제 1 단부와 연결된 제 1 구동 유닛; 및
상기 제 1 데이터 라인의 제 2 단부 및 상기 제 2 데이터 라인의 제 2 단부와 연결된 제 2 구동 유닛을 포함하고,
상기 제 1 구동 유닛 및 제 2 구동 유닛은 상기 제 1 데이터 라인의 N개의 노드들 중, 상기 제 1 데이터 라인의 제 1 단부로부터 카운트한, 처음 X개의 노드, 및 상기 제 2 데이터 라인의 N개의 노드들 중, 상기 제 2 데이터 라인의 제 2 단부로부터 카운트한, (N-X+1)개의 노드를 통과하는 전도성 경로(conductive path)를 생성하도록 구성되며(X는 정수이고 1≤X≤N),
상기 제 1 구동 유닛은,
제 1 트랜지스터;
제 2 트랜지스터; 및
기록 인에이블 신호의 로직 레벨에 응답하여 교차 연결된(cross-coupled) 트랜지스터들의 쌍으로서 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터를 설정(set)하도록 구성된 스위칭 회로를 포함하는 것인, 저항 기반의 랜덤 액세스 메모리 회로. - 제 6 항에 있어서,
상기 제 1 구동 유닛은 기록 데이텀(datum)에 응답하여 상기 제 1 데이터 라인 및 상기 제 2 데이터 라인 중 하나를 제 1 전압 노드에 전기적으로 연결하도록 구성되고,
상기 제 2 구동 유닛은 상기 제 1 데이터 라인 및 상기 제 2 데이터 라인 중 나머지 다른 하나를 제 2 전압 노드에 전기적으로 연결하도록 구성되는 것인, 저항 기반의 랜덤 액세스 메모리 회로. - 저항 기반의 랜덤 액세스 메모리 회로를 동작시키는 방법에 있어서,
제 1 데이터 라인의 제 1 단부를 제 1 전압 노드에 연결(couple)하고, 제 2 데이터 라인의 제 1 단부를 상기 제 1 전압 노드로부터 연결해제(decouple)하도록 제 1 구동 유닛을 설정(set)하는 단계;
상기 제 1 데이터 라인의 제 2 단부를 제 2 전압 노드로부터 연결해제하고, 상기 제 2 데이터 라인의 제 2 단부를 상기 제 2 전압 노드에 연결하도록 제 2 구동 유닛을 설정하는 단계; 및
워드 라인 신호에 응답하여 상기 메모리 회로의 복수의 저항 기반의 메모리 셀들 중 하나의 메모리 셀을 통하여 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 사이에 전도성 경로를 확립하는 단계로서, 상기 복수의 저항 기반의 메모리 셀들은 상기 제 1 데이터 라인과 상기 제 2 데이터 라인을 따라 열(column)로 배열되고, 상기 복수의 저항 기반의 메모리 셀들 각각은 상기 제 1 데이터 라인과 연결된 제 1 단부 및 상기 제 2 데이터 라인과 연결된 제 2 단부를 갖는 것인, 상기 전도성 경로를 확립하는 단계를 포함하고,
상기 제 1 구동 유닛은,
제 1 트랜지스터;
제 2 트랜지스터; 및
기록 인에이블 신호의 로직 레벨에 응답하여 교차 연결된(cross-coupled) 트랜지스터들의 쌍으로서 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터를 설정(set)하도록 구성된 스위칭 회로를 포함하는 것인, 저항 기반의 랜덤 액세스 메모리 회로를 동작시키는 방법. - 제 8 항에 있어서,
상기 제 1 구동 유닛을 설정하는 단계는,
제 1 제어 신호에 응답하여 상기 제 1 데이터 라인의 제 1 단부를 상기 제 1 전압 노드에 연결하기 위해 상기 제 1 구동 유닛의 제 1 트랜지스터를 턴 온(turn on)하는 단계; 및
상기 제 1 제어 신호의 로직 레벨과 상보적인 로직 레벨을 갖는 제 2 제어 신호에 응답하여 상기 제 2 데이터 라인의 제 1 단부를 상기 제 1 전압 노드로부터 연결해제하기 위해 상기 제 1 구동 유닛의 제 2 트랜지스터를 턴 오프(turn off)하는 단계를 포함하는 것인, 저항 기반의 랜덤 액세스 메모리 회로를 동작시키는 방법. - 제 8 항에 있어서,
상기 제 2 구동 유닛을 설정하는 단계는,
상기 제 2 데이터 라인의 로직 레벨에 응답하여 상기 제 1 데이터 라인의 제 2 단부를 상기 제 2 전압 노드로부터 연결해제하기 위해 상기 제 2 구동 유닛의 제 1 트랜지스터를 턴 오프하는 단계; 및
상기 제 1 데이터 라인의 로직 레벨에 응답하여 상기 제 2 데이터 라인의 제 2 단부를 상기 제 2 전압 노드에 연결하기 위해 상기 제 2 구동 유닛의 제 2 트랜지스터를 턴 온하는 단계를 포함하는 것인, 저항 기반의 랜덤 액세스 메모리 회로를 동작시키는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/755,445 US9058872B2 (en) | 2013-01-31 | 2013-01-31 | Resistance-based random access memory |
| US13/755,445 | 2013-01-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140098645A KR20140098645A (ko) | 2014-08-08 |
| KR101517673B1 true KR101517673B1 (ko) | 2015-05-04 |
Family
ID=51222791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130060273A KR101517673B1 (ko) | 2013-01-31 | 2013-05-28 | 저항 기반의 랜덤 액세스 메모리 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9058872B2 (ko) |
| JP (1) | JP5744164B2 (ko) |
| KR (1) | KR101517673B1 (ko) |
| CN (1) | CN103971725B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9721624B2 (en) * | 2014-12-23 | 2017-08-01 | Arm Limited | Memory with multiple write ports |
| US9281043B1 (en) * | 2014-12-24 | 2016-03-08 | Intel Corporation | Resistive memory write circuitry with bit line drive strength based on storage cell line resistance |
| US9514814B1 (en) * | 2015-08-13 | 2016-12-06 | Arm Ltd. | Memory write driver, method and system |
| TWI665672B (zh) | 2016-09-13 | 2019-07-11 | 東芝記憶體股份有限公司 | Semiconductor memory device |
| CN109872749B (zh) * | 2017-12-05 | 2020-12-01 | 华邦电子股份有限公司 | 电阻式存储器装置及其操作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011135984A1 (ja) * | 2010-04-28 | 2011-11-03 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2011258596A (ja) * | 2010-06-04 | 2011-12-22 | Hitachi Ltd | 磁気抵抗効果素子及び磁気メモリ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10050365A1 (de) * | 2000-10-11 | 2002-05-16 | Infineon Technologies Ag | MRAM-Anordnung |
| TW200529414A (en) * | 2004-02-06 | 2005-09-01 | Renesas Tech Corp | Storage |
| JP4883982B2 (ja) * | 2005-10-19 | 2012-02-22 | ルネサスエレクトロニクス株式会社 | 不揮発性記憶装置 |
| JP4855821B2 (ja) | 2006-04-12 | 2012-01-18 | 株式会社東芝 | 磁気記憶装置 |
-
2013
- 2013-01-31 US US13/755,445 patent/US9058872B2/en active Active
- 2013-05-17 CN CN201310185167.5A patent/CN103971725B/zh active Active
- 2013-05-28 KR KR1020130060273A patent/KR101517673B1/ko active IP Right Grant
- 2013-12-13 JP JP2013257897A patent/JP5744164B2/ja active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011135984A1 (ja) * | 2010-04-28 | 2011-11-03 | 株式会社日立製作所 | 半導体記憶装置 |
| JP2011258596A (ja) * | 2010-06-04 | 2011-12-22 | Hitachi Ltd | 磁気抵抗効果素子及び磁気メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US9058872B2 (en) | 2015-06-16 |
| JP2014149902A (ja) | 2014-08-21 |
| JP5744164B2 (ja) | 2015-07-01 |
| CN103971725B (zh) | 2018-02-27 |
| KR20140098645A (ko) | 2014-08-08 |
| US20140211537A1 (en) | 2014-07-31 |
| CN103971725A (zh) | 2014-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10453532B1 (en) | Resistive memory device including reference cell and method of operating the same | |
| JP4133149B2 (ja) | 半導体記憶装置 | |
| US7286378B2 (en) | Serial transistor-cell array architecture | |
| US9245609B2 (en) | Semiconductor storage device | |
| TWI550608B (zh) | 存取基於電阻式儲存元件之記憶體胞元陣列之技術 | |
| JP2004103174A5 (ko) | ||
| KR101517673B1 (ko) | 저항 기반의 랜덤 액세스 메모리 | |
| US9042159B2 (en) | Configuring resistive random access memory (RRAM) array for write operations | |
| US9548111B2 (en) | Memory device | |
| US20080186757A1 (en) | Advanced MRAM design | |
| TWI546804B (zh) | 基於電阻比之記憶體胞元 | |
| JP2013004151A (ja) | 半導体記憶装置 | |
| TWI623939B (zh) | 記憶體裝置與其控制方法 | |
| CN109119107B (zh) | 集成电路存储器设备及其操作方法 | |
| US9934834B2 (en) | Magnetoresistive memory device | |
| JP5150932B2 (ja) | 半導体記憶装置 | |
| CN112750478B (zh) | 存储器器件及其形成方法和存储器单元 | |
| CN111028876B (zh) | 实现双方向并行数据读取的非挥发存储阵列 | |
| JP2017037691A (ja) | 不揮発性半導体メモリ | |
| US20170263298A1 (en) | Semiconductor storage device | |
| JP5076182B2 (ja) | 不揮発性半導体記憶装置 | |
| KR101605607B1 (ko) | 접힌 메모리 어레이 구조를 가지는 자기 저항 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20180413 Year of fee payment: 4 |