TWI665672B - Semiconductor memory device - Google Patents

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Abstract

實施形態之半導體記憶裝置具有：第1記憶胞，其可記憶第1或第2資料；第1及第2配線，其等連接於第1記憶胞；第1驅動器電路，其可對第1及第2配線施加第1及第2電壓；及第1控制電路，其將第1信號及第2信號發送至第1驅動器電路。第1驅動器電路係基於第1資料與第1信號，對第1配線施加第1電壓，且基於第2資料與第2信號，對第2配線施加第1電壓。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為一種半導體記憶裝置，已知有具有電阻變化型記憶體之半導體記憶裝置。又，作為一種電阻變化型記憶體，已知有MRAM(magnetoresistive random access memory：磁阻隨機存取記憶體)。MRAM係使用了對記憶資訊之記憶胞具有磁阻效應(magnetoresistive effect)之磁氣元件的記憶體器件，作為以高速動作、大容量、非揮發性為特徵之下一代記憶體器件而備受矚目。此外，以MRAM取代DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)或SRAM(Static Random Access Memory：靜態隨機存取記憶體)等之揮發性記憶體的研究及開發不斷進展。
本發明之實施形態提供一種可靠性及處理能力高，且消耗電力少之半導體記憶裝置。 實施形態之半導體記憶裝置具備： 第1記憶胞，其包含第1可變電阻元件，且可記憶第1資料或第2資料； 第1及第2配線，其分別連接於第1記憶胞之一端及另一端； 第1驅動器電路，其可對第1及第2配線之1者施加第1電壓，且可對第1及第2配線之另一者施加較上述第1電壓低之第2電壓；及 第1控制電路，其將控制第1資料之寫入之第1信號、及控制第2資料之寫入之第2信號發送至第1驅動器電路。 第1驅動器電路係基於第1資料與第1信號，對第1配線施加第1電壓，對第2配線施加第2電壓，且基於第2資料與第2信號，對第2配線施加第1電壓，對第1配線施加第2電壓。
1 第1實施形態 對第1實施形態之半導體記憶裝置進行說明。於第1實施形態中，作為半導體記憶裝置，以使用磁穿隧結元件(MTJ元件；Magnetic tunnel junction element)記憶資料之MRAM為例進行說明。另，於以下之說明中，只要未特別限定，「連接(connect)」及「耦合(couple)」所成之術語除直接連接外，亦包含經由任意元件而物理或電性連接之情況。又，電晶體之一端顯示源極或汲極之一者，電晶體之另一端顯示源極或汲極之另一者。 1.1 關於半導體記憶裝置之整體構成 首先，對本實施形態之半導體記憶裝置之整體構成進行說明。 圖1係第1實施形態之半導體記憶裝置之方塊圖。 如圖1所示，MRAM1包含邏輯控制電路2、列解碼器3、行解碼器4a及4b、以及複數個核心區塊5。於圖1之例中，具體顯示了1個核心區塊5，但其他核心區塊5亦為相同構成。另，核心區塊5為任意個數。另，於圖1之例中，為了簡化說明，而顯示有連接各區塊間之信號線之一部分。 邏輯控制電路2係根據外部輸入信號，控制MRAM1整體，例如進行資料之寫入或讀取。邏輯控制電路2對例如列解碼器3、行解碼器4a及4b、以及複數個核心區塊5發送控制信號，並控制各者。更具體而言，邏輯控制電路2對列解碼器3發送列解碼器控制信號RDC，對行解碼器4a及4b發送行解碼器控制信號CDC。又，邏輯控制電路2係對各核心區塊5內之寫入控制電路8發送寫入開始信號WRS，對預取解碼器9發送預取解碼器控制信號PDC。再者，邏輯控制電路2係對各核心區塊5內之各記憶體單元6內所包含之讀取電流同步電路10發送讀取同步信號RDS，對感測放大器14發送感測放大器啟動信號SEN。 列解碼器3係基於自邏輯控制電路2發送之列解碼器控制信號RDC，對自外部機器輸入之位址信號ADDR進行解碼，並選擇字元線WL1～WLm(m為2以上之整數)之任一者。以下，未限定於字元線WL1～WLm之任一者之情形，簡單記作字元線WL。例如，列解碼器3係對選擇之字元線WL施加電壓VWL，對非選擇字元線例如施加接地電壓VSS。電壓VWL係較接地電壓VSS高之電壓，即，將後述之記憶胞內之胞電晶體設為導通狀態之電壓。字元線WL係連接於複數個核心區塊5內之各胞陣列12(詳細內容予以後述)。 行解碼器4a係基於自邏輯控制電路2發送之行解碼器控制信號CDC，對位址信號ADDR進行解碼，並根據解碼結果而選擇對應之第1行信號CSL1_1～CSL1_n(n為2以上之整數)之任一者。以下，未限定於第1行信號CSL1_1～CSL1_n之任一者之情形，簡單記作第1行信號CSL1。例如，行解碼器4a係將選擇之第1行信號CSL1設為high(高)位準(以下，記作「“H”位準」)，將非選擇之第1行信號CSL1設為low(低)位準(以下，記作「“L”位準」)。第1行信號CSL1係發送至複數個核心區塊5內之各第1行選擇電路11a(詳細內容予以後述)。 行解碼器4b與行解碼器4a同樣，基於自邏輯控制電路2發送之行解碼器控制信號CDC，對位址信號ADDR進行解碼，並根據解碼結果而選擇對應之第2行信號CSL2_1～CSL2_n之任一者。以下，未限定於第2行信號CSL2_1～CSL2_n之任一者之情形，簡單記作第2行信號CSL2。例如，行解碼器4b係將選擇之第2行信號CSL2設為“H”位準，將非選擇之第2行信號CSL2設為“L”位準。第1行信號CSL1_1～CSL1_n與第2行信號CSL2_1～CSL2_n係分別1對1對應。例如行解碼器4a選擇了第1行信號CSL1_1之情形，行解碼器4b係選擇第2行信號CSL2_1。以下，未限定於第1行信號CSL1及第2行信號CSL2之任一者之情形，簡單記作行信號CSL。又，未限定於行解碼器4a及4b之任一者之情形，簡單記作行解碼器4。第2行信號CSL2係發送至複數個核心區塊5內之各第2行選擇電路11b(詳細內容予以後述)。 核心區塊5包含複數個記憶體單元6、複數個資料緩衝器7、寫入控制電路8、及預取解碼器9。於圖1之例中，具體顯示了1個記憶體單元6，但其他記憶體單元6亦為相同構成。以下，於本實施形態中，說明了將與對1次之位址信號ADDR連續傳送之資料之單位(以下稱為「預取單位」)對應之個數的記憶體單元6設置於核心區塊5內之情形。例如，對1次之位址信號ADDR連續傳送之資料長度(突發長度)為4位元，外部機器(未圖示)與進行資料之輸入輸出之資料線IO之條數為16條之情形，預取單位為4×16=64位元。因此，核心區塊5包含64個記憶體單元6。另，記憶體單元6為任意個數。又，資料緩衝器7與記憶體單元6對應，例如與記憶體單元6設置為同數。 記憶體單元6係對應於1位元資料之寫入或讀取而設置。記憶體單元6包含讀取電流同步電路10、第1行選擇電路11a、第2行選擇電路11b、胞陣列12、寫入驅動器13、及感測放大器14。 胞陣列12係包含二維配置成矩陣狀之複數個記憶胞(詳細內容予以後述)，非揮發地保存資料。胞陣列12係經由m條字元線WL而與列解碼器3連接。又，胞陣列12係經由n條位元線BL1～BLn而與第1行選擇電路11a連接。再者，胞陣列12係同樣經由n條源極線SL1～SLn而與第2行選擇電路11b連接。以下，未限定於位元線BL1～BLn之任一者之情形，簡單記作位元線BL。同樣，未限定於源極線SL1～SLn之任一者之情形，簡單記作源極線SL。 更具體而言，於胞陣列12內，m條字元線WL沿列方向配線，n條位元線BL及n條源極線SL沿行方向配線。記憶胞設置於字元線WL與位元線BL及源極線SL交叉之位置。另，記憶胞為任意個數。 第1行選擇電路11a係根據自行解碼器4a發送之第1行信號CSL1，選擇位元線BL之任一者，並將選擇之位元線BL與全域位元線GBL連接。更具體而言，第1行信號CSL1_1～CSL1_n係分別對應於位元線BL1～BLn而設置。例如第1行信號CSL1_1為“H”位準之情形，第1行選擇電路11a選擇位元線BL1。且，第1行選擇電路11a係將全域位元線GBL與所選擇之位元線BL1連接。 第2行選擇電路11b係根據自行解碼器4b發送之第2行信號CSL2，選擇源極線SL之任一者，並將選擇之源極線SL與全域源極線GSL連接。更具體而言，第2行信號CSL2_1～CSL2_n係分別對應於源極線SL1～SLn而設置。例如第2行信號CSL2_1為“H”位準之情形，第2行選擇電路11b選擇源極線SL1。且，第2行選擇電路11b係將全域源極線GSL與所選擇之源極線SL1連接。以下，未限定於第1行選擇電路11a及第2行選擇電路11b之任一者之情形，簡單記作行選擇電路11。 寫入驅動器13係根據自寫入控制電路8發送之寫入啟動信號WEN0及WEN1、與自資料緩衝器7傳送之寫入資料WDATA，將自外部電源或電壓產生電路(未圖示)供給之寫入電壓VWRT(例如電源電壓VDD)施加於全域位元線GBL及全域源極線GSL之一者，且將全域位元線GBL及全域源極線GSL之另一者接地(施加接地電壓VSS)。寫入啟動信號WEN0係控制“0”資料寫入之信號，寫入啟動信號WEN1係控制“1”資料寫入之信號。寫入電壓VWRT係於寫入資料時施加於記憶胞所包含之可變電阻元件(記憶體元件)的電壓。於寫入資料時，於全域位元線GBL與全域源極線GSL之間施加寫入電壓VWRT，而於與全域位元線GBL及全域源極線GSL電性連接之可變電阻元件(記憶體元件)流動寫入電流。 更具體而言，例如，寫入啟動信號WEN0及WEN1確立為“H”位準。寫入資料WDATA為“1”資料，且寫入啟動信號WEN1為“H”位準之情形，寫入驅動器13係對全域位元線GBL施加寫入電壓VWRT，對全域源極線GSL施加電壓VSS。另一方面，寫入資料WDATA為“0”，且寫入啟動信號WEN0為“H”位準之情形，寫入驅動器13係對全域源極線GSL施加寫入電壓VWRT，對全域位元線GBL施加電壓VSS。 讀取電流同步電路10係於資料讀取時，基於自邏輯控制電路2發送之信號RDS，而自全域源極線GSL吸入讀取電流。讀取電流係於讀取資料時藉由將讀取電壓電性連接於可變電阻元件而流動於可變電阻元件的電流。更具體而言，讀取電流同步電路10係將全域源極線GSL接地。 感測放大器14係根據自邏輯控制電路2發送之感測放大器啟動信號SEN，讀取儲存於記憶胞之資料。又，感測放大器14係將讀取之資料RDATA傳送至資料緩衝器7。 資料緩衝器7(圖1之“資料緩衝器(1位元)(Data buffer(1bit))”)係對應於記憶體單元6而設置。資料緩衝器7係保持1位元之資料，且與對應之記憶體單元6進行資料之收發。更具體而言，資料緩衝器7係於資料之寫入時，保持自外部機器輸入之1位元之寫入資料WDATA，且傳送至對應之記憶體單元6內之寫入驅動器13。於資料之讀取時，資料緩衝器7係保持感測放大器14讀取之1位元之讀取資料RDATA，並傳送至外部機器。 寫入控制電路8係基於自邏輯控制電路2發送之寫入開始信號WRS及自預取解碼器9發送之信號PTW，控制寫入啟動信號WEN0及WEN1，並對各記憶體單元6之寫入驅動器13發送寫入啟動信號WEN0及WEN1。本實施形態之寫入控制電路8係可於各不相同之時序進行寫入啟動信號WEN0及WEN1之“H”/“L”位準之切換。 預取解碼器9係基於自邏輯控制電路2發送之預取解碼器控制信號PDC，而對位址信號ADDR進行解碼。例如預取解碼器9係於選擇了對應之核心區塊5之情形，切換信號PTW之“L”位準與“H”位準。 1.1.1 關於胞陣列、第1及第2行選擇電路、讀取電流同步電路之構成 其次，對胞陣列12、第1行選擇電路11a、及第2行選擇電路11b、讀取電流同步電路10之構成進行說明。 圖2係第1實施形態之半導體記憶裝置所具備之胞陣列12、第1行選擇電路11a、及第2行選擇電路11b、讀取電流同步電路10之電路圖。 如圖2所示，第1行選擇電路11a包含n個例如n通道MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體(或記作「NMOS電晶體」)21。n個電晶體21係分別對應於n條位元線BL1～BLn而設置。 更具體而言，n個電晶體21之一端係共通地連接於全域位元線GBL，另一端係分別連接於位元線BL1～BLn，且對閘極分別輸入第1行信號CSL1_1～CSL1_n。因此，各電晶體21係根據第1行信號CSL1，作為連接對應之位元線BL與全域位元線GBL之開關元件發揮功能。 第2行選擇電路11b係與第1行選擇電路11a同樣，包含n個例如n通道MOS電晶體22。n個電晶體22係分別對應於n條源極線SL1～SLn而設置。 更具體而言，n個電晶體22之一端係共通地連接於全域源極線GSL，另一端係分別連接於源極線SL1～SLn，且對閘極分別輸入第2行信號CSL2_1～CSL2_n。因此，各電晶體22係根據第2行信號CSL2，作為連接對應之源極線SL與全域源極線GSL之開關元件發揮功能。 胞陣列12包含二維配置成矩陣狀之複數個記憶胞MC。記憶胞MC包含可變電阻元件30及胞電晶體20。 可變電阻元件30係例如MTJ(Magnetic Tunnel Junction)元件。MTJ元件係藉由施加必要之電流，而例如磁化排列變化且其電阻值變化。另，可變電阻元件30並未限定於MTJ元件，例如亦可使用相變化元件、強介電質元件等之電阻變化元件。 胞電晶體20係例如n通道MOS電晶體。胞電晶體20係於選擇了記憶胞MC時設為導通狀態。 可變電阻元件30之一端連接於位元線BL，另一端連接於胞電晶體20之一端。胞電晶體20之另一端連接於源極線SL，閘極連接於字元線WL。 例如，於胞陣列12內，配置於同一列之n個記憶胞MC內之胞電晶體20之閘極係共通地連接於任一字元線WL。又，可變電阻元件30之一端係連接於各不相同之位元線BL，胞電晶體20之另一端係連接於各不相同之源極線SL。 又，於胞陣列12內，配置於同一行之m個記憶胞MC內之可變電阻元件30之一端係共通地連接於任一位元線BL。又，m個記憶胞MC內之胞電晶體20之另一端係共通地連接於任一源極線SL，胞電晶體20之閘極係連接於各不相同之字元線WL。 位元線BL1～BLn與源極線SL1～SLn係分別1對1對應。例如，選擇了第1行信號CSL1_1與對應於其之第2行信號CSL2_1之情形，各自對應之電晶體21及22成為導通狀態，且位元線BL1及源極線SL1被選擇。藉此，配置於同一行之記憶胞MC被選擇。 讀取電流同步電路10包含n通道MOS電晶體23。電晶體23之一端係連接於全域源極線GSL，另一端係接地(連接於接地電位配線)，且對閘極輸入信號RDS。電晶體23係根據信號RDS，作為將全域源極線GSL接地之開關元件發揮功能。 1.1.2 關於寫入控制電路之構成 其次，對寫入控制電路8之構成進行說明。以下，於本實施形態中，對寫入啟動信號WEN0被確立(例如為“H”位準)之期間較寫入啟動信號WEN1被確立(例如為“H”位準)之期間長之情形進行說明。即，“0”資料之寫入時施加寫入電壓之期間(以下稱為「“0”寫入期間」)較“1”資料之寫入時施加寫入電壓之期間(以下稱為「“1”寫入期間」)長。另，“0”寫入期間之長度與“1”寫入期間之長度係可根據可變電阻元件30之寫入特性等而任意變更。 圖3係第1實施形態之半導體記憶裝置所具備之寫入控制電路8之電路圖。 如圖3所示，寫入控制電路8包含延遲單元40_1～40_j～40_k(j及k為滿足1≦j＜k之任意整數)、及正反器電路41及42。以下，未限定於延遲單元40_1～40_k之任一者之情形，簡單記作延遲單元40。 延遲單元40_1～40_k係串聯連接，且對延遲單元40_1之輸入端子輸入信號WRS。延遲單元40_j輸出信號WRE1，延遲單元40_k輸出信號WRE0。因此，例如，若信號WRS自“L”位準切換成“H”位準，則由j個延遲單元40產生之延遲期間後，信號WRE1自“L”位準切換成“H”位準。再者，由(k-j)個延遲單元40產生之延遲期間後，信號WRE0自“L”位準切換成“H”位準。即，按信號WRS、信號WRE1、信號WRE0之順序，切換“L”/“H”位準。 正反器(SR正反器電路)41係於設置(S)端子被輸入信號WRS，於重設(R)端子被輸入信號WRE0，並自輸出(Q)端子輸出信號WEN0。例如，正反器41係基於信號WRS自“L”位準向“H”位準之上升，而將信號WEN0設為“H”位準，並基於信號WRE0之自“L”位準向“H”位準之上升，而將信號WEN0設為“L”位準。 正反器(SR正反器電路)42係於S端子被輸入信號WRS，於R端子被輸入信號WRE1，並自Q端子輸出信號WEN1。例如，正反器42係基於信號WRS之自“L”位準向“H”位準之上升，而將信號WEN1設為“H”位準，並基於信號WRE1之自“L”位準向“H”位準之上升，而將信號WEN1設為“L”位準。 1.1.3 關於寫入驅動器之構成 其次，對寫入驅動器13之構成進行說明。 圖4係第1實施形態之半導體記憶裝置所具備之寫入驅動器13之電路圖。 如圖4所示，寫入驅動器13具備NAND(Not-AND：反及)電路50及51、3輸入之NOR(Not-or：反或)電路52、反相器53～55、n通道MOS電晶體56～59、以及p通道MOS電晶體(或記作「PMOS電晶體」)60及61。 NAND電路50係於輸入端子之一側被輸入寫入啟動信號WEN1，於輸入端子之另一側被輸入寫入資料WDATA(“0”資料或“1”資料)。NAND電路50之輸出端子係連接於電晶體60之閘極，且經由反相器55而連接於NOR電路52之輸入端子及電晶體58之閘極。 NAND電路51係於輸入端子之一側被輸入寫入啟動信號WEN0，於輸入端子之另一側被輸入由反相器53反轉之寫入資料WDATA。NAND電路51之輸出端子係連接於電晶體61之閘極，且經由反相器54而連接於NOR電路52之輸入端子及電晶體56之閘極。 NOR電路52係於3個輸入端子被分別輸入NAND電路50及51之反轉輸出信號、以及預充電斷開信號PCHOFF。預充電斷開信號PCHOFF係用以控制全域位元線GBL及全域源極線GSL之充電(或放電)之信號，自例如邏輯控制電路2供給。NOR電路52之輸出端子係連接於電晶體57及電晶體59之閘極。 電晶體56係一端接地(例如被施加接地電壓VSS)，另一端連接於電晶體60之一端及全域位元線GBL。 電晶體57係於一端被施加預充電電壓VPRE，另一端連接於全域位元線GBL。 電晶體58係一端接地，另一端連接於電晶體61之一端及全域源極線GSL之另一端。 電晶體59係於一端被施加預充電電壓VPRE，另一端連接於全域源極線GSL。 電晶體60及61係分別於另一端被施加寫入電壓VWRT(例如電源電壓VDD)。 反相器53將寫入資料WDATA反轉，並輸出至NAND電路51。 反相器54將NAND電路51之輸出信號反轉，並輸出至NOR電路52及電晶體56之閘極。 反相器55將NAND電路50之輸出信號反轉，且輸出至NOR電路52及電晶體58之閘極。 另，亦可對電晶體56及58之一端，施加接地電壓VSS以外之電壓。例如，只要可對可變電阻元件30寫入資料，且施加低於寫入電壓VWRT之電壓即可。 對寫入驅動器13之動作之具體例簡單地進行說明。例如寫入啟動信號WEN1為“H”位準(寫入啟動信號WEN0可為“H”/“L”位準之任一者)，且寫入資料WDATA為“1”資料(“H”位準)之情形時，NAND電路50之輸出為“L”位準，電晶體58及60成為導通狀態。另一方面，NAND電路51之輸出為“H”位準，電晶體56及61成為斷開狀態。又，NOR電路52之輸出為“L”位準，電晶體57及59成為斷開狀態。因此，對全域位元線GBL經由電晶體60施加寫入電壓VWRT，全域源極線GSL經由電晶體58而接地(被施加接地電壓VSS)。 又，例如，寫入啟動信號WEN0為“H”位準(寫入啟動信號WEN1可為“H”/“L”位準之任一者)，且寫入資料WDATA為“0”資料(“L”位準)之情形時，NAND電路50之輸出為“H”位準，NAND電路51及NOR電路52之輸出為“L”位準。因此，對全域源極線GSL經由電晶體61施加寫入電壓VWRT，全域位元線GBL經由電晶體56而接地(被施加接地電壓VSS)。 又，例如，寫入啟動信號WEN0及WEN1、以及預充電斷開信號PCHOFF為“L”位準之情形時，NAND電路50及51、以及NOR電路52之輸出為“H”位準。因此，電晶體57及59成為導通狀態，對全域位元線GBL及全域源極線GSL分別施加預充電電壓VPRE。 1.1.4 關於MTJ元件之構成 其次，對可變電阻元件30，使用圖5A、5B、及5C進行說明。以下，對可變電阻元件30為MTJ元件之情形進行說明。 圖5A係顯示第1實施形態之半導體記憶裝置所具備之可變電阻元件(MTJ元件)30之構成例之剖視圖。 如圖5A所示，可變電阻元件30包含強磁性層之記憶層31、強磁性層之參照層33、及形成於其等之間且非磁性層之穿隧障壁層32。 記憶層31為磁化方向可變之強磁性層，具有垂直磁性各向異性。此處，所謂垂直磁性各向異性係表示磁化方向相對於膜面(上表面及下表面)垂直或大致垂直。又，所謂磁化方向可變係表示磁化方向相對於特定之寫入電流變化。又，所謂大致垂直係指殘留磁化之方向相對於膜面，位於45°＜θ≦90°之範圍內。例如，記憶層31包含CoPd(cobalt palladium：鈷鈀)、CFeB(CoFeB(cobalt-iron-boron)：鈷鐵硼)、FeB(硼化鐵(iron-boron))。 穿隧障壁層32係設置於記憶層31上。穿隧障壁層32為非磁性層，例如包含MgO。 參照層33係設置於穿隧障壁層32上。參照層33為磁化方向不變之強磁性層，具有垂直磁性各向異性。此處，所謂磁化方向不變係表示磁化方向相對於特定之寫入電流不變。即，參照層33與記憶層31相比，磁化方向之反轉能障壁較大。例如，參照層33包含CoPt(cobalt platinum：鈷鉑)、CoNi(cobalt nickel：鈷鎳)、或CoPd(cobalt palladium)。另，記憶層31及參照層33之磁化方向未限定於垂直方向，亦可為面內方向。即，記憶層31及參照層33之磁化方向亦可為相對於電流之流動方向垂直之方向。再者，亦可於參照層33之上設置穿隧障壁層32，且於穿隧障壁層32之上設置記憶層31。 圖5B係用以說明第1實施形態之半導體記憶裝置之MTJ元件之寫入動作的圖，即，顯示平行狀態(或稱為「P狀態」)之MTJ元件之剖視圖的圖。圖5C係用以說明第1實施形態之半導體記憶裝置之MTJ元件之寫入動作的圖，即，顯示反平行狀態(或稱為「AP狀態」)之MTJ元件之剖視圖的圖。 可變電阻元件30為例如旋轉注入型之MTJ元件。因此，對可變電阻元件30寫入資料之情形、或自可變電阻元件30讀取資料之情形，於可變電阻元件30，沿垂直於膜面之方向上電流雙向流動。 更具體而言，對可變電阻元件30寫入資料係如以下般進行。 如圖5B所示，電流自記憶層31向參照層33流動之情形，即，供給自參照層33朝向記憶層31之電子之情形，朝與參照層33之磁化方向相同之方向旋轉偏極之電子被注入至記憶層31。該情形，記憶層31之磁化方向與參照層33之磁化方向的同方向一致。藉此，參照層33之磁化方向與記憶層31之磁化方向為平行排列。該平行狀態時，可變電阻元件30之電阻值變得最小。將該情形定義為例如“0”資料。 另一方面，如圖5C所示，電流自參照層33向記憶層31流動之情形，即，供給自記憶層31朝向參照層33之電子之情形，電子由參照層33反射。藉此，朝與參照層33之磁化方向相反之方向旋轉偏極之電子被注入至記憶層31。該情形，記憶層31之磁化方向與參照層33之磁化方向的反方向一致。藉此，參照層33之磁化方向與記憶層31之磁化方向為反平行排列。該反平行狀態時，可變電阻元件30之電阻值變得最大。將該情形定義為例如“1”資料。 又，自可變電阻元件30讀取資料係如以下般進行。 對可變電阻元件30供給讀取電流。該讀取電流係設定成記憶層31之磁化方向不反轉之值(小於寫入電流之值)。藉由檢測此時之可變電阻元件30之電阻值，可讀取上述“0”資料及“1”資料。 另，於本實施形態中，上述材料(MgO、CoFeB、CoPd、FeB、CoPt、及CoNi)之組成比未限定於1：1或1：1：1。例如，記憶層31包含CoFeB之情形，記憶層31包含Co、Fe及B，且Co、Fe、及B之組成比未限定。穿隧障壁層32包含MgO之情形，穿隧障壁層32包含Mg及O，且Mg與O之組成比未限定。 1.2 關於寫入動作 其次，對寫入動作進行說明。於本實施形態中，對以預取單位，於相同時序開始“1”資料之寫入與“0”資料之寫入，且“1”資料之寫入先於“0”資料之寫入完成的情形進行說明。以下，將寫入電流自位元線BL流動至記憶胞MC之情形作為“1”資料之寫入，且將寫入電流自源極線SL流動至記憶胞MC之情形作為“0”資料之寫入進行說明。 另，亦可將寫入電流自源極線SL流動至記憶胞MC之情形作為“1”資料之寫入，又可使“0”資料之寫入先於“1”資料之寫入完成。再者，只要“1”寫入期間與“0”寫入期間之一部分重疊即可。例如，亦可先開始寫入期間(寫入電壓施加期間)較長之“0”資料寫入，且於相同時序結束“1”資料之寫入與“0”資料之寫入。 1.2.1 寫入動作整體之流程 首先，對寫入動作整體之流程進行說明。 圖6係第1實施形態之半導體記憶裝置之寫入動作之流程圖。 如圖6所示，首先，MRAM1係自外部機器接收寫入指令、位址信號ADDR、及寫入資料WDATA(步驟S10)。寫入指令係發送至邏輯控制電路2。位址信號ADDR係發送至列解碼器3、行解碼器4a及4b、以及預取解碼器9。寫入資料WDATA係逐位元地儲存於資料緩衝器7。 其次，邏輯控制電路2開始“0”資料與“1”資料之寫入(步驟S11)。更具體而言，列解碼器3、行解碼器4a及4b、以及各核心區塊5內之預取解碼器9係藉由邏輯控制電路2之控制，而解碼位址信號ADDR。列解碼器3選擇對應之字元線WL。行解碼器4a及4b分別選擇對應之第1行信號CSL1及第2行信號CSL2。又，藉由各預取解碼器9之位址信號ADDR之解碼，選擇1個核心區塊5。 於所選擇之核心區塊5內，各記憶體單元6內之第1行選擇電路11a將與所選擇之第1行信號CSL1對應之位元線BL與全域位元線GBL連接。同樣，各記憶體單元6內之第2行選擇電路11b將與所選擇之第2行信號CSL2對應之源極線SL與全域源極線GSL連接。又，寫入控制電路8係基於自邏輯控制電路2發送之信號WRS，將寫入啟動信號WEN0及WEN1設為例如“H”位準，且發送至各記憶體單元6內之寫入驅動器13。各寫入驅動器13係基於寫入啟動信號WEN0及WEN1、以及自資料緩衝器7傳送之寫入資料WDATA，將電壓施加至全域位元線GBL及全域源極線GSL。 更具體而言，寫入驅動器13係於寫入資料WDATA為“1”資料之情形，對全域位元線GBL施加寫入電壓VWRT，且將全域源極線GSL接地。另一方面，寫入驅動器13係於寫入資料WDATA為“0”資料之情形，對全域源極線GSL施加寫入電壓VWRT，且將全域位元線GBL接地。 對成為寫入對象之記憶胞MC經由第1行選擇電路11a自位元線BL施加寫入電壓VWRT(供給寫入電流)之情形，寫入“1”資料。另一方面，對記憶胞MC經由第2行選擇電路11b自源極線SL施加寫入電壓VWRT(供給寫入電流)之情形，寫入“0”資料。 其次，寫入控制電路8使“1”資料之寫入結束(步驟S12)。更具體而言，寫入控制電路8將寫入啟動信號WEN1設為“L”位準。寫入資料WDATA為“1”資料之情形，於對應之記憶體單元6中，寫入驅動器13內之電晶體56、58、60、61成為斷開狀態，因而向全域位元線GBL之寫入電壓VWRT之施加、與向全域源極線GSL之電壓VSS之施加被切斷。另一方面，因電晶體57及電晶體59成為導通狀態，故向全域位元線GBL與全域源極線GSL施加預充電電壓VPRE。 其次，寫入控制電路8使“0”資料之寫入結束(步驟S13)。更具體而言，寫入控制電路8將寫入啟動信號WEN0設為“L”位準。寫入資料WDATA為“0”資料之情形，於對應之記憶體單元6中，寫入驅動器13內之電晶體56、58、60、61成為斷開狀態，因而向全域源極線GSL之寫入電壓VWRT之施加、與向全域位元線GBL之電壓VSS之施加被切斷。另一方面，因電晶體57及電晶體59成為導通狀態，故向全域位元線GBL與全域源極線GSL施加預充電電壓VPRE。藉此，寫入動作結束。 1.2.2 關於寫入動作中之各配線之電壓 其次，對寫入動作中之各配線之電壓進行說明。 圖7係顯示第1實施形態之半導體記憶裝置之寫入動作時之各配線之電壓之時序圖。 如圖7所示，時刻t0為寫入動作開始前之狀態，對字元線WL、位元線BL、以及源極線SL施加電壓VSS，且第1行信號CSL1、第2行信號CSL2、寫入開始信號WRS、寫入控制電路8內之信號WRE1及WRE0、寫入啟動信號WEN1及WEN0係設為“L”位準。 於時刻t1，開始寫入動作。列解碼器3對選擇字元線WL施加電壓VWL。又，列解碼器3對非選擇字元線WL施加電壓VSS。行解碼器4a及4b將各自選擇之第1行信號CSL1及CSL2設為“H”位準。 於時刻t2，邏輯控制電路2將“H”位準之脈衝電壓施加至寫入開始信號WRS。選擇核心區塊5之寫入控制電路8係於寫入開始信號WRS自“L”位準向“H”位準上升之時序，將寫入啟動信號WEN0及WEN1設為“H”位準。與“1”資料之寫入對應之寫入驅動器13係經由全域位元線GBL及第1行選擇電路11a，對選擇位元線BL施加寫入電壓VWRT(例如電源電壓VDD)，且經由全域源極線GSL及第2行選擇電路11b，對選擇源極線SL施加接地電壓VSS。另一方面，與“0”資料之寫入對應之寫入驅動器13係經由全域源極線GSL及第2行選擇電路11b，對選擇源極線SL施加寫入電壓VWRT，且經由全域位元線GBL及第1行選擇電路11a，對選擇位元線BL施加電壓VSS。 於時刻t3，寫入控制電路8係對信號WRE1施加“H”位準之脈衝電壓，且於信號WRE1自“L”位準向“H”位準上升之時序，將寫入啟動信號WEN1設為“L”位準。與“1”資料之寫入對應之寫入驅動器13係對選擇位元線BL施加預充電電壓VPRE(該情形時VPRE=VSS)。 於時刻t4，寫入控制電路8係對信號WRE0施加“H”位準之脈衝電壓，且於信號WRE0自“L”位準向“H”位準上升之時序，將寫入啟動信號WEN0設為“L”位準。與“0”資料寫入對應之寫入驅動器13係對選擇源極線SL施加預充電電壓VPRE(=VSS)。 於時刻t5，列解碼器3係對選擇字元線WL施加電壓VSS，行解碼器4a及4b係將第1行信號CSL1及第2行信號CSL2設為“L”位準。藉此，寫入動作結束。 1.3 關於本實施形態之效果 對可變電阻元件(記憶元件)寫入資料之情形，藉由例如根據流動於可變電阻元件之電流方向使可變電阻元件之電阻值(低電阻/高電阻)變化，而保持“1”或“0”資料。此時，為使可變電阻元件自低電阻狀態轉變成高電阻狀態所需之電壓或電流施加期間(以下，稱為「寫入期間」)、與為使之自高電阻狀態轉變成低電阻狀態所需之寫入期間不同的情形較多。一般而言，對複數個記憶胞同時進行“1”及“0”資料之寫入之情形，配合轉變所需之寫入期間較長者而決定向可變電阻元件之寫入期間。該情形，因對寫入期間可較短之寫入資料之可變電阻元件施加超過所需之電壓(供給電流)，故可變電阻元件之可靠性，例如TDDB(Time dependent dielectric breakdown：時間相依介電質崩潰)、或對資料重寫之耐性(Endurance)等劣化。 又，若為了抑制可變電阻元件之可靠性劣化，而於不同期間執行“1”資料之寫入與“0”資料之寫入，則寫入動作之處理期間變長，半導體記憶裝置之處理能力降低。 與此相對，本實施形態之構成包含基於寫入資料WDATA(“1”/“0”資料)、與“1”資料寫入對應之寫入啟動信號WEN1、及與“0”資料寫入對應之寫入啟動信號WEN0而動作之寫入驅動器13。且，寫入驅動器13係於“1”資料寫入之情形，根據寫入啟動信號WEN1而分別將寫入電壓VWRT施加至全域位元線GBL，將電壓VSS施加至全域位元線GSL，藉此對可變電阻元件30供給寫入電流。另一方面，寫入驅動器13係於“0”資料寫入之情形，根據寫入啟動信號WEN0而分別將電壓VSS施加至全域位元線GBL，將寫入電壓VWRT施加至全域位元線GSL，藉此對可變電阻元件30供給寫入電流。因此，寫入驅動器13可將“1”資料之寫入期間與“0”資料之寫入期間設為不同長度。即，寫入驅動器13可在與“1”資料及“0”資料相應之最佳寫入期間，對可變電阻元件30施加寫入電壓VWRT。藉此，可抑制過量之寫入電流流動於可變電阻元件30，而抑制可變電阻元件30之劣化。因此，可提高半導體記憶裝置之可靠性。 再者，於本實施形態之構成中，因可設置與“1”資料及“0”資料相應之最佳寫入期間，故可降低寫入不良率。因此，可提高半導體記憶裝置之可靠性。 再者，於本實施形態之構成中，對應於1位元之資料而設置有1個寫入驅動器13。因此，進行包含“1”資料及“0”資料之複數位元之資料寫入之情形，可使“1”資料之寫入期間之至少一部分與“0”資料之寫入期間之至少一部分重疊。更具體而言，例如可於相同時序開始“1”資料之寫入與“0”資料之寫入，並使“1”資料之寫入先完成。因此，可抑制寫入動作之處理時間之增加。因此，可抑制半導體記憶裝置之處理能力之降低。 再者，寫入驅動器13可在與“1”資料或“0”資料相應之最佳寫入期間，施加寫入電壓VWRT。因此，可抑制寫入動作中之消耗電力。因此，可抑制半導體記憶裝置之消耗電力之增加。 2 第2實施形態 其次，對第2實施形態進行說明。於第2實施形態中，統一進行複數個核心區塊5之寫入動作。又，“1”寫入期間及“0”寫入期間之圖案與第1實施形態不同。以下，僅對與第1實施形態不同之點進行說明。 2.1 關於半導體記憶裝置之整體構成 首先，對本實施形態之半導體記憶裝置之整體構成進行說明。 圖8係第2實施形態之半導體記憶裝置之方塊圖。 如圖8所示，本實施形態之寫入控制電路8係控制複數個核心區塊5之各寫入驅動器13。更具體而言，寫入控制電路8係基於自邏輯控制電路2發送之寫入開始信號WRS，控制寫入啟動信號WEN0及WEN1，且對各核心區塊5內之寫入驅動器13發送寫入啟動信號WEN0及WEN1。在共通連接於1個寫入控制電路8之複數個核心區塊5中，統一執行資料之寫入及讀取動作。以下，將被統一執行寫入及讀取之資料之單位稱為頁。因此，於1頁資料中，包含複數個預取單位之資料。 又，於圖8之例中，去除第1實施形態之圖1中設置於核心區塊5內之寫入控制電路8。再者，於圖8之例中，省略預取解碼器。預取解碼器(未圖示)亦可控制資料緩衝器7中之寫入資料WDATA之獲取。 2.2 關於寫入控制電路之構成 其次，對寫入控制電路8之構成進行說明。以下，於本實施形態中，於相同時序開始“0”資料之寫入與“1”資料之寫入。且，對使“0”資料之寫入暫時結束後，使“1”資料之寫入結束，進而於其後，再次執行“0”資料之寫入之情形進行說明。 圖9係第2實施形態之半導體記憶裝置所具備之寫入控制電路8之電路圖。 如圖9所示，寫入控制電路8包含延遲單元40_1～40_h～40_i～40_j～40_k(h、i、j、k為滿足1≦h＜i＜j＜k之任意整數)、正反器電路41及42、以及OR電路43及44。 延遲單元40_1～40_k係串聯連接，且對延遲單元40_1之輸入端子輸入信號WRS。延遲單元40_h、40_i、40_j、及40_k分別輸出信號WRE0A、WRE1、WRS0B、及WRE0B。因此，例如，若信號WRS自“L”位準切換成“H”位準，則在與延遲單元40之個數相應之延遲期間後，信號WRE0A、WRE1、WRS0B、WRE0B自“L”位準依序切換成“H”位準。 OR電路43被輸入信號WRS及信號WRS0B，且輸出連接於正反器41之S端子。 OR電路44被輸入信號WRE0A及信號WRE0B，且輸出連接於正反器41之R端子。 以下，對寫入啟動信號WEN0及WEN1之輸出進行簡單說明。 例如，若邏輯控制電路2對信號WRS施加“H”位準之脈衝電壓，則OR電路43於信號WRS被設為“H”位準之期間，輸出“H”位準之信號。正反器41根據S端子之輸入信號自“L”位準向“H”位準之上升，而將寫入啟動信號WEN0設為“H”位準。同樣，正反器42因S端子被輸入“H”位準之信號WRS，故根據信號WRS自“L”位準向“H”位準之上升，而將寫入啟動信號WEN1設為“H”位準。 接著，在與h個延遲單元40相應之延遲期間後，OR電路44於信號WRE0A被設為“H”位準之期間，輸出“H”位準之信號。正反器41係根據R端子之輸入信號自“L”位準向“H”位準之上升，而將寫入啟動信號WEN0設為“L”位準。 接著，在與(i-h)個延遲單元40相應之延遲期間後，正反器42因R端子被輸入“H”位準之信號WRE1，故根據信號WRE1自“L”位準向“H”位準之上升，而將寫入啟動信號WEN1設為“L”位準。 接著，在與(j-i)個延遲單元40相應之延遲期間後，OR電路43於信號WRS0B被設為“H”位準之期間，輸出“H”位準之信號。正反器41根據S端子之輸入信號自“L”位準向“H”位準之上升，而將寫入啟動信號WEN0設為“H”位準。 接著，在與(k-j)個延遲單元40相應之延遲期間後，OR電路44於信號WRE0B被設為“H”位準之期間，輸出“H”位準之信號。正反器41根據R端子之輸入信號自“L”位準向“H”位準之上升，而將寫入啟動信號WEN0設為“L”位準。 2.3 寫入動作整體之流程 其次，對寫入動作整體之流程進行說明。 圖10係第2實施形態之半導體記憶裝置之寫入動作之流程圖。 如圖10所示，MRAM1係自外部機器接收寫入指令、位址信號ADDR、及寫入資料WDATA(步驟S20)。寫入指令係發送至邏輯控制電路2。位址信號ADDR係發送至列解碼器3、以及行解碼器4a及4b。寫入資料WDATA係逐位元地儲存於資料緩衝器7。 其次，邏輯控制電路2開始“0”資料與“1”資料之寫入(步驟S21)。更具體而言，列解碼器3、以及行解碼器4a及4b係藉由邏輯控制電路2之控制，而解碼位址信號ADDR。列解碼器3選擇對應之字元線WL。行解碼器4a及4b分別選擇對應之第1行信號CSL1及第2行信號CSL2。 於各核心區塊5內，第1行選擇電路11a將與所選擇之第1行信號CSL1對應之位元線BL與全域位元線GBL連接。同樣，第2行選擇電路11b將與所選擇之第2行信號CSL2對應之源極線SL與全域源極線GSL連接。 寫入控制電路8係基於自邏輯控制電路2發送之信號WRS，將寫入啟動信號WEN0及WEN1設為例如“H”位準，且發送至各核心區塊5內之寫入驅動器13。寫入驅動器13係基於寫入啟動信號WEN0及WEN1、以及自資料緩衝器7傳送之寫入資料WDATA，將電壓施加至全域位元線GBL及全域源極線GSL。 其次，寫入控制電路8使“0”資料之寫入結束(步驟S22)。更具體而言，寫入控制電路8將寫入啟動信號WEN0設為“L”位準。於與“0”資料之寫入對應之記憶體單元6中，向全域源極線GSL之寫入電壓VWRT之施加、與向全域位元線GBL之電壓VSS之施加被切斷。 其次，寫入控制電路8使“1”資料之寫入結束(步驟S23)。更具體而言，寫入控制電路8將寫入啟動信號WEN1設為“L”位準。於與“1”資料之寫入對應之記憶體單元6中，向全域位元線GBL之寫入電壓VWRT之施加、與向全域源極線GSL之電壓VSS之施加被切斷。 其次，寫入控制電路8開始第2次“0”資料寫入(步驟S24)。更具體而言，寫入控制電路8將寫入啟動信號WEN0設為“H”位準。於與“0”資料之寫入對應之記憶體單元6中，對全域源極線GSL施加寫入電壓VWRT，且對全域位元線GBL施加電壓VSS。 其次，寫入控制電路8結束第2次“0”資料寫入(步驟S25)。更具體而言，寫入控制電路8將寫入啟動信號WEN0設為“L”位準。於與“0”資料之寫入對應之記憶體單元6中，向全域源極線GSL之寫入電壓VWRT之施加、與向全域位元線GBL之電壓VSS之施加被切斷。藉此，寫入動作結束。 2.4 關於寫入動作中之各配線之電壓 其次，對寫入動作中之各配線之電壓進行說明。 圖11係顯示第2實施形態之半導體記憶裝置之寫入動作時之各配線之電壓之時序圖。 如圖11所示，時刻t0為寫入動作開始前之狀態，寫入控制電路8內之信號WRE1及WRE0A、WRS0B、WRE0B被設為“L”位準。 時刻t1及t2之動作與第1實施形態之圖7相同。 於時刻t3，寫入控制電路8係對信號WRE0A施加“H”位準之脈衝電壓，且於信號WRE0A自“L”位準向“H”位準上升之時序，將寫入啟動信號WEN0設為“L”位準。與“0”資料寫入對應之寫入驅動器13係對選擇源極線SL施加預充電電壓VPRE(該情形VPRE=VSS)。 於時刻t4，寫入控制電路8係對信號WRE1施加“H”位準之脈衝電壓，且於信號WRE1自“L”位準向“H”位準上升之時序，將寫入啟動信號WEN1設為“L”位準。與“1”資料寫入對應之寫入驅動器13係對選擇位元線BL施加預充電電壓VPRE(=VSS)。 於時刻t5，寫入控制電路8係對信號WRS0B施加“H”位準之脈衝電壓，且於信號WRS0B自“L”位準向“H”位準上升之時序，將寫入啟動信號WEN0設為“H”位準。與“0”資料寫入對應之寫入驅動器13係對選擇源極線SL施加電壓VWRT。 於時刻t6，寫入控制電路8係對信號WRE0B施加“H”位準之脈衝電壓，且於信號WRE0B自“L”位準向“H”位準上升之時序，將寫入啟動信號WEN0設為“L”位準。與“0”資料寫入對應之寫入驅動器13係對選擇源極線SL施加預充電電壓VPRE(=VSS)。 於時刻t7，列解碼器3對選擇字元線WL施加電壓VSS，行解碼器4a及4b將第1行信號CSL1及第2行信號CSL2設為“L”位準。藉此，寫入動作結束。 2.5 關於本實施形態之效果 以本實施形態之構成，可獲得與第1實施形態同樣之效果。 再者，於本實施形態中，可對複數個核心區塊5統一進行資料之寫入動作。因此，可縮短寫入動作之處理時間，而提高半導體記憶裝置之處理能力。 3 第3實施形態 其次，對第3實施形態進行說明。於本實施形態中，於寫入資料前，暫時讀取寫入對象之記憶胞MC之資料。且，就對讀取資料RDATA與寫入資料WDATA不同之記憶胞MC執行寫入，對相同之記憶胞MC不進行寫入之情形進行說明。以下，僅對與第1實施形態不同之點進行說明。 3.1 關於半導體記憶裝置之整體構成 首先，對本實施形態之半導體記憶裝置之整體構成進行說明。 圖12係第3實施形態之半導體記憶裝置之方塊圖。 如圖12所示，與第1實施形態之圖1不同之點在於，寫入驅動器13自感測放大器14接收讀取資料RDATA之點。 3.2 關於寫入驅動器之構成 其次，對寫入驅動器13之構成進行說明。 圖13係第3實施形態之半導體記憶裝置所具備之寫入驅動器13之電路圖。 如圖13所示，寫入驅動器13與第1實施形態之圖4同樣，具備NAND電路50及51、3輸入之NOR電路52、反相器53～55、n通道MOS電晶體56～59、以及p通道MOS電晶體60及61。再者，寫入驅動器13具備AND電路62及63、以及XOR電路64。 NOR電路52、反相器53～55、及電晶體56～61之連接與圖4相同。 NOR電路52係於3個輸入端子被分別輸入NAND電路50及51之反轉輸出信號、以及預充電斷開信號PCHOFF。預充電斷開信號PCHOFF係用以控制全域位元線GBL及全域源極線GSL之充電(或放電)之信號，自例如邏輯控制電路2供給。NOR電路52之輸出端子連接於電晶體57及電晶體59之閘極。 電晶體56係一端接地(例如被施加接地電壓VSS)，另一端連接於電晶體60之一端及全域位元線GBL。 電晶體57係於一端被施加預充電電壓VPRE，另一端連接於全域位元線GBL。 電晶體58係一端接地，另一端連接於電晶體61之一端及全域源極線GSL之另一端。 電晶體59係於一端被施加預充電電壓VPRE，另一端連接於全域源極線GSL。 電晶體60及61係分別於另一端被施加寫入電壓VWRT(例如電源電壓VDD)。 反相器53將寫入資料WDATA反轉，並輸出至NAND電路51。 反相器54將NAND電路51之輸出信號反轉，並輸出至NOR電路52及電晶體56之閘極。 反相器55將NAND電路50之輸出信號反轉，並輸出至NOR電路52及電晶體58之閘極。 XOR電路64係於輸入端子之一側被輸入寫入資料WDATA，於輸入端子之另一側被輸入讀取資料RDATA。XOR電路64之輸出端子連接於AND電路62及63之輸入端子之一側。 AND電路62係於輸入端子之另一側被輸入寫入啟動信號WEN1。AND電路62之輸出端子連接於NAND電路50之輸入端子之一側。 AND電路63係於輸入端子之另一側被輸入寫入啟動信號WEN0。AND電路63之輸出端子連接於NAND電路51之輸入端子之一側。 NAND電路50係於輸入端子之另一側被輸入寫入資料WDATA。NAND電路50之輸出端子之連接與圖4同樣地，連接於電晶體60之閘極，且經由反相器55而連接於NOR電路52之輸入端子及電晶體58之閘極。 NAND電路51係於輸入端子之另一側被輸入由反相器53反轉後之寫入資料WDATA。NAND電路51之輸出端子之連接與圖4同樣，連接於電晶體61之閘極，且經由反相器54而連接於NOR電路52之輸入端子及電晶體56之閘極。 對本實施形態之寫入驅動器13之動作之具體例簡單地進行說明。例如，讀取資料RDATA與寫入資料WDATA同為“0”或“1”資料之情形時，XOR電路64之輸出成為“L”位準。因此，AND電路62及63之輸出無論寫入啟動信號WEN0及WEN1如何，皆為“L”位準時。該情形，寫入驅動器13不輸出寫入電壓VWRT。即，記憶胞MC之保持資料與寫入資料WDATA相同之情形時，不執行寫入動作。 例如，讀取資料RDATA與寫入資料WDATA不同之情形時，XOR電路64之輸出成為“H”位準。因此，AND電路62之輸出係於寫入啟動信號WEN1為“H”位準之情形時，成為“H”位準。AND電路63之輸出係於寫入啟動信號WEN0為“H”位準之情形，成為“H”位準。因此，與第1實施形態之圖4同樣地，寫入啟動信號WEN1為“H”位準，且寫入資料WDATA為“1”資料之情形時，對全域位元線GBL施加寫入電壓VWRT，對全域源極線GSL施加電壓VSS。又，寫入啟動信號WEN0為“H”位準，且寫入資料WDATA為“0”資料之情形時，對全域源極線GSL施加寫入電壓VWRT，對全域位元線GBL施加電壓VSS。 3.3 寫入動作整體之流程 其次，對寫入動作整體之流程進行說明。 圖14係第3實施形態之半導體記憶裝置之寫入動作之流程圖。 與圖6之步驟S10同樣地，首先，MRAM1係自外部機器接收寫入指令、位址信號ADDR、及寫入資料WDATA(步驟S30)。 接著，邏輯控制電路2讀取寫入對象之記憶胞之資料(步驟S31)。讀取資料RDATA係自感測放大器14發送至寫入驅動器13。 其次，與圖6之步驟S11同樣，邏輯控制電路2開始“0”資料與“1”資料之寫入(步驟S32)。讀取資料RDATA與寫入資料WDATA相同之情形，寫入驅動器13不施加寫入電壓VWRT。另一方面，讀取資料RDATA與寫入資料WDATA不同之情形，寫入驅動器13施加寫入電壓VWRT。 其次，與圖6之步驟S12同樣，寫入控制電路8使“1”資料之寫入結束(步驟S33)。 其次，與圖6之步驟S13同樣，寫入控制電路8使“0”資料之寫入結束(步驟S34)。藉此，寫入動作結束。 3.4 關於本實施形態之效果 以本實施形態之構成，可獲得與第1及第2實施形態同樣之效果。 再者，於本實施形態中，記憶胞MC之保持資料與接下來寫入之資料相同之情形，不對記憶胞MC施加寫入電壓VWRT。即，可抑制無用之寫入電流流動於可變電阻元件30。藉此，可抑制可變電阻元件30之劣化。因此，可提高半導體記憶裝置之可靠性。 4 第4實施形態 接著，對第4實施形態進行說明。本實施形態係將第3實施形態應用於第2實施形態者。以下，僅對與第1至第3實施形態不同之點進行說明。 4.1 關於半導體記憶裝置之整體構成 首先，對本實施形態之半導體記憶裝置之整體構成進行說明。 圖15係第4實施形態之半導體記憶裝置之方塊圖。 如圖15所示，與第2實施形態之圖8不同之點在於，寫入驅動器13自感測放大器14接收讀取資料RDATA之點。 4.2 關於寫入驅動器之構成 其次，對寫入驅動器13之構成進行說明。本實施形態之寫入驅動器與第3實施形態之圖13相同。 4.3 寫入動作整體之流程 其次，對寫入動作整體之流程進行說明。本實施形態之寫入動作整體之流程與第3實施形態之圖14相同。 4.4 關於本實施形態之效果 以本實施形態之構成，可獲得與第1至第3實施形態同樣之效果。 5 第5實施形態 接著，對第5實施形態進行說明。與第1及第2實施形態不同之點在於，寫入驅動器13包含位準偏移器之點。以下，僅對與第1及第2實施形態不同之點進行說明。 5.1 關於半導體記憶裝置之整體構成 首先，對本實施形態之半導體記憶裝置之整體構成進行說明。 本實施形態之半導體記憶裝置之整體構成與第1實施形態或第2實施形態相同。 5.2 關於寫入驅動器之構成 其次，對寫入驅動器13之構成進行說明。 圖16係第5實施形態之半導體記憶裝置所具備之寫入驅動器13之電路圖。 如圖16所示，寫入驅動器13與第1實施形態之圖4同樣，具備3輸入之NOR電路52、n通道MOS電晶體56～59、以及p通道MOS電晶體60及61。再者，寫入驅動器13具備位準偏移器70及71、以及反相器72。 電晶體57及59之連接與圖4相同。 電晶體57係於一端被施加預充電電壓VPRE，另一端連接於全域位元線GBL。 電晶體59係於一端被施加預充電電壓VPRE，另一端連接於全域源極線GSL。 位準偏移器70係於資料輸入端子IN被輸入寫入資料WDATA，且於啟動信號輸入端子EN被輸入寫入啟動信號WEN1。位準偏移器70之輸出端子OUT連接於NOR電路52及電晶體58之閘極。位準偏移器70之反轉輸出端子OUTB連接於電晶體60之閘極。 位準偏移器71係於資料輸入端子IN經由反相器72被輸入寫入資料WDATA，且於啟動信號輸入端子EN被輸入寫入啟動信號WEN0。位準偏移器71之輸出端子OUT連接於NOR電路52及電晶體56之閘極。位準偏移器71之反轉輸出端子OUTB連接於電晶體61之閘極。 位準偏移器70及71無關於寫入資料WDATA之“1”資料之電壓、以及寫入啟動信號WEN0及WEN1之“H”位準之電壓，而自輸出端子OUT或反轉輸出端子OUTB，將寫入電壓VWRT作為“H”位準之電壓輸出。 反相器72將寫入資料WDATA反轉，並輸出至位準偏移器71。 NOR電路52係於3個輸入端子被分別輸入位準偏移器70及71之輸出信號、以及預充電斷開信號PCHOFF。NOR電路52之輸出端子與圖4同樣，連接於電晶體57及電晶體59之閘極。 電晶體56係一端接地，另一端連接於電晶體60之一端及全域位元線GBL。 電晶體58係一端接地，另一端連接於電晶體61之一端及全域源極線GSL之另一端。 電晶體60及61係分別於另一端(源極)被施加寫入電壓VWRT。另，施加於電晶體60之另一端與電晶體61之另一端之電壓亦可低於寫入電壓VWRT，又可分別為不同之電壓值。例如，亦可對電晶體60之另一端施加寫入電壓VWRT1(＜VWRT)，對電晶體61之另一端，施加寫入電壓VWRT2(＜VWRT)。該情形，電壓VWRT1與電壓VWRT2亦可不為相同(VWRT1=VWRT2)。即，施加於全域位元線GBL之“1”資料之寫入電壓VWRT1、與施加於全域源極線GSL之“0”資料寫入電壓VWRT2亦可不同。 對本實施形態之寫入驅動器13之動作之具體例簡單地進行說明。例如，存在寫入電壓VWRT較寫入資料WDATA之“1”資料之電壓、以及寫入啟動信號WEN0及WEN1之“H”位準之電壓高的情形。此種情形，為使電晶體60及61正常動作(於對閘極施加“H”位準之電壓之情形時使電晶體成為斷開狀態)，必須進行寫入資料WDATA之“1”資料之電壓、以及寫入啟動信號WEN0及WEN1之位準轉換。 例如，寫入啟動信號WEN1為“H”位準，且寫入資料WDATA為“1”資料之情形，位準偏移器70自輸出端子OUT輸出“H”位準之信號(電壓VWRT)，自反轉輸出端子OUTB輸出“L”位準之信號(例如電壓VSS)。又，位準偏移器71自輸出端子OUT輸出“L”位準之信號(例如電壓VSS)，自反轉輸出端子OUTB輸出“H”位準之信號(電壓VWRT)。藉此，電晶體58及60被設為導通狀態，電晶體56被設為斷開狀態。再者，電晶體61係於閘極被施加電壓VWRT，因而更確實地被設為斷開狀態。因此，對全域位元線GBL施加寫入電壓VWRT，對全域源極線GSL施加電壓VSS。 又，寫入啟動信號WEN0為“H”位準，且寫入資料WDATA為“0”資料之情形，位準偏移器70自輸出端子OUT輸出“L”位準之信號(例如電壓VSS)，自反轉輸出端子OUTB輸出“H”位準之信號(電壓VWRT)。又，位準偏移器71自輸出端子OUT輸出“H”位準之信號(電壓VWRT)，自反轉輸出端子OUTB輸出“L”位準之信號(例如電壓VSS)。藉此，電晶體56及61被設為導通狀態，電晶體58被設為斷開狀態。再者，電晶體60係於閘極被施加電壓VWRT，因而更確實地被設為斷開狀態。因此，對全域源極線GSL施加寫入電壓VWRT，對全域位元線GBL施加電壓VSS。 5.3 關於位準偏移器之構成 接著，對位準偏移器70及71之構成進行說明。以下，雖對位準偏移器70進行說明，但位準偏移器71亦為相同構成。 圖17係第5實施形態之半導體記憶裝置所具備之位準偏移器70之電路圖。 如圖17所示，位準偏移器70具備p通道MOS電晶體80～84、n通道MOS電晶體85～88、以及反相器89。 電晶體80之閘極連接於電晶體86之閘極及位準偏移器70之資料輸入端子IN(即，資料輸入節點IN)。對電晶體80之一端施加寫入電壓VWRT，另一端係連接於電晶體81之一端及電晶體82之一端。 電晶體81之閘極連接於電晶體85之閘極、反相器89之輸入端子、及啟動信號輸入端子EN(即，啟動信號輸入節點EN)。電晶體81之另一端被施加寫入電壓VWRT。 電晶體82之閘極連接於電晶體84、87及88之一端、以及輸出端子OUT(即輸出節點OUT)。電晶體82之另一端連接於電晶體85之一端、電晶體84及87之閘極、以及反轉輸出端子OUTB(即反轉輸出節點OUTB)。 電晶體85之另一端連接於電晶體86之一端。 電晶體86之另一端係接地。 電晶體83之閘極連接於電晶體88之閘極及反相器89之輸出端子。對電晶體83之一端施加寫入電壓81，另一端係連接於電晶體84之另一端。 電晶體87及88之另一端係接地。 對位準偏移器70之動作簡單地進行說明。於對啟動信號輸入端子EN施加“L”位準之電壓之情形，電晶體81被設為導通狀態，電晶體85被設為斷開狀態。又，因經由反相器89而輸入“H”位準之信號，故電晶體88被設為導通狀態。其結果，資料輸出端子OUT被施加“L”位準之電壓(電壓VSS)，電晶體82被設為導通狀態。因此，反轉資料輸出端子OUTB係經由電晶體81及82被施加寫入電壓VWRT，且被設為“H”位準。即，電壓VSS作為“L”位準之電壓自輸出端子OUT輸出，寫入VWRT作為“H”位準之電壓自反轉輸出端子OUTB輸出。 於對資料輸入端子IN及啟動信號輸入端子EN施加“H”位準之電壓之情形，電晶體85及86被設為導通狀態，因而反轉輸出端子OUTB被施加“L”位準之電壓。藉此，電晶體84被設為導通狀態，電晶體87被設為斷開狀態。又，因經由反相器89而輸入“L”位準之信號，故電晶體83被設為導通狀態，電晶體88被設為斷開狀態。因此，輸出端子OUT係經由電晶體83及84被施加寫入電壓VWRT，且被設為“H”位準。即，寫入VWRT作為“H”位準之電壓自輸出端子OUT輸出，電壓VSS作為“L”位準之電壓自反轉輸出端子OUTB輸出。 以對資料輸入端子IN施加“L”位準之電壓之狀態，對啟動信號輸入端子EN施加“H”位準之電壓之情形，電晶體80及85被設為導通狀態，電晶體86被設為斷開狀態。又，因經由反相器89而輸入“L”位準之信號，故電晶體83被設為導通狀態，電晶體88被設為斷開狀態。於對啟動信號輸入端子EN施加“H”位準之電壓之前之狀態下，對輸出端子OUT施加“L”位準之電壓，對反轉輸出端子OUTB施加“H”位準之電壓，因而電晶體82被設為導通狀態。因此，反轉輸出端子OUTB係經由電晶體80及82被施加寫入電壓VWRT。藉此，電晶體87成為導通狀態，因而輸出端子OUT被施加“L”位準之電壓。即，與對啟動信號輸入端子EN施加“L”位準之電壓之情形同樣，電壓VSS作為“L”位準之電壓自輸出端子OUT輸出，寫入VWRT作為“H”位準之電壓自反轉輸出端子OUTB輸出。 5.4 寫入動作整體之流程 其次，對寫入動作整體之流程進行說明。本實施形態之寫入動作整體之流程與第1實施形態之圖6相同。 5.5 關於本實施形態之效果 以本實施形態之構成，可獲得與第1及第2實施形態同樣之效果。 再者，於本實施形態之構成中，寫入驅動器13具有位準偏移器70及71。藉此，可無關於寫入資料WDATA之“1”資料之電壓、以及寫入啟動信號WEN0及WEN1之“H”位準之電壓，而自位準偏移器70及71之輸出端子OUT或反轉輸出端子OUTB，將寫入電壓VWRT作為“H”位準之電壓輸出。對本效果，以下進行說明。 例如，存在寫入資料WDATA之“1”資料之電壓、以及寫入啟動信號WEN0及WEN1之“H”位準之電壓低於寫入電壓VWRT之情形。此種情形，於電晶體60及61中，與施加於源極之寫入電壓VWRT相比，施加於閘極之“H”位準之信號之電壓更低，因而存在無法將電晶體60及61設為斷開狀態之可能性。 與此相對，於本實施形態之構成中，可藉由使用位準偏移器，將施加於電晶體60及61之閘極之“H”位準之信號之電壓設為與施加於電晶體60及61之源極之寫入電壓VWRT相同之電壓。藉此，可將電晶體60及61更確實地設為斷開狀態。藉此，可抑制寫入驅動器13之錯誤動作。因此，半導體記憶裝置之可靠性提高。 再者，可使施加於電晶體60及61之源極之寫入電壓(VWRT1及VWRT2)低於位準偏移器70及71輸出之“H”位準之電壓(VWRT)。即，可藉由使用位準偏移器70及71，使施加於電晶體60及61之閘極之電壓高於施加於源極之電壓。因此，可更確實地將電晶體60及61設為斷開狀態。因此，半導體記憶裝置之可靠性提高。 再者，可將施加於電晶體60及61之源極之電壓設定成不同之電壓(VWRT1≠VWRT2)。即，可將“1”資料之寫入電壓、與“0”資料之寫入電壓設定成不同之電壓值。藉此，可使與各寫入相應之最適之寫入電流流動於可變電阻元件30。藉此，可降低寫入不良率。因此，可提高半導體記憶裝置之可靠性。 另，位準偏移器70及71之輸出電壓值只要為電壓VWRT以上即可。 再者，本實施形態之寫入驅動器13可應用於第1及第2實施形態。 6 第6實施形態 接著，對第6實施形態進行說明。第6實施形態之寫入驅動器13係將第3及第5實施形態所說明之寫入驅動器13組合者。以下，僅對與第1至第5實施形態不同之點進行說明。 6.1 關於半導體記憶裝置之整體構成 首先，對本實施形態之半導體記憶裝置之整體構成進行說明。 本實施形態之半導體記憶裝置之整體構成與第3實施形態或第4實施形態相同。即，只要為寫入驅動器接收讀取資料RDATA之構成即可。 6.2 關於寫入驅動器之構成 首先，對寫入驅動器13之構成進行說明。 圖18係第6實施形態之半導體記憶裝置所具備之寫入驅動器13之電路圖。 如圖18所示，寫入驅動器13與第1實施形態之圖4同樣，具備3輸入之NOR電路52、n通道MOS電晶體56～59、以及p通道MOS電晶體60及61。再者，具備第3實施形態之圖13所說明之AND電路62及63、以及XOR電路64，且具備第5實施形態之圖16所說明之位準偏移器70及71、以及反相器72。 電晶體56～61、NOR電路52、位準偏移器70及71之輸出端子OUT及反轉輸出端子OUTB、以及反相器72之連接與圖16相同。又，AND電路62及63、以及XOR電路64之各輸入端子之連接與圖13相同。 XOR電路64係於輸入端子之一側被輸入寫入資料WDATA，於輸入端子之另一側被輸入讀取資料RDATA。XOR電路64之輸出端子連接於AND電路62及63之輸入端子之一側。 AND電路62係於輸入端子之另一側被輸入寫入啟動信號WEN1。AND電路62之輸出端子連接於位準偏移器70之啟動信號輸入端子EN。 AND電路63係於輸入端子之另一側被輸入寫入啟動信號WEN0。AND電路63之輸出端子連接於位準偏移器71之啟動信號輸入端子EN。 位準偏移器70係於資料輸入端子IN被輸入寫入資料WDATA。位準偏移器70之輸出端子OUT連接於NOR電路52及電晶體58之閘極。位準偏移器70之反轉輸出端子OUTB連接於電晶體60之閘極。 位準偏移器71係於資料輸入端子IN經由反相器72被輸入寫入資料WDATA之反轉資料。位準偏移器71之輸出端子OUT連接於NOR電路52及電晶體56之閘極。位準偏移器71之反轉輸出端子OUTB連接於電晶體61之閘極。 反相器72將寫入資料WDATA反轉，並輸出至位準偏移器71。 NOR電路52係於3個輸入端子被分別輸入位準偏移器70及71之輸出信號、以及預充電斷開信號PCHOFF。NOR電路52之輸出端子連接於電晶體57及電晶體59之閘極。 電晶體56係一端接地，另一端連接於電晶體60之一端及全域位元線GBL。 電晶體58係一端接地，另一端連接於電晶體61之一端及全域源極線GSL之另一端。 電晶體60及61係分別於另一端被施加寫入電壓VWRT(例如電源電壓VDD)。 電晶體57係於一端被施加預充電電壓VPRE，另一端連接於全域位元線GBL。 電晶體59係於一端被施加預充電電壓VPRE，另一端連接於全域源極線GSL。 6.3 寫入動作整體之流程 其次，對寫入動作整體之流程進行說明。本實施形態之寫入動作整體之流程與第3實施形態之圖14相同。 6.4 關於本實施形態之效果 以本實施形態之構成，可獲得與第1至第5實施形態同樣之效果。 7 變化例等 上述實施形態之半導體記憶裝置係包含：第1記憶胞(圖2中之MC)，其包含第1可變電阻元件(圖2中之30)，且可記憶第1資料或第2資料；第1及第2配線(圖2中之BL、SL)，其等分別連接於第1記憶胞之一端及另一端；第1驅動器電路(圖1中之13)，其可對第1及第2配線之1者施加第1電壓(寫入電壓)，且可對第1及第2配線之另一者施加與上述第1電壓不同之第2電壓(VSS)；及第1控制電路(圖1中之8)，其將控制第1資料之寫入之第1信號(圖1中之WEN1)、及控制第2資料之寫入之第2信號(圖1中之WEN0)發送至第1驅動器電路。第1驅動器電路係基於第1資料與第1信號，對第1配線施加第1電壓，對第2配線施加第2電壓，且基於第2資料與第2信號，對第2配線施加第1電壓，對第1配線施加第2電壓。 藉由應用上述實施形態，可提供能提高可靠性之半導體記憶裝置。另，實施形態並非限定於上述說明之形態，可進行各種變化。 例如，於第6實施形態中，位準偏移器70及71亦可僅輸出反轉輸出信號。該情形，位準偏移器70及71之反轉輸出端子OUTB連接於電晶體60及61之閘極，AND電路62之輸出信號與寫入資料WDATA之AND信號輸入至電晶體58之閘極。且，AND電路63之輸出信號與寫入資料WDATA之反轉信號的AND信號輸入至電晶體56之閘極。 再者，於第6實施形態中，亦可將電晶體60及61設為n通道MOS電晶體。該情形，位準偏移器70之輸出端子OUT共通地連接於電晶體58及60之閘極，位準偏移器71之輸出端子OUT共通地連接於電晶體56及61之閘極。 再者，於第6實施形態中，位準偏移器70及71亦可僅輸出反轉輸出信號，將電晶體60及61設為n通道MOS電晶體。該情形，位準偏移器70之輸出端子OUT連接於電晶體60之閘極，位準偏移器71之輸出端子OUT連接於電晶體61之閘極。且，AND電路62之輸出信號與寫入資料WDATA之AND信號輸入至電晶體58之閘極，AND電路63之輸出信號與寫入資料WDATA之反轉信號的AND信號輸入至電晶體56之閘極。 另，上述各實施形態所示之MRAM亦可為對磁性層之磁化反轉利用旋轉注入現象之STT-MRAM(spin-transfer torque magnetoresistive random access memory：自旋轉移力矩磁阻隨機存取記憶體)。 又，於上述各實施形態中，作為半導體記憶裝置，列舉使用了磁阻效應元件(Magnetic Tunnel junction(MTJ)元件)之MRAM為例進行說明，但並未限定於此。例如，可應用於具有與MRAM同樣之電阻變化型記憶體，例如ReRAM(resistive random access memory：電阻隨機存取記憶體)、PCRAM(phase-change random access memory：相變隨機存取記憶體)等般將電阻變化設為資料且記憶資料之元件的所有半導體記憶裝置。又，可應用於具有不論揮發性記憶體、非揮發性記憶體，而能藉由伴隨電流或電壓施加之電阻變化而記憶資料、或讀取藉由將伴隨電阻變化之電阻差轉換成電流差或電壓差而記憶之資料之元件的半導體記憶裝置。 雖對本發明之若干實施形態加以說明，但該等實施形態係作為例子而提示者，並未意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換及變更。該等實施形態及其變化包含於發明之範圍及主旨，且包含於申請專利範圍所記載之發明及其等效之範圍。 [相關申請案] 本申請案享有以美國臨時專利申請案62/394,169號(申請日：2016年9月13日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧MRAM
2‧‧‧邏輯控制電路
3‧‧‧列解碼器
4‧‧‧行解碼器
4a‧‧‧行解碼器
4b‧‧‧行解碼器
5‧‧‧核心區塊
6‧‧‧記憶體單元
7‧‧‧資料緩衝器
8‧‧‧寫入控制電路
9‧‧‧預取解碼器
10‧‧‧讀取電流同步電路
11‧‧‧行選擇電路
11a‧‧‧第1行選擇電路
11b‧‧‧第2行選擇電路
12‧‧‧胞陣列
13‧‧‧寫入驅動器
14‧‧‧感測放大器
20‧‧‧胞電晶體
21‧‧‧n通道MOS電晶體
22‧‧‧n通道MOS電晶體
23‧‧‧n通道MOS電晶體
30‧‧‧可變電阻元件
31‧‧‧記憶層
32‧‧‧穿隧障壁層
33‧‧‧參照層
40‧‧‧延遲單元
40_1～40_h～40_i～40_j～40_k‧‧‧延遲單元
41‧‧‧正反器電路
42‧‧‧正反器電路
43‧‧‧OR電路
44‧‧‧OR電路
50‧‧‧NAND電路
51‧‧‧NAND電路
52‧‧‧NOR電路
53～55‧‧‧反相器
56～59‧‧‧n通道MOS電晶體
60‧‧‧p通道MOS電晶體
61‧‧‧p通道MOS電晶體
62‧‧‧AND電路
63‧‧‧AND電路
64‧‧‧XOR電路
70‧‧‧位準偏移器
71‧‧‧位準偏移器
72‧‧‧反相器
80～84‧‧‧p通道MOS電晶體
85～88‧‧‧n通道MOS電晶體
89‧‧‧反相器
ADDR‧‧‧位址信號
BL‧‧‧位元線
BL1～BLn‧‧‧位元線
CDC‧‧‧行解碼器控制信號
CSL‧‧‧行信號
CSL1‧‧‧第1行信號
CSL2‧‧‧第2行信號
CSL1_1～CSL1_n‧‧‧第1行信號
CSL2_1～CSL2_n‧‧‧第2行信號
EN‧‧‧啟動信號輸入端子
GBL‧‧‧全域位元線
GSL‧‧‧全域源極線
IN‧‧‧資料輸入端子
IO‧‧‧資料線
MC‧‧‧記憶胞
OUT‧‧‧輸出端子
OUTB‧‧‧反轉輸出端子
PCHOFF‧‧‧預充電斷開信號
PDC‧‧‧預取解碼器控制信號
PTW‧‧‧信號
Q‧‧‧輸出端子
R‧‧‧重設端子
RDATA‧‧‧讀取資料
RDC‧‧‧列解碼器控制信號
RDS‧‧‧讀取同步信號
S‧‧‧設置端子
S10～S13‧‧‧步驟
S20～S25‧‧‧步驟
S30～S34‧‧‧步驟
SEN‧‧‧感測放大器啟動信號
SL‧‧‧源極線
SL1～SLn‧‧‧源極線
t0～t7‧‧‧時刻
VDD‧‧‧電源電壓
VPRE‧‧‧預充電電壓
VSS‧‧‧接地電壓
VWL‧‧‧電壓
VWRT‧‧‧寫入電壓
VWRT1‧‧‧寫入電壓
VWRT2‧‧‧寫入電壓
WDATA‧‧‧寫入資料
WEN0‧‧‧寫入啟動信號
WEN1‧‧‧寫入啟動信號
WL‧‧‧字元線
WL1～WLm‧‧‧字元線
WRE0‧‧‧信號
WRE0A‧‧‧信號
WRE0B‧‧‧信號
WRE1‧‧‧信號
WRS‧‧‧寫入開始信號
WRS0B‧‧‧信號
圖1係第1實施形態之半導體記憶裝置之方塊圖。 圖2係第1實施形態之半導體記憶裝置所具備之胞陣列、第1及第2行選擇電路、讀取電流同步電路之電路圖。 圖3係第1實施形態之半導體記憶裝置所具備之寫入控制電路之電路圖。 圖4係第1實施形態之半導體記憶裝置所具備之寫入驅動器之電路圖。 圖5A係顯示第1實施形態之半導體記憶裝置所具備之MTJ元件之構成例之剖視圖。 圖5B係顯示第1實施形態之半導體記憶裝置之平行狀態(低電阻狀態)之MTJ元件之剖視圖。 圖5C係顯示第1實施形態之半導體記憶裝置之反平行狀態(高電阻狀態)之MTJ元件之剖視圖。 圖6係第1實施形態之半導體記憶裝置之寫入動作之流程圖。 圖7係顯示第1實施形態之半導體記憶裝置之寫入動作時之各配線之電壓之時序圖。 圖8係第2實施形態之半導體記憶裝置之方塊圖。 圖9係第2實施形態之半導體記憶裝置所具備之寫入控制電路之電路圖。 圖10係第2實施形態之半導體記憶裝置之寫入動作之流程圖。 圖11係顯示第2實施形態之半導體記憶裝置之寫入動作時之各配線之電壓之時序圖。 圖12係第3實施形態之半導體記憶裝置之方塊圖。 圖13係第3實施形態之半導體記憶裝置所具備之寫入驅動器之電路圖。 圖14係第3實施形態之半導體記憶裝置之寫入動作之流程圖。 圖15係第4實施形態之半導體記憶裝置之方塊圖。 圖16係第5實施形態之半導體記憶裝置所具備之寫入驅動器之電路圖。 圖17係第5實施形態之半導體記憶裝置所具備之位準偏移器之電路圖。 圖18係第6實施形態之半導體記憶裝置所具備之寫入驅動器之電路圖。

Claims (20)

  1. 一種半導體記憶裝置，其具備：第1記憶胞，其包含第1可變電阻元件，且可記憶第1資料或第2資料；第1及第2配線，其等耦合(coupled)於上述第1記憶胞；第1控制電路(first controller)，其可將控制第1資料寫入之第1信號、及控制第2資料寫入之第2信號同步輸出；及第1驅動器電路(first driver)，其係構成為：於上述第1資料寫入中，基於上述第1資料與確立(asserted)之第1信號，對上述第1配線施加第1電壓及對上述第2配線施加與上述第1電壓不同之第2電壓；且於上述第2資料寫入中，基於上述第2資料與確立之第2信號，對上述第1配線施加第3電壓及對上述第2配線施加與上述第3電壓不同之第4電壓。
  2. 如請求項1之半導體記憶裝置，其進而具有：第2記憶胞，其包含第2可變電阻元件，且可記憶上述第1資料或上述第2資料；第3及第4配線，其等耦合於上述第2記憶胞；及第2驅動器電路(second driver)，其係構成為：於上述第1資料寫入中，基於上述第1資料與上述確立之第1信號，對上述第3配線施加上述第1電壓，且對上述第4配線施加上述第2電壓；並於上述第2資料寫入中，基於上述第2資料與上述確立之第2信號，對上述第3配線施加上述第3電壓，且對上述第4配線施加上述第4電壓；且於對上述第1可變電阻元件寫入上述第1資料、對上述第2可變電阻元件寫入上述第2資料之情形時，基於分別施加於上述第1及第2配線之上述第1及第2電壓而對上述第1電阻元件供給第1電流的第1期間、與基於分別施加於上述第3及第4配線之上述第3及第4電壓而對上述第2電阻元件供給第2電流的第2期間係至少一部分重複，且上述第1期間之長度與上述第2期間之長度不同。
  3. 如請求項1之半導體記憶裝置，其中上述第1電壓與上述第4電壓大致相同，且上述第2電壓與上述第3電壓大致相同。
  4. 如請求項1之半導體記憶裝置，其中上述第1電壓與上述第4電壓不同，且上述第2電壓與上述第3電壓大致相同。
  5. 如請求項1之半導體記憶裝置，其進而具有：第3及第4配線，其等耦合於上述第1驅動器電路；第1電路，其包含耦合上述第1配線與上述第3配線之第1開關元件；及第2電路，其包含耦合上述第2配線與上述第4配線之第2開關元件。
  6. 如請求項1之半導體記憶裝置，其中上述第1驅動器電路具有：第1開關元件，其構成為對上述第1配線傳送上述第1電壓；第2開關元件，其構成為對上述第2配線傳送上述第2電壓；第3開關元件，其構成為對上述第1配線傳送上述第3電壓；及第4開關元件，其構成為對上述第2配線傳送上述第4電壓；且上述第1驅動器電路係基於上述第1資料與上述確立之第1信號，將上述第1及第2開關元件設為導通(ON)狀態及將上述第3及第4開關元件設為斷開(off)狀態，且基於上述第2資料與上述確立之第2信號，將上述第1及第2開關元件設為斷開狀態，將上述第3及第4開關元件設為導通狀態。
  7. 如請求項1之半導體記憶裝置，其進而具有資料緩衝器，該資料緩衝器係構成為：保持1位元之資料，且對上述第1驅動器電路傳送上述1位元之資料。
  8. 如請求項1之半導體記憶裝置，其進而具有：第1開關元件，其包含於上述第1記憶胞；及第1解碼器電路(first decoder)，其構成為：解碼位址信號，且基於上述位址信號之解碼結果，將上述第1開關元件設為導通狀態；且上述第1可變電阻元件之第一端耦合於上述第1配線，上述第1可變電阻元件之第二端經由上述第1開關元件而耦合於上述第2配線。
  9. 如請求項1之半導體記憶裝置，其進而具有：第1解碼器電路，其構成為：解碼位址信號，且基於上述位址信號之解碼結果，控制上述第1控制電路。
  10. 如請求項1之半導體記憶裝置，其進而具有：構成為對上述第1控制電路發送第3信號之第2控制電路(second controller)；且上述第1控制電路係基於上述第3信號，將上述第1及第2信號發送至上述第1驅動器電路。
  11. 如請求項1之半導體記憶裝置，其進而具有：構成為對上述第1控制電路發送第3信號之第2控制電路；且上述第1控制電路若接收上述第3信號，則將上述第1及第2信號設為第1邏輯位準；當將上述第1及第2信號設為上述第1邏輯位準起經過上述第1期間後，將上述第1信號設為第2邏輯位準；當將上述第1及第2信號設為上述第1邏輯位準起經過上述第2期間後，將上述第2信號設為上述第2邏輯位準。
  12. 如請求項2之半導體記憶裝置，其中上述第1控制電路於上述第1及第2期間重複時，將上述第1及第2信號設為第1邏輯位準，於上述第1期間中上述第1期間未與上述第2期間重複時，將上述第1信號設為上述第1邏輯位準，且於上述第2期間中上述第2期間未與上述第1期間重複時，將上述第2信號設為上述第1邏輯位準。
  13. 如請求項2之半導體記憶裝置，其中於對上述第1記憶胞寫入上述第1資料、對上述第2記憶胞寫入上述第2資料時，設有未與上述第1及第2期間重複之第3期間，對上述第1及第2可變電阻元件之1者供給上述第1及第2電流之1者。
  14. 如請求項5之半導體記憶裝置，其進而具有：第1解碼器電路，其構成為：解碼位址信號，且基於上述第1解碼器電路之解碼結果，將上述第1開關元件設為導通狀態；及第2解碼器電路，其構成為：解碼上述位址信號，且基於上述第2解碼器電路之解碼結果，將上述第2開關元件設為導通狀態。
  15. 如請求項5之半導體記憶裝置，其進而具有：第2記憶胞，其包含第2可變電阻元件，且可記憶上述第1資料或上述第2資料；及第5及第6配線，其耦合於上述第2記憶胞；且上述第1電路進而包含耦合上述第5配線與上述第3配線之第3開關元件；上述第2電路進而包含耦合上述第6配線與上述第4配線之第4開關元件；上述第1電路可將上述第1及第5配線之1者耦合於上述第3配線；且上述第2電路可將上述第2及第6配線之1者耦合於上述第4配線。
  16. 如請求項8之半導體記憶裝置，其中上述第1開關元件為NMOS電晶體，上述NMOS電晶體之閘極耦合於上述第1解碼器電路。
  17. 如請求項1之半導體記憶裝置，其中上述第1驅動器電路係於上述第1記憶胞所儲存之資料與對上述第1記憶胞寫入之寫入資料不同之情形，對上述第1配線施加上述第1電壓且對上述第2配線施加上述第2電壓，或對上述第1配線施加上述第3電壓且對上述第2配線施加上述第4電壓；且上述第1驅動器電路係於上述第1記憶胞所儲存之上述資料與上述寫入資料相同之情形，對上述第1及第2配線施加第5電壓。
  18. 如請求項17之半導體記憶裝置，其中上述第5電壓、上述第2電壓、及上述第3電壓大致相同。
  19. 如請求項1之半導體記憶裝置，其中上述第1及第4電壓高於與上述第1及第2資料以及上述第1及第2信號分別對應之電壓。
  20. 如請求項19之半導體記憶裝置，其中上述第1驅動器電路具備：第1開關元件，其構成為將上述第1電壓傳送至上述第1配線；第2開關元件，其構成為將上述第2電壓傳送至上述第2配線；第3開關元件，其構成為將上述第3電壓傳送至上述第1配線；第4開關元件，其構成為將上述第4電壓傳送至上述第2配線；第1位準偏移器，其包含第1至第3端子，且對上述第1端子輸入上述第1資料及第2資料之1者，對上述第2端子輸入上述第1信號，上述第3端子耦合於上述第1及第2開關元件之1者，上述第1位準偏移器構成為經由上述第3端子輸出較上述第1及第4電壓高的第5電壓；及第2位準偏移器，其包含第1至第3端子，對上述第1端子輸入將上述第1資料及第2資料之上述1者反轉而成的資料，對上述第2端子輸入上述第2信號，上述第3端子耦合於上述第3及第4開關元件之1者，上述第2位準偏移器構成為經由上述第3端子輸出上述第5電壓；且上述第1驅動器電路係基於上述第1資料與上述確立之第1信號，將上述第1及第2開關元件設為導通狀態及將上述第3及第4開關元件設為斷開狀態，且基於上述第2資料與上述確立之第2信號，將上述第1及第2開關元件設為斷開狀態及將上述第3及第4開關元件設為導通狀態。
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