JP2019169214A

JP2019169214A - 半導体記憶装置

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Publication number: JP2019169214A
Application number: JP2018054722A
Authority: JP
Inventors: 雄貴犬塚; Yuki Inuzuka; 鈴木　義典; Yoshinori Suzuki; 義典鈴木
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2018-03-22
Filing date: 2018-03-22
Publication date: 2019-10-03
Also published as: TWI689938B; TW201941191A; US10510409B2; CN110299166B; CN110299166A; US20190295640A1

Abstract

【課題】高品質な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルに流れる電流に基づく電荷をチャージする第１チャージ部と、第１チャージ部に接続された第２チャージ部と、第２チャージ部にチャージされた電荷に基づいて、データを判定するセンスアンプと、第１、第２チャージ部、及びセンスアンプを制御する制御回路と、を備え、制御回路は読み出し動作において、第１チャージ部にメモリセルに流れる電流に基づく第１電荷をチャージし、スイッチ素子をオンすることにより、第１電荷に基づく第２電荷を前記第２チャージ部にシェアし、第１チャージ部にメモリセルに流れる電流に基づく第３電荷をチャージし、スイッチ素子をオンすることにより、第２及び第３電荷に基づく第４電荷を第２チャージ部にシェアし、第４電荷をセンスアンプに供給することで、データを判定する。【選択図】図１０

Description

本発明の実施形態は、半導体記憶装置に関する。

近年、半導体記憶装置の一つとして、相変化メモリ（ＰＣＭ(Phase Change Memory)）が開発されている。ＰＣＭでは、電圧を印加することにより可変抵抗素子の結晶状態を相変化させる。この相変化により、可変抵抗素子は低抵抗状態（ＬＲＳ：low resistance state）あるいは高抵抗状態（ＨＲＳ：high resistance state）となり、この２つの状態によりデータを記憶する。

米国特許第９１４２２７１号明細書

高品質な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、データを記憶する抵抗変化型のメモリセルと、前記メモリセルに流れる電流に基づく電荷をチャージする第１チャージ部と、スイッチ素子を介して前記第１チャージ部に接続された第２チャージ部と、前記第２チャージ部にチャージされた電荷に基づいて、前記メモリセルに記憶されているデータを判定するセンスアンプと、前記第１チャージ部、前記第２チャージ部、及び前記センスアンプを制御する制御回路と、を備え、前記制御回路は読み出し動作において、前記第１チャージ部に前記メモリセルに流れる電流に基づく第１電荷をチャージし、前記スイッチ素子をオンすることにより、チャージされた前記第１電荷に基づく第２電荷を前記第２チャージ部にシェアし、前記第１チャージ部に前記メモリセルに流れる電流に基づく第３電荷をチャージし、前記スイッチ素子をオンすることにより、前記第２電荷及び前記第３電荷に基づく第４電荷を前記第２チャージ部にシェアし、シェアされた前記第４電荷を前記センスアンプに供給することで、前記メモリセルに記憶されているデータを判定する。

図１は、第１実施形態の半導体記憶装置の全体構成を示すブロック図である。図２は、第１実施形態に係る半導体記憶装置のメモリセルアレイを示すブロック図である。図３は、第１実施形態に係る半導体記憶装置のカラムスイッチ回路及び電圧転送回路を示す回路図である。図４は、第１実施形態に係る半導体記憶装置のロウスイッチ回路を示す回路図である。図５は、第１実施形態に係る半導体記憶装置のＭＡＴを示す回路図である。図６は、メモリセルの電流電圧（ＩＶ）特性を示すグラフである。図７は、メモリセルの電流電圧（ＩＶ）特性を示すグラフである。図８は、メモリセルの電流電圧（ＩＶ）特性を示すグラフである。図９は、メモリセルの電流電圧（ＩＶ）特性を示すグラフである。図１０は、第１実施形態に係る半導体記憶装置の読み出し動作を示すフローチャートである。図１１は、選択メモリセルＭＣ、非選択メモリセルＭＣ、及び半選択メモリセルＭＣを示す回路図である。図１２は、第１実施形態に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。図１３は、時刻Ｔ１〜時刻Ｔ２における、選択メモリセルＭＣに関する動作を示す回路図である。図１４は、時刻Ｔ２〜時刻Ｔ３における、選択メモリセルＭＣに関する動作を示す回路図である。図１５は、時刻Ｔ２〜時刻Ｔ３における、選択メモリセルのＩＶ特性を示すグラフである。図１６は、時刻Ｔ３〜時刻Ｔ４における、選択メモリセルのＩＶ特性を示すグラフである。図１７は、時刻Ｔ４〜時刻Ｔ５における、選択メモリセルＭＣに関する動作を示す回路図である。図１８は、時刻Ｔ５〜時刻Ｔ６における、選択メモリセルＭＣに関する動作を示す回路図である。図１９は、時刻Ｔ６〜時刻Ｔ７における、選択メモリセルＭＣに関する動作を示す回路図である。図２０は、時刻Ｔ７〜時刻Ｔ８における、選択メモリセルＭＣに関する動作を示す回路図である。図２１は、時刻Ｔ８における、選択メモリセルＭＣに関する動作を示す回路図である。図２２は、第１半選択メモリセルのＩＶ特性を示すグラフである。図２３は、第２半選択メモリセルのＩＶ特性を示すグラフである。図２４は、比較例１に係る半導体記憶装置の読み出し動作を示すフローチャートである。図２５は、比較例１に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。図２６は、第２実施形態に係る半導体記憶装置の読み出し動作を示すフローチャートである。図２７は、第１実施形態に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。図２８は、選択メモリセルのＩＶ特性を示すグラフである。図２９は、選択メモリセルのＩＶ特性を示すグラフである。図３０は、選択メモリセルのＩＶ特性を示すグラフである。図３１は、選択メモリセルのＩＶ特性を示すグラフである。図３２は、選択メモリセルのＩＶ特性を示すグラフである。図３３は、比較例２に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。図３４は、第３実施形態に係る半導体記憶装置のカラムスイッチ回路及び電圧転送回路を示す回路図である。図３５は、第３実施形態に係る半導体記憶装置のロウスイッチ回路を示す回路図である。図３６は、第３実施形態に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。図３７は、第３実施形態の変形例に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。図３８は、第４実施形態の半導体記憶装置の全体構成を示すブロック図である。図３９は、第４実施形態に係る半導体記憶装置のメモリセルアレイを示すブロック図である。図４０は、第４実施形態に係る半導体記憶装置のロウスイッチ回路及び電圧転送回路を示す回路図である。図４１は、第４実施形態に係る半導体記憶装置のカラムスイッチ回路を示す回路図である。図４２は、第４実施形態に係る半導体記憶装置の読み出し動作を示すフローチャートである。図４３は、第４実施形態に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。図４４は、時刻Ｔ２１〜時刻Ｔ２２における、選択メモリセルＭＣに関する動作を示す回路図である。図４５は、時刻Ｔ２２〜時刻Ｔ２３における、選択メモリセルＭＣに関する動作を示す回路図である。図４６は、時刻Ｔ２４〜時刻Ｔ２５における、選択メモリセルＭＣに関する動作を示す回路図である。図４７は、時刻Ｔ２５〜時刻Ｔ２６における、選択メモリセルＭＣに関する動作を示す回路図である。図４８は、時刻Ｔ２６〜時刻Ｔ２７における、選択メモリセルＭＣに関する動作を示す回路図である。図４９は、時刻Ｔ２７〜時刻Ｔ２８における、選択メモリセルＭＣに関する動作を示す回路図である。図５０は、時刻Ｔ２８における、選択メモリセルＭＣに関する動作を示す回路図である。図５１は、第４実施形態の変形例１に係る半導体記憶装置の読み出し動作を示すフローチャートである。図５２は、第１実施形態に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。図５３は、第４実施形態の変形例２に係る半導体記憶装置のロウスイッチ回路及び電圧転送回路を示す回路図である。図５４は、第４実施形態の変形例２に係る半導体記憶装置のカラムスイッチ回路を示す回路図である。図５５は、第４実施形態の変形例２に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。図５６は、第４実施形態の変形例３に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。

以下、実施形態の詳細を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

以下の実施形態では、半導体記憶装置として、ＰＣＭ(Phase Change Memory)を例に挙げて説明する。

＜１＞第１実施形態
第１実施形態の半導体記憶装置について説明する。

＜１−１＞構成
＜１−１−１＞半導体記憶装置
図１は、第１実施形態の半導体記憶装置の全体構成を示すブロック図である。本実施形態の半導体記憶装置１は、メモリセルアレイ１０、センスアンプ２０、カラムデコーダ３０、ロウデコーダ４０、及びシーケンサ５０を備える。

メモリセルアレイ１０は、複数のメモリセルＭＣを備える。各メモリセルＭＣはローカルビット線ＬＢＬ及びワード線ＷＬの交点に設けられる。そして、各メモリセルＭＣへのアクセスは、グローバルビット線ＧＢＬ、及びローカルビット線ＬＢＬと、メインワード線ＭＷＬ、及びワード線ＷＬと、を介して行なわれる。詳細については後述する。

センスアンプ２０は、グローバルビット線ＧＢＬ毎にセンスアンプ回路を備えている。センスアンプ回路は、データの読み出し時には、メモリセルＭＣからグローバルビット線ＧＢＬに読み出されたデータをセンスする。また、センスアンプ２０は、データの書き込み時には書き込みデータに応じた電圧をメモリセルＭＣに供給する。これらの電圧は、シーケンサ５０から与えられる。

カラムデコーダ３０は、カラムアドレスをデコードして、カラムアドレスデコード信号を得る。

ロウデコーダ４０は、ロウアドレスをデコードして得たロウアドレスデコード信号に基づいて、いずれかのメインワード線ＭＷＬを選択する。

シーケンサ５０は、半導体記憶装置１全体の動作を制御する。また、シーケンサ５０は、半導体記憶装置１の外部から供給される電源電圧ＶＤＤを昇圧または降圧することによりデータの読み出し、書き込み、及び消去に必要な電圧及び電流を発生させ、例えばメモリセルアレイ１０、センスアンプ２０、カラムデコーダ３０、あるいはロウデコーダ４０に供給する。

＜１−１−２＞メモリセルアレイ
図２を用いて、第１実施形態に係る半導体記憶装置のメモリセルアレイ１０について説明する。図２は、第１実施形態に係る半導体記憶装置のメモリセルアレイ１０を示すブロック図である。

図２に示すように、メモリセルアレイ１０は、マトリクス状に配置された複数のサブセルアレイ１００を備える。そして、サブセルアレイ１００は、グローバルビット線ＧＢＬを介してセンスアンプ２０に接続される。

センスアンプ２０は、グローバルビット線ＧＢＬ毎に電圧転送回路２１０及びセンスアンプ回路２００を備えている。電圧転送回路２１０は、グローバルビット線ＧＢＬからの電圧をセンスアンプ回路２００に転送、またはグローバルビット線ＧＢＬに電圧を転送する。センスアンプ回路２００は、電圧転送回路２１０から転送されたデータをセンスする。

サブセルアレイ１００は、ＭＡＴ１１、カラムスイッチ回路１２、及びロウスイッチ回路１３を備えている。

ＭＡＴ１１は、半導体基板上にマトリクス状に配置された複数のメモリセルＭＣを備える。詳細については後述する。

カラムスイッチ回路１２は、カラムデコーダ３０からの信号に基づいて、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、の接続を制御する。

ロウスイッチ回路１３は、シーケンサ５０からの信号に基づいて、メインワード線ＭＷＬと、ワード線ＷＬと、の接続を制御する。

＜１−１−３＞カラムスイッチ回路及び電圧転送回路
図３を用いて、第１実施形態に係る半導体記憶装置のカラムスイッチ回路及び電圧転送回路について説明する。図３は、第１実施形態に係る半導体記憶装置のカラムスイッチ回路及び電圧転送回路を示す回路図である。

図３に示すように、カラムスイッチ回路１２は、ローカルビット線ＬＢＬ毎にカラム制御回路１２０を備えている。

カラム制御回路１２０は、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、の接続を制御するＮＭＯＳトランジスタ１２１と、ローカルビット線ＬＢＬに負電圧ＶＮＥＧを転送するＮＭＯＳトランジスタ１２２と、ローカルビット線ＬＢＬに基準電圧ＶＳＳ（ＶＮＥＧ＜ＶＳＳ）を転送するＰＭＯＳトランジスタ１２３と、ローカルビット線ＬＢＬの電荷を蓄積するキャパシタ１２４と、を備えている。

トランジスタ１２１は、“Ｈ”レベルの信号ＳＷ１に基づいてオン状態（導通状態）になり、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、を接続する。

トランジスタ１２２は、“Ｈ”レベルの信号ＳＷ２に基づいてオン状態になり、ローカルビット線ＬＢＬに、負電圧ＶＮＥＧを転送する。

トランジスタ１２３は、“Ｌ”レベルの信号ＳＷ３に基づいてオン状態になり、ローカルビット線ＬＢＬに、基準電圧ＶＳＳを転送する。

キャパシタ１２４の一端はローカルビット線ＬＢＬに接続され、他端は基準電圧ＶＳＳが供給される。また、キャパシタ１２４の静電容量はＣ１である。このキャパシタ１２４は、例えばローカルビット線ＬＢＬそのものである。

図３に示すように、電圧転送回路２１０は、グローバルビット線ＧＢＬと、センスアンプ回路２００と、の接続を制御するＮＭＯＳトランジスタ２１１と、グローバルビット線ＧＢＬに負電圧ＶＮＥＧを転送するＮＭＯＳトランジスタ２１２と、グローバルビット線ＧＢＬの電荷を蓄積するキャパシタ２１３と、を備えている。

トランジスタ２１１は、“Ｈ”レベルの信号ＳＷ４に基づいてオン状態になり、グローバルビット線ＧＢＬと、センスアンプ回路２００と、を接続する。

トランジスタ２１２は、“Ｈ”レベルの信号ＳＷ５に基づいてオン状態になり、グローバルビット線ＧＢＬに、電圧ＶＮＥＧを転送する。

キャパシタ２１３の一端はグローバルビット線ＧＢＬに接続され、他端は基準電圧ＶＳＳが供給される。また、キャパシタ２１３の静電容量はＣ２である。このキャパシタ２１３は、例えばグローバルビット線ＧＢＬそのものである。

＜１−１−４＞ロウスイッチ回路
図４を用いて、第１実施形態に係る半導体記憶装置のロウスイッチ回路について説明する。図４は、第１実施形態に係る半導体記憶装置のロウスイッチ回路を示す回路図である。

図４に示すように、ロウスイッチ回路１３は、ワード線ＷＬ毎にロウ制御回路１３０を備えている。

ロウ制御回路１３０は、メインワード線ＭＷＬと、ワード線ＷＬと、の接続を制御するＰＭＯＳトランジスタ１３１と、ワード線ＷＬに基準電圧ＶＳＳを転送するＮＭＯＳトランジスタ１３２と、を備えている。

トランジスタ１３１は、“Ｌ”レベルの信号ＳＷ６に基づいてオン状態になり、メインワード線ＭＷＬと、ワード線ＷＬと、を接続する。

トランジスタ１３２は、“Ｈ”レベルの信号ＳＷ７に基づいてオン状態になり、ワード線ＷＬに、基準電圧ＶＳＳを転送する。

＜１−１−５＞ＭＡＴ
次に、図５を用いて、第１実施形態に係る半導体記憶装置のＭＡＴについて説明する。図５は、第１実施形態に係る半導体記憶装置のＭＡＴを示す回路図である。

図５に示すように、ＭＡＴは、半導体基板上にマトリクス状に配置された複数のメモリセルＭＣを備える。なお、メモリセルＭＣの個数は任意である。同一列に配置されたメモリセルＭＣは、いずれかのローカルビット線ＬＢＬｋ（ｋは０以上の整数）に共通に接続される。また、同一行に配置されたメモリセルＭＣは、いずれかのワード線ＷＬｍ（ｍは０以上の整数）に共通に接続される。メモリセルＭＣは、ＰＣＭ及びセレクタを含む。本実施形態でのＰＣＭは、結晶状態が変化することにより、低抵抗または高抵抗の状態になる。以下では、ＰＣＭの結晶状態が変化することを「相変化」と呼び、ＰＣＭが低抵抗状態（ＬＲＳ）にある場合を「セット状態」と呼び、高抵抗状態（ＨＲＳ）にある場合を「リセット状態」と呼ぶ。また、本実施形態でのセレクタは、例えば２端子間スイッチ素子である。２端子間に印加する電圧が閾値以下の場合、そのスイッチ素子は”オフ”状態、例えば電気的に高抵抗状態である。２端子間に印加する電圧が閾値以上の場合、スイッチ素子は”オン”状態、例えば電気的に低抵抗状態に変わる。スイッチ素子は、電圧がどちらの極性でもこの機能を有していてもよい。例えば、このスイッチ素子には、Te、SeおよびSからなる群より選択された少なくとも１種以上のカルコゲン元素を含む。または、上記カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。また、このスイッチ素子は、カルコゲナイド系以外の、As doped SiO₂や揮発なCBRAM等でも良い。

＜１−１−６＞メモリセルの特性
次に、図６〜図９を用いて、第１実施形態に係る半導体記憶装置のメモリセルの電流電圧（ＩＶ）特性について説明する。図６〜図９はメモリセルのＩＶ特性を示すグラフである。横軸は、メモリセルＭＣに印加される電圧（ワード線の電圧Ｖ（ＷＬ）とローカルビット線の電圧Ｖ（ＬＢＬ）との差）であり、縦軸は、メモリセルＭＣに流れるセル電流である。また、縦軸はＬｏｇスケールである。

図６に示すように、メモリセルＭＣは、低抵抗状態ＬＲＳと、高抵抗状態ＨＲＳと、におけるＩＶ特性が異なる。

メモリセルＭＣが低抵抗状態ＬＲＳである場合、メモリセルＭＣに印加される電圧が電圧ＶＬＲＳに達するまでは、メモリセルＭＣの特性は図中の第１特性となる。そのため、セル電流は第１特性に従って変動する。メモリセルＭＣの特性が第１特性である場合において、メモリセルＭＣに印加される電圧が電圧ＶＬＲＳを超えると、メモリセルＭＣの特性は、図中の第１特性から第２特性へと遷移する。そのため、メモリセルＭＣに印加される電圧が電圧ＶＬＲＳを超えると、セル電流は第２特性に従って変動する。また、メモリセルＭＣの特性が第２特性である場合において、メモリセルＭＣの元の抵抗状態を変えずにメモリセルＭＣに印加される電圧が電圧ＶＨ以下となると、メモリセルＭＣの特性は図中の第２特性から第１特性へと遷移する。そのため、メモリセルＭＣに印加される電圧が電圧ＶＨ以下となると、セル電流は第１特性に従って変動する。

メモリセルＭＣが高抵抗状態ＨＲＳである場合、メモリセルＭＣに印加される電圧が電圧ＶＨＲＳに達するまでは、メモリセルＭＣの特性は図中の第３特性となる。そのため、セル電流は第３特性に従って変動する。メモリセルＭＣの特性が第３特性である場合において、メモリセルＭＣに印加される電圧が電圧ＶＨＲＳを超えると、メモリセルＭＣの特性は、図中の第３特性から第２特性へと遷移する。そのため、メモリセルＭＣに印加される電圧が電圧ＶＨＲＳを超えると、セル電流は第２特性に従って変動する。また、メモリセルＭＣの特性が第２特性である場合において、メモリセルＭＣの元の抵抗状態を変えずにメモリセルＭＣに印加される電圧が電圧ＶＨ以下となると、メモリセルＭＣの特性は図中の第２特性から第３特性へと遷移する。そのため、メモリセルＭＣに印加される電圧が電圧ＶＨ以下となると、セル電流は第３特性に従って変動する。

図７を用いて、メモリセルＭＣが低抵抗状態ＬＲＳである場合におけるセル電流について具体的に説明する。

図７に示すように、メモリセルＭＣに印加される電圧が基準電圧ＶＳＳから電圧ＶＬＲＳ（ＶＳＳ＜ＶＬＲＳ）へと昇圧（充電）されると、セル電流は、第１特性に従って電流ＩＳＳから電流ＩＬＲＳＬ（ＩＳＳ＜ＩＬＲＳＬ）へと大きくなる（矢印Ａ１参照）。そして、メモリセルＭＣに印加される電圧が電圧ＶＬＲＳを超えると、セル電流は、電流ＩＬＲＳＬから、電流ＩＬＲＳＴ（ＩＬＲＳＬ＜＜ＩＬＲＳＴ）へと急激に大きくなる（矢印Ａ２参照）。このように、低抵抗状態ＬＲＳのメモリセルＭＣに流れるセル電流が急激に大きくなる電圧を第１閾値電圧とも記載する。メモリセルＭＣに印加される電圧が電圧ＶＬＲＳから電圧ＶＨ（ＶＨ＜ＶＬＲＳ）へと降圧（放電）されると、セル電流は、第２特性に従って電流ＩＬＲＳＴから電流ＩＲＳＴ（ＩＲＳＴ＜ＩＬＲＳＴ）へと小さくなる（矢印Ａ３参照）。そして、メモリセルＭＣに印加される電圧が電圧ＶＨ以下に降圧されると、セル電流は、電流ＩＲＳＴから、電流ＩＨＬ（ＩＨＬ＜＜ＩＲＳＴ）へと急激に小さくなる（矢印Ａ４参照）。このように、低抵抗状態ＬＲＳのメモリセルＭＣに流れる電流が急激に小さくなる電圧を第２閾値電圧とも記載する。

続いて、図８を用いて、メモリセルＭＣが高抵抗状態ＨＲＳである場合おけるセル電流について具体的に説明する。

図８に示すように、メモリセルＭＣに印加される電圧が基準電圧ＶＳＳから電圧ＶＨＲＳ（ＶＳＳ＜ＶＨＲＳ）へと昇圧されると、セル電流は、第３特性に従って電流ＩＳＳから電流ＩＨＲＳ（ＩＳＳ＜ＩＨＲＳ）へと大きくなる（矢印Ａ５参照）。そして、メモリセルＭＣに印加される電圧が電圧ＶＨＲＳを超えると、セル電流は、電流ＩＨＲＳから、電流ＩＨＲＳＴ（ＩＨＲＳ＜＜ＩＨＲＳＴ）へと急激に大きくなる（矢印Ａ６参照）。このように、高抵抗状態ＨＲＳのメモリセルＭＣに流れるセル電流が急激に大きくなる電圧を第３閾値電圧とも記載する。メモリセルＭＣに印加される電圧が電圧ＶＨＲＳから電圧ＶＨ（ＶＨ＜ＶＨＲＳ）へと降圧されると、セル電流は、第２特性に従って電流ＩＨＲＳＴから電流ＩＲＳＴ（ＩＲＳＴ＜ＩＨＲＳＴ）へと小さくなる（矢印Ａ７参照）。そして、メモリセルＭＣに印加される電圧が電圧ＶＨ以下に降圧されると、セル電流は、電流ＩＲＳＴから、電流ＩＨＨ（ＩＨＨ＜＜ＩＲＳＴ）へと急激に小さくなる（矢印Ａ８参照）。このように、高抵抗状態ＨＲＳのメモリセルＭＣに流れる電流が急激に小さくなる電圧を第４閾値電圧とも記載する。なお、図６〜図８に示す例では、第２閾値電圧と、第４閾値電圧とは同じ電圧である。

図９を用いて、メモリセルＭＣの抵抗状態を判定するための電圧ＶＲＥＡＤについて説明する。

メモリセルＭＣの抵抗状態によって、メモリセルＭＣに流れる電流が急激に大きくなる閾値電圧が異なる。そこで、図９に示すように、低抵抗状態ＬＲＳのメモリセルＭＣに流れる電流が急激に大きくなる第１閾値電圧と、高抵抗状態ＨＲＳのメモリセルＭＣに流れる電流が急激に大きくなる第３閾値電圧と、の間に、読み出し電圧ＶＲＥＡＤが設定される。これにより、半導体記憶装置１は、メモリセルＭＣに流れる電流の大小に基づいて、メモリセルＭＣの抵抗状態を判定することができる。そして、半導体記憶装置１は、その結果に基づいてデータを判定する。読み出し動作の詳細については後述する。

＜１−２＞読み出し動作
以下に、第１実施形態に係る半導体記憶装置の読み出し動作について説明する。

＜１−２−１＞概要
図１０を用いて、第１実施形態に係る半導体記憶装置の読み出し動作の概要について説明する。図１０は、第１実施形態に係る半導体記憶装置の読み出し動作を示すフローチャートである。

［ステップＳ１００１］
シーケンサ５０は、データを読み出すメモリセル（選択メモリセル）ＭＣが接続されているローカルビット線（選択ローカルビット線）ＬＢＬに対してプリチャージ（第１プリチャージ）を行なう。

［ステップＳ１００２］
シーケンサ５０は、ステップＳ１００１の後、選択メモリセルＭＣが接続されているワード線（選択ワード線）ＷＬに対してチャージを行なう。ステップＳ１００１のプリチャージと、選択ワード線へのチャージにより、選択メモリセルＭＣに印加される電圧を電圧ＶＲＥＡＤにする。そして、カラム制御回路１２０にて選択メモリセルＭＣに流れるセル電流を読み出す（第１読み出し）。具体的には、セル電流の読み出し結果は、電荷としてカラム制御回路１２０のキャパシタ１２４にチャージされる。

［ステップＳ１００３］
シーケンサ５０は、ステップＳ１００２の後、カラム制御回路１２０のキャパシタ１２４にチャージされた電荷を、電圧転送回路２１０のキャパシタ２１３にシェアする（第１チャージシェア）。

［ステップＳ１００４］
シーケンサ５０は、ステップＳ１００３の後、電圧転送回路２１０のキャパシタ２１３にチャージされた電荷を保持したまま、選択ローカルビット線ＬＢＬに対して２回目のプリチャージ（第２プリチャージ）を行なう。

［ステップＳ１００５］
シーケンサ５０は、ステップＳ１００４の後、第２プリチャージを止めることにより、選択メモリセルＭＣに印加される電圧を電圧ＶＲＥＡＤにする。そして、カラム制御回路１２０にて選択メモリセルＭＣに流れるセル電流を読み出す（第２読み出し）。具体的には、セル電流の読み出し結果は、電荷としてカラム制御回路１２０のキャパシタ１２４にチャージされる。

［ステップＳ１００６］
シーケンサ５０は、ステップＳ１００５の後、カラム制御回路１２０のキャパシタ１２４にチャージされた電荷を、電圧転送回路２１０のキャパシタ２１３にシェアする（第２チャージシェア）。これにより、電圧転送回路２１０のキャパシタ２１３には、第１読み出しと、第２読み出しと、に基づく電荷がキャパシタ２１３にチャージされる。このように、１回の読み出し動作においてチャージシェアを２回行なうことで、キャパシタ２１３にチャージされる電荷を増やすことができる。

［ステップＳ１００７］
シーケンサ５０は、ステップＳ１００６の後、キャパシタ２１３にチャージされた電荷をセンスアンプ回路２００に転送する。これにより、センスアンプ回路２００は、メモリセルＭＣの抵抗状態を判定することができる。その結果、センスアンプ回路２００は、メモリセルＭＣに記憶されたデータを読み出すことができる。

以下に、読み出し動作における詳細な説明を記載する。

＜１−２−２＞読み出し動作の詳細
以下に、第１実施形態に係る半導体記憶装置の読み出し動作の詳細について説明する。

＜１−２−２−１＞読み出し動作時のメモリセル
読み出し動作時において、選択メモリセルＭＣ、非選択メモリセルＭＣ、及び半選択メモリセルＭＣが存在する。

ここで、図１１を用いて、選択メモリセルＭＣ、非選択メモリセルＭＣ、及び半選択メモリセルＭＣの定義について説明する。図１１は、選択メモリセルＭＣ、非選択メモリセルＭＣ、及び半選択メモリセルＭＣを示す回路図である。

図１１に示すように、選択メモリセルＭＣとは、読み出し対象となるメモリセルＭＣである。選択メモリセルＭＣに接続されるローカルビット線ＬＢＬを選択ローカルビット線ＬＢＬと記載する。また、選択メモリセルＭＣに接続されるワード線ＷＬを選択ワード線ＷＬと記載する。

図１１に示すように、非選択メモリセルＭＣとは、選択ローカルビット線ＬＢＬ、及び選択ワード線ＷＬのどちらにも接続されないメモリセルＭＣである。非選択メモリセルＭＣに接続されるローカルビット線ＬＢＬを非選択ローカルビット線ＬＢＬと記載する。また、非選択メモリセルＭＣに接続されるワード線ＷＬを非選択ワード線ＷＬと記載する。

図１１に示すように、半選択メモリセルＭＣとは、読み出し対象のメモリセルＭＣではないが、選択ローカルビット線ＬＢＬまたは選択ワード線ＷＬのいずれか一方に接続されるメモリセルＭＣである。ここでは、選択ローカルビット線ＬＢＬ及び非選択ワード線ＷＬに接続されるメモリセルＭＣを第１半選択メモリセルＭＣと記載する。また、非選択ローカルビット線ＬＢＬ及び選択ワード線ＷＬに接続されるメモリセルＭＣを第２半選択メモリセルＭＣと記載する。

＜１−２−２−２＞選択メモリセルに関する読み出し動作の詳細
まず図１２を用いて、選択メモリセルＭＣに関する読み出し動作の詳細を説明する。図１２は、第１実施形態に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。図１２では、ワード線ＷＬ、ローカルビット線ＬＢＬ、及びグローバルビット線ＧＢＬの電圧、信号ＳＷ１〜ＳＷ７のレベル、セル電流Ｉｃｅｌｌを示している。

［時刻Ｔ１〜時刻Ｔ２］（ステップＳ１００１に対応）
時刻Ｔ１〜時刻Ｔ２における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、選択メモリセルＭＣに係るローカルビット線（選択ローカルビット線）ＬＢＬをプリチャージする。具体的には、シーケンサ５０は、選択ローカルビット線ＬＢＬに接続されているカラム制御回路（選択カラム制御回路）１２０に対する信号ＳＷ１、ＳＷ２、ＳＷ３を “Ｈ”レベルにする。また、シーケンサ５０は、選択カラム制御回路１２０が接続されるグローバルビット線（選択グローバルビット線）ＧＢＬに関する電圧転送回路（選択電圧転送回路）２１０に対する信号ＳＷ４、ＳＷ５を“Ｈ”レベルにする。また、シーケンサ５０は、選択メモリセルＭＣに係るワード線（選択ワード線）ＷＬに接続されるロウ制御回路（選択ロウ制御回路）１３０に対する信号ＳＷ６、及び信号ＳＷ７を“Ｈ”レベルにする。

図１３を用いて、時刻Ｔ１〜時刻Ｔ２における、選択メモリセルＭＣに関する動作を示す。図１３は、時刻Ｔ１〜時刻Ｔ２における、選択メモリセルＭＣに関する動作を示す回路図である。図１３では、選択メモリセルＭＣに係る構成のみを抽出して記載している。具体的には、選択メモリセルＭＣ、選択ローカルビット線ＬＢＬ、選択カラム制御回路１２０、選択グローバルビット線ＧＢＬ、選択電圧転送回路２１０、選択センスアンプ回路２００、選択ワード線ＷＬ、選択ロウ制御回路１３０、選択メインワード線ＭＷＬを示している。

図１３に示すように、時刻Ｔ１〜時刻Ｔ２において、選択電圧転送回路２１０のトランジスタ２１１、及び２１２がオン状態となる。そのため、トランジスタ２１１、及び２１２を介して負電圧ＶＮＥＧが選択グローバルビット線ＧＢＬに転送される（矢印Ｂ１参照）。また、選択カラム制御回路１２０のトランジスタ１２１がオン状態となる。そのため、選択グローバルビット線ＧＢＬを介して負電圧ＶＮＥＧが選択ローカルビット線ＬＢＬに転送される（矢印Ｂ１参照）。また、選択カラム制御回路１２０のトランジスタ１２２がオン状態となる。そのため、負電圧ＶＮＥＧが選択ローカルビット線ＬＢＬに転送される（矢印Ｂ２参照）。また、選択ロウ制御回路１３０のトランジスタ１３２はオン状態になり、ワード線ＷＬに基準電圧ＶＳＳが転送される。

なお、図１３に示すように、選択カラム制御回路１２０のトランジスタ１２３、及び選択ロウ制御回路１３０のトランジスタ１３１はオフ状態（非導通状態）となる。

［時刻Ｔ２〜時刻Ｔ３］（ステップＳ１００１に対応）
図１２に戻って、時刻Ｔ２〜時刻Ｔ３における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、選択ローカルビット線ＬＢＬをプリチャージしている間に、選択ワード線に、読み出し電圧（正電圧）ＶＲＷを転送する。具体的には、シーケンサ５０は、選択ロウ制御回路１３０に対して、信号ＳＷ６のレベルを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。シーケンサ５０は、選択ロウ制御回路１３０に対して、信号ＳＷ７のレベルを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。なお、読み出し電圧ＶＲＷは、選択メモリセルＭＣに印加される電圧（選択ワード線の電圧Ｖ（ＷＬ）と選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差分の絶対値）が電圧ＶＲＥＡＤとなるような電圧である。

図１４を用いて、時刻Ｔ２〜時刻Ｔ３における、選択メモリセルＭＣに関する動作を示す。図１４は、時刻Ｔ２〜時刻Ｔ３における、選択メモリセルＭＣに関する動作を示す回路図である。図１４では、図１３と同様に選択メモリセルＭＣに係る構成のみを抽出して記載している。

図１４に示すように、選択ロウ制御回路１３０のトランジスタ１３２はオフ状態となり、トランジスタ１３１はオン状態となる。そのため、トランジスタ１３１を介して、選択メインワード線ＭＷＬから選択ワード線ＷＬに電圧ＶＲＷが転送される。その結果、選択メモリセルＭＣの一端に電圧ＶＲＷが印加されていく（矢印Ｂ３参照）。

ところで、選択メモリセルＭＣには、選択ワード線の電圧Ｖ（ＷＬ）と選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差分の絶対値が印加される。そして、その差分の絶対値に応じた電流がセル電流として選択メモリセルＭＣに流れる（矢印Ｂ４参照）。

ここで、図１５を用いて、時刻Ｔ２〜時刻Ｔ３における、選択メモリセルのＩＶ特性について説明する。図１５は、時刻Ｔ２〜時刻Ｔ３における、選択メモリセルのＩＶ特性を示すグラフである。

図１５に示すように、選択ワード線の電圧Ｖ（ＷＬ）と、選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差が少なくとも電圧ＶＬＲＳに達するまでは、メモリセルＭＣの抵抗状態にかかわらず、メモリセルＭＣに流れるセル電流Ｉｃｅｌｌは急激には大きくならない。

具体的には、選択メモリセルＭＣが低抵抗状態である場合、選択ワード線の電圧Ｖ（ＷＬ）と、選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差が少なくとも電圧ＶＬＲＳに達するまでは、セル電流Ｉｃｅｌｌは、Ｉｓｓ〜ＩＬＲＳＬの範囲の電流となる。

また、選択メモリセルＭＣが高抵抗状態である場合、選択ワード線の電圧Ｖ（ＷＬ）と、選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差が少なくとも電圧ＶＨＲＳに達するまでは、セル電流Ｉｃｅｌｌは、Ｉｓｓ〜ＩＨＬＲＳの範囲の電流となる。

［時刻Ｔ３〜時刻Ｔ４］（ステップＳ１００２に対応）
図１２に戻って、時刻Ｔ３〜時刻Ｔ４における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、選択ローカルビット線ＬＢＬのプリチャージを止め、メモリセルＭＣに読み出し電圧を印加する。具体的には、シーケンサ５０は、選択カラム制御回路１２０に対する信号ＳＷ１、ＳＷ２を“Ｈ”レベルから“Ｌ”レベルに立ち下げる。また、シーケンサ５０は、選択電圧転送回路２１０に対する信号ＳＷ４、ＳＷ５を“Ｈ”レベルから“Ｌ”レベルに立ち下げる。これにより、選択ローカルビット線ＬＢＬへの電圧供給がとまり、メモリセルＭＣに読み出し電圧が印加される。

ここで、図１６を用いて、時刻Ｔ３〜時刻Ｔ４における、選択メモリセルのＩＶ特性について説明する。図１６は、時刻Ｔ３〜時刻Ｔ４における、選択メモリセルのＩＶ特性を示すグラフである。

図１６に示すように、選択ワード線の電圧Ｖ（ＷＬ）が昇圧され、選択ワード線の電圧Ｖ（ＷＬ）と、選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差が、電圧ＶＬＲＳに達すると、低抵抗状態の選択メモリセルＭＣに流れるセル電流Ｉｃｅｌｌは急激に大きくなる（矢印Ａ９参照）。

具体的には、選択メモリセルＭＣが低抵抗状態である場合、選択ワード線の電圧Ｖ（ＷＬ）と、選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差が電圧ＶＬＲＳに達すると、セル電流Ｉｃｅｌｌは、ＩＬＲＳＬから、ＩＬＲＳＴ（ＩＬＲＳＬ＜ＩＬＲＳＴ）へと急激に大きくなる。そして、選択ワード線の電圧Ｖ（ＷＬ）と、選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差が電圧ＶＲＥＡＤになると、ＩＬＲＳＴからＩＲＥＡＤＬへと増加する（矢印Ａ１０参照）。

そして、選択メモリセルＭＣにおいて、選択ワード線から選択ローカルビット線へと大きなセル電流が流れることで、選択ローカルビット線の電圧Ｖ（ＬＢＬ）の電圧が電圧Ｖ１Ｌへと昇圧（または充電）される。これにより、選択メモリセルＭＣに印加される電圧（選択ワード線の電圧Ｖ（ＷＬ）と、選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差）が小さくなる。前述したように、選択メモリセルＭＣに印加される電圧が電圧ＶＨ以下になると、メモリセルＭＣの特性が第２特性から第１特性に遷移する。

また、選択メモリセルＭＣが高抵抗状態である場合、選択ワード線の電圧Ｖ（ＷＬ）と、選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差が電圧ＶＲＥＡＤに達すると、セル電流Ｉｃｅｌｌは、ＩＲＥＡＤＨ（ＩＲＥＡＤＨ＜＜ＩＬＲＳＴ＜ＩＲＥＡＤＬ）となる。選択メモリセルＭＣが高抵抗状態である場合、選択メモリセルＭＣが低抵抗状態である場合と比べ、セル電流Ｉｃｅｌｌの変動が小さい。そして、選択メモリセルＭＣにおいて、選択ワード線から選択ローカルビット線へと小さなセル電流が流れることで、選択ローカルビット線の電圧Ｖ（ＬＢＬ）の電圧が電圧Ｖ１Ｈへと昇圧される。この電圧Ｖ１Ｈは、ほぼ電圧ＶＮＥＧと同じ大きさである。

読み出し結果となる選択ローカルビット線ＬＢＬの電圧に基づき、選択カラム制御回路１２０のキャパシタ１２４に電荷（Ｃ１×Ｖ１）が記憶される。

［時刻Ｔ４〜時刻Ｔ５］（ステップＳ１００３に対応）
図１２に戻って、時刻Ｔ４〜時刻Ｔ５における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、選択カラム制御回路１２０のキャパシタ１２４に記憶された電荷を、選択電圧転送回路２１０のキャパシタ２１３にシェアする。具体的には、シーケンサ５０は、選択カラム制御回路１２０に対信号ＳＷ１を“Ｈ”レベルにする。これにより、選択ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとが電気的に接続される。これにより、選択ローカルビット線ＬＢＬの電圧が選択グローバルビット線ＧＢＬにシェアされる。選択メモリセルが低抵抗状態の場合は、選択グローバルビット線ＧＢＬの電圧が電圧ＶＮＥＧから電圧Ｖ２Ｌに昇圧される。また、選択メモリセルが高抵抗状態の場合は、選択グローバルビット線ＧＢＬの電圧が電圧ＶＮＥＧから電圧Ｖ２Ｈに昇圧される。

図１７を用いて、時刻Ｔ４〜時刻Ｔ５における、選択メモリセルＭＣに関する動作を示す。図１７は、時刻Ｔ４〜時刻Ｔ５における、選択メモリセルＭＣに関する動作を示す回路図である。図１７では、図１３と同様に、選択メモリセルＭＣに係る構成のみを抽出して記載している。

図１７に示すように、選択カラム制御回路１２０のトランジスタ１２１がオン状態となる。そのため、キャパシタ１２４にチャージされた電荷（Ｃ１×Ｖ１）がトランジスタ１２１を介してキャパシタ２１３にシェアされる（矢印Ｂ５参照）。その結果、キャパシタ２１３に電荷（Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）×Ｖ１）が保持される。

［時刻Ｔ５〜時刻Ｔ６］（ステップＳ１００４に対応）
図１２に戻って、時刻Ｔ５〜時刻Ｔ６における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、選択ローカルビット線ＬＢＬをプリチャージする。具体的には、シーケンサ５０は、選択カラム制御回路１２０に対する信号ＳＷ１を“Ｌ”レベルにし、信号ＳＷ２、ＳＷ３を“Ｈ”レベルにする。

図１８を用いて、時刻Ｔ５〜時刻Ｔ６における、選択メモリセルＭＣに関する動作を示す。図１８は、時刻Ｔ５〜時刻Ｔ６における、選択メモリセルＭＣに関する動作を示す回路図である。図１８では、図１３と同様に、選択メモリセルＭＣに係る構成のみを抽出して記載している。

図１８に示すように、選択カラム制御回路１２０のトランジスタ１２１がオフ状態となる。そのため、キャパシタ２１３に保持された電荷は選択ローカルビット線ＬＢＬに流出しない。また、選択カラム制御回路１２０のトランジスタ１２２がオン状態となる。そのため、負電圧ＶＮＥＧが選択ローカルビット線ＬＢＬに転送される（矢印Ｂ６参照）。

［時刻Ｔ６〜時刻Ｔ７］（ステップＳ１００５に対応）
図１２に戻って、時刻Ｔ６〜時刻Ｔ７における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、選択ローカルビット線ＬＢＬのプリチャージをとめ、メモリセルＭＣに読み出し電圧を印加する。具体的には、シーケンサ５０は、選択カラム制御回路１２０に対する信号ＳＷ２を“Ｈ”レベルから“Ｌ”レベルに立ち下げる。これにより、選択ローカルビット線ＬＢＬへの電圧供給がとまり、メモリセルＭＣに読み出し電圧が印加される。

図１９を用いて、時刻Ｔ６〜時刻Ｔ７における、選択メモリセルＭＣに関する動作を示す。図１９は、時刻Ｔ６〜時刻Ｔ７における、選択メモリセルＭＣに関する動作を示す回路図である。図１９では、図１３と同様に選択メモリセルＭＣに係る構成のみを抽出して記載している。

図１９に示すように、トランジスタ１３１を介して、選択メインワード線ＭＷＬから選択ワード線ＷＬに電圧ＶＲＷが転送される。その結果、選択メモリセルＭＣの一端に電圧ＶＲＷが印加されていく（矢印Ｂ７参照）。

ところで、選択メモリセルＭＣには、選択ワード線の電圧Ｖ（ＷＬ）と選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差分の絶対値が印加される。そして、その差分の絶対値に応じた電流がセル電流として選択メモリセルＭＣに流れる（矢印Ｂ８参照）。この際におけるセル電流Ｉｃｅｌｌは、図１６を用いて説明した動作と同様の動作となる。

［時刻Ｔ７〜時刻Ｔ８］（ステップＳ１００６に対応）
図１２に戻って、時刻Ｔ７〜時刻Ｔ８における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、選択カラム制御回路１２０のキャパシタ１２４に記憶された電荷を、選択電圧転送回路２１０のキャパシタ２１３にシェアする。具体的には、シーケンサ５０は、選択カラム制御回路１２０に対する信号ＳＷ１を“Ｈ”レベルにする。これにより、選択ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとが電気的に接続される。これにより、選択ローカルビット線ＬＢＬの電圧が選択グローバルビット線ＧＢＬにシェアされる。選択メモリセルが低抵抗状態の場合は、選択グローバルビット線ＧＢＬの電圧が電圧Ｖ２Ｌから電圧Ｖ３Ｌ（Ｖ３Ｌ＝Ｖ２Ｌ＋ｄＶ３）に昇圧される。また、選択メモリセルが高抵抗状態の場合は、選択グローバルビット線ＧＢＬの電圧が電圧Ｖ２Ｈから電圧Ｖ３Ｈに昇圧される。

また、シーケンサ５０は、選択ロウ制御回路１３０に対する信号ＳＷ６のレベルを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。また、シーケンサ５０は、選択ロウ制御回路１３０に対して、信号ＳＷ７のレベルを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。これにより、選択ロウ制御回路１３０のトランジスタ１３１はオフ状態となり、トランジスタ１３２はオン状態となる。そのため、選択ワード線ＷＬは、基準電圧ＶＳＳとなる。その結果、選択メモリセルＭＣに印加される電圧は大きく降圧され、選択メモリセルＭＣの特性は第２特性から第１特性へと遷移する。そのため、選択メモリセルＭＣに流れるセル電流は、大きく減少する。

図２０を用いて、時刻Ｔ７〜時刻Ｔ８における、選択メモリセルＭＣに関する動作を示す。図２０は、時刻Ｔ７〜時刻Ｔ８における、選択メモリセルＭＣに関する動作を示す回路図である。図２０では、図１３と同様に、選択メモリセルＭＣに係る構成のみを抽出して記載している。

図２０に示すように、選択カラム制御回路１２０のトランジスタ１２１がオン状態となる。そのため、キャパシタ１２４にチャージされた電荷（Ｃ１×Ｖ１）がトランジスタ１２１を介してキャパシタ２１３にシェアされる（矢印Ｂ９参照）。その結果、キャパシタ２１３に電荷（Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）×Ｖ１）×（２−Ｃ１／（Ｃ１＋Ｃ２））が保持される。

キャパシタ２１３に保持される電荷（Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）×Ｖ１）×（２−Ｃ１／（Ｃ１＋Ｃ２））は、時刻Ｔ４〜時刻Ｔ５においてキャパシタ２１３に保持されていた電荷（Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）×Ｖ１）よりも大きい。

［時刻Ｔ８〜］（ステップＳ１００７に対応）
図１２に戻って、時刻Ｔ８における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、キャパシタ２１３に保持される電荷（Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）×Ｖ１）×（２−Ｃ１／（Ｃ１＋Ｃ２））をセンスアンプ回路２００に転送する。具体的には、シーケンサ５０は、選択カラム制御回路１２０に対する信号ＳＷ１のレベルを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。そして、シーケンサ５０は、選択電圧転送回路２１０に対する信号ＳＷ４のレベルを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。

図２１を用いて、時刻Ｔ８における、選択メモリセルＭＣに関する動作を示す。図２１は、時刻Ｔ８における、選択メモリセルＭＣに関する動作を示す回路図である。図２１では、図１３と同様に、選択メモリセルＭＣに係る構成のみを抽出して記載している。

図２１に示すように、選択電圧転送回路２１０のトランジスタ２１１がオン状態となる。そのため、キャパシタ２１３に保持された電荷がセンスアンプ回路２００に転送される（矢印Ｂ１０参照）。

これにより、センスアンプ回路２００は、電荷（Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）×Ｖ１）×（２−Ｃ１／（Ｃ１＋Ｃ２））に基づいて、選択メモリセルＭＣの抵抗状態を判定することができる。

＜１−２−２−３＞非選択メモリセルに関する読み出し動作の詳細
図１２を用いて、非選択メモリセルＭＣに関する読み出し動作の詳細を説明する。

シーケンサ５０は、非選択メモリセルＭＣに係るローカルビット線（非選択ローカルビット線）ＬＢＬを基準電圧Ｖｓｓに維持する。具体的には、シーケンサ５０は、非選択ローカルビット線ＬＢＬに接続されているカラム制御回路（非選択カラム制御回路）１２０に対する信号ＳＷ１、ＳＷ２、ＳＷ３を“Ｌ”レベルにする。また、シーケンサ５０は、非選択カラム制御回路１２０が接続されるグローバルビット線（非選択グローバルビット線）ＧＢＬに関する電圧転送回路（非選択電圧転送回路）２１０に対する信号ＳＷ４、ＳＷ５を“Ｌ”レベルにする。シーケンサ５０は、非選択メモリセルＭＣに係るワード線（非選択ワード線）ＷＬに接続されるロウ制御回路（非選択ロウ制御回路）１３０に対する信号ＳＷ６、及び信号ＳＷ７を“Ｈ”レベルにする。

これにより、読み出し動作中において、非選択メモリセルＭＣの両端に電圧差が発生しないため、セル電流も流れない。

＜１−２−２−４＞半選択メモリセルに関する読み出し動作の詳細
上述したように、半選択メモリセルＭＣには、２種類の半選択メモリセルＭＣがある。

＜１−２−２−４−１＞第１半選択メモリセル
図２２を用いて、第１半選択メモリセルＭＣに関する読み出し動作の詳細を説明する。図２２は、第１半選択メモリセルのＩＶ特性を示すグラフである。

上述したように、第１半選択メモリセルＭＣとは、選択ローカルビット線ＬＢＬ及び非選択ワード線ＷＬに接続されるメモリセルＭＣである。

そのため、第１半選択メモリセルＭＣにおいては読み出し動作の間、ワード線ＷＬの電圧は基準電圧ＶＳＳに維持されるが、ローカルビット線ＬＢＬには、負電圧ＶＮＥＧが供給される。

図２２に示すように、負電圧ＶＮＥＧの絶対値は、電圧ＶＬＲＳを超えないように設定される。そのため、低抵抗状態の第１半選択メモリセルＭＣに流れる電流は電流ＩＮＥＧＬとなり、高抵抗状態の第１半選択メモリセルＭＣに流れる電流は電流ＩＮＥＧＨ（ＩＮＥＧＨ＜ＩＮＥＧＬ）となる。この電流ＩＮＥＧＬ及び電流ＩＮＥＧＨは、低抵抗状態の選択メモリセルＭＣに流れる電流ＩＲＥＡＤＬよりも遙かに小さい。そのため、第１半選択メモリセルＭＣにセル電流が流れても、読み出し動作には影響を及ぼさない。

＜１−２−２−４−２＞第２半選択メモリセル
図２３を用いて、第２半選択メモリセルＭＣに関する読み出し動作の詳細を説明する。図２３は、第２半選択メモリセルのＩＶ特性を示すグラフである。

上述したように、第２半選択メモリセルＭＣとは、非選択ローカルビット線ＬＢＬ及び選択ワード線ＷＬに接続されるメモリセルＭＣである。

そのため、第２半選択メモリセルＭＣにおいては読み出し動作の間、ワード線ＷＬには電圧ＶＲＷが供給されるが、ローカルビット線ＬＢＬは基準電圧ＶＳＳに維持される。

図２３に示すように、電圧ＶＲＷは、電圧ＶＬＲＳを超えないように設定される。そのため、低抵抗状態の第２半選択メモリセルＭＣに流れる電流は電流ＩＲＷＬとなり、高抵抗状態の第２半選択メモリセルＭＣに流れる電流は電流ＩＲＷＨ（ＩＲＷＨ＜ＩＲＷＬ）となる。この電流ＩＲＷＬ及び電流ＩＲＷＨは、低抵抗状態の選択メモリセルＭＣに流れる電流ＩＲＥＡＤＬよりも遙かに小さい。そのため、第１半選択メモリセルＭＣにセル電流が流れても、読み出し動作には影響を及ぼさない。

以上の様にして、第１実施形態に係る半導体記憶装置は、選択メモリセルＭＣの抵抗状態を電荷に変換できる。そして、電荷に基づいてセンスアンプ回路２００は選択メモリセルＭＣに記憶されたデータを判定することができる。

＜１−３＞効果
＜１−３−１＞概要
上述した実施形態によれば、半導体記憶装置は、１回の読み出し動作において、セル電流Ｉｃｅｌｌの読み出しを２回行なっている。これにより、セル電流Ｉｃｅｌｌの読み出しを１回しか行なわない場合と比較し、センスアンプ回路２００に転送される電荷を、大きくすることができる。そのため、センスアンプ回路２００は、良好にデータを判定することができる。

以下に、本実施形態の効果を説明するために、比較例について説明する。

＜１−３−２＞比較例１
以下に、比較例１に係る半導体記憶装置の読み出し動作について説明する。

図２４、図２５を用いて、比較例１に係る半導体記憶装置の読み出し動作について説明する。図２４は、比較例１に係る半導体記憶装置の読み出し動作を示すフローチャートである。図２５は、比較例１に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。

図２４に示すように、比較例１では、図１０で説明したステップＳ１００４〜Ｓ１００６を行なわない。つまり、比較例１では、１回の読み出し動作において、セル電流Ｉｃｅｌｌの読み出しを１回のみ行っている。

そのため、キャパシタ２１３には、１回分のセル電流Ｉｃｅｌｌの読み出しの情報しか記憶されない。

図２５に示すように、比較例１では、第１実施形態と異なり、選択ローカルビット線ＬＢＬの電圧を選択グローバルビット線ＧＢＬにシェアする動作は１回（時刻Ｔ４〜時刻Ｔ５）しか行なわれない。そのため、セル電流読み出し動作後の選択グローバルビット線ＧＢＬ電圧は、電圧Ｖ２ＬまたはＶ２Ｈとなる。他方で、第１実施形態ではセル電流読み出し動作後の選択グローバルビット線ＧＢＬ電圧は、電圧Ｖ３Ｌ（Ｖ２Ｌ＜Ｖ３Ｌ）またはＶ３Ｈ（Ｖ２Ｈ＜Ｖ３Ｈ）となる。そのため、比較例１では、第１実施形態と比較して、センスアンプ回路２００に転送される電荷は少なくなる。

＜１−３−３＞まとめ
上述したような抵抗変化型メモリにおいては、セルのＩＶ特性により、セル電流Ｉｃｅｌｌの読み出し時の電荷（信号量）が制限される。例えば、半導体記憶装置の微細化が進むと、セル電流Ｉｃｅｌｌの読み出し時の電荷が更に少なくなる可能性がある。その結果、センスアンプ回路２００はセル電流Ｉｃｅｌｌに基づき、メモリセルＭＣのデータを適切に読み出せない可能性がある。

そこで、上述した実施形態のように、１回の読み出し動作において、セル電流Ｉｃｅｌｌの読み出しを２回行なうことにより、セル電流Ｉｃｅｌｌの読み出し時の電荷を大きくする。これにより、センスアンプ回路２００は、良好にデータを判定することができる。

＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、セル電流を流している間に、チャージシェアを行なうについて説明する。尚、第２実施形態に係る装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。

＜２−１＞読み出し動作
以下に、第２実施形態に係る半導体記憶装置の読み出し動作について説明する。

＜２−１−１＞概要
図２６を用いて、第２実施形態に係る半導体記憶装置の読み出し動作の概要について説明する。図２６は、第２実施形態に係る半導体記憶装置の読み出し動作を示すフローチャートである。

［ステップＳ３００１］
ステップＳ３００１の際、シーケンサ５０は、ステップＳ１００１と同様の動作を行なう。

［ステップＳ３００２］
シーケンサ５０は、ステップＳ３００１の後、選択メモリセルＭＣが接続されているワード線に対してチャージを行なう。ステップＳ３００１のプリチャージと、選択ワード線へのチャージに、選択メモリセルＭＣに印加される電圧を電圧ＶＲＥＡＤにする。そして、カラム制御回路１２０にて選択メモリセルＭＣに流れるセル電流を読み出す（第１読み出し）。具体的には、セル電流の読み出し結果は、電荷としてカラム制御回路１２０のキャパシタ１２４にチャージされる。

［ステップＳ３００３］
シーケンサ５０は、ステップＳ３００２において、選択メモリセルＭＣの特性が、第２特性から第１特性に変化する前に、カラム制御回路１２０のキャパシタ１２４にチャージされた電荷を、電圧転送回路２１０のキャパシタ２１３にシェアする。

これにより、カラム制御回路１２０のキャパシタ１２４にチャージされた電荷が減る。その結果、選択メモリセルＭＣに印加される電圧が昇圧され、電圧転送回路２１０のキャパシタ２１３に、セル電流に基づく電荷が蓄積される。このように、セル電流の読み出し動作中に、チャージシェアを行なうことで、キャパシタ２１３にチャージされる電荷を増やすことができる。

［ステップＳ３００４］
シーケンサ５０は、ステップＳ３００３の後、キャパシタ２１３にチャージされた電荷をセンスアンプ回路２００に転送する。これにより、センスアンプ回路２００は、メモリセルの抵抗状態を判定することができる。その結果、センスアンプ回路２００は、メモリセルに記憶されたデータを読み出すことができる。

以下に、読み出し動作における詳細な説明を記載する。

＜２−１−２＞読み出し動作の詳細
以下に、第２実施形態に係る半導体記憶装置の読み出し動作の詳細について説明する。

以下では、選択メモリセル、非選択メモリセル、半選択メモリセル毎に読み出し動作の詳細について説明する。

＜２−１−２−１＞選択メモリセルに関する動作の詳細
まず図２７を用いて、選択メモリセルＭＣに関する動作の詳細を説明する。図２７は、第１実施形態に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。

［時刻Ｔ１１〜時刻Ｔ１３］（ステップＳ３００１に対応）
時刻Ｔ１１〜時刻Ｔ１３における、動作は、図１２において説明した時刻Ｔ１〜時刻Ｔ３の動作と同様である。

［時刻Ｔ１３〜時刻Ｔ１４］（ステップＳ３００２に対応）
時刻Ｔ１３〜時刻Ｔ１４における、選択メモリセルＭＣに関する動作を説明する。

図２８〜図３０を用いて、選択メモリセルＭＣに流れるセル電流について説明する。図２８〜図３０は、選択メモリセルのＩＶ特性を示すグラフである。

図２８に示すように、低抵抗状態の選択メモリセルＭＣに印加される電圧が基準電圧ＶＳＳから電圧ＶＬＲＳ（ＶＳＳ＜ＶＬＲＳ）へと昇圧されると、セル電流は、第１特性に従って電流ＩＳＳから電流ＩＬＲＳＬ（ＩＳＳ＜ＩＬＲＳＬ）へと大きくなる（矢印Ｃ１参照）。

また、高抵抗状態の選択メモリセルＭＣに印加される電圧が基準電圧ＶＳＳから電圧ＶＬＲＳ（ＶＳＳ＜ＶＬＲＳ）へと昇圧されると、セル電流は、第３特性に従って電流ＩＳＳから電流ＩＬＲＳＨ（ＩＳＳ＜ＩＬＲＳＨ＜ＩＬＲＳＬ）へと大きくなる（矢印Ｃ２参照）。

そして、図２９に示すように、低抵抗状態の選択メモリセルＭＣに印加される電圧が電圧ＶＬＲＳに達すると、セル電流は、電流ＩＬＲＳＬから、電流ＩＬＲＳＴ（ＩＬＲＳＬ＜＜ＩＬＲＳＴ）へと急激に大きくなる（矢印Ｃ３参照）。そして、選択メモリセルＭＣにおいて、選択ワード線から選択ローカルビット線へと大きなセル電流が流れることで、選択ローカルビット線の電圧Ｖ（ＬＢＬ）の電圧が電圧Ｖ１Ｌへと昇圧される。これにより、選択メモリセルＭＣに印加される電圧（選択ワード線の電圧Ｖ（ＷＬ）と、選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差）が小さくなる。

また、高抵抗状態の選択メモリセルＭＣに印加される電圧が電圧ＶＬＲＳに達しても、セル電流は、第３特性に沿って変動する。つまり低抵抗状態の選択メモリセルＭＣのように、セル電流は急激に変動しない。そして、選択メモリセルＭＣにおいて、選択ワード線から選択ローカルビット線へと小さなセル電流が流れることで、選択ローカルビット線の電圧Ｖ（ＬＢＬ）の電圧が電圧Ｖ１Ｈへと昇圧される。この電圧Ｖ１Ｈは、ほぼ電圧ＶＮＥＧと同じ大きさである。

そして、図３０に示すように、低抵抗状態の選択メモリセルＭＣに印加される電圧が電圧ＶＬＲＳから電圧ＶＨ（ＶＨ＜ＶＬＲＳ）へと降圧されると、セル電流は、第２特性に従って電流ＩＬＲＳＴから電流ＩＲＳＴ（ＩＲＳＴ＜ＩＬＲＳＴ）へと小さくなる（矢印Ｃ４参照）。

高抵抗状態の選択メモリセルＭＣに印加される電圧が電圧ＶＬＲＳから電圧ＶＨ（ＶＨ＜ＶＬＲＳ）へと降圧されると、セル電流は、第３特性に従って変動する（矢印Ｃ５参照）。

［時刻Ｔ１４〜時刻Ｔ１７］（ステップＳ３００３に対応）
図２７に戻って、時刻Ｔ１４〜時刻Ｔ１７における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、セル電流の読み出しを行なっている最中、且つ選択メモリセルＭＣの特性が第２特性から第１特性に切り替わる前に、選択カラム制御回路１２０のキャパシタ１２４に記憶された電荷を、選択電圧転送回路２１０のキャパシタ２１３にシェアする。具体的には、シーケンサ５０は、選択カラム制御回路１２０に対する信号ＳＷ１を“Ｈ”レベルにする。そのため、選択カラム制御回路１２０のトランジスタ１２１がオン状態となる。選択ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとが電気的に接続される。その結果、キャパシタ１２４にチャージされた電荷がトランジスタ１２１を介してキャパシタ２１３にシェアされる。選択メモリセルが低抵抗状態の場合は、選択グローバルビット線ＧＢＬの電圧が電圧ＶＮＥＧから電圧Ｖ４Ｌに昇圧される。また、選択メモリセルが高抵抗状態の場合は、選択グローバルビット線ＧＢＬの電圧が電圧ＶＮＥＧから電圧Ｖ４Ｈに昇圧される。

図３１、図３２を用いて、選択メモリセルＭＣに流れるセル電流について説明する。図３１、図３２は、選択メモリセルのＩＶ特性を示すグラフである。

第２特性時の選択メモリセルＭＣに印加される電圧が電圧ＶＨ以下に降圧されると、セル電流は、電流ＩＲＳＴから、電流ＩＨＬ（ＩＨＬ＜＜ＩＲＳＴ）へと急激に小さくなる。そこで、本実施形態に係るシーケンサ５０は、選択メモリセルＭＣが第２特性から第１特性に遷移する前に、キャパシタ１２４にチャージされた電荷を、キャパシタ２１３にシェアする。キャパシタ１２４にチャージされた電荷が、キャパシタ２１３にシェアされることで、選択ローカルビット線ＬＢＬの電圧が降圧される。その結果、選択ローカルビット線ＬＢＬの電圧と、選択ワード線ＷＬの電圧と、の差が広がり、選択メモリセルＭＣに印加される電圧が昇圧される。低抵抗状態の選択メモリセルＭＣに流れるセル電流は、図３１の矢印Ｃ６に示すように、第２特性に沿って変動し、高抵抗状態の選択メモリセルＭＣに流れるセル電流は、図３１の矢印Ｃ７に示すように、第３特性に沿って変動する。

そして、図２７の時刻Ｔ１５において、低抵抗状態の選択メモリセルＭＣに係る選択ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬの電圧が電圧Ｖ５Ｌ（Ｖ５Ｌ＝Ｖ４Ｌ＋ｄＶ５Ｌ）まで昇圧されると、図３０に示すように、低抵抗状態の選択メモリセルＭＣのセル電流は、第２特性に従って少なくなる（矢印Ｃ４参照）。また、高抵抗状態の選択メモリセルＭＣに係る選択ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬの電圧が電圧Ｖ５Ｈまで昇圧される。

図２７の時刻Ｔ１６において、シーケンサ５０は、選択ロウ制御回路１３０に対する信号ＳＷ６のレベルを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。シーケンサ５０は、選択ロウ制御回路１３０に対する信号ＳＷ７のレベルを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。これにより、選択ロウ制御回路１３０のトランジスタ１３１はオフ状態となり、トランジスタ１３２はオン状態となる。そのため、選択ワード線ＷＬは、基準電圧ＶＳＳとなる。その結果、選択メモリセルＭＣに印加される電圧は大きく降圧される。そのため、図３２に示すように、低抵抗状態の選択メモリセルＭＣの特性は第２特性から第１特性へと遷移する（矢印Ｃ８参照）。そのため、選択メモリセルＭＣに流れるセル電流は、大きく減少する。

［時刻Ｔ１７〜］（ステップＳ３００４に対応）
時刻Ｔ１７〜における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、キャパシタ２１３に保持される電荷をセンスアンプ回路２００に転送する。具体的には、シーケンサ５０は、選択カラム制御回路１２０に対する信号ＳＷ１のレベルを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。そして、シーケンサ５０は、選択電圧転送回路２１０に対する信号ＳＷ４のレベルを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。これにより、選択電圧転送回路２１０のトランジスタ２１１がオン状態となる。そのため、キャパシタ２１３に保持された電荷がセンスアンプ回路２００に転送される。

これにより、センスアンプ回路２００は、電荷に基づいて、選択メモリセルＭＣの抵抗状態を判定することができる。

＜２−１−２−２＞非選択メモリセル、半選択メモリセルに関する動作
非選択メモリセルＭＣに関しては、第１実施形態で説明した原理と同様の理由により、読み出し動作中において、非選択メモリセルＭＣの両端に電圧差が発生しないため、セル電流は流れない。

また、半選択メモリセルＭＣに関しては、第１実施形態で説明した原理と同様の理由により、読み出し動作中において、半選択メモリセルＭＣに印加される電圧が電圧ＶＬＲＳを超えないように設定されているので、半選択メモリセルＭＣに流れる電流は非常に小さく、読み出し動作には影響を及ぼさない。

以上の様にして、第２実施形態に係る半導体記憶装置は、選択メモリセルＭＣの抵抗状態を電荷に変換できる。そして、電荷に基づいてセンスアンプ回路２００は選択メモリセルＭＣに記憶されたデータを判定することができる。

＜２−２＞効果
＜２−２−１＞概要
上述した実施形態によれば、半導体記憶装置は、セル電流Ｉｃｅｌｌの読み出しを行なっている最中、且つ選択メモリセルＭＣの特性が第２特性から第１特性に切り替わる前に、選択ローカルビット線ＬＢＬと、選択グローバルビット線ＧＢＬと、を接続する。

＜２−２−２＞比較例２
以下に、比較例２に係る半導体記憶装置の読み出し動作について説明する。

図３３を用いて、比較例２に係る半導体記憶装置の読み出し動作について説明する。図３３は、比較例２に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。

比較例２では、第２実施形態で説明した、選択カラム制御回路１２０のキャパシタ１２４に記憶された電荷を、選択電圧転送回路２１０のキャパシタ２１３にシェアする動作を、行なわず、キャパシタ１２４と、キャパシタ２１３と、を電気的に接続したまま、セル電流の読み出し動作を行なう。

つまり、図３３の信号ＳＷ１に示すように、ローカルビット線ＬＢＬのプリチャージから、セル電流読み出しが終わるまで、シーケンサ５０は、選択カラム制御回路１２０に対する信号ＳＷ１のレベルを“Ｈ”レベルに維持する。

これにより、第２実施形態と同様に、キャパシタ２１３にチャージされる電荷を、比較例１と比較して増やすことができる。しかしながら、第２実施形態と比較して、セル電流の読み出しに要する時間は長くなってしまう。具体的には、比較例２のセル電流読み出し期間（時刻Ｔ１３−時刻Ｔ１９）は、第２実施形態のセル電流読み出し期間（時刻Ｔ１３−時刻Ｔ１７）よりも長い。これは、セル電流の読み出し開始の時点で選択ローカルビット線ＬＢＬのみならず、容量の大きい選択グローバルビット線ＧＢＬにもセル電流が流れるため、選択ローカルビット線ＬＢＬ及び選択グローバルビット線ＧＢＬの昇圧に時間がかかるためである。

＜２−２−３＞まとめ
上述した実施形態によれば、セル電流Ｉｃｅｌｌの読み出しを１回しか行なわない場合と比較し、センスアンプ回路２００に転送される電荷を大きくすることができる。また、セル電流Ｉｃｅｌｌの読み出しと同時に、選択ローカルビット線及び選択グローバルビット線を接続する場合と比較し、ピーク電流が流れる期間が短くなるのでセルへのディスターブが小さくなる。そのため、センスアンプ回路２００は、良好にデータを判定することができる。

＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、読み出し動作において、ワード線に負電圧が印加され、ローカルビット線に正電圧が印加される場合について説明する。尚、第３実施形態に係る装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。

＜３−１＞構成
第３実施形態では、シーケンサ５０は、読み出し動作において、ワード線ＷＬに負電圧を印加する。そして、シーケンサ５０は、読み出し動作において、ローカルビット線に正電圧を印加する。以下では、シーケンサ５０がこのような動作を実現できるカラムスイッチ回路、電圧転送回路、及びロウスイッチ回路について説明する。

＜３−１−１＞カラムスイッチ回路及び電圧転送回路
図３４を用いて、第３実施形態に係る半導体記憶装置のカラムスイッチ回路及び電圧転送回路について説明する。図３４は、第３実施形態に係る半導体記憶装置のカラムスイッチ回路及び電圧転送回路を示す回路図である。

図３４に示すように、カラムスイッチ回路１２は、ローカルビット線ＬＢＬ毎にカラム制御回路１２０を備えている。

カラム制御回路１２０は、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、の接続を制御するＰＭＯＳトランジスタ１２７と、ローカルビット線ＬＢＬに正電圧ＶＰＯＳを転送するＰＭＯＳトランジスタ１２５と、ローカルビット線ＬＢＬに基準電圧ＶＳＳ（ＶＳＳ＜ＶＰＯＳ）を転送するＮＭＯＳトランジスタ１２６と、ローカルビット線ＬＢＬの電荷を蓄積するキャパシタ１２４と、を備えている。

トランジスタ１２７は、“Ｌ”レベルの信号ＳＷ１に基づいてオン状態になり、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、の接続を制御する。

トランジスタ１２５は、“Ｌ”レベルの信号ＳＷ２に基づいてオン状態になり、ローカルビット線ＬＢＬに、正電圧ＶＰＯＳを転送する。

トランジスタ１２６は、“Ｈ”レベルの信号ＳＷ３に基づいてオン状態になり、ローカルビット線ＬＢＬに、基準電圧ＶＳＳを転送する。

図３４に示すように、電圧転送回路２１０は、グローバルビット線ＧＢＬと、センスアンプ回路２００と、の接続を制御するＰＭＯＳトランジスタ２１５と、グローバルビット線ＧＢＬに正電圧ＶＰＯＳを転送するＰＭＯＳトランジスタ２１４と、グローバルビット線ＧＢＬの電荷を蓄積するキャパシタ２１３と、を備えている。

トランジスタ２１５は、“Ｌ”レベルの信号ＳＷ４に基づいてオン状態になり、グローバルビット線ＧＢＬと、センスアンプ回路２００と、の接続を制御する。

トランジスタ２１４は、“Ｌ”レベルの信号ＳＷ５に基づいてオン状態になり、グローバルビット線ＧＢＬに、電圧ＶＰＯＳを転送する。

＜３−１−２＞ロウスイッチ回路
図３５を用いて、第３実施形態に係る半導体記憶装置のロウスイッチ回路について説明する。図３５は、第３実施形態に係る半導体記憶装置のロウスイッチ回路を示す回路図である。

図３５に示すように、ロウスイッチ回路１３は、ワード線ＷＬ毎にロウ制御回路１３０を備えている。

ロウ制御回路１３０は、メインワード線ＭＷＬと、ワード線ＷＬと、の接続を制御するＮＭＯＳトランジスタ１３４と、ワード線ＷＬに基準電圧ＶＳＳを転送するＰＭＯＳトランジスタ１３３と、を備えている。

トランジスタ１３４は、“Ｈ”レベルの信号ＳＷ７に基づいてオン状態になり、メインワード線ＭＷＬと、ワード線ＷＬと、の接続を制御する。

トランジスタ１３３は、“Ｌ”レベルの信号ＳＷ７に基づいてオン状態になり、ワード線ＷＬに、基準電圧ＶＳＳを転送する。

＜３−２＞読み出し動作
図３６を用いて第３実施形態に係る半導体記憶装置の読み出し動作について説明する。図３６は、第３実施形態に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。

第３実施形態に係る半導体記憶装置の読み出し動作の概要は、図１０で説明したものと同様である。第３実施形態に係る半導体記憶装置の読み出し動作と、第１実施形態に係る半導体記憶装置の読み出し動作と、で異なる点は、選択ワード線ＷＬ、選択ローカルビット線、選択グローバルビット線の電圧、及び信号ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ７のレベルを反転させた点である。

具体的には、図３６に示すように、シーケンサ５０は、信号ＳＷ１〜ＳＷ５のレベルを反転させることにより、選択ローカルビット線ＬＢＬ、選択グローバルビット線ＧＢＬに正電圧ＶＰＯＳ（例えば負電圧ＶＮＥＧを正負反転させた電圧）を供給できる。また、シーケンサ５０は、信号ＳＷ７のレベルを反転させることにより、選択ワード線ＷＬに負電圧ＶＮＲＷ（例えば正電圧ＶＲＷを正負反転させた電圧）を供給できる。

＜３−３＞効果
上述した実施形態によれば、半導体記憶装置は、第１実施形態と同様に１回の読み出し動作において、セル電流Ｉｃｅｌｌの読み出しを２回行なっている。第１実施形態と第３実施形態で異なる点は、読み出し動作において、ワード線に負電圧が印加され、ローカルビット線に正電圧が印加される点である。このような場合においても、第１実施形態と同様の効果を得ることが可能である。

＜３−４＞第３実施形態の変形例
次に、第３実施形態の変形例について説明する。

＜３−４−１＞読み出し動作
図３７を用いて第３実施形態の変形例に係る半導体記憶装置の読み出し動作について説明する。図３７は、第３実施形態の変形例に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。

第３実施形態の変形例に係る半導体記憶装置の読み出し動作の概要は、図２６で説明したものと同様である。第３実施形態の変形例に係る半導体記憶装置の読み出し動作と、第２実施形態に係る半導体記憶装置の読み出し動作と、で異なる点は、選択ワード線ＷＬ、選択ローカルビット線ＬＢＬ、選択グローバルビット線ＧＢＬの電圧、及び信号ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ７のレベルを反転させた点である。

具体的には、図３７に示すように、シーケンサ５０は、信号ＳＷ２、ＳＷ３、ＳＷ５のレベルを反転させることにより、選択ローカルビット線ＬＢＬ、選択グローバルビット線ＧＢＬに正電圧ＶＰＯＳ（例えば負電圧ＶＮＥＧを正負反転させた電圧）を供給できる。また、シーケンサ５０は、信号ＳＷ７のレベルを反転させることにより、選択ワード線ＷＬに負電圧ＶＮＲＷ（例えば正電圧ＶＲＷを正負反転させた電圧）を供給できる。

＜３−４−２＞効果
上述した実施形態によれば、半導体記憶装置は、セル電流Ｉｃｅｌｌの読み出しを行なっている最中、且つ選択メモリセルＭＣの特性が第２特性から第１特性に切り替わる前に、選択ローカルビット線ＬＢＬと、選択グローバルビット線ＧＢＬと、を接続する。第２実施形態と第３実施形態の変形例で異なる点は、読み出し動作において、ワード線に負電圧が印加され、ローカルビット線に正電圧が印加される点である。このような場合においても、第２実施形態と同様の効果を得ることが可能である。

＜４＞第４実施形態
第４実施形態について説明する。第４実施形態では、ワード線にセンスアンプが接続される場合について説明する。尚、第４実施形態に係る装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。

＜４−１＞構成
以下に、第１実施形態のワード線とビット線とを入れ替える場合の構成について説明する。

＜４−１−１＞半導体記憶装置
図３８を用いて、第４実施形態の半導体記憶装置の全体構成を説明する。図３８は、第４実施形態の半導体記憶装置の全体構成を示すブロック図である。本実施形態の半導体記憶装置１は、メモリセルアレイ１０、センスアンプ６０、ロウデコーダ７０、カラムデコーダ８０、及びシーケンサ５０を備える。

センスアンプ６０は、メインワード線ＭＷＬ毎にセンスアンプ回路を備えている。センスアンプ回路は、データの読み出し時には、メモリセルＭＣからメインワード線ＭＷＬに読み出されたデータをセンスする。また、センスアンプ６０は、データの書き込み時には書き込みデータに応じた電圧をメモリセルＭＣに供給する。これらの電圧は、シーケンサ５０から与えられる。

ロウデコーダ７０は、ロウアドレスをデコードして、ロウアドレスデコード信号を得る。

シーケンサ５０は、データの読み出し、書き込みに必要な電圧を例えばセンスアンプ６０に供給する。

シーケンサ５０は、データの読み出し、書き込み、及び消去に必要な電圧をカラムデコーダ８０に供給する。

カラムデコーダ８０は、カラムアドレスをデコードして得たカラムアドレスデコード信号に基づいて、いずれかのグローバルビット線ＧＢＬを選択する。

シーケンサ５０は、半導体記憶装置１の外部から供給される電源電圧ＶＤＤを昇圧または降圧することによりデータの読み出し、書き込み、及び消去に必要な電圧及び電流を発生させ、例えばメモリセルアレイ１０、センスアンプ６０、ロウデコーダ７０、あるいはカラムデコーダ８０に供給する。

＜４−１−２＞メモリセルアレイ
図３９を用いて、第４実施形態に係る半導体記憶装置のメモリセルアレイ１０について説明する。図３９は、第４実施形態に係る半導体記憶装置のメモリセルアレイ１０を示すブロック図である。

図３９に示すように、メモリセルアレイ１０は、マトリクス状に配置された複数のサブセルアレイ１００を備える。そして、サブセルアレイ１００は、メインワード線ＭＷＬを介してセンスアンプ６０に接続される。

センスアンプ６０は、メインワード線ＭＷＬ毎に電圧転送回路６１０及びセンスアンプ回路６００を備えている。電圧転送回路６１０は、メインワード線ＭＷＬからの電圧をセンスアンプ回路６００に転送、またはメインワード線ＭＷＬに電圧を転送する。センスアンプ回路６００は、電圧転送回路６１０から転送されたデータをセンスする。

サブセルアレイ１００は、ＭＡＴ１１、ロウスイッチ回路１４、及びカラムスイッチ回路１５を備えている。

ロウスイッチ回路１４は、ロウデコーダ７０からの信号に基づいて、メインワード線ＭＷＬと、ワード線ＷＬと、の接続を制御する。

カラムスイッチ回路１５は、シーケンサ５０からの信号に基づいて、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、の接続を制御する。

＜４−１−３＞ロウスイッチ回路及び電圧転送回路
図４０を用いて、第４実施形態に係る半導体記憶装置のロウスイッチ回路及び電圧転送回路について説明する。図４０は、第４実施形態に係る半導体記憶装置のロウスイッチ回路及び電圧転送回路を示す回路図である。

図４０に示すように、ロウスイッチ回路１４は、ワード線ＷＬ毎にロウ制御回路１４０を備えている。

ロウ制御回路１４０は、メインワード線ＭＷＬと、ワード線ＷＬと、の接続を制御するＮＭＯＳトランジスタ１４１と、ワード線ＷＬに負電圧ＶＮＥＧを転送するＮＭＯＳトランジスタ１４２と、ワード線ＷＬに基準電圧ＶＳＳ（ＶＮＥＧ＜ＶＳＳ）を転送するＰＭＯＳトランジスタ１４３と、ワード線ＷＬの電荷を蓄積するキャパシタ１４４と、を備えている。

トランジスタ１４１は、“Ｈ”レベルの信号ＳＷ１に基づいてオン状態（導通状態）になり、メインワード線ＭＷＬと、ワード線ＷＬと、を接続する。

トランジスタ１４２は、“Ｈ”レベルの信号ＳＷ２に基づいてオン状態になり、ワード線ＷＬに、負電圧ＶＮＥＧを転送する。

トランジスタ１４３は、“Ｌ”レベルの信号ＳＷ３に基づいてオン状態になり、ワード線ＷＬに、基準電圧ＶＳＳを転送する。

キャパシタ１４４の一端はワード線ＷＬに接続され、他端は基準電圧ＶＳＳが供給される。また、キャパシタ１４４の静電容量はＣ１である。このキャパシタ１４４は、例えばワード線ＷＬそのものである。

図４０に示すように、電圧転送回路６１０は、メインワード線ＭＷＬと、センスアンプ回路６００と、の接続を制御するＮＭＯＳトランジスタ６１１と、メインワード線ＭＷＬに負電圧ＶＮＥＧを転送するＮＭＯＳトランジスタ６１２と、メインワード線ＭＷＬの電荷を蓄積するキャパシタ６１３と、を備えている。

トランジスタ６１１は、“Ｈ”レベルの信号ＳＷ４に基づいてオン状態になり、メインワード線ＭＷＬと、センスアンプ回路６００と、を接続する。

トランジスタ６１２は、“Ｈ”レベルの信号ＳＷ５に基づいてオン状態になり、メインワード線ＭＷＬに、電圧ＶＮＥＧを転送する。

キャパシタ６１３の一端はメインワード線ＭＷＬに接続され、他端は基準電圧ＶＳＳが供給される。また、キャパシタ６１３の静電容量はＣ２である。このキャパシタ６１３は、例えばメインワード線ＭＷＬそのものである。

＜４−１−４＞カラムスイッチ回路
図４１を用いて、第４実施形態に係る半導体記憶装置のカラムスイッチ回路について説明する。図４１は、第４実施形態に係る半導体記憶装置のカラムスイッチ回路を示す回路図である。

図４１に示すように、カラムスイッチ回路１５は、ローカルビット線ＬＢＬ毎にカラム制御回路１５０を備えている。

カラム制御回路１５０は、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、の接続を制御するＰＭＯＳトランジスタ１５１と、ローカルビット線ＬＢＬに基準電圧ＶＳＳを転送するＮＭＯＳトランジスタ１５２と、を備えている。

トランジスタ１５１は、“Ｌ”レベルの信号ＳＷ６に基づいてオン状態になり、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、を接続する。

トランジスタ１５２は、“Ｈ”レベルの信号ＳＷ７に基づいてオン状態になり、ローカルビット線ＬＢＬに、基準電圧ＶＳＳを転送する。

＜４−２＞読み出し動作
以下に、第４実施形態に係る半導体記憶装置の読み出し動作について説明する。

＜４−２−１＞概要
図４２を用いて、第４実施形態に係る半導体記憶装置の読み出し動作の概要について説明する。図４２は、第４実施形態に係る半導体記憶装置の読み出し動作を示すフローチャートである。

［ステップＳ４００１］
シーケンサ５０は、データを読み出すメモリセル（選択メモリセル）ＭＣが接続されているワード線（選択ワード線）ＷＬに対してプリチャージ（第１プリチャージ）を行なう。

［ステップＳ４００２］
シーケンサ５０は、ステップＳ４００１の後、選択メモリセルＭＣが接続されているローカルビット線（選択ローカルビット線）ＬＢＬに対してチャージを行なう。ステップＳ４００１のプリチャージと、選択ローカルビット線ＬＢＬへのチャージにより、選択メモリセルＭＣに印加される電圧を電圧ＶＲＥＡＤにする。そして、ロウ制御回路１４０にて選択メモリセルＭＣに流れるセル電流を読み出す（第１読み出し）。具体的には、セル電流の読み出し結果は、電荷としてロウ制御回路１４０のキャパシタ１４４にチャージされる。

［ステップＳ４００３］
シーケンサ５０は、ステップＳ４００２の後、ロウ制御回路１４０のキャパシタ１４４にチャージされた電荷を、電圧転送回路６１０のキャパシタ６１３にシェアする（第１チャージシェア）。

［ステップＳ４００４］
シーケンサ５０は、ステップＳ４００３の後、電圧転送回路６１０のキャパシタ６１３にチャージされた電荷を保持したまま、選択ワード線ＷＬに対して２回目のプリチャージ（第２プリチャージ）を行なう。

［ステップＳ４００５］
シーケンサ５０は、ステップＳ４００４の後、第２プリチャージを止めることにより、選択メモリセルＭＣに印加される電圧を電圧ＶＲＥＡＤにする。そして、ロウ制御回路１４０にて選択メモリセルＭＣに流れるセル電流を読み出す（第２読み出し）。具体的には、セル電流の読み出し結果は、電荷としてロウ制御回路１４０のキャパシタ１４４にチャージされる。

［ステップＳ４００６］
シーケンサ５０は、ステップＳ４００５の後、ロウ制御回路１４０のキャパシタ１４４にチャージされた電荷を、電圧転送回路６１０のキャパシタ６１３にシェアする（第２チャージシェア）。これにより、電圧転送回路６１０のキャパシタ６１３には、第１読み出しと、第２読み出しと、に基づく電荷がキャパシタ６１３にチャージされる。このように、１回の読み出し動作においてチャージシェアを２回行なうことで、キャパシタ６１３にチャージされる電荷を増やすことができる。

［ステップＳ４００７］
シーケンサ５０は、ステップＳ４００６の後、キャパシタ６１３にチャージされた電荷をセンスアンプ回路６００に転送する。これにより、センスアンプ回路６００は、メモリセルＭＣの抵抗状態を判定することができる。その結果、センスアンプ回路６００は、メモリセルＭＣに記憶されたデータを読み出すことができる。

以下に、読み出し動作における詳細な説明を記載する。

＜４−２−２＞読み出し動作の詳細
以下に、第４実施形態に係る半導体記憶装置の読み出し動作の詳細について説明する。

以下では、選択メモリセルＭＣ、非選択メモリセルＭＣ、半選択メモリセルＭＣ毎に読み出し動作の詳細について説明する。

＜４−２−２−１＞選択メモリセルに関する読み出し動作の詳細
まず図４３を用いて、選択メモリセルＭＣに関する読み出し動作の詳細を説明する。図４３は、第４実施形態に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。図４３では、ローカルビット線ＬＢＬ、ワード線ＷＬ、及びメインワード線ＭＷＬの電圧、信号ＳＷ１〜ＳＷ７のレベル、セル電流Ｉｃｅｌｌを示している。

［時刻Ｔ２１〜時刻Ｔ２２］（ステップＳ４００１に対応）
時刻Ｔ２１〜時刻Ｔ２２における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、選択メモリセルＭＣに係るワード線（選択ワード線）ＷＬをプリチャージする。具体的には、シーケンサ５０は、選択ワード線ＷＬに接続されているロウ制御回路（選択ロウ制御回路）１４０に対する信号ＳＷ１、ＳＷ２、ＳＷ３を“Ｈ”レベルにする。また、シーケンサ５０は、選択ロウ制御回路１４０が接続されるメインワード線（選択メインワード線）ＭＷＬに関する電圧転送回路（選択電圧転送回路）６１０に対する信号ＳＷ４、ＳＷ５を“Ｈ”レベルにする。また、シーケンサ５０は、選択メモリセルＭＣに係るローカルビット線（選択ローカルビット線）ＬＢＬに接続されるカラム制御回路（選択カラム制御回路）１５０に対する信号ＳＷ６、及び信号ＳＷ７を“Ｈ”レベルにする。

図４４を用いて、時刻Ｔ２１〜時刻Ｔ２２における、選択メモリセルＭＣに関する動作を示す。図４４は、時刻Ｔ２１〜時刻Ｔ２２における、選択メモリセルＭＣに関する動作を示す回路図である。図４４では、選択メモリセルＭＣに係る構成のみを抽出して記載している。具体的には、選択メモリセルＭＣ、選択ワード線ＷＬ、選択ロウ制御回路１４０、選択メインワード線ＭＷＬ、選択電圧転送回路６１０、選択センスアンプ回路６００、選択ローカルビット線ＬＢＬ、選択カラム制御回路１５０、選択グローバルビット線ＧＢＬを示している。

図４４に示すように、時刻Ｔ２１〜時刻Ｔ２２において、選択電圧転送回路６１０のトランジスタ６１１、及び６１２がオン状態となる。そのため、トランジスタ６１１、及び６１２を介して負電圧ＶＮＥＧが選択メインワード線ＭＷＬに転送される（矢印Ｄ１参照）。また、選択ロウ制御回路１４０のトランジスタ１４１がオン状態となる。そのため、選択メインワード線ＭＷＬを介して負電圧ＶＮＥＧが選択ワード線ＷＬに転送される（矢印Ｄ１参照）。また、選択ロウ制御回路１４０のトランジスタ１４２がオン状態となる。そのため、負電圧ＶＮＥＧが選択ワード線ＷＬに転送される（矢印Ｄ２参照）。また、選択カラム制御回路１５０のトランジスタ１５２はオン状態になり、ローカルビット線ＬＢＬに基準電圧ＶＳＳが転送される。

なお、図４４に示すように、選択ロウ制御回路１４０のトランジスタ１４３、及び選択カラム制御回路１５０のトランジスタ１５１はオフ状態となる。

［時刻Ｔ２２〜時刻Ｔ２３］（ステップＳ４００１に対応）
図４３に戻って、時刻Ｔ２２〜時刻Ｔ２３における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、選択ワード線ＷＬをプリチャージしている間に、選択ローカルビット線に、読み出し電圧（正電圧）ＶＲＷを転送する。具体的には、シーケンサ５０は、選択カラム制御回路１５０に対して、信号ＳＷ６のレベルを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。シーケンサ５０は、選択カラム制御回路１５０に対して、信号ＳＷ７のレベルを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。なお、読み出し電圧ＶＲＷは、選択メモリセルＭＣに印加される電圧（選択ワード線の電圧Ｖ（ＷＬ）と選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差分の絶対値）が電圧ＶＲＥＡＤとなるような電圧である。

図４５を用いて、時刻Ｔ２２〜時刻Ｔ２３における、選択メモリセルＭＣに関する動作を示す。図４５は、時刻Ｔ２２〜時刻Ｔ２３における、選択メモリセルＭＣに関する動作を示す回路図である。図４５では、図４４と同様に選択メモリセルＭＣに係る構成のみを抽出して記載している。

図４５に示すように、選択カラム制御回路１５０のトランジスタ１５２はオフ状態となり、トランジスタ１５１はオン状態となる。そのため、トランジスタ１５１を介して、選択グローバルビット線ＧＢＬから選択ローカルビット線ＬＢＬに電圧ＶＲＷが転送される。その結果、選択メモリセルＭＣの一端に電圧ＶＲＷが印加されていく（矢印Ｄ３参照）。

ところで、選択メモリセルＭＣには、選択ワード線の電圧Ｖ（ＷＬ）と選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差分の絶対値が印加される。そして、その差分の絶対値に応じた電流がセル電流として選択メモリセルＭＣに流れる（矢印Ｄ４参照）。

時刻Ｔ２２〜時刻Ｔ２３におけるセル電流については、図１５を用いて説明したセル電流と同じである。

［時刻Ｔ２３〜時刻Ｔ２４］（ステップＳ４００２に対応）
図４３に戻って、時刻Ｔ２３〜時刻Ｔ２４における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、選択ワード線ＷＬのプリチャージを止め、メモリセルＭＣに読み出し電圧を印加する。具体的には、シーケンサ５０は、選択ロウ制御回路１４０に対する信号ＳＷ１、ＳＷ２を“Ｈ”レベルから“Ｌ”レベルに立ち下げる。また、シーケンサ５０は、選択電圧転送回路６１０に対する信号ＳＷ４、ＳＷ５を“Ｈ”レベルから“Ｌ”レベルに立ち下げる。これにより、選択ワード線ＷＬへの電圧供給がとまり、メモリセルＭＣに読み出し電圧が印加される。

時刻Ｔ２３〜時刻Ｔ２４におけるセル電流については、図１６を用いて説明したセル電流と同じである。

読み出し結果となる選択ワード線ＷＬの電圧に基づき、選択ロウ制御回路１４０のキャパシタ１４４に電荷（Ｃ１×Ｖ１）が記憶される。

［時刻Ｔ２４〜時刻Ｔ２５］（ステップＳ４００３に対応）
図４３に戻って、時刻Ｔ２４〜時刻Ｔ２５における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、選択ロウ制御回路１４０のキャパシタ１４４に記憶された電荷を、選択電圧転送回路６１０のキャパシタ６１３にシェアする。具体的には、シーケンサ５０は、選択ロウ制御回路１４０に対信号ＳＷ１を“Ｈ”レベルにする。これにより、選択ワード線ＷＬとメインワード線ＭＷＬとが電気的に接続される。これにより、選択ワード線ＷＬの電圧が選択メインワード線ＭＷＬにシェアされる。選択メモリセルが低抵抗状態の場合は、選択メインワード線ＭＷＬの電圧が電圧ＶＮＥＧから電圧Ｖ２Ｌに昇圧される。また、選択メモリセルが高抵抗状態の場合は、選択メインワード線ＭＷＬの電圧が電圧ＶＮＥＧから電圧Ｖ２Ｈに昇圧される。

図４６を用いて、時刻Ｔ２４〜時刻Ｔ２５における、選択メモリセルＭＣに関する動作を示す。図４６は、時刻Ｔ２４〜時刻Ｔ２５における、選択メモリセルＭＣに関する動作を示す回路図である。図４６では、図４４と同様に、選択メモリセルＭＣに係る構成のみを抽出して記載している。

図４６に示すように、選択ロウ制御回路１４０のトランジスタ１４１がオン状態となる。そのため、キャパシタ１４４にチャージされた電荷（Ｃ１×Ｖ１）がトランジスタ１４１を介してキャパシタ６１３にシェアされる（矢印Ｄ５参照）。その結果、キャパシタ６１３に電荷（Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）×Ｖ１）が保持される。

［時刻Ｔ２５〜時刻Ｔ２６］（ステップＳ４００４に対応）
図４３に戻って、時刻Ｔ２５〜時刻Ｔ２６における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、選択ワード線ＷＬをプリチャージする。具体的には、シーケンサ５０は、選択ロウ制御回路１４０に対する信号ＳＷ１を“Ｌ”レベルにし、信号ＳＷ２、ＳＷ３を“Ｈ”レベルにする。

図４７を用いて、時刻Ｔ２５〜時刻Ｔ２６における、選択メモリセルＭＣに関する動作を示す。図４７は、時刻Ｔ２５〜時刻Ｔ２６における、選択メモリセルＭＣに関する動作を示す回路図である。図４７では、図４４と同様に、選択メモリセルＭＣに係る構成のみを抽出して記載している。

図４７に示すように、選択ロウ制御回路１４０のトランジスタ１４１がオフ状態となる。そのため、キャパシタ６１３に保持された電荷は選択ワード線ＷＬに流出しない。また、選択ロウ制御回路１４０のトランジスタ１４２がオン状態となる。そのため、負電圧ＶＮＥＧが選択ワード線ＷＬに転送される（矢印Ｄ６参照）。

［時刻Ｔ２６〜時刻Ｔ２７］（ステップＳ４００５に対応）
図４３に戻って、時刻Ｔ２６〜時刻Ｔ２７における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、選択ワード線ＷＬのプリチャージをとめ、メモリセルＭＣに読み出し電圧を印加する。具体的には、シーケンサ５０は、選択ロウ制御回路１４０に対する信号ＳＷ２を“Ｈ”レベルから“Ｌ”レベルに立ち下げる。これにより、選択ワード線ＷＬへの電圧供給がとまり、メモリセルＭＣに読み出し電圧が印加される。

図４８を用いて、時刻Ｔ２６〜時刻Ｔ２７における、選択メモリセルＭＣに関する動作を示す。図４８は、時刻Ｔ２６〜時刻Ｔ２７における、選択メモリセルＭＣに関する動作を示す回路図である。図４８では、図４４と同様に選択メモリセルＭＣに係る構成のみを抽出して記載している。

図４８に示すように、トランジスタ１５１を介して、選択グローバルビット線ＧＢＬから選択ローカルビット線ＬＢＬに電圧ＶＲＷが転送される。その結果、選択メモリセルＭＣの一端に電圧ＶＲＷが印加されていく（矢印Ｄ７参照）。

ところで、選択メモリセルＭＣには、選択ワード線の電圧Ｖ（ＷＬ）と選択ローカルビット線の電圧Ｖ（ＬＢＬ）との差分の絶対値が印加される。そして、その差分の絶対値に応じた電流がセル電流として選択メモリセルＭＣに流れる（矢印Ｄ８参照）。この際におけるセル電流Ｉｃｅｌｌは、図１６を用いて説明した動作と同様の動作となる。

［時刻Ｔ２７〜時刻Ｔ２８］（ステップＳ４００６に対応）
図４３に戻って、時刻Ｔ２７〜時刻Ｔ２８における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、選択ロウ制御回路１４０のキャパシタ１４４に記憶された電荷を、選択電圧転送回路６１０のキャパシタ６１３にシェアする。具体的には、シーケンサ５０は、選択ロウ制御回路１４０に対する信号ＳＷ１を“Ｈ”レベルにする。これにより、選択ワード線ＷＬとメインワード線ＭＷＬとが電気的に接続される。これにより、選択ワード線ＷＬの電圧が選択メインワード線ＭＷＬにシェアされる。選択メモリセルが低抵抗状態の場合は、選択メインワード線ＭＷＬの電圧が電圧Ｖ２Ｌから電圧Ｖ３Ｌ（Ｖ３Ｌ＝Ｖ２Ｌ＋ｄＶ３）に昇圧される。また、選択メモリセルが高抵抗状態の場合は、選択メインワード線ＭＷＬの電圧が電圧Ｖ２Ｈから電圧Ｖ３Ｈに昇圧される。

また、シーケンサ５０は、選択カラム制御回路１５０に対する信号ＳＷ６のレベルを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。また、シーケンサ５０は、選択カラム制御回路１５０に対して、信号ＳＷ７のレベルを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。これにより、選択カラム制御回路１５０のトランジスタ１５１はオフ状態となり、トランジスタ１５２はオン状態となる。そのため、選択ローカルビット線ＬＢＬは、基準電圧ＶＳＳとなる。その結果、選択メモリセルＭＣに印加される電圧は大きく降圧され、選択メモリセルＭＣの特性は第２特性から第１特性へと遷移する。そのため、選択メモリセルＭＣに流れるセル電流は、大きく減少する。

図４９を用いて、時刻Ｔ２７〜時刻Ｔ２８における、選択メモリセルＭＣに関する動作を示す。図４９は、時刻Ｔ２７〜時刻Ｔ２８における、選択メモリセルＭＣに関する動作を示す回路図である。図４９では、図４４と同様に、選択メモリセルＭＣに係る構成のみを抽出して記載している。

図４９に示すように、選択ロウ制御回路１４０のトランジスタ１４１がオン状態となる。そのため、キャパシタ１４４にチャージされた電荷（Ｃ１×Ｖ１）がトランジスタ１４１を介してキャパシタ６１３にシェアされる（矢印Ｄ９参照）。その結果、キャパシタ６１３に電荷（Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）×Ｖ１）×（２−Ｃ１／（Ｃ１＋Ｃ２））が保持される。

キャパシタ６１３に保持される電荷（Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）×Ｖ１）×（２−Ｃ１／（Ｃ１＋Ｃ２））は、時刻Ｔ２４〜時刻Ｔ２５においてキャパシタ６１３に保持されていた電荷（Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）×Ｖ１）よりも大きい。

［時刻Ｔ２８〜］（ステップＳ４００７に対応）
図４３に戻って、時刻Ｔ２８〜における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、キャパシタ６１３に保持される電荷（Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）×Ｖ１）×（２−Ｃ１／（Ｃ１＋Ｃ２））をセンスアンプ回路６００に転送する。具体的には、シーケンサ５０は、選択ロウ制御回路１４０に対する信号ＳＷ１のレベルを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。そして、シーケンサ５０は、選択電圧転送回路６１０に対する信号ＳＷ４のレベルを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。

図５０を用いて、時刻Ｔ２８における、選択メモリセルＭＣに関する動作を示す。図５０は、時刻Ｔ２８における、選択メモリセルＭＣに関する動作を示す回路図である。図５０では、図４４と同様に、選択メモリセルＭＣに係る構成のみを抽出して記載している。

図５０に示すように、選択電圧転送回路６１０のトランジスタ６１１がオン状態となる。そのため、キャパシタ６１３に保持された電荷がセンスアンプ回路６００に転送される（矢印Ｄ１０参照）。

これにより、センスアンプ回路６００は、電荷（Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）×Ｖ１）×（２−Ｃ１／（Ｃ１＋Ｃ２））に基づいて、選択メモリセルＭＣの抵抗状態を判定することができる。

＜４−２−２−２＞非選択メモリセルに関する読み出し動作の詳細
図４３を用いて、非選択メモリセルＭＣに関する読み出し動作の詳細を説明する。

シーケンサ５０は、非選択メモリセルＭＣに係るワード線（非選択ワード線）ＷＬを基準電圧Ｖｓｓに維持する。具体的には、シーケンサ５０は、非選択ワード線ＷＬに接続されているロウ制御回路（非選択ロウ制御回路）１４０に対する信号ＳＷ１、ＳＷ２、ＳＷ３を“Ｌ”レベルにする。また、シーケンサ５０は、非選択ロウ制御回路１４０が接続されるメインワード線（非選択メインワード線）ＭＷＬに関する電圧転送回路（非選択電圧転送回路）６１０に対する信号ＳＷ４、ＳＷ５を“Ｌ”レベルにする。シーケンサ５０は、非選択メモリセルＭＣに係るローカルビット線（非選択ローカルビット線）ＬＢＬに接続されるカラム制御回路（非選択カラム制御回路）１５０に対する信号ＳＷ６、及び信号ＳＷ７を“Ｈ”レベルにする。

＜４−２−２−３＞半選択メモリセルに関する読み出し動作の詳細
上述したように、半選択メモリセルＭＣには、２種類の半選択メモリセルＭＣがある。

＜４−２−２−３−１＞第１半選択メモリセル
次に、第１半選択メモリセルＭＣに関する読み出し動作の詳細を説明する。

上述したように、第１半選択メモリセルＭＣとは、選択ワード線ＷＬ及び非選択ローカルビット線ＬＢＬに接続されるメモリセルＭＣである。

そのため、第１半選択メモリセルＭＣにおいては読み出し動作の間、ローカルビット線ＬＢＬの電圧は基準電圧ＶＳＳに維持されるが、ワード線ＷＬには、負電圧ＶＮＥＧが供給される。第１半選択メモリセルＭＣに流れるセル電流については、図２２で説明したセル電流と同じである。

＜４−２−２−３−２＞第２半選択メモリセル
次に、第２半選択メモリセルＭＣに関する読み出し動作の詳細を説明する。

上述したように、第２半選択メモリセルＭＣとは、非選択ワード線ＷＬ及び選択ローカルビット線ＬＢＬに接続されるメモリセルＭＣである。

そのため、第２半選択メモリセルＭＣにおいては読み出し動作の間、ローカルビット線ＬＢＬには電圧ＶＲＷが供給されるが、ワード線ＷＬは基準電圧ＶＳＳに維持される。

第２半選択メモリセルＭＣに流れるセル電流については、図２３で説明したセル電流と同じである。

以上の様にして、第４実施形態に係る半導体記憶装置は、選択メモリセルＭＣの抵抗状態を電荷に変換できる。そして、電荷に基づいてセンスアンプ回路６００は選択メモリセルＭＣに記憶されたデータを判定することができる。

＜４−３＞効果
上述した実施形態によれば、半導体記憶装置は、第１実施形態と同様に１回の読み出し動作において、セル電流Ｉｃｅｌｌの読み出しを２回行なっている。第１実施形態と第３実施形態で異なる点は、ビット線ではなくワード線をセンスアンプに接続する点である。このような場合においても、第１実施形態と同様の効果を得ることが可能である。

＜４−４＞第４実施形態の変形例１
次に、第４実施形態の変形例１について説明する。

＜４−４−１＞読み出し動作
以下に、第４実施形態の変形例１に係る半導体記憶装置の読み出し動作について説明する。

＜４−４−１−１＞概要
図５１を用いて、第４実施形態の変形例１に係る半導体記憶装置の読み出し動作の概要について説明する。図５１は、第４実施形態の変形例１に係る半導体記憶装置の読み出し動作を示すフローチャートである。

［ステップＳ５００１］
ステップＳ５００１の際、シーケンサ５０は、ステップＳ４００１と同様の動作を行なう。

［ステップＳ５００２］
シーケンサ５０は、ステップＳ５００１の後、選択メモリセルＭＣが接続されているローカルビット線に対してチャージを行なう。ステップＳ５００１のプリチャージと、選択ローカルビット線へのチャージに、選択メモリセルＭＣに印加される電圧を電圧ＶＲＥＡＤにする。そして、ロウ制御回路１４０にて選択メモリセルＭＣに流れるセル電流を読み出す（第１読み出し）。具体的には、セル電流の読み出し結果は、電荷としてロウ制御回路１４０のキャパシタ１４４にチャージされる。

［ステップＳ５００３］
シーケンサ５０は、ステップＳ５００２において、選択メモリセルＭＣの特性が、第２特性から第１特性に変化する前に、ロウ制御回路１４０のキャパシタ１４４にチャージされた電荷を、電圧転送回路６１０のキャパシタ６１３にシェアする。

これにより、ロウ制御回路１４０のキャパシタ１４４にチャージされた電荷が減る。その結果、選択メモリセルＭＣに印加される電圧が昇圧され、電圧転送回路６１０のキャパシタ６１３に、セル電流に基づく電荷が蓄積される。このように、セル電流の読み出し動作中に、チャージシェアを行なうことで、キャパシタ６１３にチャージされる電荷を増やすことができる。

［ステップＳ５００４］
シーケンサ５０は、ステップＳ５００３の後、キャパシタ６１３にチャージされた電荷をセンスアンプ回路６００に転送する。これにより、センスアンプ回路６００は、メモリセルの抵抗状態を判定することができる。その結果、センスアンプ回路６００は、メモリセルに記憶されたデータを読み出すことができる。

以下に、読み出し動作における詳細な説明を記載する。

＜４−４−１−２＞読み出し動作の詳細
以下に、第４実施形態の変形例１に係る半導体記憶装置の読み出し動作の詳細について説明する。

＜４−４−１−２−１＞選択メモリセルに関する動作の詳細
まず図５２を用いて、選択メモリセルＭＣに関する動作の詳細を説明する。図５２は、第１実施形態に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。

［時刻Ｔ３１〜時刻Ｔ３３］（ステップＳ５００１に対応）
時刻Ｔ３１〜時刻Ｔ３３における、動作は、図４３において説明した、時刻Ｔ２１〜時刻Ｔ２３の動作と同様である。

［時刻Ｔ３３〜時刻Ｔ３４］（ステップＳ５００２に対応）
時刻Ｔ３３〜時刻Ｔ３４における、選択メモリセルＭＣに関する動作を説明する。

時刻Ｔ３３〜時刻Ｔ３４における、選択メモリセルＭＣに流れるセル電流については、図２８〜図３０で説明したセル電流と同じである。

［時刻Ｔ３４〜時刻Ｔ３７］（ステップＳ５００３に対応）
図５２に戻って、時刻Ｔ３４〜時刻Ｔ３７における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、セル電流の読み出しを行なっている最中、且つ選択メモリセルＭＣの特性が第２特性から第１特性に切り替わる前に、選択ロウ制御回路１４０のキャパシタ１４４に記憶された電荷を、選択電圧転送回路６１０のキャパシタ６１３にシェアする。具体的には、シーケンサ５０は、選択ロウ制御回路１４０に対する信号ＳＷ１を“Ｈ”レベルにする。そのため、選択ロウ制御回路１４０のトランジスタ１４１がオン状態となる。選択ワード線ＷＬとメインワード線ＭＷＬとが電気的に接続される。その結果、キャパシタ１４４にチャージされた電荷がトランジスタ１４１を介してキャパシタ６１３にシェアされる。選択メモリセルが低抵抗状態の場合は、選択メインワード線ＭＷＬの電圧が電圧ＶＮＥＧから電圧Ｖ４Ｌに昇圧される。また、選択メモリセルが高抵抗状態の場合は、選択メインワード線ＭＷＬの電圧が電圧ＶＮＥＧから電圧Ｖ４Ｈに昇圧される。

本実施形態に係るシーケンサ５０は、選択メモリセルＭＣが第２特性から第１特性に遷移する前に、キャパシタ１４４にチャージされた電荷を、キャパシタ６１３にシェアする。キャパシタ１４４にチャージされた電荷が、キャパシタ６１３にシェアされることで、選択ワード線ＷＬの電圧が降圧される。その結果、選択ワード線ＷＬの電圧と、選択ワード線ＷＬの電圧と、の差が広がり、選択メモリセルＭＣに印加される電圧が昇圧される。低抵抗状態の選択メモリセルＭＣに流れるセル電流は、図３１の矢印Ｃ６に示すように、第２特性に沿って変動し、高抵抗状態の選択メモリセルＭＣに流れるセル電流は、図３１の矢印Ｃ７に示すように、第３特性に沿って変動する。

そして、図５２の時刻Ｔ３５〜時刻Ｔ３６において、低抵抗状態の選択メモリセルＭＣに係る選択ワード線ＷＬ及びメインワード線ＭＷＬの電圧が電圧Ｖ５Ｌ（Ｖ５Ｌ＝Ｖ４Ｌ＋ｄＶ５Ｌ）まで昇圧されると、図３０に示すように、低抵抗状態の選択メモリセルＭＣのセル電流は、第２特性に従って少なくなる（矢印Ｃ４参照）。また、高抵抗状態の選択メモリセルＭＣに係る選択ワード線ＷＬ及びメインワード線ＭＷＬの電圧が電圧Ｖ５Ｈまで昇圧される。

図５２の時刻Ｔ３６において、シーケンサ５０は、選択カラム制御回路１５０に対する信号ＳＷ６のレベルを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。シーケンサ５０は、選択カラム制御回路１５０に対する信号ＳＷ７のレベルを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。これにより、選択カラム制御回路１５０のトランジスタ１５１はオフ状態となり、トランジスタ１５２はオン状態となる。そのため、選択ローカルビット線ＬＢＬは、基準電圧ＶＳＳとなる。その結果、選択メモリセルＭＣに印加される電圧は大きく降圧される。そのため、図３２に示すように、低抵抗状態の選択メモリセルＭＣの特性は第２特性から第１特性へと遷移する（矢印Ｃ８参照）。そのため、選択メモリセルＭＣに流れるセル電流は、大きく減少する。

［時刻Ｔ３７〜］（ステップＳ５００４に対応）
時刻Ｔ３７〜における、選択メモリセルＭＣに関する動作を説明する。

シーケンサ５０は、キャパシタ６１３に保持される電荷をセンスアンプ回路６００に転送する。具体的には、シーケンサ５０は、選択ロウ制御回路１４０に対する信号ＳＷ１のレベルを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。そして、シーケンサ５０は、選択電圧転送回路６１０に対する信号ＳＷ４のレベルを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。これにより、選択電圧転送回路６１０のトランジスタ６１１がオン状態となる。そのため、キャパシタ６１３に保持された電荷がセンスアンプ回路６００に転送される。

これにより、センスアンプ回路６００は、電荷に基づいて、選択メモリセルＭＣの抵抗状態を判定することができる。

＜４−４−１−２−２＞非選択メモリセル、半選択メモリセルに関する動作
非選択メモリセルＭＣに関しては、第１実施形態で説明した原理と同様の理由により、読み出し動作中において、非選択メモリセルＭＣの両端に電圧差が発生しないため、セル電流は流れない。

以上の様にして、第４実施形態の変形例１に係る半導体記憶装置は、選択メモリセルＭＣの抵抗状態を電荷に変換できる。そして、電荷に基づいてセンスアンプ回路６００は選択メモリセルＭＣに記憶されたデータを判定することができる。

＜４−４−２＞効果
上述した実施形態によれば、半導体記憶装置は、セル電流Ｉｃｅｌｌの読み出しを行なっている最中、且つ選択メモリセルＭＣの特性が第２特性から第１特性に切り替わる前に、選択ローカルビット線ＬＢＬと、選択グローバルビット線ＧＢＬと、を接続する。第２実施形態と第４実施形態の変形例１で異なる点は、ビット線ではなくワード線をセンスアンプに接続する点である。このような場合においても、第２実施形態と同様の効果を得ることが可能である。

＜４−５＞第４実施形態の変形例２
次に、第４実施形態の変形例２について説明する。第４実施形態の変形例２では、読み出し動作において、ワード線に負電圧が印加され、ローカルビット線に正電圧が印加される場合について説明する。

＜４−５−１＞構成
第４実施形態の変形例２では、シーケンサ５０は、読み出し動作において、ローカルビット線ＬＢＬに負電圧を印加する。そして、シーケンサ５０は、読み出し動作において、ワード線ＷＬに正電圧を印加する。以下では、シーケンサ５０がこのような動作を実現できるカラムスイッチ回路、電圧転送回路、及びロウスイッチ回路について説明する。

＜４−５−１−１＞ロウスイッチ回路及び電圧転送回路
図５３を用いて、第４実施形態の変形例２に係る半導体記憶装置のロウスイッチ回路及び電圧転送回路について説明する。図５３は、第４実施形態の変形例２に係る半導体記憶装置のロウスイッチ回路及び電圧転送回路を示す回路図である。

図５３に示すように、ロウスイッチ回路１４は、ワード線ＷＬ毎にロウ制御回路１４０を備えている。

ロウ制御回路１４０は、メインワード線ＭＷＬと、ワード線ＷＬと、の接続を制御するＰＭＯＳトランジスタ１４７と、ワード線ＷＬに正電圧ＶＰＯＳを転送するＰＭＯＳトランジスタ１４５と、ワード線ＷＬに基準電圧ＶＳＳ（ＶＳＳ＜ＶＰＯＳ）を転送するＮＭＯＳトランジスタ１４６と、ワード線ＷＬの電荷を蓄積するキャパシタ１４４と、を備えている。

トランジスタ１４７は、“Ｌ”レベルの信号ＳＷ１に基づいてオン状態になり、メインワード線ＭＷＬと、ワード線ＷＬと、の接続を制御する。

トランジスタ１４５は、“Ｌ”レベルの信号ＳＷ２に基づいてオン状態になり、ワード線ＷＬに、正電圧ＶＰＯＳを転送する。

トランジスタ１４６は、“Ｈ”レベルの信号ＳＷ３に基づいてオン状態になり、ワード線ＷＬに、基準電圧ＶＳＳを転送する。

図５３に示すように、電圧転送回路６１０は、メインワード線ＭＷＬと、センスアンプ回路６００と、の接続を制御するＰＭＯＳトランジスタ６１５と、メインワード線ＭＷＬに正電圧ＶＰＯＳを転送するＰＭＯＳトランジスタ６１４と、メインワード線ＭＷＬの電荷を蓄積するキャパシタ６１３と、を備えている。

トランジスタ６１５は、“Ｌ”レベルの信号ＳＷ４に基づいてオン状態になり、メインワード線ＭＷＬと、センスアンプ回路６００と、の接続を制御する。

トランジスタ６１４は、“Ｌ”レベルの信号ＳＷ５に基づいてオン状態になり、メインワード線ＭＷＬに、電圧ＶＰＯＳを転送する。

＜４−５−１−２＞カラムスイッチ回路
図５４を用いて、第４実施形態の変形例２に係る半導体記憶装置のカラムスイッチ回路について説明する。図５４は、第４実施形態の変形例２に係る半導体記憶装置のカラムスイッチ回路を示す回路図である。

図５４に示すように、カラムスイッチ回路１５は、ローカルビット線ＬＢＬ毎にカラム制御回路１５０を備えている。

カラム制御回路１５０は、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、の接続を制御するＮＭＯＳトランジスタ１５１と、ローカルビット線ＬＢＬに基準電圧ＶＳＳを転送するＰＭＯＳトランジスタ１５３と、を備えている。

トランジスタ１５３は、“Ｌ”レベルの信号ＳＷ７に基づいてオン状態になり、ローカルビット線ＬＢＬに、基準電圧ＶＳＳを転送する。

＜４−５−２＞読み出し動作
図５５を用いて第４実施形態の変形例２に係る半導体記憶装置の読み出し動作を説明する。図５５は、第４実施形態の変形例２に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。

第４実施形態の変形例２に係る半導体記憶装置の読み出し動作の概要は、図４２で説明したものと同様である。第４実施形態の変形例２に係る半導体記憶装置の読み出し動作と、第４実施形態に係る半導体記憶装置の読み出し動作と、で異なる点は、選択メインワード線ＭＷＬ、選択ワード線ＷＬ、選択ローカルビット線の電圧、及び信号ＳＷ１〜ＳＷ７のレベルを反転させた点である。

具体的には、図５５に示すように、シーケンサ５０は、第４実施形態の信号ＳＷ２、ＳＷ３、ＳＷ５のレベルを反転させることにより、選択ワード線ＷＬ、選択メインワード線ＭＷＬに正電圧ＶＰＯＳ（例えば負電圧ＶＮＥＧを正負反転させた電圧）を供給できる。また、シーケンサ５０は、第４実施形態信号ＳＷ７のレベルを反転させることにより、選択ローカルビット線ＬＢＬに負電圧ＶＮＲＷ（例えば正電圧ＶＲＷを正負反転させた電圧）を供給できる。

＜４−５−３＞効果
上述した実施形態によれば、半導体記憶装置は、第４実施形態と同様に１回の読み出し動作において、セル電流Ｉｃｅｌｌの読み出しを２回行なっている。第４実施形態と第４実施形態の変形例２で異なる点は、読み出し動作において、ローカルビット線に負電圧が印加され、ワード線に正電圧が印加される点である。このような場合においても、第４実施形態と同様の効果を得ることが可能である。

＜４−６＞第４実施形態の変形例３
次に、第４実施形態の変形例３について説明する。

＜４−６−１＞読み出し動作
図５６を用いて第４実施形態の変形例３に係る半導体記憶装置の読み出し動作を説明する。図５６は、第４実施形態の変形例３に係る半導体記憶装置の読み出し動作を示すタイミングチャートである。

第４実施形態の変形例３に係る半導体記憶装置の読み出し動作の概要は、図５２で説明したものと同様である。第４実施形態の変形例３に係る半導体記憶装置の読み出し動作と、第４実施形態の変形例１に係る半導体記憶装置の読み出し動作と、で異なる点は、選択メインワード線ＭＷＬ、選択ワード線ＷＬ、選択ローカルビット線の電圧、及び信号ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ７のレベルを反転させた点である。

具体的には、図５６に示すように、シーケンサ５０は、信号ＳＷ２、ＳＷ３、ＳＷ５のレベルを反転させることにより、選択ワード線ＷＬ、選択メインワード線ＭＷＬに正電圧ＶＰＯＳ（例えば負電圧ＶＮＥＧを正負反転させた電圧）を供給できる。また、シーケンサ５０は、信号ＳＷ７のレベルを反転させることにより、選択ローカルビット線ＬＢＬに負電圧ＶＮＲＷ（例えば正電圧ＶＲＷを正負反転させた電圧）を供給できる。

＜４−６−２＞効果
上述した実施形態によれば、半導体記憶装置は、セル電流Ｉｃｅｌｌの読み出しを行なっている最中、且つ選択メモリセルＭＣの特性が第２特性から第１特性に切り替わる前に、選択メインワード線ＭＷＬと、選択ワード線ＷＬと、を接続する。第４実施形態の変形例１と第４実施形態の変形例３で異なる点は、読み出し動作において、ローカルビット線ＬＢＬに負電圧が印加され、ワード線ＷＬに正電圧が印加される点である。このような場合においても、第４実施形態の変形例１と同様の効果を得ることが可能である。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…半導体記憶装置
１０…メモリセルアレイ
１２、１５…カラムスイッチ回路
１３、１４…ロウスイッチ回路
２０、６０…センスアンプ
３０、８０…カラムデコーダ
４０、７０…ロウデコーダ
５０…シーケンサ
１００…サブセルアレイ
１２０、１５０…カラム制御回路
１２１、１２２、１２３、１２５、１２６、１３１、１３２、１３３、１３４、１４１、１４２、１４３、１４５、１４６、１５２、１５２、１５３、２１１、２１２、２１４、６１１、６１２、６１４、…トランジスタ
１２４、１４４、２１３、６１３…キャパシタ
１３０、１４０…ロウ制御回路
２００、６００…センスアンプ回路
２１０、６１０…電圧転送回路

Claims

データを記憶する抵抗変化型のメモリセルと、
前記メモリセルに流れる電流に基づく電荷をチャージする第１チャージ部と、
スイッチ素子を介して前記第１チャージ部に接続された第２チャージ部と、
前記第２チャージ部にチャージされた電荷に基づいて、前記メモリセルに記憶されているデータを判定するセンスアンプと、
前記第１チャージ部、前記第２チャージ部、及び前記センスアンプを制御する制御回路と、
を備え、
前記制御回路は読み出し動作において、
前記第１チャージ部に前記メモリセルに流れる電流に基づく第１電荷をチャージし、
前記スイッチ素子をオンすることにより、チャージされた前記第１電荷に基づく第２電荷を前記第２チャージ部にシェアし、
前記第１チャージ部に前記メモリセルに流れる電流に基づく第３電荷をチャージし、
前記スイッチ素子をオンすることにより、前記第２電荷及び前記第３電荷に基づく第４電荷を前記第２チャージ部にシェアし、
シェアされた前記第４電荷を前記センスアンプに供給することで、前記メモリセルに記憶されているデータを判定する
半導体記憶装置。
前記メモリセルの第１端、及び前記第１チャージ部に接続される第１配線と、
前記メモリセルの第２端に接続される第２配線と、
を更に備え、
前記制御回路は読み出し動作において、
前記第１配線を充電し、
前記第１配線を充電した後、前記第２配線を充電することで、前記メモリセルに電流を流す
請求項１に記載の半導体記憶装置。
前記制御回路は読み出し動作において、
前記第１チャージ部に、前記メモリセルに流れる電流に基づく第３電荷をチャージする前に、前記第１配線を充電し、
前記第１配線の充電をとめることで、前記メモリセルに電流を流して前記第３電荷をチャージする
請求項２に記載の半導体記憶装置。
データを記憶する抵抗変化型のメモリセルと、
前記メモリセルに流れる電流に基づく電荷をチャージする第１チャージ部と、
スイッチ素子を介して前記第１チャージ部に接続された第２チャージ部と、
前記第２チャージ部にチャージされた電荷に基づいて、前記メモリセルに記憶されているデータを判定するセンスアンプと、
前記第１チャージ部、前記第２チャージ部、及び前記センスアンプを制御する制御回路と、
を備え、
前記制御回路は、読み出し動作において、
前記第１チャージ部に、前記メモリセルに流れる電流に基づき電荷をチャージし、
前記第１チャージ部に前記メモリセルに流れる電流に基づく第１電荷のチャージが完了する前に、前記スイッチ素子をオンすることにより前記第２チャージ部に第２電荷をシェアし、
前記第２チャージ部に前記第２電荷がシェアされた後、
シェアされた前記第２電荷を、前記センスアンプに供給することで、前記メモリセルに記憶されているデータを判定する
半導体記憶装置。
前記メモリセルの第１端、及び前記第１チャージ部に接続される第１配線と、
前記メモリセルの第２端に接続される第２配線と、
を更に備え、
前記制御回路は、読み出し動作において、
前記第１配線を充電し、
前記第１配線の充電した後、前記第２配線を充電することで、前記メモリセルに電流を流す
請求項４に記載の半導体記憶装置。