JP2010140526A - 半導体装置 - Google Patents

Abstract

【課題】抵抗変化型メモリセルの書き込み、消去動作時の非選択ビットラインの充放電によるディスターブを回避することが可能な半導体装置を提供する。
【解決手段】メモリセル１１１がアレイ状に配列されたメモリセルアレイ１１０と、複数のビットラインＢＬと、ワードラインＷＬと、メモリセルの第１の電極を含みまたは第１の電極に接続されたプレート電圧供給ラインＬＶＰＬＡＴＥと、選択されたビットラインとデータアクセスラインとを接続するカラムスイッチ１６０と、カラムスイッチによって選択されない非選択ビットラインをプレートラインの電位にプリチャージするプリチャージ部と、を有し、メモリセル１１１は、第１の電極と第２の電極との間に記憶層が挟まれて形成され、第１の電極と第２の電極との間に電圧が印加されることによって抵抗値が変化する記憶素子１１２と、アクセストランジスタ１１３と、を含む。
【選択図】図７

Description

本発明は、抵抗変化型メモリ素子を有する半導体装置に関するものである。

抵抗変化型メモリを有する半導体装置は、たとえば特許文献１に提案されている。
以下、非特許文献１を参照して抵抗変化型メモリセルの構成について説明する。

図１は、抵抗変化型メモリセルの構成について説明するための図である。

１つのメモリセルＭＣは、図１に示すように、選択トランジスタを形成する１つのトランジスタＴ１と記憶素子を形成する１つの抵抗Ｒ１により構成される。すなわち、１メモリセルは１トランジスタ１抵抗（１Ｔ１Ｒ）により構成される。
下部電極（図１では第４メタル層）１１と上部電極１２間に抵抗変化層１３とイオン源層１４を挟み、抵抗変化層１３に伝導経路があるか、ないかで記憶素子として機能する。抵抗変化層はたとえばＳｉ０_２等の絶縁体であり、イオン源層はたとえばＳ，Ｓｅ，Ｔｅの内少なくとも１種のカルコゲン元素とＣｕ、Ａｇ、Ｚｎの内少なくとも１種の金属元素とを含む導電層である。伝導経路はこの金属元素を含んで形成される。

抵抗Ｒ１は、書き込み（Ｗｒｉｔｅ、以下ライトという場合もある）時には低抵抗化され、消去（Ｅｒａｓｅ、以下イレーズという場合もある）時には高抵抗化される。

図２（Ａ），（Ｂ）は、抵抗変化型メモリセルの低抵抗化（Write）、高抵抗化（Erase）時の電位関係を示す図である。図３（Ａ），（Ｂ）は、抵抗変化型メモリセルの低抵抗化（Write）、高抵抗化（Erase）時の等価回路である。図４は、Write電流値とWrite抵抗との関係を示す図である。

図２に示すように、電流印加極性を変えることでライト（Write）・イレーズ（Erase）を切り替えている。抵抗変化型メモリセルの低抵抗化（Write）時には、図２（Ａ）に示すように、上部電極１２に３Ｖを印加し、下部電極１１に０Ｖを印加する。これにより、イオン源層１４内でイオン化した金属元素が抵抗変化層１３内に拡散して伝導経路が形成されて、メモリセルは低抵抗化される。
抵抗変化型メモリセルの高抵抗化（Erase）時には、図２（Ｂ）に示すように、上部電極１２に０Ｖを印加し、下部電極１１に１．７Ｖを印加する。これにより、抵抗変化層１３内に拡散した金属元素がイオン源層１４内に戻り、メモリセルは高抵抗化される。
図３（Ａ），（Ｂ）において、低抵抗化（Write）、高抵抗化（Erase）時の電流の方向は抵抗体に記述した矢印で判断する。
また、図４に示すように、ライト（Write）電流値によってメモリセルの抵抗が変化する。

非特許文献１には、ライト（Write）電流を制御することで多値記憶を達成する例が記載されている。

<A Novel Resistance Memory with High Scalability and Nanosecond Switching> K. Aratani, K. Ohba, T. Mizuguchi, S. Yasuda, T. Shiimoto, T. Tsushima, T. Sone, K. Endo, A. Kouchiyama, S. Sasaki, A. Maesaka, N. Yamada, and H. Narisawa , Technical Digest IEDM 2007, pp.783-786

上述したメモリセルをアレイ状に配列したメモリセルアレイにおいて、選択カラムのみ書き込み・消去パルスを印加する方式で、プレート（ＰＬＡＴＥ）電位の初期値を０Ｖとした場合の問題点を説明する。

図５は、メモリセルアレイの構成例を示す図である。図６（Ａ）〜（Ｈ）は、図５の回路の消去動作時の動作波形を示す図である。

選択されるメモリセルをＣｅｌｌ００とすると、選択されたビットラインＢＬのみにパルスを印加するため、ワードラインＷＬとカラムセレクト信号ＣＳＬが活性化される。
その後、一定期間、ビットラインＢＬ＜０＞にパルスを印加することで消去動作を実施する。このとき、非選択ビットラインＢＬ＜１＞はフローティング状態となるが、初期のビットラインＢＬ電位が不定であるためディスターブ（Disturb）が発生する可能性がある。
たとえば、図６（Ｈ）に示すように、ビットラインＢＬ＜1＞のレベルが電源電圧ＶＤＤであった場合、ビットラインＢＬ電位を放電するために過渡的に放電電流が非選択セルに流れる。この動作がディスターブとなるおそれがある。
ここでは、消去動作について説明したが、書き込み動作についても同様のディスターブが発生するおそれがある。

本発明は、抵抗変化型メモリセルの書き込み、消去動作時の非選択ビットラインの充放電によるディスターブを回避することが可能な半導体装置を提供することにある。

本発明の半導体装置は、複数のメモリセルがアレイ状に配列されたメモリセルアレイと、上記メモリセルの列配列に対応して形成された複数のビットラインと、上記メモリセルの行配列に対応して形成されたワードラインと、上記メモリセルの第１の電極を含みまたは当該第１の電極に接続されたプレートラインと、選択された上記ビットラインとデータアクセスラインとを接続するカラムスイッチと、上記カラムスイッチによって選択されない非選択ビットラインを前記プレートラインの電位にプリチャージするプリチャージ部と、を有し、上記メモリセルは、第１の電極と第２の電極との間に記憶層が挟まれて形成され、上記プレートラインに含まれまたは接続される上記第１の電極と第２の電極との間に電圧を印加することによって抵抗値が変化する記憶素子と、上記第２の電極と対応する列に配線されたビットラインとの間に接続され、ゲートが対応する行に配線された上記ワードラインに接続されたアクセストランジスタと、を含む。

本発明によれば、抵抗変化型メモリセルの書き込み、消去動作時の非選択ビットラインの充放電によるディスターブを回避することができる。

以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（半導体装置の第１の構成例）
２．第２の実施形態（半導体装置の第２の構成例）
３．第３の実施形態（半導体装置の第２の構成例）

＜１．第１の実施形態＞
図７は、本発明の実施形態に係る半導体装置の全体構成を示すブロック図である。

半導体装置１００は、図７に示すように、メモリセルアレイ部１１０、プリデコーダ１２０、Ｘアドレス（ロウアドレス）デコーダ１３０、ワードラインドライバ１４０、カラムスイッチ（ＣＳＷ）ドライバ１５０、およびカラムスイッチ１６０を有する。
半導体装置１００は、リード・ライト・イレーズ制御部（以下、制御部）１７０、プレートドライバ１８０、ライト・イレーズドライバ（以下、ライトドライバ）１９０、センスアンプ２００、および入出力バッファ（Input/Output Buffer）２１０を有している。

メモリセルアレイ部１１０は、複数の抵抗変化型ＲＡＭセル（メモリセル）１１１がｍ行ｎ列（ｍ×ｎ）のマトリクス状に配置されている。ただし、図７においては、図面の簡単化のために２×２のマトリクスとして示している。抵抗変化型メモリ１１１は、図１に示したイオン伝導型メモリが例示されるが、他のタイプのメモリ(磁気抵抗メモリ、相変化メモリなど)であっても良い。
さらに、本第１の実施形態のメモリセルアレイ部１１０は、１行分のダミーメモリセルＤＣＥＬが形成されている。

例としてメモリセル１１１が図１のデバイス構造を有するものとする。

本実施形態においては、１トランジスタ１抵抗素子のメモリセル１１１に対して、カラムスイッチによって選択されない非選択ビットラインを前記プレート電位にプリチャージするように構成される。
プリチャージ動作は、セル書き込み動作および消去動作時の少なくとも一方の動作に実施される構成を含む。本実施形態では、たとえばセル書き込み動作および消去動作時にプリチャージ動作を行う。
また、セル書き込みおよび消去動作に対して、それぞれ任意にプリチャージ動作する、しないを選択可能な構成を含む。
また、セル書き込みおよび消去動作中は、プリチャージをオフし、ビットライン電圧をダイナミックに保持することでディスターブを回避する構成を含む。
また、プリチャージ動作は、ダミーメモリセルＤＣＥＬ（１Ｔ１Ｒメモリセルにおいて抵抗素子を除いた１Ｔのみで構成された素子）によって実施される構成を含む。
ダミーメモリセルＤＣＥＬの抵抗素子を除く方法は、物理的に抵抗素子が無い（パターンが無い）構成を含む。
ダミーメモリセルＤＣＥＬの抵抗素子を除く方法は、物理的には抵抗素子が存在するが、低抵抗状態にしてあるため抵抗が無いのと等価な状態を含む。

メモリセル１１１は、第１の電極と第２の電極との間に記憶層が挟まれて形成され、第１の電極と第２の電極との間に印加される電圧によって抵抗値が変化する記憶素子（抵抗）１１２と、ワードラインＷＬによって制御されるアクセストランジスタ１１３を有する。

メモリセルアレイ部１１０においては、メモリセル１１１の行配列にそれぞれ対応した、各行に、アクセストランジスタ用のワードラインＷＬ＜０＞〜ＷＬ＜ｍ＞が配線されている。
また、メモリセルアレイ部１１０においては、メモリセル１１１の列配列にそれぞれ対応した、各列に、ビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞が、ワードラインＷＬ＜０＞〜ＷＬ＜ｍ＞と直交するように配線されている。

そして、同一行に配置されたメモリセル１１１のアクセストランジスタ１１３のゲート電極は、対応する行に配線されたワードラインＷＬ＜０＞〜ＷＬ＜ｍ＞に共通に接続されている。
また、同一列に配置されたメモリセル１１１のアクセストランジスタ１１３の一方の拡散層（一方のソース・ドレイン領域）が、対応する列に配線されたビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞に共通に接続されている。
また、各メモリセル１１１において、記憶素子（抵抗）１１２の一端がプレート電圧供給ラインＬＶＰＬＡＴＥに接続され、他端がアクセストランジスタ１１３の他方の拡散層（他方のソース・ドレイン領域）に接続されている。
メモリセル１１１は、第１電極がプレート電圧供給ラインＬＶＰＬＡＴＥと同じ導電層で形成され、あるいは別の導電層で形成されてプレート電圧供給ラインＬＶＰＬＡＴＥに接続される。
また、メモリセル１１１は、第２電極がアクセストランジスタ１１３の他方の拡散層（他方のソース・ドレイン領域）に接続されている。

図８（Ａ），（Ｂ）は、本第１の実施形態に係るダミーメモリセルＤＣＥＬの構成例を示す図である。図８（Ａ）は等価回路を示し、図８（Ｂ）は断面構造を簡略化して示している。

ダミーメモリセルＤＣＥＬは、メモリセル１１１と同様の構成を有する。
ただし、図８（Ａ），（Ｂ）に示すように、抵抗素子が無い状態のアクセストランジスタＡＴのみを有するメモリ素子として形成される。
たとえば図８（Ｂ）に示すように、下部電極（図８では第４メタル層）１０１と上部電極１０２間に抵抗変化層１０３とイオン源層１０４を挟むことなく、下部電極１０１と上部電極１０２が直接接続される。

ダミーメモリセルＤＣＥＬのアクセストランジスタＡＴのゲートはダミーワードラインＤＷＬに接続されている。
アクセストランジスタＡＴの一方の拡散層（一方のソース・ドレイン領域）が、対応する列に配線されたビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞に接続されている。
アクセストランジスタＡＴの他方の拡散層（一方のソース・ドレイン領域）が、プレート電圧供給ラインＬＶＰＬＡＴＥに共通に接続されている。

プリデコーダ１２０は、入力アドレスをプリデコードして、Ｘアドレス系とＹアドレス系に分け、Ｘアドレスデコーダ１３０およびカラムスイッチドライバ１５０に供給する。
プリデコーダ１２０は、たとえばＹアドレスデコーダを含んで構成される。

図９は、本実施形態に係るＹアドレスデコーダの基本的な構成例を示す回路図である。
図９のＹアドレスデコーダ１２０Ａは、基本的な構成として２アドレスＹ０，Ｙ１の入力に対応した構成を有している。

このＹアドレスデコーダ１２０Ａは、２入力のＮＡＮＤ回路ＮＡ１２１〜ＮＡ１２４、インバータＩＶ１２１〜１２４、およびノット回路ＮＯＴ１２１〜１２４を有する。
ＮＡＮＤ回路ＮＡ１２１，ＮＡ１２３の第１入力、並びに、インバータＩＶ１２１、ＩＶ１２３の入力がＹアドレスＹ０の入力ラインに接続されている。
ＮＡＮＤ回路ＮＡ１２１の第２入力、ＮＡＮＤ回路ＮＡ１２２の第２入力、並びに、インバータＩＶ１２２，ＩＶ１２４の入力がＹアドレスＹ１の入力ラインに接続されている。そして、インバータＩＶ１２１の出力がＮＡＮＤ回路ＮＡ１２２の第１入力に接続され、インバータＩＶ１２２の出力がＮＡＮＤ回路ＮＡ１２３の第２入力に接続されている。インバータＩＶ１２３の出力がＮＡＮＤ回路ＮＡ１２４の第１入力に接続され、インバータＩＶ１２４の出力がＮＡＮＤ回路ＮＡ１２４の第２入力に接続されている。
ＮＡＮＤ回路ＮＡ１２１の出力がノット回路ＮＯＴ１２１の入力に接続され、ＮＡＮＤ回路ＮＡ１２２の出力がノット回路ＮＯＴ１２２の入力に接続されている。ＮＡＮＤ回路ＮＡ１２３の出力がノット回路ＮＯＴ１２３の入力に接続され、ＮＡＮＤ回路ＮＡ１２４の出力がノット回路ＮＯＴ１２４の入力に接続されている。

このＹアドレスデコーダ１２０においては、Ｙアドレス（Ｙ１，Ｙ０）が（０，０）の場合、ノット回路ＮＯＴ１２４からＹセレクト信号Ｙ ＳＥＬ３がアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（０，１）の場合、ノット回路ＮＯＴ１２３からＹセレクト信号Ｙ ＳＥＬ２が活性化されたアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（１，０）の場合、ノット回路ＮＯＴ１２２からＹセレクト信号Ｙ ＳＥＬ１が活性化されたアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（１，１）の場合、ノット回路ＮＯＴ１２１からＹセレクト信号Ｙ ＳＥＬ０が活性化されたアクティブのハイレベルで出力される。

Ｘアドレスデコーダ１３０は、ＸアドレスＸ０、Ｘ１、・・を受けて選択するワードラインを指定するＸセレクト信号Ｘ ＳＥＬ０，１，・・・をアクティブ（たとえばハイレベル）にしてワードラインドライバ１４０に出力する。

図１０は、本実施形態に係るＸアドレスデコーダの基本的な構成例を示す回路図である。
図１０のＸアドレスデコーダ１３０は、基本的な構成として２アドレスＸ０，Ｘ１の入力に対応した構成を有している。

このＸアドレスデコーダ１３０は、２入力のＮＡＮＤ回路ＮＡ１３１〜ＮＡ１３４、インバータＩＶ１３１〜１３４、およびノット回路ＮＯＴ１３１〜１３４を有する。
ＮＡＮＤ回路ＮＡ１３１，ＮＡ１３３の第１入力、並びに、インバータＩＶ１３１、ＩＶ１３３の入力がＸアドレスＸ０の入力ラインに接続されている。
ＮＡＮＤ回路ＮＡ１３１の第２入力、ＮＡＮＤ回路ＮＡ１３２の第２入力、並びに、インバータＩＶ１３２，ＩＶ１３４の入力がＸアドレスＸ１の入力ラインに接続されている。そして、インバータＩＶ１３１の出力がＮＡＮＤ回路ＮＡ１３２の第１入力に接続され、インバータＩＶ１３２の出力がＮＡＮＤ回路ＮＡ１３３の第２入力に接続されている。インバータＩＶ１３３の出力がＮＡＮＤ回路ＮＡ１３４の第１入力に接続され、インバータＩＶ１３４の出力がＮＡＮＤ回路ＮＡ１３４の第２入力に接続されている。
ＮＡＮＤ回路ＮＡ１３１の出力がノット回路ＮＯＴ１３１の入力に接続され、ＮＡＮＤ回路ＮＡ１３２の出力がノット回路ＮＯＴ１３２の入力に接続されている。ＮＡＮＤ回路ＮＡ１３３の出力がノット回路ＮＯＴ１３３の入力に接続され、ＮＡＮＤ回路ＮＡ１３４の出力がノット回路ＮＯＴ１３４の入力に接続されている。

このＸアドレスデコーダ１３０においては、Ｘアドレス（Ｘ１，Ｘ０）が（０，０）の場合、ノット回路ＮＯＴ１３４からＸセレクト信号Ｘ ＳＥＬ３がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（０，１）の場合、ノット回路ＮＯＴ１３３からＸセレクト信号Ｘ ＳＥＬ２がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（１，０）の場合、ノット回路ＮＯＴ１３２からＸセレクト信号Ｘ ＳＥＬ１がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（１，１）の場合、ノット回路ＮＯＴ１３１からＸセレクト信号Ｘ ＳＥＬ０がアクティブのハイレベルで出力される。

ワードラインドライバ１４０は、Ｘアドレスデコーダ１２０によるＸセレクト信号Ｘ ＳＥＬ、制御部１７０によるワードラインイネーブル信号ＷＬＥＮに応答して、Ｘアドレスで指定されたワードラインＷＬを駆動する（ハイレベルに設定する）。

図１１は、本実施形態に係るワードラインドライバの構成例を示す図である。

図１１のワードラインドライバ１４０は、２入力のＮＡＮＤ回路ＮＡ１４１，ＮＡ１４２、およびノット回路ＮＯＴ１４１，ＮＯＴ１４２を有する。
ＮＡＮＤ回路ＮＡ１４１にはＸアドレスデコーダ１３０で生成されたＸセレクト信号Ｘ ＳＥＬ０および制御部１７０によるワードラインイネーブル信号ＷＬＥＮが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４１に出力される。
このノット回路ＮＯＴ１４１を介した駆動信号によりＸアドレスにより指定された行のワードラインＷＬが駆動される。

同様に、ＮＡＮＤ回路ＮＡ１４２にはＸアドレスデコーダ１３０で生成されたＸセレクト信号Ｘ ＳＥＬ１および制御部１７０によるワードラインイネーブル信号ＷＬＥＮが入力され、その否定的論理積の結果がノット回路ＮＯＴ１４２に出力される。
このノット回路ＮＯＴ１４２を介した駆動信号によりＸアドレスにより指定された行のワードラインＷＬが駆動される。

カラムスイッチドライバ１５０は、ＹアドレスデコーダよるＹセレクト信号Ｙ ＳＥＬ、制御部１７０によるカラムスイッチイネーブル信号ＹＳＷＥＮに応答して、カラムスイッチ信号ＳＣＳＷを生成する。
カラムスイッチドライバ１５０は、このカラムスイッチ信号ＳＣＳＷによりＹアドレスで指定されたカラムスイッチを駆動する（オン状態にする）。

図１２は、本実施形態に係るカラムスイッチドライバの構成例を示す図である。

図１２のカラムスイッチドライバ１５０は、２入力のＮＡＮＤ回路ＮＡ１５１，ＮＡ１５２、およびノット回路ＮＯＴ１５１，ＮＯＴ１５２を有する。
ＮＡＮＤ回路ＮＡ１５１にはＹアドレスデコーダ１２０Ａで生成されたＹセレクト信号Ｙ ＳＥＬ０および制御部１７０によるカラムスイッチイネーブル信号ＹＳＷＥＮが入力され、その否定的論理積の結果がノット回路ＮＯＴ１５１に出力される。
このノット回路ＮＯＴ１５１を介した駆動信号によりＸアドレスにより指定された列のカラムスイッチが駆動される。

同様に、ＮＡＮＤ回路ＮＡ１５２にはＹアドレスデコーダ１２０Ａで生成されたＹセレクト信号Ｙ ＳＥＬ１および制御部１７０によるカラムスイッチイネーブル信号ＹＳＷＥＮが入力され、その否定的論理積の結果がノット回路ＮＯＴ１５２に出力される。
このノット回路ＮＯＴ１５２を介した駆動信号によりＸアドレスにより指定された列のカラムスイッチが駆動される。

カラムスイッチ１６０は、各ビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞とカラムビットラインＣＢＬとを選択的に接続する複数のカラムスイッチが各ビットライン単位で配置されている。
カラムスイッチ１６０は、カラムスイッチドライバ１５０によりＹアドレスで指定されたカラムスイッチが駆動される（オン状態となる）。

本回路方式はワードラインＷＬ、カラムスイッチ信号ＳＣＳＷ共に０Ｖ〜ＶＤＤの振幅を有する。
ワードラインＷＬの電位を制御することで、書き込み（ライト）、消去（イレーズ）、読み出し（リード）動作それぞれに最適化された電圧に振幅させる方式も可能である。
ワードライン電位の制御方法の１つとして、ワードラインＷＬの電位を複数用意しておいて、動作に応じて切り替える構成を採用することが可能である。

図１３は、ワードラインの電位を複数用意しておいて、動作に応じて切り替える回路構成例を示す図である。

この回路１４０Ａは、ＰＭＯＳトランジスタＰＴ１４１〜ＰＴ１４４、ＮＭＯＳトランジスタＮＴ１４１、およびノードＮＤ１４１を有する。

ＰＭＯＳトランジスタＰＴ１４１〜ＰＴ１４３のドレインがノードＮＤ１４１に共通に接続されている。
ＰＭＯＳトランジスタＰＴ１４１のソースが電圧ＶＧＲの供給ラインに接続され、ゲートがローレベルでアクティブのリードイネーブル信号／ＲＤＥの供給ラインに接続さている。
ＰＭＯＳトランジスタＰＴ１４２のソースが電圧ＶＧＷの供給ラインに接続され、ゲートがローレベルでアクティブのライトイネーブル信号／ＷＥの供給ラインに接続さている。
ＰＭＯＳトランジスタＰＴ１４３のソースが電圧ＶＧＥの供給ラインに接続され、ゲートがローレベルでアクティブのイレーズ（消去）イネーブル信号／ＥＲＳＥの供給ラインに接続さている。
ＰＭＯＳトランジスタＰＴ１４４のソースがノードＮＤ１４１に接続され、ドレインがＮＭＯＳトランジスタＮＴ１４１のドレインに接続され、ＮＭＯＳトランジスタＮＴ１４１のソースが接地されている。
そして、ＰＭＯＳトランジスタＰＴ１４４のゲートおよびＮＭＯＳトランジスタＮＴ１４１のゲートに入力信号が供給される。

すなわち、ＰＭＯＳトランジスタＰＴ１４４およびＮＭＯＳトランジスタＮＴ１４１によりＣＭＯＳバッファが形成され、その電源側レベルは、各イネーブル信号で選択したレベルとなる。
ワードライン電位の制御方法の他の方法として、ワードラインＷＬ用電源を共有し、動作に応じてワードラインＷＬの電源電位そのものを切り替える構成を採用することが可能である。

図１４は、ワードライン電源を共有し、動作に応じてワードラインＷＬの電源電位そのものを切り替える回路構成例を示す図である。

図１４の回路１４０Ｂは、ＰＭＯＳトランジスタＰＴ１４５〜ＰＴ１４８、ＮＭＯＳトランジスタＮＴ１４２、およびオペアンプＯＰ１４１（負帰還バッファ）を有する。

ＰＭＯＳトランジスタＰＴ１４５〜ＰＴ１４７のドレインがオペアンプＯＰ１４１の非反転入力端子（＋）に共通に接続されている。
ＰＭＯＳトランジスタＰＴ１４５のソースがリファレンス電圧ＶＲＥＦＧＲの供給ラインに接続され、ゲートがローレベルでアクティブのリードイネーブル信号／ＲＤＥの供給ラインに接続さている。
ＰＭＯＳトランジスタＰＴ１４６のソースがリファレンス電圧ＶＲＥＦＧＷの供給ラインに接続され、ゲートがローレベルでアクティブのライトイネーブル信号／ＷＥの供給ラインに接続さている。
ＰＭＯＳトランジスタＰＴ１４７のソースがリファレンス電圧ＶＲＥＦＧＥの供給ラインに接続され、ゲートがローレベルでアクティブのイレーズイネーブル信号／ＥＲＳＥの供給ラインに接続さている。
オペアンプＯＰ１４１の出力は自身の反転入力端子（−）に帰還されている。
ＰＭＯＳトランジスタＰＴ１４８のソースがオペアンプＯＰ１４１の出力に接続され、ドレインがＮＭＯＳトランジスタＮＴ１４２のドレインに接続され、ＮＭＯＳトランジスタＮＴ１４２のソースが接地されている。

このように、図１４の回路は、ワードラインＷＬの電源を共有し、動作に応じてワードラインＷＬの電源電位そのものを切り替える。
本構成の場合、ワードラインＷＬの電源リファレンス電圧を複数用意しておき、負帰還バッファの入力電圧を切り替える構成となっている。

制御部１７０は、リード信号ＲＤをアクティブで受けると、リードイネーブル信号ＲＤＥをアクティブにして、センスアンプ２００に出力する。
制御部１７０は、ライト信号ＷＲＴを受けると、ライトイネーブル信号ＷＥ、ライトドライブ信号ＷＤＲＶＥをライトドライバ１９０およびプレートドライバ１８０に出力する。
制御部１７０は、イレーズ信号ＥＲＳを受けると、イレーズイネーブル信号ＥＲＳＥ、ライトドライブ信号ＷＤＲＶＥをライトドライバ１９０およびプレートドライバ１８０に出力する。

プレートドライバ１８０は、書き込み（ライト）、消去（イレーズ）、読み出し（リード）時のプレート電圧供給ラインＬＶＰＬＡＴＥの電位を制御する。
プレートドライバ１８０は、パルス信号により書き込み、消去、読み出し時のプレート電圧供給ラインＬＶＰＬＡＴＥの電位を制御する。

図１５は、書き込み、消去パルス印加するプレートドライバの構成例を示す図である。

図１５のプレートドライバ１８０は、３入力ＮＯＲ回路ＮＲ１８１、ノット回路ＮＯＴ１８１、ＰＭＯＳトランジスタＰＴ１８１、およびＮＭＯＳトランジスタＮＴ１８１を有する。

ＮＯＲ回路ＮＲ１８１の第１入力がリードイネーブル信号ＲＤＥの供給ラインに接続され、負入力である第２入力がライトイネーブル信号ＷＥの供給ラインに接続され、第３入力がイレーズイネーブル信号ＥＲＳＥの供給ラインに接続されている。
ＮＯＲ回路ＮＲ１８１の出力はノット回路ＮＯＴ１８１の出力に接続されている。ノット回路ＮＯＴ１８１の出力はＣＭＯＳバッファを形成するＰＭＯＳトランジスタＰＴ１８１のゲートおよびＮＭＯＳトランジスタＮＴ１８１のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ１８１のソースがプレート電圧ＶＰＬＴの供給ラインに接続され、ドレインがＮＭＯＳトランジスタＮＴ１８１のドレインに接続され、ＮＭＯＳトランジスタＮＴ１８１のソースが接地されている。

図１５の回路は、プレート電位を電圧ＶＰＬＴ〜０Ｖで振幅させる例である。
電圧ＶＰＬＴは書き込み、消去動作でそれぞれ最適な電圧を設定できる。
ＶＰＬＴ電位は図１３、図１４で示したようなワードラインＷＬ電源と同様の構成で任意の電圧設定も可能である。

図１６は、書き込み、消去パルス印加するプレートドライバの他の構成例を示す図である。

図１６の回路が図１５の回路と異なる点は、ＮＯＲ回路ＮＲ１８１の第１入力が負入力となっている点にある。
図１５の回路構成では読み出し時にプレート電位を０Ｖと設定する構成だが、図１６に示すように回路論理を変更させることでプレート電位をハイ（Ｈ）状態で読み出しさせる方式も可能である。

ライトドライバ１９０は、書き込み、消去時に、カラムビットラインＣＢＬを通して、ビットラインを所定の電位にドライブする。

図１７は、本実施形態に係るライトドライバのビットラインドライバの構成例を示す図である。

図１７のライトドライバ１９０Ａは、ＰＭＯＳトランジスタＰＴ１９１，ＰＴ１９２、ＮＭＯＳトランジスタＮＴ１９１，ＮＴ１９２、およびインバータＩＶ１９１，ＩＶ１９２３を有する。

ＰＭＯＳトランジスタＰＴ１９１のソースがビットライン電圧ＶＢＬの供給ラインに接続され、ドレインがＰＭＯＳトランジスタＰＴ１９２のソースに接続されている。ＰＭＯＳトランジスタＰＴ１９２のドレインがＮＭＯＳトランジスタＮＴ１９１のドレインに接続されている。ＮＭＯＳトランジスタＮＴ１９１のソースがＮＭＯＳトランジスタＮＴ１９２のドレインに接続されている、ＮＭＯＳトランジスタＮＴ１９２のソースが接地されている。
ＰＭＯＳトランジスタＰＴ１９１のゲートがインバータＩＶ１９１の出力に接続されている。
インバータＩＶ１９１の入力およびＮＭＯＳトランジスタＮＴ１９２のゲートがドライブイネーブル信号ＤＲＶＥの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ１９２のゲートおよびＮＭＯＳトランジスタＮＴ１９１のゲートがライトイネーブル信号ＷＥの供給ラインおよびインバータＩＶ１９２の出力に接続されている。
インバータＩＶ１９２の入力はイレーズイネーブル信号ＥＲＳＥの供給ラインに接続されている。
このライトドライバ１９０Ａは、クロックドインバータとしての機能を有する。

図１７は、書き込み、消去パルスを印加するビットラインＢＬのドライバ回路を示している。
図１７の回路は、ビットラインＢＬの電位をＶＢＬ〜Ｖで振幅させる例である。
ビットライン電圧ＶＢＬは書き込み、消去動作でそれぞれ最適な電圧を設定できる。
ＶＢＬ電位は図１３、図１４で示したようなワードラインＷＬ電源と同様の構成で任意の電圧設定も可能である。

センスアンプ２００は、リードデータを増幅して入出力バッファ２１０に出力する。

図１８は、本実施形態に係るセンスアンプの構成例を示す図である。

図１８のセンスアンプ２００は、電流源Ｉ２０１、ＮＭＯＳトランジスタＮＴ２０１、オペアンプＯＰ２０１(負帰還アンプ)、転送ゲートＴＭ２０１、インバータＩＶ２０１，ＩＶ２０２、おおよびノードＮＤ２０１，ＮＤ２０２を有する。

電流源Ｉ２０１は、電源電圧源ＶＤＤおよびノードＮＤ２０１に接続されている。
ノードＮＤ２０１には、インバータＩＶ２０１の入力およびＮＭＯＳトランジスタＮＴ２０１のドレインが接続されている。
ＮＭＯＳトランジスタＮＴ２０１のソースがノードＮＤ２０２に接続されている。
ノードＮＤ２０２には、オペアンプＯＰ２０１の反転入力端子（−）および転送ゲートＴＭ２０１の一方の入出力端子が接続されている。
オペアンプＯＰ２０１の非反転入力端子（＋）はリファレンス電圧ＶＲＥＦＲの供給ラインに接続され、出力がＮＭＯＳトランジスタＮＴ２０１のゲートに接続されている。
転送ゲートＴＭ２０１の他方の入出力端子がカラムビットラインＣＢＬに接続されている。転送ゲートＴＭ２０１を形成するＰＭＯＳトランジスタのゲートがインバータＩＶ２０２の出力に接続され、ＮＭＯＳトランジスタのゲートおよびインバータＩＶ２０２の入力がリードイネーブル信号ＲＤＥの供給ラインに接続されている。

センスアンプ２００は、読み出し時にメモリセル１１１に印加されるビットラインＢＬの電圧をリファレンス電圧ＶＲＥＦＲに制御するためＮＭＯＳトランジスタＮＴ２０１と負帰還アンプＯＰ２０１による制御がされる。
そして、リファレンス電流ＩＲＥＦとメモリセル電流を比較し、インバータＩＶ２０１からＳＡＯＵＴとして出力される。

次に、第１の実施形態に係る非選択ビットラインの電位制御動作について、図１９〜図２１に関連付けて説明する。

図１９は、第１の実施形態に係る非選択ビットラインの電位制御系を示す回路図である。
図２０（Ａ）〜（Ｉ）は、図１９の回路の書き込み時の動作波形を示す図である。
図２１（Ａ）〜（Ｉ）は、図１９の回路の消去時の動作波形を示す図である。
図２０および図２１の（Ａ）はプレート電圧ＶＰＬＡＴＥを、（Ｂ）はダミーワードラインＤＷＬの電位を、（Ｃ）はデータＤＩＮのレベルを、（Ｄ）はカラムビットラインＣＢＬの電位を、（Ｅ）はワードラインＷＬ＜０＞の電位を、それぞれ示している。
図２０および図２１の（Ｆ）はカラムセレクト信号ＳＣＬ＜０＞を、（Ｇ）はビットラインＬＢＬ＜０＞のレベルを、（Ｈ）はカラムセレクト信号ＳＣＬ＜１＞を、（Ｉ）はビットラインＬＢＬ＜１＞のレベルを、それぞれ示している。

各メモリセル１１１−００〜１１１−１１の記憶素子(抵抗)の他端およびダミーメモリセルＤＣＥＬ１０，ＤＣＥＬ１１のアクセストランジスタＡＴのソースがプレート電圧供給ラインＬＶＰＬＡＴＥに共通に接続されている。

図１９において、ライトドライバ１９０Ａは、クロックドインバータＣＫＩ１９１、およびインバータＩＶ１９１、ＩＶ１９２を有する。この構成は、図１７の構成に対応している。

カラムスイッチ１６０は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース・ドレイン同士を接続した転送ゲートスイッチ１６１，１６２、およびインバータＩＶ１６１、ＩＶ１６２を有する。

転送ゲートスイッチ１６１は、その一方の入出力端子がビットラインＬＢＬ＜０＞に接続され、他方の入出力端子がカラムビットラインＣＢＬに接続されている。
転送ゲートスイッチ１６１を形成するＰＭＯＳトランジスタのゲートがインバータＩＶ１６１の出力に接続され、ＮＭＯＳトランジスタのゲートおよびインバータＩＮＶ１６１の入力がカラムセレクト信号ＳＣＬ＜０＞の供給ラインに接続されている。

転送ゲートスイッチ１６２は、その一方の入出力端子がビットラインＬＢＬ＜１＞に接続され、他方の入出力端子がカラムビットラインＣＢＬに接続されている。
転送ゲートスイッチ１６２を形成するＰＭＯＳトランジスタのゲートがインバータＩＶ１６２の出力に接続され、ＮＭＯＳトランジスタのゲートおよびインバータＩＮＶ１６２の入力がカラムセレクト信号ＳＣＬ＜１＞の供給ラインに接続されている。

［書き込み動作の説明］
スタンバイ時のプレート電圧ＶＰＬＡＴＥは０Ｖとすると、まず始めにプレート電圧ＶＰＬＡＴＥがハイレベル（Ｈ）の電位に立ち上がる。
このとき、ビットラインＬＢＬ<1:0>はともに電位不定である。また、本動作波形図ではドライブイネーブル信号ＤＲＶＥがハイレベル（Ｈ）の固定の状態で説明する。
次に、ダミーメモリセルＤＣＥＬを構成するアクセストランジスタＡＴのゲート電圧（ダミーワードラインＤＷＬ）を一定期間ハイレベル（Ｈ）とする。すると、ダミーメモリセルを介して全ビットラインＬＢＬがプレート電圧ＶＰＬＡＴＥと同電位になる。
ダミーワードラインＤＷＬが立ち下がった後、カラムセレクト信号ＣＳＬ、ワードラインＷＬを活性化する。
このとき、ビットラインＬＢＬ＜１＞はＶＰＬＡＴＥ電位を保持した状態でフローティングとなっており、ビットラインＬＢＬ＜０＞はカラムセレクト信号ＣＳＬがハイレベル（Ｈ）となってカラムビットラインＣＢＬと接続される。このため、ビットラインＬＢＬ＜０＞はカラムビットラインＣＢＬを介してＶＤＤレベルにドライブされる。
次に、データパルスＤＩＮを印加することで、カラムビットラインＣＢＬにパルスを印加し、ビットラインＬＢＬ＜０＞にパルスを印加する。このとき、プレート電圧供給ラインＬＶＰＬＡＴＥからビットラインＬＢＬ＜０＞に電圧が印加されることで書き込み動作が実施される。
このとき、非選択ビットラインＬＢＬ＜１＞はＶＰＬＡＴＥ電位にプリチャージしたままフローティングとなっているため、ワードラインＷＬがオンしたとしてもＬＶＰＬＡＴＥ−ＬＢＬ間に電位差が無いため電圧が印加されない。
つまりディスターブは発生しない。

消去動作についても、書き込み動作時とほぼ同じであるため説明は省くが、本構成によりディスターブの発生を回避することができる。

本回路構成のメリットは、カラムスイッチ構成を最小トランジスタで構成することが可能で、さらに、プリチャージ素子をメモリ素子と同一パターン（抵抗素子は無し）で形成できるため、細密レイアウト構成が可能であり、微細化に向いている点である。

＜２．第２の実施形態＞
図２２は、第２の実施形態に係る非選択ビットラインの電位制御系を示す回路図である。
図２３（Ａ）〜（Ｈ）は、図２２の回路の消去時の動作波形を示す図である。
図２３（Ａ）はプレート電圧ＶＰＬＡＴＥを、図２３（Ｂ）はワードラインＷＬ＜０＞の電位を、図２３（Ｃ）はワードラインＷＬ＜１＞の電位を、それぞれ示している。
図２３（Ｅ）はカラムセレクト信号ＳＣＬ＜０＞を、図２３（Ｆ）はカラムセレクト信号ＳＣＬ＜１＞を、図２３（Ｆ）はデータＤＩＮのレベルを、（Ｇ）はビットラインＢＬ＜０＞のレベルを、（Ｈ）はビットライン＜１＞のレベルを、それぞれ示している。

本第２の実施形態の非選択ビットラインの電位制御系が図１９の非選択ビットラインの電位制御系と異なる点は、ダミーメモリセルを用いず、プリチャージ時にプレート電圧供給ラインＬＶＰＬＡＴＥと各ビットラインＢＬ＜０＞，ＢＬ＜１＞を接続する点にある。

本第２の実施形態では、読み出し、書き込み、消去対象のメモリセルビットラインに読み出し・書き込み・消去パルスを印加する前に、プリチャージを活性させる制御信号を一定期間活性化させ、それぞれがノンオーバーラップ論理で活性する制御信号方式を含む。

具体的には、カラムスイッチ１６０Ｂの構成が図１９の構成と異なる。
カラムスイッチ１６０Ｂは、転送ゲートＴＭ１６１，ＴＭ１６２の代わりにＮＭＯＳトランジスタＮＴ１６１〜ＮＴ１６４を有する。

プリチャージ用スイッチであるＮＭＯＳトランジスタＮＴ１６１は、プレート電圧供給ラインＬＶＰＬＡＴＥとビットラインＢＬ＜０＞とにソース・ドレインがそれぞれ接続され、ゲートがインバータＩＶ１６１の出力に接続されている。
カラムスイッチとしてのＮＭＯＳトランジスタＮＴ１６２は、ビットラインＢＬ＜０＞とカラムビットラインＣＢＬとにソース・ドレインがそれぞれ接続されている。
そして、ＮＭＯＳトランジスタＮＴ１６２のゲートおよびインバータＩＶ１６１の入力がカラムセレクト信号ＣＳＬ＜０＞の供給ラインに接続されている。

プリチャージ用スイッチであるＮＭＯＳトランジスタＮＴ１６３は、プレート電圧供給ラインＬＶＰＬＡＴＥとビットラインＢＬ＜１＞とにソース・ドレインがそれぞれ接続され、ゲートがインバータＩＶ１６２の出力に接続されている。
カラムスイッチとしてのＮＭＯＳトランジスタＮＴ１６４は、ビットラインＢＬ＜１＞とカラムビットラインＣＢＬとにソース・ドレインがそれぞれ接続されている。
そして、ＮＭＯＳトランジスタＮＴ１６４のゲートおよびインバータＩＶ１６２の入力がカラムセレクト信号ＣＳＬ＜１＞の供給ラインに接続されている。

［消去動作の説明］
消去時は、プレート電圧ＶＰＬＡＴＥは０Ｖに固定である。
始めに、カラムセレクト信号ＣＳＬ＜０＞，ＣＳＬ＜１＞はローレベルであることから、インバータＩＶ１６１，ＩＶ１６２の出力がハイレベルとなり、ＮＭＯＳトランジスタＮＴ１６１、ＮＴ１６３がオン状態となる。
その結果、プレート電圧供給ラインＬＶＰＬＡＴＥと各ビットラインＢＬ＜０＞，ＢＬ＜１＞が接続され、ビットラインＢＬ＜０＞，ＢＬ＜１＞は０Ｖにプリチャージされる。
そして、カラムセレクト信号ＣＳＬ＜０＞、ワードラインＷＬ＜０＞を活性化する。
このとき、ビットラインＬＢＬ＜１＞は０Ｖ電位に保持した状態となっている。
次に、データパルスＤＩＮを印加することで、カラムビットラインＣＢＬにパルスを印加し、ビットラインＬＢＬ＜０＞にパルスを印加する。
そして、消去が行われる。
このとき、非選択ビットラインＬＢＬ＜１＞は０Ｖにプリチャージしたままとなっているため、ワードラインＷＬがオンしたとしてもＬＶＰＬＡＴＥ−ＢＬ間に電位差が無いため電圧が印加されない。
つまりディスターブは発生しない。

書き込み動作についても、消去動作時とほぼ同じであるため説明は省くが、本構成によりディスターブの発生を回避することができる。

本回路構成のメリットは、カラムスイッチ構成を最小トランジスタで構成することが可能で、さらに、プリチャージ素子をメモリ素子と同一パターン（抵抗素子は無し）で形成できるため、細密レイアウト構成が可能であり、微細化に向いている点である。
さらに、本第２の実施形態では、第１の実施形態と異なり。非選択ビットラインＢＬをフローティング制御ではなく、電圧を印加するため比較的安定性が高いという利点がある。

＜３．第３の実施形態＞
図２４は、第３の実施形態に係る非選択ビットラインの電位制御系を示す回路図である。
図２５（Ａ）〜（Ｋ）は、図２４の回路の書き込み時の動作波形を示す図である。
図２５（Ａ）はダミーワードラインＤＷＬの電位を、図２５（Ｂ）はデータＤＩＮのレベルを、図２５（Ｃ）は反転データＤＩＮＢのレベを、図２５（Ｄ）はカラムビットラインＣＢＬのレベルを、それぞれ示している。
図２５（Ｅ）はワードラインＷＬ＜０＞の電位を、図２５（Ｆ）はカラムセレクト信号ＳＣＬ＜０＞を、図２５（Ｇ）はビットラインＬＢＬ＜０＞のレベルを、図２５（Ｈ）は反転ビットライン／ＬＢＬのレベルを、それぞれ示している。
図２５（Ｉ）はカラムセレクト信号ＳＣＬ＜１＞を、図２５（Ｊ）はビットラインＬＢＬ＜１＞レベルを、図２５（Ｋ）は反転ビットライン／ＬＢＬ＜１＞のレベルを、それぞれ示している。

本第３の実施形態の非選択ビットラインの電位制御系が図１９の非選択ビットラインの電位制御系と異なる点は、いわゆる折り返しビットライン方式を採用したことにある。
すなわち、本第３の実施形態は、プレート電圧供給ラインＬＶＰＬＡＴＥを複数メモリセルで共有する構成ではなく、ビットラインＢＬ、反転ビットライン／ＢＬのアレイ構成に対して適用した例である。
また、本第３の実施形態においては、非選択ビットラインＢＬはフローティングのまま、ビットラインＬＢＬ、反転ビットライン／ＬＢＬ対がダミーワードラインＤＷＬをオンすることで同電位にイコライズされ、ディスターブが回避される。
図２４の例では、たとえば反転ビットライン／ＬＢＬがプレートライン（プレート電圧供給ライン）に相当する。

本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。

抵抗変化型メモリセルの構成について説明するための図である。 抵抗変化型メモリセルの低抵抗化（Write）、高抵抗化（Erase）時の電位関係を示す図である。 抵抗変化型メモリセルの低抵抗化（Write）、高抵抗化（Erase）時の等価回路である。 ライト電流値とライト抵抗との関係を示す図である。 メモリセルアレイの構成例を示す図である。 図５の回路の動作波形を示す図である。 本発明の実施形態に係る半導体装置の全体構成を示すブロック図である。 本第１の実施形態に係るダミーメモリセルの構成例を示す図である。 Ｙアドレスデコーダの基本的な構成例を示す回路図である。 Ｘアドレスデコーダの基本的な構成例を示す回路図である。 本実施形態に係るワードラインドライバの構成例を示す図である。 本実施形態に係るカラムスイッチドライバの構成例を示す図である。 ワードラインの電位を複数用意しておいて、動作に応じて切り替える回路構成例を示す図である。 ワードライン電源を共有し、動作に応じてワードラインＷＬの電源電位そのものを切り替える回路構成例を示す図である。 書き込み、消去パルス印加するプレートドライバの構成例を示す図である。 書き込み、消去パルス印加するプレートドライバの他の構成例を示す図である。 本実施形態に係るライトドライバの構成例を示す図である。 本実施形態に係るセンスアンプの構成例を示す図である。 第１の実施形態に係る非選択ビットラインの電位制御動作を説明するための回路図である。 図１９の回路の書き込み時の動作波形を示す図である。 図１９の回路の消去時の動作波形を示す図である。 第２の実施形態に係る非選択ビットラインの電位制御系を示す回路図である。 図２２の回路の書き込み時の動作波形を示す図である。 第３の実施形態に係る非選択ビットラインの電位制御系を示す回路図である。 図２４の回路の書き込み時の動作波形を示す図である。

符号の説明

１００・・・半導体装置、１１０・・・メモリアレイ部、１２０・・・プリデコーダ、１３０・・・Ｘアドレス（ロウアドレス）デコーダ、１４０・・・ワードラインドライバ、１５０・・・カラムスイッチ（ＣＳＷ）ドライバ、１６０・・・カラムスイッチ、１７０・・・リード・ライト・イレーズ制御部、１８０・・・プレートドライバ、１９０・・・ライト・イレーズドライバ、２００・・・センスアンプ、２１０・・・入出力バッファ（Input/Output Buffer）。

Claims (7)

1. 複数のメモリセルがアレイ状に配列されたメモリセルアレイと、
   上記メモリセルの列配列に対応して形成された複数のビットラインと、
   上記メモリセルの行配列に対応して形成されたワードラインと、
   上記メモリセルの第１の電極を含みまたは当該第１の電極に接続されたプレートラインと、
   選択された上記ビットラインとデータアクセスラインとを接続するカラムスイッチと、
   上記カラムスイッチによって選択されない非選択ビットラインを前記プレートラインの電位にプリチャージするプリチャージ部と、を有し、
   上記メモリセルは、
   第１の電極と第２の電極との間に記憶層が挟まれて形成され、上記プレートラインに含まれまたは接続される上記第１の電極と第２の電極との間に電圧を印加することによって抵抗値が変化する記憶素子と、
   上記第２の電極と対応する列に配線されたビットラインとの間に接続され、ゲートが対応する行に配線された上記ワードラインに接続されたアクセストランジスタと、を含む
   半導体装置。
2. 上記プリチャージ部は、
   上記プリチャージ動作を、上記メモリセルへの書き込み動作および消去動作の少なくとも一方の動作時に行う
   請求項１記載の半導体装置。
3. 上記プリチャージ部は、
   上記メモリセルへの書き込み動作および消去動作の少なくとも一方の動作に対して、任意にプリチャージ動作するか、しないかを選択可能である
   請求項２記載の半導体装置。
4. 上記プリチャージ部は、
   上記メモリセルへの書き込み動作および消去動作の少なくとも一方の動作中は、プリチャージ機能をオフし、ビットライン電圧を保持可能である
   請求項２記載の半導体装置。
5. 上記プリチャージ部は、
   上記メモリセルアレイの各列に配置された複数のダミーメモリセルを有し、
   上記ダミーメモリセルは、
   上記メモリセルのアクセストランジスタと等価のアクセストランジスタを含み、
   上記アクセストランジスタは、
   上記プレートラインと対応するビットラインとの間に接続され、ゲートがダミーワードラインに接続され、
   プリチャージ時に上記ダミーワードラインによりオン状態に保持される
   請求項１から４のいずれか一に記載の半導体装置。
6. 上記ダミーメモリセルは、
   上記メモリセルの記憶素子部分において第１の電極と第２の電極との間に記憶層が介在せず、上記第１の電極と第２の電極が直接接続されている
   請求項５記載の半導体装置。
7. 上記プリチャージ部は、
   カラムセレクト信号が非選択レベルのときに、上記プレートラインと対応するカラムのビットラインとを接続するスイッチングトランジスタを含む
   請求項１から４のいずれか一に記載の半導体装置。

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