JP5480420B1 - 磁気メモリ - Google Patents

Abstract

【課題】消費を抑制することのできる磁気メモリを提供する。
【解決手段】磁気メモリは第１および第２端子を有する第１ＭＴＪ素子と、第３乃至第５端子を有し第３端子が第１ＭＴＪ素子の第１端子に接続され、行選択信号に基づいて第１ＭＴＪ素子を選択する第１選択部と、を備えている複数のメモリセルと、複数のメモリセルの各行に対応して設けられ、対応する行のメモリセルの第１選択部の第５端子に接続され行選択信号を第１選択部に送信するワード線と、複数のメモリセルの各列に対応して、一対の第１および第２ビット線間に設けられ、制御信号に基づいて動作し第１および第２ビット線のうちの一方のビット線の電荷を他方のビット線に移動させるイコライズ回路と、を備えている。
【選択図】図４

Description

本発明の実施形態は、磁気メモリに関する。

近年、スマートフォンに代表されるような携帯機器に搭載されるプロセッサの高性能化が急速に進んでいる。高性能モバイル用アプリケーションプロセッサにおいて、バッテリーの駆動時間が短くなるという問題点が顕著に表れており、プロセッサの処理性能だけでなく消費電力が重要な指標となっている。プロセッサの消費電力を削減する方策として、近年注目されている技術に、ＳＴＴ−ＭＲＡＭ(Spin Transfer Torque -Magnetic Random Access Memory)をはじめとする不揮発性メモリをプロセッサのキャッシュとして利用する研究が注目されている。不揮発性メモリは、ＳＲＡＭなどの揮発性メモリと違い、電源が供給されていなくてもデータを保持することができるため、スタンバイ電力を削減すると期待されている。

しかし、不揮発性メモリは一般に動作時の消費電力が大きいという課題があった。そのため、不揮発性メモリをキャッシュとして利用するアイデアは多数発表されているが、実際に不揮発性メモリをキャッシュに利用した高性能プロセッサはいまだ実用化されていない。さらには、高性能プロセッサに利用できるほどの動作速度と動作電力を満たす不揮発性メモリは実現されていない。

ＷＬ線におけるハーフセレクト回避のために、全ての ビット線をサイクルが始まる前にプリチャージあるいはプリディスチャージを行うことが知られている。しかし、後述するように、プリチャージあるいはプリディスチャージを行うことによって消費されている消費電流は、メモリの動作に本質的なものではなく、誤動作を防ぐために行われる。また、ビット線対の充放電電力は、読み出し動作、書き込み動作の後、すべてのビット線対をプリチャージ、もしくはプリディスチャージするためのものであり、余計に消費してしまっている。

米国特許公開第２０１１／０２９９３３０号明細書 米国特許公開第２０１０／０２５９９９３号明細書

本実施形態は、消費を抑制することのできる磁気メモリを提供する。

本実施形態による磁気メモリは、アレイ状に配列された複数のメモリセルであって、各メモリセルは第１および第２端子を有する第１ＭＴＪ素子と、第３乃至第５端子を有し前記第３端子が前記第１ＭＴＪ素子の前記第１端子に接続され、行選択信号に基づいて前記第１ＭＴＪ素子を選択する第１選択部と、を備えている、複数のメモリセルと、前記複数のメモリセルの各列に対応して設けられた一対の第１および第２ビット線であって、前記第１ビット線が対応する列のメモリセルの前記第１ＭＴＪ素子の前記第２端子に接続され前記第２ビット線が対応する列のメモリセルの前記第１選択部の前記第４端子に接続され、列選択信号によって選択される第１および第２ビット線と、前記複数のメモリセルの各行に対応して設けられ、対応する行のメモリセルの前記第１選択部の前記第５端子に接続され前記行選択信号を前記第１選択部に送信するワード線と、前記複数のメモリセルの各列に対応して、前記一対の第１および第２ビット線間に設けられ、制御信号に基づいて動作し前記第１および第２ビット線のうちの一方のビット線の電荷を他方のビット線に移動させるイコライズ回路と、を備え、前記制御信号は、前記列選択信号によって選択された列に設けられた前記イコライズ回路を動作させず、前記列選択信号によって選択されない列に設けられた前記イコライズ回路を動作させる。

カラム選択構造を持つメモリアレイの概念図。 ハーフセレクト状態となるセルと、アクセスするセルが混在するメモリアレイを示す図。 誤動作を防止するために行われるプリチャージ、プリディスチャージ動作を説明する図。 第１実施形態による磁気メモリを示す回路図。 第１実施形態において、消費電力を削減するメカニズムを説明する図。 図６（ａ）乃至６（ｆ）は、１Ｒタイプのメモリセルの例を示す図。 図７（ａ）乃至７（ｆ）は、２Ｒタイプのメモリセルの例を示す図。 図８（ａ）乃至８（ｆ）は、１Ｒタイプのメモリセルにイコライズ回路を設けた例を示す図。 図９（ａ）乃至９（ｆ）は、２Ｒタイプのメモリセルにイコライズ回路を設けた例を示す図。 イコライズ回路の制御信号の論理動作を示す図。 イコライザ回路を制御する制御信号とカラム選択信号を含むイコライザ回路の接続関係を示す図。 図１１に示す回路の動作波形の一例を示す図。 メモリセルが２Ｒタイプである回路の動作波形の一例を示す図。 イコライズ回路の一例を示す図。 イコライズ回路の他の例を示す図。 読み出し動作を説明する図。 図１７（ａ）、１７（ｂ）は書き込み動作を説明する図。 スタンバイ状態において、イコライズ回路が選択された場合を説明する図。

実施形態を説明する前に、実施形態に至った経緯について説明する。

一般に、２端子の抵抗変化型不揮発性素子であるＭＴＪ（Magnetic Tunneling Junction）素子は、２つの磁性層と、これらの磁性層間に設けられた非磁性層とを有し、２つの磁性層の磁化の向きが平行であるか、または反平行であるかによって、２つの磁性層間の抵抗値が低抵抗状態（以下、“Ｐ”状態ともいう）となるか、または高抵抗状態（以下、“ＡＰ”状態ともいう）となる。この抵抗変化型素子は、この抵抗状態を不揮発に保持することができる。

また、抵抗状態を変更するには、そのＭＴＪ素子に起因した反転電流値Ｉ_Ｗ以上の電流を流すことによって、電流の流れた向きに応じて、ＡＰ状態とＰ状態の任意の抵抗状態に状態を変化させることができる。通常、このタイプの不揮発性メモリは、選択トランジスタ（大抵はｎＭＯＳで構成される）と、抵抗変化型素子とで１ｂｉｔのメモリセルを構成する、１Ｔ−１Ｒ型の構成をとる。

この１Ｔ−１Ｒ型のメモリセルを有するメモリにおいては、ワード線ＷＬが１本選択され、選択されたワード線ＷＬの電位が”Ｈ”になると、そのワード線ＷＬに接続されている選択トランジスタが”ＯＮ”状態となり、抵抗変化型素子がビット線対ＢＬ、／ＢＬに電気的に接続される。セルが選択されると、ビット線ＢＬとビット線／ＢＬの電位に応じて抵抗変化型素子に電流が流れ、読出し動作と書込み動作を行う。読出し時には、流れた電流値から抵抗値をセンスアンプ回路によって読み取り、書込み時には、書き込む値に応じた方向に電流を流す。１Ｔ−１Ｒ型のメモリ構成では、読出し動作時に、センスアンプに、比較のための参照電流Ｉ_Ｒｅｆを流す必要がある。参照電流は、高抵抗状態で流れる電流Ｉ_ＡＰよりも高い電流値であり、かつ、低抵抗状態で流れる電流値Ｉ_Ｐよりも低い電流値である必要がある（Ｉ_ＡＰ ＜Ｉ_Ｒｅｆ ＜Ｉ_Ｐ）。一般に、この参照電流は、高抵抗状態の素子Ｒ_ＡＰと低抵抗状態の素子Ｒ_Ｐを並列に接続した合成抵抗Ｒ_Ｒｅｆ＝（Ｒ_ＡＰ＋Ｒ_Ｐ）／２からなる参照セルを用いて生成される。

参照電流Ｉ_Ｒｅｆは、高抵抗状態のセルに流れる電流値Ｉ_ＡＰと低抵抗状態のセルに流れる電流値Ｉ_Ｐの中間の電流値Ｉ_Ｒｅｆ＝（Ｉ_ＡＰ＋Ｉ_Ｐ）／２であるため、読出し回路（センスアンプ）が増幅しなければならない電流差は、抵抗変化率（ＭＲ比）に起因する電流値Ｉ_ＡＰと電流値Ｉ_Ｐとの差の半分以下となってしまう。センスアンプは、数μＡ程度という非常に小さな電流差を増幅する必要があり、読出し動作速度の劣化、センスアンプ回路面積の増加の原因となっている。

この課題を解決するために、抵抗変化型素子を２つ用いて、２Ｔ−２Ｒ型とする構成も提案されており、２つの抵抗変化型素子に高抵抗状態”ＡＰ”と低抵抗状態”Ｐ”を相補的に格納する。２本の読出しビット線ＢＬ、／ＢＬでの読出し電流を比較して読出し動作を行う。ワード線ＷＬが１本選択され、選択されたワード線ＷＬの電位が”Ｈ”になると、そのワード線ＷＬに接続されているすべての選択トランジスタ（アクセストランジスタとも言う）が”ＯＮ”状態となり、抵抗変化型素子がビット線対ＢＬとＳＬ、／ＢＬと／ＳＬにそれぞれ電気的に接続される。

２Ｔ−２Ｒ型メモリの読出しでは、２つの抵抗素子に流れるセル電流をセンスアンプで差動増幅するため、参照電流が不要となる。増幅する電流差は、電流値Ｉ_ＡＰと電流値Ｉ_Ｐとなり、１Ｔ−１Ｒ型セルのように参照電流Ｉ_Ｒｅｆと比較する方式に比べ、増幅する電流差が２倍となっているため、１Ｔ−１Ｒ型に比べ高速に読出し動作をすることが可能である。

ＳＲＡＭを始めとするメモリアレイでは、カラム方向とロウ方向で選択されたセルがアクティベートされ、データを読書きする構成が一般的である。抵抗変化型素子を用いた不揮発性メモリでは、メモリセルの集積度を上げることが重視されており、ワード線ＷＬ方向（カラム方向）、ビット線ＢＬ方向（ロウ方向）には２５６ビットから１０２４ビットを超える数のメモリセルが接続される。

しかし、一度に入出力されるデータビット数は、入力および出力部（以下、Ｉ／Ｏともいう）の幅分のビット数であり、センスアンプの個数も通常、Ｉ／Ｏ数分しか実装されていない。すなわち、ワード線ＷＬが選択されたとき、Ｉ／Ｏの幅、もしくはセンスアンプの個数分のセルは読み出しまたは書き込みの動作をするが、それ以外はＮＯＰ状態（データを保持するだけで、読み出しや書き込みの動作はしない状態）となる。このワード線ＷＬが選択されているが、ビット線対が選択されていない状態をハーフセレクト状態と呼ぶ。

同じく、ビット線対ＢＬ，／ＢＬが選択されてワード線ＷＬが選択されていない状態もハーフセレクト状態となる。すなわち、ハーフセレクト状態とは、カラム方向のみ、もしくはロウ方向のみ選択されているセルのことである。

図１にカラム選択構造を持つメモリアレイの概念図を示す。各センスアンプには、接続されるビット線対を選択するためのカラム選択回路が接続される。例えば、ｍ：１のカラム選択回路は、ｍ対のビット線対のうち、Ｙアドレスにより生成されたｍ本のカラム選択信号ＣＬｓにより、カラムを選択し、該当ビット線対のみをセンスアンプ回路と接続する。選択されたビット線対以外のビット線は接続されない。

ハーフセレクト状態となったセルはワード線ＷＬもしくはビット線対ＢＬ、／ＢＬの電位が変化するためデータ保持特性（ＳＮＭ）が非選択セルよりも悪くなってしまう問題がある。カラム方向のハーフセレクトでは、アクセストランジスタが選択されていないため、セルに電流が流れることはなく、データ保持特性は基本的に劣化しない。ロウ方向のハーフセレクトでは、選択トランジスタが選択されてしまっているため、ビット線対の電位に応じてセル（抵抗変化型素子）に電流が流れてしまう。その時に流れる電流値によっては、内部保持データが失われる可能性がある。つまり、ハーフセレクトセルに流れる電流値が書込み電流値Ｉ_Ｗ以上の電流値であれば、抵抗変化型素子の抵抗値が書き換えられ、保持データが破壊される。

ＭＲＡＭのように抵抗変化型素子の抵抗変化率が低い不揮発性メモリでは、抵抗変化型素子に一定以上（＞Ｉ_Ｗ）の電流が流れてしまうと容易にデータが反転してしまう可能性があるためディスターブの原因となる。そこで内部ノードが保持しているデータを破壊しないために、ビット線対の電位を等しく保っておく必要がある。このため、すべてのビット線をサイクルが始まる前に放電する、ディスチャージ機構を導入することが知られている。ディスチャージによってビット線対の電位が“Ｌ”電位に吊り下げられ、ワード線ＷＬが選択されたハーフセレクトセルにもセル電流は流れない。

同様に、ビット線をプリチャージすることで“Ｈ”に吊り上げることも知られている。これらのプリチャージ機構もしくは、プリディスチャージ機構により、ハーフセレクトセルに電流が流れるのを防ぐことができる。

しかし、全ビット線を“Ｈ”電位、または“Ｌ”電位に充放電する必要があるため、消費電力が増大する要因となる。

図２に示すように、ハーフセレクト状態となるセルと、アクセスするセルが混在するメモリアレイを考える。なお、各セルは、ＭＴＪ素子１０と、選択トランジスタ１２とを有している。このメモリセルアレイにおいて、図３に示すように、あるビットに着目した時、ビット線対の挙動は、アクセスするセルとアクセスするセルとの間でプリチャージもしくはプリディスチャージが発生することになる。例えば、書き込み動作によって、ビット線対（ＢＬ、／ＢＬ）の電位がそれぞれ、ハイレベル、ロウレベル、すなわち（Ｈ、Ｌ）状態に設定され、次に非アクセスとなり、（Ｌ、Ｌ）に放電され、その後、アクセスされて（Ｈ、Ｌ）と設定された場合を考える。この時のビット線対の充放電電力は、アクセス時に
Ｐ_ＢＬ＝１／２・Ｃ_ＢＬ・Ｖ_ＤＤ ^２と
となる。ここで、Ｃ_ＢＬはビット線の容量である。次に非アクセス状態となって（Ｌ、Ｌ）状態に放電した時、放電のために、再度Ｐ_ＢＬのエネルギーを消費する。その後、再度アクセスがあった時にＰ_ＢＬのエネルギーを消費することになる。更に、非アクセスのセルにおいてもリーク電流が流れるため、アクセスしていないビット線の電位がリーク電流によって充電もしくは放電されることとなる。それらのビット線を、プリチャージもしくはプリディスチャージすることにより、毎回、“Ｈ”電位、または“Ｌ”電位に充放電することになり、無駄な電力を消費することとなる。アクセスしていないセルが電力を消費してしまうと、大容量のメモリセルを搭載した高集積メモリにとって、電力の増大する致命的な要因となってしまう。

ワード線ＷＬにおけるハーフセレクト回避のために行われるプリチャージ、あるいはプリディスチャージによって消費される消費電流は、メモリの動作に本質的なものではなく、誤動作を防ぐために行われる。図３に示すように、ビット線対の充放電電力は、読み出し動作、書き込み動作の後、すべてのビット線対をプリチャージ、もしくはプリディスチャージするために、余計に消費してしまっている。

そこで、本発明者達は、非選択セルの消費電力を削減することができれば、磁気メモリの消費電力を大幅に削減できると考えた。

（実施形態の原理）
次に、実施形態の原理について説明する。上述したように、２端子の抵抗変化型素子を用いた抵抗変化型不揮発性メモリ（１Ｔ−１Ｒタイプ、２Ｔ−２Ｒタイプ、またはｎＴ−ｎＲタイプ）では、書込み時に、読出し時に比べ大きな電流を抵抗素子に流す。これにより、安定した書込み動作と、十分小さい電流による誤書込みの少ない読出し動作を実現する。すなわち、読出し時と書込み時で設定されるビット線対の電位差が異なる。例えば、ビット線対（ＢＬ、／ＢＬ）の電位を、読出し時に読み出し電位Ｖ_Ｒｅａｄと基準電位Ｖ_ＳＳ、書込み時に書き込み電位Ｖ_{Ｗｒｉｔｅ}と基準電位Ｖ_ＳＳのように設定する。このとき、書き込み電位Ｖ_{Ｗｒｉｔｅ}は読み出し電位Ｖ_Ｒｅａｄの２倍以上であることが多い。書込み動作後にビット線対ＢＬ、／ＢＬが書き込み電位Ｖ_{Ｗｒｉｔｅ}の電位差を保持していると、ハーフセレクトによって誤書込みを引き起こしてしまう。このため、この電位差は、次のサイクルの動作が始まる前に解消される必要がある。従来では、ビット線対ＢＬ、／ＢＬを読み出し動作に合わせてプリチャージ、もしくはプリディスチャージしていた。プリチャージ機構を有するメモリでは、書込み動作の後、書き込み電位Ｖ_{Ｗｒｉｔｅ}に充電していた側のビット線ＢＬを読み出し電位Ｖ_Ｒｅａｄに放電し、基準電位Ｖ_ＳＳに放電していた側のビット線ＢＬを読み出し電位Ｖ_Ｒｅａｄに充電するという動作をサイクルの終わりに実行していた。プリディスチャージ機構を有するメモリでは、書込み動作の後、書き込み電位Ｖ_{Ｗｒｉｔｅ}に充電していた側のビット線例えばビット線ＢＬを基準電位Ｖ_ＳＳに放電し、基準電位Ｖ_ＳＳに放電していた側のビット線例えばビット線／ＢＬは基準電位Ｖ_ＳＳに保つという動作をサイクルの終わりに実行していた。どちらも、書込み動作後にＰ_{ＢＬ＿Ｗｒｉｔｅ}＝１／２・Ｃ_ＢＬ・Ｖ_{Ｗｒｉｔｅ} ^２のエネルギーを消費する計算となる。

そこで、以下の実施形態では、書き込み電位Ｖ_{Ｗｒｉｔｅ}に充電していたビット線の電荷を、基準電位Ｖ_ＳＳに放電されていた他方のビット線に移動させ（以下、チャージシェアリング手法ともいう）、ビット線対の電位を読み出し電位Ｖ_Ｒｅａｄやまたは基準電位Ｖ_ＳＳに設定するのではなくフローティング（Ｆｌｏａｔｉｎｇ）にする機構を有する。このチャージシェアリングにより、書込み動作後の消費電力を削減することが可能となり、さらに、同時にハーフセレクトも回避することができる。

（第１実施形態）
第１実施形態の磁気メモリを図４に示す。この第１実施形態の磁気メモリは、アレイ状に配列された複数のメモリセルを有している。各メモリセルは、ＭＴＪ素子１０と、選択トランジスタ１２とを備えている。同一列のメモリセルはビット線対ＢＬ、／ＢＬを共有し、同一行のメモリセルはワード線ＷＬを共有する。各メモリセルのＭＴＪ素子１０は、一端が対応するビット線対の一方のビット線ＢＬに接続され、他端が選択トランジスタ１２のソースおよびドレインの一方に接続される。また、各メモリセルの選択トランジスタ１２は、ソースおよびドレインの他方が対応するビット線対の他方のビット線／ＢＬに接続され、ゲートが対応するワード線ＷＬに接続される。

更に、本実施形態においては、ビット線対ＢＬ、／ＢＬ間にイコライザ回路２０が設けられた構成を有している。このイコライザ回路２０が動作すると、ビット線対ＢＬ、／ＢＬ間の電位差がなくなり、ＭＴＪ素子に電流が流れなくなる。これにより、ハーフセレクト状態となっているセルにも電流が流れなくなり、ハーフセレクト状態によるデータ破壊は発生しない。また、イコライザ回路２０は、後述するように、例えばＭＯＳトランジスタとすることができ、このＭＯＳトランジスタのソースおよびドレイン間で電位差が無くなれば、イコライズ回路１２には電流はすぐに流れなくなり、定常的に電力を消費することはない。

次に、本実施形態において、消費電力を削減するメカニズムについて図５を参照して説明する。大容量メモリアレイでは必ずハーフセレクト状態となるセルが存在する。書込み動作後に消費するエネルギーについて計算する。書込み動作によってビット線対ＢＬ、／ＢＬは書き込み電位Ｖ_{Ｗｒｉｔｅ}と基準電位Ｖ_ＳＳの電位にそれぞれ設定される。書込み動作後に、図４に示すイコライザ回路２０によってビット線対ＢＬ、／ＢＬ間でチャージシェアリングが行われる。これにより、書き込み電位Ｖ_{Ｗｒｉｔｅ}と基準電位Ｖ_ＳＳに設定されていた電位は、ともにＶ_{Ｗｒｉｔｅ}／２の電位になる。このとき、イコライズ回路２０によって多少の電力の消費があるが、イコライズ回路２０が電流を流す期間は数１００ｐｓオーダーであり、電荷の損失はほとんど無視できる程度となる。すなわち、このチャージシェアリングによって電力を消費することはない。したがって、従来のプリチャージ、もしくはプリディスチャージで消費していたＰ_{ＢＬ＿Ｗｒｉｔｅ}＝１／２・Ｃ_ＢＬ・Ｖ_{Ｗｒｉｔｅ} ^２のエネルギー消費を削減することができる。

さらに、スピン注入型ＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）では、書き込み電位Ｖ_{Ｗｒｉｔｅ}がほぼ読み出し電位Ｖ_Ｒｅａｄの２倍程度であるため、このチャージシェアリングによって、ビット線対の電位がほぼ読み出し電位Ｖ_Ｒｅａｄに設定されることとなる。したがって、次に読出し動作を行う際にはビット線を読み出し電位Ｖ_Ｒｅａｄに充電するためのエネルギーをほぼ消費しないという効果が得られる。

また、本実施形態と異なり、プリチャージ、もしくはプリディスチャージを行うどちらのタイプでも、１／２・Ｃ_ＢＬ・Ｖ_{Ｗｒｉｔｅ} ^２のエネルギーを消費する。

これに対して、イコライズした後の次の動作が書込みであった場合も、Ｖ_{Ｗｒｉｔｅ}／２の電位から、書き込み電位Ｖ_{Ｗｒｉｔｅ}と基準電位Ｖ_ＳＳにそれぞれ設定する。このため、本実施形態では、１／２・Ｃ_ＢＬ・（１／２・Ｖ_{Ｗｒｉｔｅ}）^２・２＝１／４・Ｃ_ＢＬ・Ｖ_{Ｗｒｉｔｅ} ^２のエネルギー消費となる。すなわち、プリチャージ、もしくはプリディスチャージを行う場合に比べ、書込み時の電圧設定に必要なエネルギーを半分にすることが可能となる。

不揮発性抵抗変化型素子の書込みエネルギーは、書込みパルス幅で積算されるため、この初期設定のエネルギーに、さらに抵抗変化型素子に流れる電流パルスのエネルギーが必要となる。しかし、この書込みパルスの時間幅と電流値は抵抗変化型素子の微細化に従い減少する傾向であるので、電圧設定のための消費エネルギーを半分にすることができる本実施形態の技術は消費電力削減効果が大きい。

さらに、本実施形態では、ビット線対をプリチャージ、もしくはディスチャージというアクティブな制御をするのではなく、チャージシェアリングによってフローティングという状態にするため、長期にわたりアクセスされないビット線対は、リーク電流により自律的に安定電位に落ち着く。このため、意図的にある電圧値に設定するような強制回路を設ける場合に比べ、十分に時間が経過した後の定常状態におけるリーク電流を減らすことができる。また、フローティングという状態にすることで最も効率よくスタンバイ消費電力を減らすことが可能となる。

さらに、プロセッサのキャッシュメモリに応用する場合では、数サイクルアクセスがないときにキャッシュメモリはスタンバイ状態となる。しかし、ＳＲＡＭなどの揮発性メモリでは、データ保持のために一定以上の電圧をメモリセルに供給し続ける必要がある。また、プリチャージ、プリディスチャージ機構で構成された不揮発性メモリでは、ビット線をプリチャージ、もしくはプリディスチャージするために定常的に電力を消費し続けることになる。

しかし、本実施形態では、チャージシェアリングを行うイコライズ回路をビット線対間に設けているので、データ保持のために電力を消費する必要がない。さらにビット線対を完全にフローティングにすることができ、メモリセルアレイ部分の電力の消費を「ほぼゼロ」にすることが可能となる。しかし、ビット線対を単純に完全にフローティングにしてしまうと、ワード線ＷＬの電位が浮いてきて選択トランジスタがオンした状態となった時に、ビット線対ＢＬ、／ＢＬの電位差に応じてセルに電流が流れてしまう可能性がある。

本実施形態は、ワード線ＷＬの電位が浮いてしまっても、ビット線対の電位差が一切ないため抵抗変化型素子（ＭＴＪ素子）に電流が流れることはなく、誤書込みが発生してしまうことはない。すなわち、パワーゲーティングを高速に行うために有効である。

以上説明したように、本実施形態によれば、余計な充放電をできるだけ行わないであるので、低消費電力化を促進することができる。

図４に示す第１実施形態の磁気メモリの各メモリセルは、抵抗変化型素子であるＭＴＪ素子１０と、選択トランジスタ１２とを備えていた。各メモリセルは、図６（ａ）乃至６（ｆ）に示す構成を有していてもよい。例えば、図６（ａ）に示すメモリセルは、抵抗変化型素子１０と、選択トランジスタ１２とを備え、抵抗変化型素子１０は、一端がビット線ＢＬに接続され、他端が選択トランジスタ１２のソースおよびドレインの一方に接続される。また、選択トランジスタ１２はソースおよびドレインの他方がビット線／ＢＬに接続され、ゲートがワード線ＷＬに接続される。

図６（ｂ）に示すメモリセルは、図６（ａ）に示すメモリセルにおいて、抵抗変化型素子１０の一端をビット線／ＢＬに接続し、選択トランジスタ１２のソースおよびドレインの他方をビット線ＢＬに接続した構成となっている。

また、図６（ｃ）に示すメモリセルは、図６（ａ）に示すメモリセルにおいて、選択トランジスタ１２をｎＭＯＳトランジスタおよびｐＭＯＳトランジスタからなるトランスファーゲート１２Ａに置き換えた構成となっている。このトランスファーゲート１２Ａのゲートはワード線ＷＬに接続される。また、図６（ｄ）に示すメモリセルは、図６（ｂ）に示すメモリセルにおいて、選択トランジスタ１２をトランスファーゲート１２Ａに置き換えた構成となっている。

また、図６（ｅ）に示すメモリセルは、抵抗変化型素子１０と、２つの選択トランジスタ１２ａ、１２ｂとを有し、抵抗変化型素子１０は、一端が選択トランジスタ１２ａのソースおよびドレインの一方に接続され、他端が選択トランジスタ１２ｂのソースおよびドレインの一方に接続される。選択トランジスタ１２ａのソースおよびドレインの他方はビット線ＢＬに接続され、選択トランジスタ１２ｂのソースおよびドレインの他方はビット線／ＢＬに接続される。選択トランジスタ１２ａ、１２ｂのそれぞれのゲートはワード線ＷＬに接続される。

図６（ｆ）に示すメモリセルは、図６（ｅ）に示すメモリセルにおいて、選択トランジスタ１２ａ、１２ｂをそれぞれトランスファーゲート１２Ａａ、１２Ａｂに置き換えた構成となっている。

また、図７（ａ）乃至７（ｆ）に示すように、２つのセルで１ビットの値を保持するメモリセルであってもよい。このメモリセルにおいては、データの読み出しは差動読み出しで行う。図７（ａ）に示すメモリセルは、抵抗変化型素子１０ａおよび選択トランジスタ１２ａを有する第１セルと、抵抗変化型素子１０ｂおよび選択トランジスタ１２ｂを有する第２セルと、を備えている。第１セルにおいては、抵抗変化型素子１０ａは一端がビット線ＢＬに接続され、他端が選択トランジスタ１２ａのソースおよびドレインの一方に接続される。また、選択トランジスタ１２ａはソースおよびドレインの他方が読み出し線ＳＬに接続され、ゲートがワード線ＷＬに接続される。第２セルにおいては、抵抗変化型素子１０ｂは一端がビット線／ＢＬに接続され、他端が選択トランジスタ１２ｂのソースおよびドレインの一方に接続される。また、選択トランジスタ１２ｂはソースおよびドレインの他方が読み出し線／ＳＬに接続され、ゲートがワード線ＷＬに接続される。なお、ビット線ＢＬと読み出し線ＳＬが一組みのビット線対を構成し、読み出し線／ＳＬとビット線／ＢＬが一組のビット線対を構成していると、考えることもできる。これは、以下の７（ｂ）乃至７（ｆ）に示すメモリセルにおいて、同様である。

図７（ｂ）に示すメモリセルは、抵抗変化型素子１０ａおよび選択トランジスタ１２ａを有する第１セルと、抵抗変化型素子１０ｂおよび選択トランジスタ１２ｂを有する第２セルと、を備えている。第１セルにおいては、抵抗変化型素子１０ａは一端が読み出し線ＳＬに接続され、他端が選択トランジスタ１２ａのソースおよびドレインの一方に接続される。また、選択トランジスタ１２ａはソースおよびドレインの他方がビット線ＢＬに接続され、ゲートがワード線ＷＬに接続される。第２セルにおいては、抵抗変化型素子１０ｂは一端が読み出し線／ＳＬに接続され、他端が選択トランジスタ１２ｂのソースおよびドレインの一方に接続される。また、選択トランジスタ１２ｂはソースおよびドレインの他方がビット線／ＢＬに接続され、ゲートがワード線ＷＬに接続される。

図７（ｃ）に示すメモリセルは、図７（ａ）に示すメモリセルにおいて、第１および第２セルの選択トランジスタ１２ａ、１２ｂをトランスファーゲート１２Ａａ、１２Ａｂにそれぞれ置き換えた構成となっている。

図７（ｄ）に示すメモリセルは、図７（ｂ）に示すメモリセルにおいて、第１および第２セルの選択トランジスタ１２ａ、１２ｂをトランスファーゲート１２Ａａ、１２Ａｂにそれぞれ置き換えた構成となっている。

図７（ｅ）に示すメモリセルは、抵抗変化型素子１０ａおよび選択トランジスタ１２ａ_１、１２ａ_２を有する第１セルと、抵抗変化型素子１０ｂおよび選択トランジスタ１２ｂ_１、１２ｂ_２を有する第２セルと、を備えている。第１セルにおいては、抵抗変化型素子１０ａは一端が選択トランジスタ１２ａ_１のソースおよびドレインの一方に接続され、他端が選択トランジスタ１２ａ_２のソースおよびドレインの一方に接続される。選択トランジスタ１２ａ_１のソースおよびドレインの他方がビット線ＢＬに接続され、選択トランジスタ１２ａ_２のソースおよびドレインの他方が読み出し線ＳＬに接続される。選択トランジスタ１２ａ_１、１２ａ_２のそれぞれのゲートがワード線ＷＬに接続される。また、第２セルにおいては、抵抗変化型素子１０ｂは一端が選択トランジスタ１２ｂ_１のソースおよびドレインの一方に接続され、他端が選択トランジスタ１２ｂ_２のソースおよびドレインの一方に接続される。選択トランジスタ１２ｂ_１のソースおよびドレインの他方が読み出し線／ＳＬに接続され、選択トランジスタ１２ｂ_２のソースおよびドレインの他方がビット線／ＢＬに接続される。選択トランジスタ１２ｂ_１、１２ｂ_２のそれぞれのゲートがワード線ＷＬに接続される。

図７（ｆ）に示すメモリセルは、図７（ｅ）に示すメモリセルにおいて、第１セルの選択トランジスタ１２ａ_１，１２ａ_２をそれぞれトランスファーゲート１２Ａａ_１、１２Ａａ_２に置き換え、第２セルの選択トランジスタ１２ｂ_１，１２ｂ_２をそれぞれトランスファーゲート１２Ａｂ_１、１２Ａｂ_２に置き換えた構成となっている。

なお、図６（ａ）、６（ｂ）、６（ｅ）、７（ａ）、７（ｂ）、７（ｅ）においては、選択トランジスタはｎＭＯＳトランジスタであったが、ｐＭＯＳトランジスタを用いてよい。

また、一定以上の電流値を確保するためにトランジスタを複数並列に並べるセル構成をとる場合も本実施形態は適用可能である。

次に、図６（ａ）乃至６（ｆ）に示すメモリセルにおいて、メモリセルが接続されるビット線対ＢＬ、／ＢＬ間にイコライズ回路２０を設けた例を図８（ａ）乃至８（ｆ）に示す。

また、図７（ａ）乃至７（ｆ）に示すメモリセルにおいて、メモリセルが接続されるビット線ＢＬおよび読み出し線ＳＬ間と、ビット線／ＢＬおよび読み出し線／ＳＬ間にそれぞれイコライズ回路２０ａ、２０ｂを設けた例を図９（ａ）乃至９（ｆ）に示す。

図６（ａ）乃至６（ｆ）に示す、１個の抵抗変化型素子を有するメモリセル構成（１Ｒタイプ）をとる場合、各ビット線対ＢＬ、／ＢＬ間にイコライザ回路２０は接続される。イコライザ回路２０を制御する制御信号ＥＬはカラム選択信号（ＣＬ）と排他的に制御される。すなわち、カラム選択信号ＣＬが選択されたとき、制御信号ＥＬが非選択となり、カラム選択信号ＣＬが非選択の間は、制御信号ＥＬが選択される。これにより、アクセスしているセルのみイコライザ回路２０がＯＦＦ状態となり、カラムが選択されていないセル、すなわち、非選択セルまたはハーフセレクトセルは、イコライザ回路２０がＯＮ状態となる。

イコライザ回路２０を制御する制御信号ＥＬの動作論理は図１０に示すように。カラム選択信号ＣＬの反転論理によって制御される。すなわち、カラムが選択されると、イコライザ回路がＯＦＦ状態となり、カラムが非選択の間はイコライザ回路が動作し続ける。これにより、ビット線対の電位差をなくすことができ、ハーフセレクトによるデータ破壊は発生しない。また、書込み後のビット線対ＢＬ、／ＢＬの電位差をチャージシェアリングすることで、エネルギーを失うことなく、ビット線対ＢＬ、／ＢＬに電荷を保持することが可能となる。これにより、ビット線対ＢＬ、／ＢＬでの電荷の再利用性が高まり、ビット線の充放電電力を削減することが可能となる。

図１１に、イコライザ回路を制御する制御信号ＥＬとカラム選択信号を含むイコライザ回路の接続関係を示す。図１１では１Ｒタイプのセルで構成されたセルを想定したブロック図となっているが、２Ｒタイプ、すなわち、図７（ａ）乃至７（ｆ）に示すように、２個の抵抗変化型素子で構成されたメモリセルであっても、この接続関係はほぼ同じで、図８（ａ）乃至８（ｆ）と図９（ａ）乃至９（ｆ）の関係のように、ビット線対の追加に従い、イコライズ回路の個数が増えるだけである。

図１１においては、メモリセルは簡略化のため四角形で表している。カラム選択信号ＣＬは、１つのセンスアンプ回路で選択可能なカラムの個数（図１１ではｍ個）分、ワード線ＷＬと同じ向きに配線され、すべてのカラムセレクター回路に入力される。イコライザ回路を制御する制御信号ＥＬも同じ本数（図１１ではｍ本）だけ、ワード線ＷＬと同じ向きに配線され、イコライザ回路２０のＯＮ／ＯＦＦを制御する。各制御信号ＥＬには、同時にアクセスされるビット数（図１１ではセンスアンプの個数、すなわちＩ／Ｏビット数と同じｋ個）と同じ数だけイコライザ回路２０が接続される。ワード線ＷＬは、各ビット線に接続されるビット数（図１１ではｎ個）分だけ配線される。

図１１に示すように、イコライザ回路２０をカラム毎に配置し、カラム選択信号ＣＬと反対の論理で制御することにより、ワード線ＷＬとカラム選択線ＣＬの両方が選択されたアクセスセルにのみセル電流が流れる。この時、本実施形態においては、従来のようなプリチャージ回路、またはプリディスチャージ回路を実装する必要がなく、プリチャージ回路、またはプリディスチャージ回路を動作させるために消費していた消費電流を削減することができる。ワード線ＷＬ、イコライズ回路２０の制御信号ＥＬ、カラム選択信号ＣＬは、プリデコード回路（ＰＤＥＣ）でアドレス信号をプリデコードした結果に基づいて、ＣＬＫ信号を元に生成されたタイミングによってＸデコーダー回路で生成される。

図１１に示す回路図では、タイミング生成回路（ＴＧ回路）がＰＤＥＣ回路に含まれる場合を図示しており、センスアンプを動作させるタイミング信号ＳＥ信号は、ＰＤＥＣ回路から出力される。

図１１に示す回路の動作波形の一例を図１２に示す。また、メモリセルが２Ｒタイプである回路の動作波形の一例を図１３に示す。いずれの場合も、イコライザ回路２０によってビット線対間の電位差を無くしているため、スムーズに遅延なく次の動作を行うことができていることがわかる。こうした遅延時間の短縮も、イコライザ回路２０を設けることによって達成することができる。

イコライズ回路２０をどのように構成するかについてバリエーションがあるが、図１４に典型的な回路構成を示す。図１４では、ローカルビット線にｎＭＯＳトランジスタで構成されたイコライズ回路２０が接続されている。この図１４に示す例では、データを保持するメモリセルと、イコライズ回路２０とは抵抗変化型素子の有無が異なるのみで、構成が似ているため、メモリセルアレイの規則的なレイアウトをそのまま、下に１行追加するだけでイコライズ回路２０を構成することが可能となる。

また、抵抗変化型素子が入っていてもイコライズ動作することが可能となる。このため、図１５に示すように、メモリセルアレイの周辺に歩留まり向上のために配置されたダミーメモリセルをそのままイコライズ回路２０として利用することができる。これは、１Ｔ−１Ｒで構成されたメモリセルアレイの特徴である。

他に、イコライズ回路２０をｐＭＯＳ回路で構成してもよいし、ｎＭＯＳとｐＭＯＳを組み合わせたトランスファーゲートによって構成することもできる。

次に、２Ｒタイプのメモリセルの読み出し動作について図１６を参照して説明する。ワード線ＷＬ１に接続された第１セルの抵抗変化型素子１０ａが高抵抗状態（ＡＰ状態）で、第２セルの抵抗変化型素子１０ｂが低抵抗状態であるとする。この状態で、ワード線ＷＬ１を選択状態、すなわち「Ｈ」レベルにし、ワード線ＷＬ２を非選択状態、すなわち「Ｌ」レベルにする。そして、読み出し線ＳＬおよびビット線／ＢＬに読み出し電位Ｖ_Readを印加するとともに、ビット線ＢＬおよび読み出し線／ＳＬに基準電位Ｖｓｓを印加する。すると、読み出し線ＳＬから第１セルの選択トランジスタ１２ａおよび抵抗変化型素子１０ａを介してビット線ＢＬに読み出し電流が流れるとともに、ビット線／ＢＬから第２セルの選択トランジスタ１２ｂおよび抵抗変化型素子１０ｂを介して読み出し線／ＳＬに読み出し電流が流れる。このとき、ビット線ＢＬおよび読み出し線／ＳＬを流れる電流をセンスアンプ回路３０によって比較し、第１セルに記憶されたデータが高抵抗であることを検知する。この図１６においては、第１および第２セルに記憶されたデータは相補的であり、第１および第２セルのうちの一方のセルの記憶されたデータを検知すればよい。

次に、２Ｒタイプのメモリセルの書き込み動作について図１７（ａ）、１７（ｂ）を参照して説明する。図１７（ａ）、１７（ｂ）はそれぞれ、「０」および「１」データの書き込みを行う場合を説明する図である。図１７（ａ）において、「０」データの書き込みを行う。すなわち、第１セルの抵抗変化型素子１０ａが高抵抗状態（ＡＰ状態）でかつ第２セルの抵抗変化型素子１０ｂが低抵抗状態（Ｐ状態）のとき、第１セルの抵抗変化型素子１０ａを低抵抗状態（Ｐ状態）でかつ第２セルの抵抗変化型素子１０ｂを高抵抗状態（ＡＰ状態）にする。まず、ワード線ＷＬを「Ｈ」レベルにし、ワード線ＷＬ２を「Ｌ」レベルにする。その後、読み出し線ＳＬおよび読み出し線／ＳＬにそれぞれ書き込む電位Ｖ_Writeを印加し、ビット線ＢＬおよびビット線／ＢＬに基準電位Ｖｓｓを印加する。すると、読み出し線ＳＬから第１セルの選択トランジスタ１２ａおよび抵抗変化型素子１０ａを介してビット線ＢＬに書き込み電流が流れ、第１セルの抵抗変化型素子１０ａの抵抗が高抵抗状態から低抵抗状態に変化するとともに、読み出し線／ＳＬから第２セルの抵抗変化型素子１０ｂおよび選択トランジスタ１２ｂを介してビット線／ＢＬに書き込み電流が流れ、第２セルの抵抗変化型素子１０ｂの抵抗が低抵抗状態から高抵抗状態に変化する。

図１７（ｂ）において、「１」データの書き込みを行う。すなわち、第１セルの抵抗変化型素子１０ａが低抵抗状態（Ｐ状態）でかつ第２セルの抵抗変化型素子１０ｂが高抵抗状態（ＡＰ状態）のとき、第１セルの抵抗変化型素子１０ａを高抵抗状態（ＡＰ状態）でかつ第２セルの抵抗変化型素子１０ｂを低抵抗状態（Ｐ状態）にする。まず、ワード線ＷＬを「Ｈ」レベルにし、ワード線ＷＬ２を「Ｌ」レベルにする。その後、ビット線ＢＬおよびビット線／ＢＬにそれぞれ書き込む電位Ｖ_Writeを印加し、読み出し線ＳＬおよび読み出し線／ＳＬに基準電位Ｖｓｓを印加する。すると、ビット線ＢＬから第１セルの抵抗変化型素子１０ａおよび選択トランジスタ１２ａを介して読み出し線ＳＬに書き込み電流が流れ、第１セルの抵抗変化型素子１０ａの抵抗が低抵抗状態から高抵抗状態に変化するとともに、ビット線／ＢＬから第２セルの選択トランジスタ１２ｂおよび抵抗変化型素子１０ｂを介して読み出し線／ＳＬに書き込み電流が流れ、第２セルの抵抗変化型素子１０ｂの抵抗が高抵抗状態から低抵抗状態に変化する。

図１８にスタンバイ状態において、イコライズ回路２０が選択された場合について説明する。このスタンバイ状態においては、ワード線ＷＬ１およびＷＬ２は「Ｌ」レベルとなっており、制御信号ＥＬは「Ｈ」レベルとなり、イコライズ回路２０はオン状態となる。このとき、ビット線ＢＬ、読み出し線ＳＬ、読み出し線／ＳＬ、およびビット線／ＢＬはフローティング状態になっている。

以上説明したように、本実施形態によれば、消費を抑制することのできる磁気メモリを提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０ ＭＴＪ素子（抵抗変化型素子）
１２ 選択トランジスタ
２０ イコライズ回路

Claims (9)

1. アレイ状に配列された複数のメモリセルであって、各メモリセルは第１および第２端子を有する第１ＭＴＪ素子と、第３乃至第５端子を有し前記第３端子が前記第１ＭＴＪ素子の前記第１端子に接続され、行選択信号に基づいて前記第１ＭＴＪ素子を選択する第１選択部と、を備えている、複数のメモリセルと、
   前記複数のメモリセルの各列に対応して設けられた一対の第１および第２ビット線であって、前記第１ビット線が対応する列のメモリセルの前記第１ＭＴＪ素子の前記第２端子に接続され前記第２ビット線が対応する列のメモリセルの前記第１選択部の前記第４端子に接続され、列選択信号によって選択される第１および第２ビット線と、
   前記複数のメモリセルの各行に対応して設けられ、対応する行のメモリセルの前記第１選択部の前記第５端子に接続され前記行選択信号を前記第１選択部に送信するワード線と、
   前記複数のメモリセルの各列に対応して、前記一対の第１および第２ビット線間に設けられたイコライズ回路と、
   選択されたメモリセルへの書き込み動作終了後に、前記選択されたメモリセルに接続する前記一対の第１および第２ビット線間に設けられた前記イコライズ回路に制御信号を送信して前記イコライズ回路を動作させ、前記書き込み動作時の前記第１および第２ビット線の電位をイコライズし、フローティング状態にする制御回路と、
   を備えている磁気メモリ。
2. 前記イコライズ回路は、第６乃至第８端子を有する第２選択部を備え、前記第６端子が前記第１ビット線に接続され前記第７端子が前記第２ビット線に接続され、前記第８端子に前記制御信号を受ける請求項１記載の磁気メモリ。
3. 前記イコライズ回路は、前記第１ビット線と前記第６端子との間に設けられる第２ＭＴＪ素子を更に備えている請求項２記載の磁気メモリ。
4. 前記第１および第２選択部はそれぞれ、ＭＯＳトランジスタである請求項２または３記載の磁気メモリ。
5. 前記第１および第２選択部はそれぞれ、トランスファーゲートである請求項２または３記載の磁気メモリ。
6. 各メモリセルは、前記第１ビット線と前記第１ＭＴＪ素子との間に設けられ第６乃至第８端子を有する第２選択部を更に備え、前記第６端子が前記第１ビット線に接続され、前記第７端子が前記第１ＭＴＪ素子の前記第２端子に接続され、前記第８端子が前記ワード線に接続される請求項１記載の磁気メモリ。
7. 前記第１および第２選択部はそれぞれ、ＭＯＳトランジスタである請求項６記載の磁気メモリ。
8. 前記第１および第２選択部はそれぞれ、トランスファーゲートである請求項６記載の磁気メモリ。
9. 前記制御回路は、選択されたメモリセルへの読み出し動作終了後に、前記選択されたメモリセルに接続する前記一対の第１および第２ビット線間に設けられた前記イコライズ回路に前記制御信号を送信して前記イコライズ回路を動作させ、前記読み出し動作時の前記第１および第２ビット線の電位をイコライズし、フローティング状態にする請求項１乃至８のいずれかに記載の磁気メモリ。

Images