JP5181423B2 - 半導体メモリデバイスとその動作方法 - Google Patents

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Description

本発明は、データ入力ノードが書き込みビット線に接続され、データ出力ノードが読み出しビット線に接続されているメモリセルと、その２つのビット線間の電圧差をセンスするセンスアンプとを有する半導体メモリデバイスと、その動作方法に関する。
データ入力ノードが書き込みビット線に接続され、データ出力ノードが読み出しビット線に接続されているメモリセルとして、いわゆるゲインセルが知られている。
ゲインセルとは、ゲートに付加されている容量成分に電荷を保持してデータ記憶を行うアンプトランジスタを備え、その保持電荷量に応じて読み出し時にアンプトランジスタがオンするか否かに応じて、記憶データを読み出しビット線の電圧変化に変換して読み出すメモリセルである。
図１に、３トランジスタ（３Ｔ）型ゲインセル（以下、単にメモリセルという）の等価回路を示す。
図示のメモリセルＭＣａは、１つの書き込みトランジスタＷＴと、２つの読み出しトランジスタ、すなわちセレクトトランジスタＳＴおよびアンプトランジスタＡＴとを有する。
書き込みトランジスタＷＴのソース・ドレイン領域の一方が書き込みビット線ＷＢＬに接続され、他方がストレージノードＳＮに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。
アンプトランジスタＡＴのソースが接地電圧（コモンソース線ＣＳＬ）に接続され、ドレインがセレクトトランジスタＳＴのソースに接続され、ゲートがストレージノードＳＮに接続されている。
セレクトトランジスタＳＴのドレインが読み出しビット線ＲＢＬに接続され、ゲートが読み出しワード線ＲＷＬに接続されている。
図２に、メモリセル制御系回路の一例を示す。
図２において、図１に示す構成のメモリセルＭＣａが列（カラム）方向に複数配列されている。複数のメモリセルＭＣａは、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬ（ビット線対）を共有する。
このビット線対には、それぞれＰＭＯＳトランジスタからなる２つのプリチャージトランジスタＰＴｒ,ＰＴｗを有するプリチャージ回路５０が接続されている。プリチャージトランジスタＰＴｒは、そのドレインが読み出しビット線ＲＢＬに接続され、ソースが電圧ＶＲＢＬの供給線に接続されている。プリチャージトランジスタＰＴｗは、そのドレインが書き込みビット線ＷＢＬに接続され、ソースが電圧ＶＷＢＬの供給線に接続されている。２つのプリチャージトランジスタＰＴｒ,ＰＴｗは、共通のプリチャージ・イネーブル信号ＰＲＥにより制御される。
読み出しビット線ＲＢＬと書き込みビット線ＷＢＬのビット線対には、さらに、クロスカップル・ラッチ型センスアンプ（以下、単にセンスアンプという）ＳＡが接続されている。
このセンスアンプＳＡは、図示のように、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２からなるインバータの入力と出力が互いにクロス接続されている。
２つのＰＭＯＳトランジスタ２１の共通ソースと電源電圧線との間に、ローアクティブのＳＡイネーブル反転信号（／ＳＡＥＰ）により制御されるＰＭＯＳトランジスタ２３が接続されている。また、２つのＮＭＯＳトランジスタ２２の共通ソースと接地電圧との間に、ハイアクティブのＳＡイネーブル信号ＳＡＥＮにより制御されるＮＭＯＳトランジスタ２４が接続されている。この２つのＳＡイネーブル信号（ＳＡＥＮと／ＳＡＥＰ）は、それぞれ、行（ロウ）方向に並ぶ他のセンスアンプＳＡ（不図示）と共有されている。
このようなクロスカップル・ラッチ型センスアンプＳＡを用いるメモリセル制御系回路は、たとえば特許文献１に記載されている。
これらのプリチャージ回路５０、センスアンプＳＡが接続されている読み出しビット線ＲＢＬと書き込みビット線ＷＢＬを、他の制御回路と電気的に切り離す回路として、ＢＬセレクタ６Ｂが設けられている。
ＢＬセレクタ６Ｂは、読み出しビット線ＲＢＬとグローバル読み出しビット線ＧＲＢＬとの間に接続されているＮＭＯＳスイッチ６１ｒと、書き込みビット線ＷＢＬとグローバル書き込みビット線ＧＷＢＬとの間に接続されているＮＭＯＳスイッチ６１ｗとからなる。
図３（Ａ）〜図３（Ｇ）に、ストレージノードＳＮの“Ｌ”データを読み出すときのタイミングチャートを示す。この読み出し動作時に、図３（Ｃ）に示す書き込みワード線ＷＷＬは常時“Ｌ”レベルで非活性となっている。
図３（Ａ）に示す時間Ｔ０までの期間は、ローアクティブのプリチャージ・イネーブル信号ＰＲＥが“Ｌ”レベルであるので、図２の２つのプリチャージトランジスタＰＴｒ,ＰＴｗが共にオンしている。このため、読み出しビット線ＲＢＬに電圧ＶＲＢＬ（たとえば電源電圧Ｖdd＝１.８[Ｖ]）が設定（プリチャージ）され、書き込みビット線ＷＢＬに、電圧ＶＲＢＬよりも低い電圧ＶＷＢＬ（たとえば１.４[Ｖ]）が設定（プリチャージ）されている。時間Ｔ０でプリチャージ・イネーブル信号ＰＲＥを非活性（“Ｈ”レベル）にして、読み出しビット線ＲＢＬおよび書き込みビット線ＷＢＬを、上記プリチャージの電圧を保持したままフローティング状態にする。
図３（Ｂ）に示すように、時間Ｔ１にて読み出しワード線ＲＷＬに“Ｈ”レベル、たとえば電源電圧Ｖddのパルスを印加する。これにより図１および図２に示すセレクトトランジスタＳＴがオンするが、ストレージノードＳＮの電圧が“Ｌ”レベルのため、アンプトランジスタＡＴはオフしたままである。よって、読み出しビット線ＲＢＬの電圧は電源電圧Ｖdd（＝１.８[Ｖ]）のままである。
図３（Ｄ）と図３（Ｅ）に示すように、時間Ｔ２にてＳＡイネーブル信号ＳＡＥＮを“Ｈ”レベルにして活性化し、ＳＡイネーブル反転信号（／ＳＡＥＰ）を“Ｌ”レベルにして活性化する。これにより図２のクロスカップル・ラッチ型センスアンプＳＡが動作し、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬの電圧との微小電位差（約０.４[Ｖ]）を振幅１.８[Ｖ]の信号に増幅する。この読み出しビット線ＲＢＬが書き込みビット線ＷＢＬより高い信号が、メモリセルＭＣａ内の“Ｌ”データに対応する。
その後、図２に示すＢＬセレクタ６Ｂを構成するＮＭＯＳスイッチ対６１ｒ,６１ｗをオンするために、図３（Ｆ）のＹスイッチ信号ＹＳＷを“Ｈ”レベルにして、読み出した“Ｌ”データを後段の制御回路に伝送する。
図４（Ａ）〜図４（Ｇ）に、ストレージノードＳＮの“Ｈ”データを読み出すときのタイミングチャートを示す。
この動作は、ストレージノードＳＮの保持データが“Ｈ”レベルをとる以外、電圧レベル制御（図４（Ａ）〜図４（Ｆ））は、上記“Ｌ”データ読み出し時と同じである。
この“Ｈ”データ読み出しでは、ストレージノードＳＮの保持データが、図１のアンプトランジスタＡＴがオン可能な閾値電圧より高い電圧レベルに設定され、かつ、当該読み出し時にも、その電圧関係が維持されているとする。
したがって、図４（Ｂ）の時間Ｔ１にて、読み出しワード線ＲＷＬが活性化してセレクトトランジスタＳＴがオンしたときに、アンプトランジスタＡＴのソースとドレイン間に電圧が印加されることから、当該アンプトランジスタＡＴもオンする。よって、読み出しビット線ＲＢＬの電圧は、オン状態のセレクトトランジスタＳＴおよびアンプトランジスタＡＴを介してコモンソース線ＣＳＬにディスチャージされる。すると図４（Ｇ）に示すように、読み出しビット線ＲＢＬの電圧は、書き込みビット線ＷＢＬの電圧よりも低い電圧となる電圧反転動作が生じる。
図４（Ｄ）と図４（Ｅ）の時間Ｔ２にてセンスアンプＳＡを活性化すると、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬの電圧との上記電圧反転後の電位差をセンスアンプＳＡが振幅１.８[Ｖ]の信号に増幅する。この読み出しビット線ＲＢＬが書き込みビット線ＷＢＬより低い信号が、メモリセルＭＣａ内の“Ｈ”データに対応する。
その後、図４（Ｆ）に示すようにＹスイッチ信号ＹＳＷを“Ｈ”レベルにして、図２のＢＬセレクタ６Ｂを活性化し、読み出した“Ｈ”データを後段の制御回路に伝送する。
図５（Ａ）〜図５（Ｉ）に、ストレージノードＳＮへの“Ｌ”データ書き込み時のタイミングチャートを示す。また図６（Ａ）〜図６（Ｉ）に、ストレージノードＳＮへの“Ｈ”データ書き込み時のタイミングチャートを示す。
図５と図６の動作のいずれにおいても、書き込みワード線ＷＷＬの活性化前（時間Ｔ４より前）に、上述した読み出し動作を行い、書き込みビット線ＷＢＬに再書き込みするための電圧をセットしておく必要がある。これは、以下の理由による。
図２には、メモリセルアレイの１列のメモリセル群と、その制御回路からなる構成（以下、カラムユニットという）のみ示す。ただし、実際の半導体メモリでは、これと同じ構成が行（ロウ）方向に繰り返し配置されている。そして、同一行のメモリセルが、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬを共有している。
このような半導体メモリでランダムアクセスのためには、同一行内で、たとえば１バイト（８ビット）等の所定数を単位としたメモリセルの書き込みが必要である。そのとき、書き込み対象のカラムユニットにおけるグローバル書き込みビット線ＧＷＢＬに書き込みデータをセットし、Ｙスイッチ信号ＹＳＷを活性化して、この書き込みデータで書き込みビット線ＷＢＬの電位を強制的に更新する。
一方、非書き込み対象のカラムユニットでは、リフレッシュ動作を行う。つまり、メモリセルに記憶されているデータを読み出しビット線ＲＢＬに読み出したときは、セル記憶データと読み出しデータは論理が反転しているため（図３（Ｇ）および図４（Ｇ）参照）、この読み出しによってセル記憶データが書き込みビット線ＷＢＬに最大振幅（＝１.８[Ｖ]）でセットされる。この非書き込み対象のカラムユニットでは、Ｙスイッチ信号ＹＳＷを活性化しないように制御する。すると、その後の書き込みワード線ＷＷＬの活性化によって、再書き込み（リフレッシュ）が可能である。
以上の説明から明らかなように、このような制御を行う半導体メモリでは、書き込み動作の前に読み出し動作を行って、書き込みビット線ＷＢＬに再書き込みするための電圧をセットしておく必要がある。
図５および図６の時間Ｔ３の前までは、図３と図４を用いて説明した読み出し動作である。よって、ここでの説明を省略する。
ただし、“Ｌ”データ書き込み（図５）と“Ｈ”データ書き込み（図６）では、書き込みデータの電圧関係が反転しているため、これに対応してグローバル読み出しビット線ＧＲＢＬとグローバル書き込みビット線ＧＷＢＬの電圧関係を図５と図６で反転している。
具体的には、“Ｌ”データ書き込みの場合、図５（Ｈ）に示すようにグローバル読み出しビット線ＧＲＢＬにハイレベル（＝１.８[Ｖ]）の電圧が設定され、図５（Ｉ）に示すようにグローバル書き込みビット線ＧＷＢＬにローレベル（＝０[Ｖ]）の電圧が設定されている。
これに対し、“Ｈ”データ書き込みの場合、図６（Ｈ）に示すようにグローバル読み出しビット線ＧＲＢＬにローレベル（＝０[Ｖ]）の電圧が設定され、図６（Ｉ）に示すようにグローバル書き込みビット線ＧＷＢＬにハイレベル（＝１.８[Ｖ]）の電圧が設定されている。
この読み出し動作完了後、時間Ｔ３にて、図２のＹスイッチ信号ＹＳＷを活性化する。すると、図５の“Ｌ”データ書き込みの対象セルを含むカラムユニット、図６の“Ｈ”データ書き込みの対象セルを含む他のカラムユニットの双方において、ビット線対（読み出しビット線ＲＢＬと書き込みビット線ＷＢＬ）の電圧が反転動作する。逆の言い方をすると、この反転動作が書き込み対象セルに対して起こるように、グローバル書き込みビット線ＧＷＢＬ等の電圧（書き込み電圧）が設定されている。
一方、タイミングチャートを示していない非書き込み対象セルを含むカラムユニットでは、Ｙスイッチ信号ＹＳＷが“Ｈ”レベルに遷移しないため、ビット線対は時間Ｔ３直前の状態を、時間Ｔ３経過後も維持する。
つぎに、図５（Ｃ）および図６（Ｃ）に示すように、時間Ｔ４にて書き込みワード線ＷＷＬをハイレベルに立ち上げる。これによって、図１の書き込みトランジスタＷＴがオンし、書き込みビット線ＷＢＬに強制設定されている書き込みデータがストレージノードＳＮに書き込まれる。
このとき前述したように、Ｙスイッチ信号ＹＳＷにより選択されていないカラムユニットでは、元々書き込まれていたストレージノード電圧を増幅したデータが書き込みビット線ＷＢＬに読み出されている。したがって、書き込みワード線ＷＷＬの活性化によって、この読み出されたデータが非選択メモリセルのストレージノードＳＮに再度書き込まれ、これによりリフレッシュ動作が実行される。
書き込み後は、図７に示すように、書き込みワード線ＷＷＬの電圧をローレベル（＝０[Ｖ]）に立ち下げて、書き込みトランジスタＷＴをオフする。このとき読み出しワード線ＲＷＬの電圧を０[Ｖ]に保ったままとし、セレクトトランジスタＳＴのオフ状態を、次に読み出しを行う時まで維持する。このスタンバイ時には、ストレージノードＳＮがフローティングとなり、その蓄積電荷が保持される。
蓄積電荷は、主に書き込みトランジスタＷＴのソース側拡散層と基板およびゲート間の容量と、アンプトランジスタＡＴのＭＯＳゲート容量に蓄積されている。したがってストレージノードＳＮの電圧は、書き込みトランジスタＷＴでの拡散層接合リーク、アンプトランジスタＡＴでのゲートリーク等により減少していく。このため、書き込み後に一定時間を経過するたびに再書き込み（リフレッシュ）を行う必要がある。上記構成では、同一行に接続されている他のメモリセルの書き込み時に、このリフレッシュを実行できる。
特開２００１−２９１３８９号公報
このように、読み出し動作をクロスカップル・ラッチ型センスアンプＳＡを用いて行うと、“Ｈ”データまたは“Ｌ”データの一方の読み出し時にビット線対の電圧を反転しなければならない。
しかし、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬの寄生抵抗および容量負荷がメモリ規模の増大とともに増えている。
したがって、実際に読み出しを開始する図４の時間Ｔ１から、ビット線対が反転して十分に電位差が開く時間Ｔ２までに時間を要し、このことが読み出し動作の高速化の妨げとなっている。
また、クロスカップル・ラッチ型センスアンプＳＡが行う反転動作では、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬが中間電位である期間が長い。このため、図２のセンスアンプＳＡを構成するＣＭＯＳインバータ（ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２）に大きな貫通電流が流れ、そのことが低消費電力化の妨げとなっている。
一方、書き込み動作をクロスカップル・ラッチ型センスアンプＳＡを用いて行うと、書き込み時にビット線対の電圧を反転しなければならない。
この反転動作では、上記ビット線対の寄生抵抗および負荷容量の増大によって、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬの電圧反転を開始する図５および図６の時間Ｔ３から、実際に書き込みが可能となる時間Ｔ４までに時間を要し、そのことが書き込み動作の高速化の妨げとなっている。
さらに、この書き込み動作では予め読み出し動作を行う必要があり、読み出し動作では、上記したようにビット線対の電圧が反転して十分に電位差が開く時間を待つ必要から、書き込みサイクル時間がなお一層長くなっている。
この書き込み時の反転動作は、外から与えられる書き込みデータによって強制的になされる。この反転動作が開始される図５および図６の時間Ｔ３では、それより前の時間Ｔ２でセンスアンプＳＡが活性化しているため、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬが中間電位である期間が長い。このため、図２のセンスアンプＳＡを構成するＣＭＯＳインバータに大きな貫通電流が流れ、そのことが低消費電力化の妨げとなっている。
ところで、１トランジスタ−１キャパシタ型のＤＲＡＭセルの分野において、ビット線とセンスアンプＳＡを分離するトランジスタを設けている構成が知られている（たとえば、特開２００５−１４５９３１号公報）。
しかし、この構成はセンス動作高速化を目的としたものであり、ＤＲＡＭセルへの再書き込み動作のためビット線対は０[Ｖ]と電源電圧Ｖddとの電位差を増幅する。そのため、読み出し動作、書き込み動作時に活性化したビット線対の多大な充放電電流が発生し、このことが低消費電力化の妨げとなっている。
本発明が解決しようとする課題は、データの入力（書き込み）と出力（読み出し）を異なるノードで行うメモリセルを有する半導体メモリデバイスにおいて、読み出しおよび書き込み動作の高速化と、低消費電力化を図ることである。
本発明に係る半導体メモリデバイスは、ソースとドレインの一方が記憶ノードに接続されている書き込みトランジスタ、ソースとドレインの他方が一定電圧線に接続され、前記記憶ノードの電位に応じて導通と非導通が制御される読み出しトランジスタ、およびセレクトトランジスタを有するメモリセルがアレイ状に配列されているメモリセルアレイと、前記メモリセルアレイ内の一方向に並ぶ複数のメモリセルで共有され、当該複数のメモリセルのそれぞれにおいて、前記読み出しトランジスタのソースとドレインの一方に対する接続と非接続が前記セレクトトランジスタにより制御される読み出しビット線と、前記複数のメモリセルで共有され、当該複数のメモリセルの各書き込みトランジスタのソースとドレインの他方に接続されている書き込みビット線と、前記読み出しビット線と前記書き込みビット線に供給するプリチャージ電圧を異なる電圧値に制御するプリチャージ回路と、第１センス線と、第２センス線と、前記第１センス線と前記読み出しビット線との電気的な接続と非接続を制御する第１ビット線スイッチと、前記第２センス線と前記書き込みビット線との電気的な接続と非接続を制御する第２ビット線スイッチと、電源電圧で駆動される２つのインバータの一方の入力と他方の出力が相互に接続され、前記第１センス線と前記第２センス線間の電圧差を電源電圧の振幅に増幅するクロスカップル・ラッチ型のセンスアンプと、データの読み出し時に、前記第１ビット線スイッチと前記第２ビット線スイッチの双方をオン（導通）からオフ（非導通）に制御し、データの書き込み時に、前記第２ビット線スイッチのみオンする制御を行うビット線スイッチ制御回路と、を有する。
本発明では好適に、前記ビット線スイッチ制御回路は、前記読み出しビット線にデータを出力して前記第１センス線に移送するまでは前記第１および第２ビット線スイッチの双方をオンしておき、前記クロスカップル・ラッチ型のセンスアンプの活性化の前に当該第１および第２ビット線スイッチの双方をオフし、活性化された前記クロスカップル・ラッチ型のセンスアンプによって前記第１および第２センス線間で振幅増幅されたデータを反転または非反転で読み出し元のメモリセルに書き込む時に、前記第２ビット線スイッチのみオンする制御を行う回路である。
本発明に係る半導体メモリデバイスの動作方法は、ソースとドレインの一方が記憶ノードに接続され、他方が書き込みビット線に接続されている書き込みトランジスタ、および、ソースとドレインの一方がセレクトトランジスタを介して読み出しビット線に接続され、ソースとドレインの他方が一定電圧線に接続され、前記記憶ノードの電位に応じて導通と非導通が制御される読み出しトランジスタを有するメモリセルと、電源電圧で駆動される２つのインバータの一方の入力と他方の出力が相互に接続され、２つの入力間の電圧差を電源電圧の振幅に増幅するクロスカップル・ラッチ型のセンスアンプと、を備える半導体メモリデバイスの動作方法であって、データの読み出し時に、前記読み出しビット線と前記書き込みビット線に供給するプリチャージ電圧を異なる電圧値に制御し、当該読み出しビット線と当該書き込みビット線の各々を、前記クロスカップル・ラッチ型のセンスアンプの各入力と電気的に接続した状態から非接続に制御するステップと、データの書き込み時に、前記書き込みビット線のみ前記センスアンプ側と電気的に接続するステップと、を含む。
本発明では好適に、前記読み出しビット線にデータを出力して前記クロスカップル・ラッチ型のセンスアンプの一方入力に移送するまでは、前記読み出しビット線と前記書き込みビット線の双方を前記クロスカップル・ラッチ型のセンスアンプと電気的に接続するステップと、前記クロスカップル・ラッチ型のセンスアンプの活性化の前に、前記読み出しビット線と前記書き込みビット線の双方を前記クロスカップル・ラッチ型のセンスアンプと電気的に非接続にするステップと、活性化された前記クロスカップル・ラッチ型のセンスアンプによって前記第１および第２センス線間でデータ振幅を増幅するステップと、前記振幅が増幅された読み出しデータを反転または非反転で読み出し元のメモリセルに書き込む時に、前記書き込みビット線のみ前記クロスカップル・ラッチ型のセンスアンプと再度、電気的に接続するステップと、を含む。
本発明では好適に、前記書き込みと前記読み出しを行う以外の期間で、前記読み出しビット線と前記書き込みビット線の双方を前記クロスカップル・ラッチ型のセンスアンプと電気的に接続にした状態を維持する。
本発明によれば、データの入力（書き込み）と出力（読み出し）を異なるノードで行うメモリセルを有する半導体メモリデバイスにおいて、読み出しおよび書き込み動作の高速化と、低消費電力化を図ることができる。
以下、本発明の実施形態を、図面を参照して説明する。
《全体構成》
図８に、半導体メモリデバイスの概略的なブロック図を示す。
図解した半導体メモリデバイスは、図１に示すメモリセルＭＣａをマトリクス状に多数配置したメモリセルアレイ１と、その周辺回路とからなる。
周辺回路は、図８に示すように、Ｘアドレスデコーダ（X-Addressデコーダ）２、Ｙアドレスデコーダ（Y-Addressデコーダ）３、ロウデコーダ４、ビット線リセット回路（Bit Line Reset Circuit）５、カラム回路６、ビット線分離（ＢＬＩ：Bit Line Isolation）回路８、Ｉ／Ｏバッファ(Input/Output Buffer)９、制御回路１１を含む。
この半導体メモリデバイスはＢＬＩ回路８を有することが大きな特徴の１つである。ＢＬＩ回路８の詳細は後述する。
Ｘアドレスデコーダ２は、入力するＸアドレス信号（X-Address）をデコードし、その結果をロウデコーダ４に送る回路である。
Ｙアドレスデコーダ３は、入力するＹアドレス信号（Y-Address）をデコードし、その結果をカラム回路６に送る回路である。
ロウデコーダ４は、書き込みワード線ＷＷＬを選択して所定電圧を印加するためのＷＷＬデコーダ４Ａと、読み出しワード線ＲＷＬを選択して所定電圧を印加するためのＲＷＬデコーダ４Ｂとを有する。
ＢＬリセット回路５は、読み出しビット線ＲＢＬおよび書き込みビット線ＷＢＬからなるビット線対（以下、符号“ＲＢＬ,ＷＢＬ”により表記）の電圧をリセットする回路である。
カラム回路６は、詳細は後述するが、クロスカップル・ラッチ型センスアンプ（以下、単にセンスアンプ（Sense Amplifier）という）ＳＡのアレイ６Ａと、Ｙアドレスデコーダ３のデコード結果に基づいてビット線対ＲＢＬ,ＷＢＬを選択するＢＬセレクタ６Ｂとを有する。
制御回路１１は、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、出力（読み出し）イネーブル信号ＯＥを入力し、これらの３つのイネーブル信号に基づいて動作する３つの制御回路を有する。この３つの制御回路とは、読み出し時にロウデコーダ４およびカラム回路６を制御する読み出し制御(Read Control)回路１１Ａと、書き込み時にロウデコーダ４およびカラム回路６を制御する書き込み制御(Write Control)回路１１Ｂと、ＢＬＩ回路８を制御するＢＬＩ制御（BLI Control）回路１１Ｃとを備える。このＢＬＩ制御回路１１Ｃが本発明の「ビット線スイッチ制御回路」の例に該当する。
メモリセルアレイ１において各メモリセルＭＣａが、書き込みワード線ＷＷＬと読み出しワード線ＲＷＬからなるワード線対と、ビット線対ＲＢＬ,ＷＢＬとに接続されている。
書き込みワード線ＷＷＬは書き込みワード線ＷＷＬ(0)〜ＷＷＬ(N)の合計（Ｎ＋１）本設けられ、同様に、読み出しワード線ＲＷＬは読み出しワード線ＲＷＬ(0)〜ＲＷＬ(N)の合計（Ｎ＋１）本設けられている。
また、書き込みビット線ＷＢＬは書き込みビット線ＷＢＬ(0)〜ＷＢＬ(M)の合計（Ｍ＋１）本設けられ、同様に、読み出しビット線ＲＢＬは読み出しビット線ＲＢＬ(0)〜ＲＢＬ(M)の合計（Ｍ＋１）本設けられている。
さらに、カラム回路６内のＳＡアレイ６Ａに接続されているローカルビット線として、読み出しビット線ＲＢＬのセンス線（以下、ＲＢＬセンス線という）ＲＢＬ＿ＳＡ(0)〜ＲＢＬ＿ＳＡ(M)と、書き込みビット線ＷＢＬのセンス線（以下、ＷＢＬセンス線という）ＷＢＬ＿ＳＡ(0)〜ＷＢＬ＿ＳＡ(M)とが設けられている。ＲＢＬセンス線ＲＢＬ＿ＳＡが本発明の「第１センス線」に該当し、ＷＢＬセンス線ＷＢＬ＿ＳＡが本発明の「第２センス線」に該当する。
図８に示すＢＬＩ回路８は、読み出しビット線ＲＢＬ(0)〜ＲＢＬ(M)、書き込みビット線ＷＢＬ(0)〜ＷＢＬ(M)の各々に対して設けられている２Ｍ個のＢＬスイッチ（図８の例では、ＮＭＯＳトランジスタ）から構成されている。より詳細には、カラムユニットのビット線対ＲＢＬ,ＷＢＬごとに２つのＢＬスイッチ８ｉｒと８ｉｗ（ｉ＝０,１,…,Ｍ）が設けられている。ＢＬスイッチ８ｉｒが本発明の「第１ビット線制御スイッチ」に該当し、ＢＬスイッチ８ｉｗが本発明の「第２ビット線制御スイッチ」に該当する。
図８において、ＢＬスイッチ８０ｒは、読み出しビット線ＲＢＬ(0)とＲＢＬセンス線ＲＢＬ＿ＳＡ(0)との接続を制御し、ＢＬスイッチ８０ｗは、書き込みビット線ＷＢＬ(0)とＷＢＬセンス線ＷＢＬ＿ＳＡ(0)との接続を制御する。同様に、ＢＬスイッチ８Ｍｒは、読み出しビット線ＲＢＬ(M)とＲＢＬセンス線ＲＢＬ＿ＳＡ(M)との接続を制御し、ＢＬスイッチ８Ｍｗは、書き込みビット線ＷＢＬ(M)とＷＢＬセンス線ＷＢＬ＿ＳＡ(M)との接続を制御する。
ＢＬスイッチ８ｉｒはＲＢＬ分離信号ＢＬＩＲにより制御され、ＢＬスイッチ８ｉｗはＷＢＬ分離信号ＢＬＩＷにより制御される。ＲＢＬ分離信号ＢＬＩＲとＷＢＬ分離信号ＢＬＩＷは、ＢＬＩ制御回路１１Ｃから供給される。
図９に、図８のより詳細なブロック図を示す。
実際のメモリセルアレイ１は、図９に示すように、複数（ここでは４つ）のセルアレイブロック１−０,１−１,１−２,１−３からなる。
セルアレイブロック１−０,１−１,１−２,１−３の各々にロウデコーダ４、カラム回路６およびＢＬＩ回路８が設けられている。各ロウデコーダ４において、図８ではＷＷＬデコーダ４ＡとＲＷＬデコーダ４Ｂを有するが、図９では、この２つのデコーダの機能を統合したワード線デコーダ４ＡＢを備える。
４つのロウデコーダ４を選択するための回路として、図９に示すように、Ｘアドレスデコーダ２内に、ブロック選択のためのＸアドレスビットＸ０,Ｘ１をデコードするＸセレクタ２０が設けられている。
Ｘセレクタ２０からは、セルアレイブロック１−０を選択するためのＸセレクト信号Ｘ_ＳＥＬ０、セルアレイブロック１−１を選択するためのＸセレクト信号Ｘ_ＳＥＬ１、セルアレイブロック１−２を選択するためのＸセレクト信号Ｘ_ＳＥＬ２、セルアレイブロック１−３を選択するためのＸセレクト信号Ｘ_ＳＥＬ３が、対応するセルアレイブロックのロウデコーダ４に出力される。
４つのカラム回路６を選択する回路として、図９に示すように、Ｙアドレスデコーダ３内に、ブロック選択のためのＹアドレスビットＹ０,Ｙ１をデコードするＹセレクタ３０が設けられている。
Ｙセレクタ３０からは、セルアレイブロック１−０に対応したカラム回路６を選択するためのＹセレクト信号Ｙ_ＳＥＬ０、セルアレイブロック１−１に対応したカラム回路６を選択するためのＹセレクト信号Ｙ_ＳＥＬ１、セルアレイブロック１−２に対応したカラム回路６を選択するためのＹセレクト信号Ｙ_ＳＥＬ２、セルアレイブロック１−３に対応したカラム回路６を選択するためのＹセレクト信号Ｙ_ＳＥＬ３が、対応するカラム回路６に出力される。
各カラム回路６内には、ＳＡアレイ６ＡとＢＬセレクタ６Ｂのほかに、ＹＳＷゲート回路６０が設けられている。
ＹＳＷゲート回路６０は、制御回路１１内の書き込み制御回路１１Ｂから出力されるＹスイッチ・イネーブル信号ＹＳＷＥと、Ｙセレクタ３０から出力されるＹセレクト信号Ｙ_ＳＥＬ０〜Ｙ_ＳＥＬ３のいずれか一の信号とを入力し、これらの信号から、ＢＬセレクタ６Ｂに出力するＹスイッチ信号ＹＳＷを生成する回路である。
なお、読み出し制御回路１１Ａからは、ＲＢＬ分離信号ＢＬＩＲとＷＢＬ分離信号ＢＬＩＷが各々、４つのＢＬＩ回路８に出力可能となっている。また、制御回路１１からは、書き込みイネーブル信号ＷＥ、ＲＷＬイネーブル信号ＲＷＬＥおよびＷＷＬイネーブル信号ＷＷＬＥが各々、４つのロウデコーダ４に出力可能となっている。
《メモリセル制御系回路》
つぎに、ビット線対ＲＢＬ,ＷＢＬに接続されているメモリセル制御系回路の構成を説明する。
図１０に、ビット線対ＲＢＬ,ＷＢＬに接続されているメモリセルＭＣａからＳＡアレイ６Ａまでの回路を示す。
図１０において、図１に示す構成のメモリセルＭＣａが列（カラム）方向に複数（Ｎ個）配列されている。複数のメモリセルＭＣａは、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬ（ビット線対ＲＢＬ,ＷＢＬ）を共有する。
このビット線対ＲＢＬ,ＷＢＬには、それぞれＰＭＯＳトランジスタからなる２つのプリチャージトランジスタＰＴｒ,ＰＴｗを有するプリチャージ回路５０が接続されている。プリチャージ回路５０は図８において、たとえばＢＬリセット回路５内に設けられている。
プリチャージトランジスタＰＴｒは、そのドレインが読み出しビット線ＲＢＬに接続され、ソースが電圧ＶＲＢＬの供給線に接続されている。プリチャージトランジスタＰＴｗは、そのドレインが書き込みビット線ＷＢＬに接続され、ソースが電圧ＶＷＢＬの供給線に接続されている。２つのプリチャージトランジスタＰＴｒ,ＰＴｗは、共通のプリチャージ・イネーブル信号ＰＲＥにより制御される。
このプリチャージ回路５０の反メモリセル側に、図８に示して既に説明したＢＬＩ回路８が設けられている。
前述したように、ＢＬＩ回路８内のＢＬスイッチ８ｉｒは、読み出しビット線ＲＢＬとＲＢＬセンス線ＲＢＬ＿ＳＡとの接続を制御するＮＭＯＳトランジスタであり、ＢＬスイッチ８ｉｗは、書き込みビット線ＷＢＬとＷＢＬセンス線ＷＢＬ＿ＳＡとの接続を制御するＮＭＯＳトランジスタである。
このように、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬとのセンスアンプＳＡに対する電気的な分離を、個別に可能な構成を有することが本実施形態の特徴の一つである。
ＲＢＬセンス線ＲＢＬ＿ＳＡとＷＢＬセンス線ＷＢＬ＿ＳＡからなるセンス線対（以下、符号“ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡ”により表記）には、さらに、クロスカップル・ラッチ型センスアンプＳＡ（以下、単にセンスアンプＳＡという）が接続されている。
このセンスアンプＳＡは、図示のように、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２からなるインバータの入力と出力が互いにクロス接続されている。
２つのＰＭＯＳトランジスタ２１の共通ソースと電源電圧線との間に、ローアクティブのＳＡイネーブル反転信号（／ＳＡＥＰ）により制御されるＰＭＯＳトランジスタ２３が接続されている。また、２つのＮＭＯＳトランジスタ２２の共通ソースと接地電圧との間に、ハイアクティブのＳＡイネーブル信号ＳＡＥＮにより制御されるＮＭＯＳトランジスタ２４が接続されている。この２つのＳＡイネーブル信号（ＳＡＥＮと／ＳＡＥＰ）は、それぞれ、行（ロウ）方向に並ぶ他のセンスアンプＳＡ（不図示）と共有されている。
センスアンプＳＡが接続されているセンス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡを、他の制御回路と電気的に切り離すための回路として、ＢＬセレクタ６Ｂが設けられている。
ＢＬセレクタ６Ｂは、ＲＢＬセンス線ＲＢＬ＿ＳＡとグローバル読み出しビット線ＧＲＢＬとの間に接続されているＮＭＯＳスイッチ６１ｒと、ＷＢＬセンス線ＷＢＬ＿ＳＡとグローバル書き込みビット線ＧＷＢＬとの間に接続されているＮＭＯＳスイッチ６１ｗとからなるスイッチの対（ＮＭＯＳスイッチ対）を、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡごとに備える。
図１１に、Ｘセレクタ２０の回路例を示す。
図解したＸセレクタ２０は、初段の４つのインバータＩＮＶ０〜ＩＮＶ３、中段の４つのナンド回路ＮＡＮＤ０〜ＮＡＮＤ３、後段に接続されている他の４つのインバータＩＮＶ４〜ＩＮＶ７から構成されている。
Ｘセレクタ２０は、ＸアドレスビットＸ０,Ｘ１を入力し、そのデコード結果に応じて、Ｘセレクト信号Ｘ_ＳＥＬ０〜Ｘ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図１２に、Ｙセレクタ３０の回路例を示す。
図解したＹセレクタ３０は、初段の４つのインバータＩＮＶ８〜ＩＮＶ１１、中段の４つのナンド回路ＮＡＮＤ４〜ＮＡＮＤ７、後段に接続されている他の４つのインバータＩＮＶ１２〜ＩＮＶ１５から構成されている。
Ｙセレクタ３０は、ＹアドレスビットＹ０,Ｙ１を入力し、そのデコード結果に応じて、Ｙセレクト信号Ｙ_ＳＥＬ０〜Ｙ_ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図１３に、ワード線デコーダ４ＡＢの基本構成であるロウデコーダユニット４０の回路例を示す。図解したロウデコーダユニット４０は、ワード線デコーダ４ＡＢ内にカラム方向のセル数Ｎだけ設けられている（図９参照）。
このＮ個のロウデコーダユニット４０は、図１１に示すＸセレクタ２０によって選択（活性化）された１つのＸセレクト信号Ｘ_ＳＥＬによって動作し、Ｘアドレス信号におけるＸアドレスビットＸ０,Ｘ１以外のビットのデコード結果に応じた１対のワード線対（読み出しワード線ＲＷＬと書き込みワード線ＷＷＬ）を活性化するための回路である。なお、図１３には、ＸアドレスビットＸ０,Ｘ１以外のビットのデコード結果によりＮ個のロウデコーダユニット４０の何れかを活性化する回路部分は図示を省略している。
図１３に図解しているロウデコーダユニット４０は、４つのナンド回路ＮＡＮＤ８〜ＮＡＮＤ１１、５つのインバータＩＮＶ１６〜ＩＮＶ２０から構成されている。
インバータＩＮＶ１６,１７とナンド回路ＮＡＮＤ８によって読み出しワード線ＲＷＬの活性化回路が構成される。そのうちナンド回路ＮＡＮＤ８の一方入力にＲＷＬイネーブル信号ＲＷＬＥが印加される。書き込みイネーブル信号ＷＥは非アクティブ時（読み出し時）にローレベルをとる。このとき、インバータＩＮＶ１６の出力がハイレベルとなり、これがナンド回路ＮＡＮＤ８の他方入力に与えられる。したがって、ナンド回路ＮＡＮＤ８出力がローレベルとなり、これがインバータＩＮＶ１７により反転されて、ナンド回路ＮＡＮＤ１０の一方入力に印加されるＲＷＬ活性信号ＲＷＬＡＣＴがアクティブ（ハイレベル）になる。
このときナンド回路ＮＡＮＤ１０の他方入力に印加されるＸセレクト信号Ｘ_ＳＥＬ（Ｘセレクト信号Ｘ_ＳＥＬ０〜Ｘ_ＳＥＬ３のいずれか）がアクティブ（ハイレベル）ならば、ナンド回路ＮＡＮＤ１０の出力がローレベルとなり、インバータＩＮＶ９の出力に接続されている読み出しワード線ＲＷＬがハイレベルで活性化される。
ナンド回路ＮＡＮＤ９とインバータＩＮＶ１８によって書き込みワード線ＷＷＬの活性化回路が構成されている。
書き込みイネーブル信号ＷＥは書き込み時にアクティブとなってハイレベルをとる。この書き込みイネーブル信号ＷＥがナンド回路ＮＡＮＤ９の一方入力に入力され、他方入力にＷＷＬイネーブル信号ＷＷＬＥが入力される。したがって、書き込みイネーブル信号ＷＥとＷＷＬイネーブル信号ＷＷＬＥがともにアクティブ（ハイレベル）のときに、ナンド回路ＮＡＮＤ９の出力がローレベルとなり、これがインバータＩＮＶ１８により反転されて、ナンド回路ＮＡＮＤ１１の一方入力に印加されるＷＷＬ活性信号ＷＷＬＡＣＴがアクティブ（ハイレベル）になる。
このときナンド回路ＮＡＮＤ１１の他方入力に印加されるＹセレクト信号Ｙ_ＳＥＬ（Ｙセレクト信号Ｙ_ＳＥＬ０〜Ｙ_ＳＥＬ３のいずれか）がアクティブ（ハイレベル）ならば、ナンド回路ＮＡＮＤ１１の出力がローレベルとなり、インバータＩＮＶ２０の出力に接続されている書き込みワード線ＷＷＬがハイレベルで活性化される。
図１４に、ＹＳＷゲート回路６０の回路例を示す。
図解したＹＳＷゲート回路６０は、１つのナンド回路ＮＡＮＤ１２と、その出力に接続されている１つのインバータＩＮＶ２１とからなる。
ナンド回路ＮＡＮＤ１２の一方入力にＹスイッチ・イネーブル信号ＹＳＷＥが入力され、他方入力に図１２に示すＹセレクタ３０により選択（活性化）された１つのＹセレクト信号Ｙ_ＳＥＬが入力される。このＹスイッチ信号ＹＳＷとＹセレクト信号Ｙ_ＳＥＬがともに活性化（ハイレベル）のときに、ナンド回路ＮＡＮＤ１２の出力がローレベルとなり、インバータＩＮＶ２１から活性化レベル（ハイレベル）のＹスイッチ信号ＹＳＷが、図１０のＢＬセレクタ６Ｂに出力される。
図１５に、図１０のグローバル読み出しビット線ＧＲＢＬとグローバル書き込みビット線ＧＷＢＬに接続されているアンプ回路の回路例を示す。
図解したアンプ回路６Ｃは、図１０では図示を省略しているが、各カラム回路６内に設けられている。
アンプ回路６Ｃは、カレントミラー型アンプであり、２つのＰＭＯＳトランジスタ６２ｒ,６２ｗと、３つのＮＭＯＳトランジスタ６３ｒ,６３ｗおよび６４とを有する。ＮＭＯＳトランジスタ６３ｒのゲートにグローバル読み出しビット線ＧＲＢＬが接続され、ＮＭＯＳトランジスタ６３ｗのゲートにグローバル書き込みビット線ＧＷＢＬが接続されている。
電源電圧Ｖddの供給線に、ソースとゲートが各々共通接続されているＰＭＯＳトランジスタ６２ｒ,６２ｗが接続され、接地電圧の供給線に、ソースが共通接続されているＮＭＯＳトランジスタ６３ｒ,６３ｗが、ＮＭＯＳトランジスタ６４を介して接続されている。ＰＭＯＳトランジスタ６２ｒとＮＭＯＳトランジスタ６３ｒのドレイン同士が共通接続され、その共通接続点が、ＰＭＯＳトランジスタ６２ｒ,６２ｗのゲートに接続されている。ＰＭＯＳトランジスタ６２ｗとＮＭＯＳトランジスタ６３ｗのドレイン同士が共通接続され、その共通接続点から出力電圧Ｖｏが出力可能となっている。なお、この出力電圧Ｖｏに代えて不図示のラッチ回路からデータの入力が可能である。
このアンプ回路６Ｃは、ＮＭＯＳトランジスタ６４のゲートに供給されるメインアンプ・イネーブル信号ＭＡＥによって活性化される。
なお、グローバル読み出しビット線ＧＲＢＬは、ＰＭＯＳトランジスタ６５ｒを介して電源電圧Ｖddに接続可能であり、グローバル書き込みビット線ＧＷＢＬはＰＭＯＳトランジスタ６５ｗを介して電源電圧Ｖddに接続可能である。ＰＭＯＳトランジスタ６５ｒ,６５ｗは、図１０のプリチャージトランジスタＰＴｒ,ＰＴｗと同様に、プリチャージ・イネーブル信号ＰＲＥにより制御される。
図１６に、ＲＢＬ分離信号ＢＬＩＲ、ＷＢＬ分離信号ＢＬＩＷのドライバ回路（以下、ＢＬＩドライバという）の回路例を示す。このＢＬＩドライバ１１０は、図８および図９のＢＬＩ制御回路１１Ｃ内に設けられ、本発明の「ビット線スイッチ制御回路」の例に該当する。
図示したＢＬＩドライバ１１０は、所定数のバッファからなる遅延部１１１と、２つの負論理入力のアンド回路（等価的なノア回路であることから、以下、ノア回路ＮＯＲという）ＮＯＲ０,１と、ノア回路ＮＯＲ２およびインバータＩＮＶ２２とを有する。
ノア回路ＮＯＲ０の一方入力に、遅延部１１１を介してＲＷＬイネーブル信号ＲＷＬＥが入力可能になっている。ノア回路ＮＯＲ０の他方入力が、ノア回路ＮＯＲ１の出力に接続されている。ノア回路ＮＯＲ１の一方入力が、ＲＢＬ分離信号ＢＬＩＲが出力されるノア回路ＮＯＲ０の出力に接続されている。ノア回路ＮＯＲ１の他方入力に、プリチャージ・イネーブル信号ＰＲＥが入力可能になっている。
ノア回路ＮＯＲ２の一方入力は、ＲＢＬ分離信号ＢＬＩＲが出力されるノア回路ＮＯＲ０の出力に接続されている。ノア回路ＮＯＲ２の他方入力に、書き込みイネーブル信号ＷＥが入力可能になっている。ノア回路ＮＯＲ２の出力がインバータＩＮＶ２２によって反転されることによって、ＷＢＬ分離信号ＢＬＩＷが出力される。
《ビット線分離信号の制御》
つぎに、図１６の回路における動作、すなわちビット線分離信号制御について、図１７のタイミングチャートを用いて説明する。この説明では図１０、図１３、図１６等を適宜参照する。
図１７において、符号Ｔｐｃが「プリチャージ期間」、符号Ｔｓｂが「スタンバイ期間」、符号ＰＴｒが「読み出し期間」、符号ＰＴｗが「書き込み期間」を、それぞれ表す。なお、図１７は、これら４期間の各種信号レベルの組み合わせを説明するものであり、実際の動作において各期間の順番は任意である。
プリチャージ期間Ｔｐｃにおいては、図１７（Ａ）に示すように、プリチャージ・イネーブル信号ＰＲＥが“Ｌ”レベルとなっていることから、図１０のプリチャージ回路５０において、プリチャージトランジスタＰＴｒ,ＰＴｗが共にオンする。このとき特に図示していないが、ＲＢＬ分離信号ＢＬＩＲおよびＷＢＬ分離信号ＢＬＩＷがともに“Ｈ”レベル、Ｙスイッチ信号ＹＳＷが“Ｌ”レベルをとることから、図１０のビット線対ＲＢＬ,ＷＢＬと、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡが、グローバルビット線対ＧＲＢＬ,ＧＷＢＬと切り離された状態でプリチャージされる。
プリチャージ・イネーブル信号ＰＲＥが不活性（“Ｈ”レベル）に遷移してから、ＲＷＬイネーブル信号ＲＷＬＥが活性化（“Ｈ”レベル）に遷移するまではスタンバイ期間Ｔｓｂと称する。
上記プリチャージ期間Ｔｐｃおよびスタンバイ期間Ｔｓｂは、図１７（Ｂ）に示すように、ＲＷＬイネーブル信号ＲＷＬＥが不活性な“Ｌ”レベルをとる。また、図１７（Ｃ）に示すように、書き込みイネーブル信号ＷＥが不活性な“Ｌ”レベルをとる。
これらの期間中、図１６のノア回路ＮＯＲ０の一方入力が“Ｌ”レベルであるため、その出力信号であるＲＢＬ分離信号ＢＬＩＲが“Ｈ”レベルをとる（図１７（Ｄ））。
この“Ｈ”レベルのＲＢＬ分離信号ＢＬＩＲが図１６のノア回路ＮＯＲ２の一方入力に供給されるため、その出力が“Ｌ”レベル、したがってＷＢＬ分離信号ＢＬＩＷが“Ｈ”レベルをとる（図１７（Ｅ））。
図１７（Ｂ）に示すように、ＲＷＬイネーブル信号ＲＷＬＥが“Ｈ”レベルに遷移すると、読み出し期間Ｔｒが開始する。
すると、図１６の遅延部１１１により規定される遅延時間Ｔｄを経過した後に、ノア回路ＮＯＲ０の出力が反転し、ＲＢＬ分離信号ＢＬＩＲが“Ｌ”レベルに遷移する（図１７（Ｄ））。また、図１６のノア回路ＮＯＲ２の入力に“Ｌ”レベルが揃うことから、その出力が反転し、ＷＢＬ分離信号ＢＬＩＷが“Ｌ”レベルに遷移する（図１７（Ｅ））。よって、図１０のＢＬスイッチ８ｉｒ,８ｉｗがオフし、ビット線対ＲＢＬ,ＷＢＬとセンス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡとが電気的に切り離される。
さらに、図１３においてＲＷＬイネーブル信号ＲＷＬＥが“Ｈ”レベルに遷移すると、インバータＩＮＶ１７から出力されるＲＷＬ活性信号ＲＷＬＡＣＴが活性化レベル（“Ｈ”レベル）になり、その結果、読み出しワード線ＲＷＬの電位が“Ｈ”レベルとなって活性化される。この読み出しワード線ＲＷＬの活性化は、Ｘアドレス信号のＸアドレスビットＸ０,Ｘ１によって選択されたメモリセルブロックにおいて、Ｘアドレス信号の他のビットをデコードした結果に応じ、そのブロック内の一の読み出しワード線ＲＷＬに対して行われる。
その結果、当該活性化された読み出しワード線ＲＷＬの所定メモリセルのストレージノードＳＮに記憶されているデータが読み出される。なお、読み出し動作の詳細は後述する。
図１７（Ｃ）に示すように、書き込みイネーブル信号ＷＥが“Ｈ”レベルに活性化されると、書き込み期間Ｔｗが開始する。
このとき図１７（Ｂ）に示すように、ＲＷＬイネーブル信号ＲＷＬＥは非活性レベル（“Ｌ”レベル）となっている。したがって、図１６のＲＢＬ分離信号ＢＬＩＲが“Ｌ”レベルであるが、ノア回路ＮＯＲ２に入力されている書き込みイネーブル信号ＷＥが“Ｈ”レベルとなることから、その出力が“Ｌ”レベル、よって図１７（Ｅ）に示すようにＷＢＬ分離信号ＢＬＩＷが“Ｈ”レベルで活性化する。
図１３において、このＷＢＬ分離信号ＢＬＩＷが活性化する前の状態では、ＷＢＬ分離信号ＢＬＩＷと書き込みイネーブル信号ＷＥが共に“Ｌ”レベルであることから、インバータＩＮＶ１８の出力信号であるＷＷＬ活性信号ＷＷＬＡＣＴが非活性な“Ｌ”レベル、よって書き込みワード線ＷＷＬの電位が“Ｌ”レベルで非活性となっている。
この状態で書き込みイネーブル信号ＷＥが活性化し、図１６の動作によりＷＷＬイネーブル信号ＷＷＬＥが活性化すると、図１３のナンド回路ＮＡＮＤ９の出力が反転し、ＷＷＬ活性信号ＷＷＬＡＣＴが活性レベルの“Ｈ”レベルになる。その結果、書き込みワード線ＷＷＬが活性化する。なお、この書き込みワード線ＷＷＬの活性化は、Ｘアドレス信号のＸアドレスビットＸ０,Ｘ１によって選択されたメモリセルブロックにおいて、Ｘアドレス信号の他のビットをデコードした結果に応じ、そのブロック内の一の書き込みワード線ＷＷＬに対して行われる。
その結果、当該活性化された書き込みワード線ＷＷＬの所定メモリセルのストレージノードＳＮに、予め書き込みビット線ＷＢＬに設定されている電圧（書き込みデータ）が書き込まれる。書き込み動作の詳細は後述する。
その後、図１７（Ａ）に示すプリチャージ・イネーブル信号ＰＲＥが活性レベル（“Ｌ”レベル）に推移するとプリチャージが再度行われる。また、図１６のノア回路ＮＯＲ０の入力に“Ｌ”レベルが揃い、その出力信号であるＲＢＬ分離信号ＢＬＩＲが図１７（Ｄ）のように“Ｈ”レベルに反転する。このため図１７（Ｄ）および図１７（Ｅ）に示すように、ＲＢＬ分離信号ＢＬＩＲとＷＢＬ分離信号ＢＬＩＷが共に“Ｈ”レベルとなって、図１０のＢＬスイッチ８ｉｒ,８ｉｗがオンし、ビット線対のプリチャージ電圧が、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡに供給される。
以上より、最初のプリチャージ期間Ｔｐｃの状態が再現される。
つぎに、メモリセルのデータ読み出し動作を、“Ｈ”データ読み出しと、“Ｌ”データ読み出しに分けて説明する。この説明では、図１７の説明で述べた動作を前提とし、図１、図１０、図１３、図１４、図１６等を適宜参照する。したがって、ビット線分離信号の制御、および、その制御による図１０、図１３、図１６の詳細な回路動作は、以下の説明において繰り返さない。
《“Ｈ”データ読み出し動作》
図１８（Ａ）〜図１８（Ｌ）に、図１のストレージノードＳＮの“Ｈ”データを読み出すときのタイミングチャートを示す。
図１８において、時間Ｔｒ０が読み出し期間Ｔｒの開始時間であり、それ以前に図１７で説明したプリチャージ期間Ｔｐｃとスタンバイ期間Ｔｓｂの制御が行われる。
ここでの動作では、図１０のＢＬＩ回路８に示すように、ＢＬスイッチ８ｉｒ,８ｉｗを構成する２つのＮＭＯＳトランジスタのみで、ビット線対ＲＢＬ,ＷＢＬと、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡとの接続と非接続（ビット線分離）を制御することを前提としている。
したがって図８および図１０では図示を省略している電源部によって、図１８（Ｅ）と図１８（Ｆ）のプリチャージ期間Ｔｐｃおよびスタンバイ期間Ｔｓｂに示すように、ＲＢＬ分離信号ＢＬＩＲ、ＷＢＬ分離信号ＢＬＩＷの印加電圧を電源電圧Ｖdd（＝１.８[Ｖ]）よりも高い電圧（＝３.０[Ｖ]）に予め昇圧し、これをＲＢＬ分離信号ＢＬＩＲ、ＷＢＬ分離信号ＢＬＩＷの各々のハイレベルとする。このとき、図１０のＢＬスイッチ８ｉｒ,８ｉｗを構成するＮＭＯＳトランジスタの閾値電圧を各々０.５[Ｖ]と仮定すると、上記３.０[Ｖ]のハイレベルがゲートに印加されることによって、各ＮＭＯＳトランジスタが十分オンし、ビット線対とセンス線対の電気的接続がなされている。
また、図１８（Ｊ）に示すように、プリチャージ・イネーブル信号ＰＲＥが“Ｌ”レベルをとるプリチャージ期間Ｔｐｃにおいて、読み出しビット線ＲＢＬを電圧ＶＲＢＬ（たとえば電源電圧Ｖdd＝１.８[Ｖ]）に、書き込みビット線ＷＢＬを、電圧ＶＲＢＬよりも低い電圧ＶＷＢＬ（たとえば１.４[Ｖ]）に各々プリチャージしておく。このとき、ＲＢＬ分離信号ＢＬＩＲ、ＷＢＬ分離信号ＢＬＩＷともに“Ｈ”レベル（＝３.０[Ｖ]）であることから、読み出しビット線ＲＢＬとＲＢＬセンス線ＲＢＬ＿ＳＡ、書き込みビット線ＷＢＬとＷＢＬセンス線ＷＢＬ＿ＳＡが電気的に接続されており、それぞれ同電位である。
このとき、図１８（Ｉ）に示すように、Ｙスイッチ信号ＹＳＷが“Ｌ”レベルである。これは、図１４においてナンド回路ＮＡＮＤ１４に入力されているＹスイッチ・イネーブル信号ＹＳＷＥが非活性の“Ｌ”レベルであるため、ナンド回路ＮＡＮＤ１４の出力が“Ｈ”レベル、よってＹスイッチ信号ＹＳＷが“Ｌ”レベルとなるからである。したがって、上記プリチャージ時のビット線対とセンス線対は、図１０のグローバルビット線対ＧＲＢＬ,ＧＷＢＬから電気的に切り離されてフローティングとなっている。
図１７（Ｂ）のＲＷＬイネーブル信号ＲＷＬＥが“Ｈ”レベルに立ち上がると、それに応じて、図１８（Ｂ）の読み出しワード線ＲＷＬが活性し、たとえば電源電圧Ｖddのパルスが印加すされる。すると、図１のセレクトトランジスタＳＴがオンする。このとき、ストレージノードＳＮの電圧が“Ｈ”レベルのためアンプトランジスタＡＴもオンする。よって、読み出しビット線ＲＢＬの電圧（＝１.８[Ｖ]）は、オン状態のセレクトトランジスタＳＴおよびアンプトランジスタＡＴを介してディスチャージされ、書き込みビット線ＷＢＬの電圧（＝１.４[Ｖ]）よりも低い電圧となる。
このビット線電圧関係の逆転は、図１８（Ｅ）および図１８（Ｆ）に示すＷＢＬ分離信号ＢＬＩＷとＲＢＬ分離信号ＢＬＩＲが“Ｌ”レベル（＝０[Ｖ]）に推移する時間Ｔｒ１までに起こる。言い換えると、上記ビット線電圧関係の逆転が起きて読み出し可能な電圧差となるように、図１６に示す遅延部１１１の遅延時間Ｔｄが決められている。
時間Ｔｒ１にてＲＢＬ分離信号ＢＬＩＲ、ＷＢＬ分離信号ＢＬＩＷが“Ｌ”レベルに立ち下がると、このタイミングで読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬからそれぞれ負荷、すなわち図１０のＲＢＬセンス線ＲＢＬ＿ＳＡの配線負荷、ＷＢＬセンス線ＷＢＬ＿ＳＡの配線負荷、ならびに、センスアンプＳＡの負荷が切り離される。したがって、図１８（Ｋ）に示すように、ＲＢＬセンス線ＲＢＬ＿ＳＡ、ＷＢＬセンス線ＷＢＬ＿ＳＡの電位変化が停止する。
続く時間Ｔｒ２にて、図１０のセンスアンプＳＡに印加されるＳＡイネーブル信号ＳＡＥＮ、ＳＡイネーブル反転信号（／ＳＡＥＰ）を活性化して、センスアンプＳＡを動作させる。すると、図１８（Ｋ）に示すように、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡの電位差が、電源電圧Ｖddと接地電圧レベルとの大きな振幅にまで増幅される。
そして、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡが十分電圧振幅したタイミング（時間Ｔｒ３）で、図１８（Ｉ）に示すようにＹスイッチ信号ＹＳＷを活性化し、“Ｈ”レベルに遷移させる。これにより、図１０のＮＭＯＳスイッチ対６１ｒ,６１ｗがオンし、グローバル読み出しビット線ＧＲＢＬ、グローバル書き込みビット線ＧＷＢＬへ読み出しデータが伝播する（図１８（Ｌ）。
グローバルビット線対ＧＲＢＬ,ＧＷＢＬに対し、図１５に示すアンプ回路６Ｃが接続されている。
グローバルビット線対ＧＲＢＬ,ＧＷＢＬは、図１８（Ａ）のプリチャージ期間Ｔｐｃにおいて、プリチャージ・イネーブル信号ＰＲＥは活性レベル（“Ｌ”レベル）となっているため、図１５のＰＭＯＳトランジスタ６５ｒ,６５ｗが共にオンし、これにより電源電圧Ｖdd（＝１.８[Ｖ]）にプリチャージされている。そして、図１８（Ｉ）のＹスイッチ信号ＹＳＷが活性化（“Ｈ”レベル）になる時間Ｔｒ３までは、このプリチャージ状態を保っている。
時間Ｔｒ３になると、グローバルビット線対ＧＲＢＬ,ＧＷＢＬがセンス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡに接続される。そのため、グランドレベルのＲＢＬセンス線ＲＢＬ＿ＳＡに接続されたグローバル読み出しビット線ＧＲＢＬの電位がディスチャージされ、１.８[Ｖ]から下がり始める。ただし、負荷容量に応じた電荷配分によりグランドレベルまでは電位低下しない。
とくにタイミングチャート上では示さないが、その後、メインアンプ・イネーブル信号ＭＡＥを活性化（“Ｈ”レベル）にして、カレントミラー型のアンプ回路６Ｃを動作させる。そのため、このグローバル読み出しビット線ＧＲＢＬとグローバル書き込みビット線ＧＷＢＬのとの電位差がアンプ回路６Ｃで電源電圧Ｖdd振幅の信号に増幅される。増幅後の信号（読み出しデータ）は、出力信号Ｖｏとしてアンプ回路６Ｃから、後段の回路へと伝播される。つまり、読み出しデータは、図８のカラム回路６からＩ／Ｏバッファ９を経て、外部に出力される。
《“Ｌ”データ読み出し》
図１９（Ａ）〜図１９（Ｌ）に、図１のストレージノードＳＮの“Ｌ”データを読み出すときのタイミングチャートを示す。これらの図および以下の説明では、既に説明した“Ｈ”データ読み出し時と異なる点のみ説明する。
基本的な制御、動作は“Ｈ”データ読み出し時と同様であり、ビット線対ＲＢＬ,ＷＢＬとセンス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡに対しては電圧ＶＲＢＬ（１.８[Ｖ]）と電圧ＶＷＢＬ（１.４[Ｖ]）のプリチャージを行い、同時に、グローバルビット線対ＧＲＢＬ,ＧＷＢＬに対しては電源電圧Ｖdd（１.８[Ｖ]）のプリチャージを行う。また、読み出し期間Ｔｒ０で読み出しワード線ＲＷＬを立ち上げ、その後、遅延時間Ｔｄ経過後にＲＢＬ分離信号ＢＬＩＲとＷＢＬ分離信号ＢＬＩＷを立ち下げる動作自体は“Ｈ”データ読み出し時と同様である。
ただし、“Ｌ”データ読み出し時には、図１のアンプトランジスタＡＴがオンしないため、読み出しワード線ＲＷＬが時間Ｔｒ０で上がっても、読み出しビット線ＲＢＬの放電が起こらない。したがって、図１９（Ｊ）および図１９（Ｋ）に示すように、読み出しビット線ＲＢＬおよびＲＢＬセンス線ＲＢＬ＿ＳＡの電圧が電源電圧Ｖddのままである。
そして時間Ｔｒ１にて、ＲＢＬ分離信号ＢＬＩＲ、ＷＢＬ分離信号ＢＬＩＷを立ち下げ、続く時間Ｔｒ２にてセンスアンプＳＡを活性化する。これにより、書き込みビット線ＷＢＬ側の負荷が切り離されたローレベル（１.４[Ｖ]）のＷＢＬセンス線ＷＢＬ＿ＳＡがグランドレベルに電圧振幅する。
その後は、“Ｈ”レベル読み出し時と同様にして、Ｙスイッチ信号ＹＳＷを活性化し、図１５のアンプ回路６Ｃを動作させてデータ読み出しを行う。
以上の“Ｈ”または“Ｌ”レベルの読み出しにおいて、時間Ｔｒ２から時間Ｔｒ３までにセンス動作する際に、センスアンプＳＡから見た負荷、すなわち読み出しビット線ＲＢＬの配線負荷、書き込みビット線ＷＢＬの配線負荷、ならびに、Ｎ個のメモリセルＭＣａの負荷が、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡからＢＬＩ回路８によって電気的に切り離されている。このため、センスアンプＳＡは高速センス動作をする。
また、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬの電位増幅をしないので、センスアンプＳＡの消費電力も少ない。
さらに高速センス動作では、センスアンプＳＡの入力ノード電位が、電源電圧Ｖddとグランドレベルとの間の電位である時間がより短くなる。したがって、センスアンプＳＡのＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２からなるインバータを流れる貫通電流を少なくでき、この意味でもセンスアンプＳＡの消費電力を少なくできる。
《データ書き込み》
つぎに、メモリセルへのデータ書き込み動作を説明する。
データ書き込みには、図１のストレージノードＳＮの電圧をハイレベルにする“Ｈ”データ書き込みと、ローレベルにする“Ｌ”データ書き込みがある。
図２０（Ａ）〜図２０（Ｍ）に、ストレージノードＳＮへの“Ｌ”データ書き込み時のタイミングチャートを、図２１（Ａ）〜図２１（Ｍ）にストレージノードＳＮへの“Ｌ”データ書き込み時のタイミングチャートを示す。これらのタイミングチャートは、書き込み対象のメモリセルから記憶データを読み出して、その記憶データを書き込みビット線ＷＢＬ上で反転して新たな書き込みデータを設定し、設定した書き込みデータを上記メモリセルに書き込む場合を示すものである。
図１８および図１９の読み出し動作では、読み出し期間Ｔｒ中、書き込みイネーブル信号ＷＥを非活性（“Ｌ”レベル）で維持している。
これに対し書き込み動作では、図２０（Ｉ）および図２１（Ｉ）のＹスイッチ信号ＹＳＷを立ち上げる前に、図２０（Ｃ）および図２１（Ｃ）に示すように、書き込みイネーブル信号ＷＥを“Ｈ”レベルに立ち上げる。このとき（時間Ｔｗ０）から書き込み期間Ｔｗが開始する。
図２０と図２１の動作のいずれにおいても、書き込み期間Ｔｗより前に上述したプリチャージおよび読み出し動作を行い、グローバル書き込みビット線ＧＷＢＬに再書き込みするための電圧をセットしておく必要がある。これは、以下の理由による。
図１０には、メモリセルアレイの１列のメモリセル群と、その制御回路からなる構成（以下、カラムユニットという）のみ示す。ただし、実際の半導体メモリでは、これと同じ構成が行（ロウ）方向に繰り返し配置されている。そして、同一行のメモリセルが、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬを共有している。
このような半導体メモリでランダムアクセスのためには、同一行内で、たとえば１バイト（８ビット）等の所定数を単位としたメモリセルの書き込みが必要である。そのとき、書き込み対象のカラムユニットにおけるグローバル書き込みビット線ＧＷＢＬに書き込みデータをセットし、Ｙスイッチ信号ＹＳＷを活性化して、この書き込みデータで書き込みビット線ＷＢＬの電位を強制的に更新する。
一方、非書き込み対象のカラムユニットでは、以下のようなリフレッシュ動作を行う。
メモリセルに記憶されているデータを読み出しビット線ＲＢＬに読み出したときは、セル記憶データと読み出しデータは論理が反転している（図１８（Ｊ）および図１９（Ｊ）参照）。したがって、書き込みビット線ＷＢＬに、セル記憶データの論理と対応したリフレッシュ電圧が本来なら出現していなければならない（図３および図４では出現している）。
しかし、本実施形態では読み出し時にビット線対ＲＢＬ,ＷＢＬをセンス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡと切り離すため、図１８（Ｊ）および図１９（Ｊ）に示すように、リフレッシュ電圧はデータ論理と無関係に同じ電圧（１.４[Ｖ]）を維持している。したがって、このままではリフレッシュ動作ができない。
そこで、本実施形態では、書き込み動作の前に読み出し動作を行って、当該非書き込み対象の非選択のカラムユニットにおいて、グローバル書き込みビット線ＧＷＢＬに再書き込みするためのリフレッシュ電圧をセットしておく必要がある。そして、書き込み対象のカラムユニットのみ、そのリフレッシュ電圧を、外部からの書き込みデータで強制的に書き換える必要がある。
ただし、“Ｌ”データ書き込み（図２０）と“Ｈ”データ書き込み（図２１）では、書き込みデータの電圧関係が反転しているため、これに対応してグローバル読み出しビット線ＧＲＢＬとグローバル書き込みビット線ＧＷＢＬの電圧関係を図２０と図２１で反転している。
具体的には、“Ｌ”データ書き込みの場合、図２０（Ｊ）に示すようにグローバル読み出しビット線ＧＲＢＬにハイレベル（＝１.８[Ｖ]）の電圧が設定され、図２０（Ｋ）に示すようにグローバル書き込みビット線ＧＷＢＬにローレベル（＝０[Ｖ]）の電圧が設定されている。
これに対し、“Ｈ”データ書き込みの場合、図２１（Ｊ）に示すようにグローバル読み出しビット線ＧＲＢＬにローレベル（＝０[Ｖ]）の電圧が設定され、図２１（Ｋ）に示すようにグローバル書き込みビット線ＧＷＢＬにハイレベル（＝１.８[Ｖ]）の電圧が設定されている。
図２０と図２１における時間Ｔｒ２までの読み出し動作は、図１８および図１９と同じである。したがって、ここでは重複する説明は行わない。
時間Ｔｒ２にて電圧センスによる読み出し動作を開始してから、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡの電圧差が十分大きくなった時間Ｔｗ０のタイミングで、図２０（Ｃ）および図２１（Ｃ）に示すように、書き込みイネーブル信号ＷＥを“Ｈ”レベルにして活性化する。
図１７を用いて既に説明した回路動作によって、書き込みイネーブル信号ＷＥが“Ｈ”レベルになると、これに対応してＷＢＬ分離信号ＢＬＩＷが“Ｈ”レベルに遷移する（図２０（Ｅ）および図２１（Ｅ））。このため、書き込みビット線ＷＢＬとＷＢＬセンス線ＷＢＬ＿ＳＡとが接続される。図２０（Ｆ）および図２１（Ｆ）に示すように、このときＲＢＬ分離信号ＢＬＩＲが“Ｌ”レベルを維持するため、読み出しビット線ＲＢＬとＲＢＬセンス線ＲＢＬ＿ＳＡは電気的に切り離されたままである。
これに続く時間Ｔｗ１にて、図１４に示すＹＳＷゲート回路６０によってＹスイッチ信号ＹＳＷが活性化し、書き込み対象セルを含む選択されたカラムユニットにおいて、ＲＢＬセンス線ＲＢＬ＿ＳＡの電圧と、電気的に接続された状態のＷＢＬセンス線ＷＢＬ＿ＳＡおよび書き込みビット線ＷＢＬの電圧とを、大小関係において反転させる。
このとき、読み出しビット線ＲＢＬは、メモリセルアレイ側の負荷を切り離したまま電圧反転するため、ＲＢＬセンス線ＲＢＬ＿ＳＡの反転は高速である。また、読み出しビット線ＲＢＬを振幅させないので、その分、アンプ回路６Ｃの消費電力が少なくなる。この反転が高速であることは、センスアンプＳＡの入力が中間電圧、すなわちグランドレベルの電圧と電源電圧Ｖddとの間の電圧になっている時間が短いことを意味する。よって、センスアンプＳＡが反転動作するときの貫通電流を少なくでき、その意味でも低消費電力が達成される。
一方、ＷＢＬセンス線ＷＢＬ＿ＳＡと書き込みビット線ＷＢＬ電圧は、互いに電気的に接続されたまま電圧反転するため、負荷を切り離す意味においては低消費電力化の効果は得られない。
ただし、図２０（Ｌ）および図２０（Ｍ）に示す“Ｌ”データ書き込みの場合、書き込みビット線ＷＢＬは１.４[Ｖ]から若干上がったレベルから、ＷＢＬセンス線ＷＢＬ＿ＳＡは１.８[Ｖ]から若干下がったレベルから、それぞれグランドレベル（０[Ｖ]）へ電圧降下する。また、図２１（Ｌ）および図２１（Ｍ）に示す“Ｈ”データ書き込みの場合、書き込みビット線ＷＢＬは１.４[Ｖ]から若干下がったレベルから、ＷＢＬセンス線ＷＢＬ＿ＳＡは０[Ｖ]から若干上がったレベルから電圧上昇する。
よって本例では、フルレンジの反転、すなわち１.８[Ｖ]と０[Ｖ]との間の反転に比べると反転動作時にＳＡアレイ６Ａにかかる負担は幾らか低減される。そのため、この意味でアンプ回路６Ｃの低消費電力化と高速化、当該高速化に伴うセンスアンプＳＡの貫通電流低減等が図られている。
なお、動作対象セルを含まない非選択のカラムユニットにおいても、図２０（Ｉ）および図２１（Ｉ）の時間Ｔｗ１のタイミングで、Ｙスイッチ信号ＹＳＷをハイレベルにする。これは、前述したように中間電圧（１.４[Ｖ]）で保持されている非選択のカラムユニットの書き込みビット線ＷＢＬに書き込み電圧を設定するためである。
これによって、非選択のカラムユニットにおいては、読み出した電圧に対応してグローバル書き込みビット線ＧＷＢＬに設定しているリフレッシュ電圧を、書き込みビット線ＷＢＬに伝達する。
つぎに、反転動作が十分完了した時間Ｔｗ２のタイミングで、図２０（Ｃ）および図２１（Ｃ）に示すように、書き込みワード線ＷＷＬをハイレベルに立ち上げて活性化する。これによって、選択されたカラムユニット内の、活性化された書き込みワード線ＷＷＬに接続されているメモリセルにおいて、図１の書き込みトランジスタＷＴがオンし、書き込みビット線ＷＢＬに強制設定されている“Ｌ”または“Ｈ”の書き込みデータがストレージノードＳＮに書き込まれる。
このとき、非選択のカラムユニットの、活性化された書き込みワード線ＷＷＬが接続されている非選択のメモリセルにおいては、元々書き込まれていたストレージノードの電圧がフルレンジ、すなわち電源電圧Ｖddまたは０[Ｖ]で書き込みビット線ＷＢＬに設定されているため、リフレッシュ動作が実行される。
つぎに、本実施形態の変形(variation)を説明する。
《ＢＬＩ回路の変形》
図８および図１０は、ビット線対ＲＢＬ,ＷＢＬと、センス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡとを電気的に分離するＢＬスイッチ８ｉｒ,８ｉｗをＮＭＯＳトランジスタのみで構成した例である。
これに対し、本実施形態では図２２または図２３に示す構成を採用してもよい。
図２２に示すカラムユニット内のＢＬＩ回路８Ａは、読み出しビット線ＲＢＬとＲＢＬセンス線ＲＢＬ＿ＳＡとの間に、ＰＭＯＳトランジスタからなるＢＬスイッチ８ｉｒｐを有し、書き込みビット線ＷＢＬとＷＢＬセンス線ＷＢＬ＿ＳＡとの間に、ＰＭＯＳトランジスタからなるＢＬスイッチ８ｉｗｐを有する。
このようにＢＬスイッチをＰＭＯＳトランジスタで構成する場合、ＮＭＯＳトランジスタで構成したときに用いた制御信号であるＲＢＬ分離信号ＢＬＩＲとＷＢＬ分離信号ＢＬＩＷとの活性化論理が反転した信号を用いる。すなわち、ＲＢＬ分離反転信号（／ＢＬＩＲ）をＢＬスイッチ８ｉｒｐのゲートに供給し、ＷＢＬ分離反転信号（／ＢＬＩＷ）をＢＬスイッチ８ｉｗｐのゲートに供給する。
これらの信号を生成可能に図８および図１１のＢＬＩ制御回路１１Ｃが構成されている。その場合、たとえば図１６において、インバータＩＮＶ２２がＷＢＬ分離信号ＢＬＩＷの出力側でなく、ＲＢＬ分離信号ＢＬＩＲの出力側に設けられる。
図２３に示すカラムユニット内のＢＬＩ回路８Ｂは、各ＢＬスイッチがトランスファゲート構成を有する。
すなわち、読み出しビット線ＲＢＬとＲＢＬセンス線ＲＢＬ＿ＳＡとの間に、ＮＭＯＳトランジスタからなるＢＬスイッチ８ｉｒと、ＰＭＯＳトランジスタからなるＢＬスイッチ８ｉｒｐが並列に接続されている（ＢＬスイッチ８ｔｒ）。また、書き込みビット線ＷＢＬとＷＢＬセンス線ＷＢＬ＿ＳＡとの間に、ＮＭＯＳトランジスタからなるＢＬスイッチ８ｉｗと、ＰＭＯＳトランジスタからなるＢＬスイッチ８ｉｗｐが並列に接続されている（ＢＬスイッチ８ｔｗ）。
このうちＢＬスイッチ８ｉｒがＲＢＬ分離信号ＢＬＩＲにより制御され、ＢＬスイッチ８ｉｒｐが、ＲＢＬ分離信号ＢＬＩＲをインバータＩＮＶｒにより反転したＲＢＬ分離反転信号（／ＢＬＩＲ）により制御される。同様に、ＢＬスイッチ８ｉｗがＷＢＬ分離信号ＢＬＩＷにより制御され、ＢＬスイッチ８ｉｗｐが、ＷＢＬ分離信号ＢＬＩＷをインバータＩＮＶｗにより反転したＷＢＬ分離反転信号（／ＢＬＩＷ）により制御される。
インバータＩＮＶｒ,ＩＮＶｗは図示のようにカラムユニットの近くに設けてもよいし、ＢＬＩ制御回路１１Ｃ内に設け、そこから４つの制御信号を供給してもよい。
ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのみで上記ＢＬスイッチを構成した場合、読み出しビット線ＲＢＬ、書き込みビット線ＷＢＬの電圧の上限は、ＢＬスイッチのゲート電圧から、ＢＬスイッチの閾値電圧Ｖthだけ落ちた電圧となる。このため、書き込み時にＲＢＬ分離信号ＢＬＩＲとＷＢＬ分離信号ＢＬＩＷとの活性化電圧を昇圧、または降圧する必要がある。
これに対し、図２３のようにＢＬスイッチをトランスファゲートで構成した場合、ＢＬスイッチの素子数が増え、ＲＢＬ分離信号ＢＬＩＲとＷＢＬ分離信号ＢＬＩＷの各々を相補信号とする必要があるため配線領域が増加する、というデメリットがある。しかし、ＲＢＬ分離信号ＢＬＩＲとＷＢＬ分離信号ＢＬＩＷとの活性化信号レベルを昇圧する必要がない。よって周辺回路の構成が簡略化できるというメリットがある。
《読み出し時のＳＡ参照電圧生成に関する変形》
図３〜図６の読み出し方法では、書き込みビット線ＷＢＬのプリチャージ電圧を、読み出しビット線ＲＢＬのプリチャージ電圧（１.８[Ｖ]）より低い１.４[Ｖ]にして、これをセンスアンプ動作時の参照電圧として用いている。たとえば図５（Ｊ）と図６（Ｊ）に示すように、読み出しビット線ＲＢＬの電圧変化を書き込みビット線ＷＢＬの電圧を基準として電圧センスしている。
本実施形態では、このような電圧センス方法に限定されず、以下のような構成と動作の変形が可能である。
図２４に、当該変形に関わるカラムユニットの構成図を示す。
図１０に示すカラムユニットは、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬを異なる電圧にプリチャージするためのプリチャージ回路５０を有する。これに対し、図２４に示す本変形例のカラムユニットは、読み出しビット線ＲＢＬと書き込みビット線ＷＢＬを同一電圧（たとえば電源電圧Ｖdd＝１.８[Ｖ]）にイコライズしてプリチャージするプリチャージ回路５０Ａを有する。
図２４のプリチャージ回路５０Ａは、プリチャージトランジスタＰＴｒ,ＰＴｗのソースが共通の電源電圧Ｖddの供給線に接続されている。
また、図２４では、図１０にない構成として、書き込みビット線ＷＢＬに参照電圧回路７０を有する。
参照電圧回路７０は、センスアンプＳＡの電圧センス時に書き込みビット線ＷＢＬの電圧を、“Ｈ”データ読み出しと“Ｌ”データ読み出しの双方が可能な適切な値にするための回路であり、ここでは２つのＮＭＯＳトランジスタ７１,７２を有する。
ＮＭＯＳトランジスタ７１,７２は、書き込みビット線ＷＢＬと接地電圧の供給線との間に縦続接続されている。ＮＭＯＳトランジスタ７１のゲートに参照電圧変化のタイミングを決めるもう１つの参照ワード線ＤＷＬが接続され、ＮＭＯＳトランジスタ７２のゲートに参照レベル制御電圧ＶREFの供給線が接続されている。
参照ワード線ＤＷＬおよび参照レベル制御電圧ＶREFの制御のための回路は、たとえば、図８や図９のロウデコーダ４内に設けられる。
参照レベル制御電圧ＶREFは、電圧値を変更可能であり、その電圧値によってＮＭＯＳトランジスタ７２のバイアス状態を変化させる。ＮＭＯＳトランジスタ７２は、読み出しにおける電圧センス時に電源電圧Ｖddから放電される書き込みビット線ＷＢＬの放電の速度を規定する放電抵抗として働く。したがって、参照レベル制御電圧ＶREFの電圧をより高くすればＮＭＯＳトランジスタ７２のオン抵抗が小さくなり、それに伴って放電速度が上がる。一方、参照レベル制御電圧ＶREFをより低くすれば、ＮＭＯＳトランジスタ７２のオン抵抗が大きくなって、放電速度が下がる。
この放電速度は、参照レベル制御電圧ＶREFの大きさを変えることによって、“Ｈ”レベル読み出しと“Ｌ”レベル読み出しの双方で読み出しマージンが十分取れるように最適化される。
図２５（Ａ）〜図２５（Ｍ）に“Ｈ”データ読み出し動作のタイミングチャートを示す。また、図２６（Ａ）〜図２６（Ｎ）に、“Ｌ”データ読み出しと、それに続く反転書き込み動作とのタイミングチャートを示す。
なお、以下の説明では、既に説明した読み出し動作と共通な制御は省略し、本変形例で特異な動作を説明する。
図２５（Ｃ）と図２６（Ｃ）に示すように、図２４の参照ワード線ＤＷＬを、たとえば各図（Ｂ）の読み出しワード線ＲＷＬとほぼ同じタイミングで立ち上げ、ほぼ同じタイミングで立ち下げる。
参照ワード線ＤＷＬを時間Ｔｒ０で立ち上げると、図２４のＮＭＯＳトランジスタ７１がオンし、ＰＭＯＳトランジスタ７２のオン抵抗による放電経路が書き込みビット線ＷＢＬに対して形成される。したがって、図２５（Ｋ）と図２６（Ｍ）に示すように、書き込みビット線ＷＢＬが一定の速度で放電し、一定の傾きで電圧降下が生じる。このとき図２４のＢＬスイッチ８ｉｗがオンしていることから、この一定の傾きの電圧降下は、図２５（Ｌ）と図２６（Ｎ）のセンス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡでも起こる。
センスアンプＳＡの活性化が始まる時間Ｔｒ２において、ＷＢＬセンス線ＷＢＬ＿ＳＡの電位が、“Ｈ”レベル読み出し時のＲＢＬセンス線ＲＢＬ＿ＳＡの読み出し時より高く（図２５（Ｌ））、“Ｌ”レベル読み出し時のＲＢＬセンス線ＲＢＬ＿ＳＡの電位より低くなるように（図２６（Ｎ））、センス線の放電速度（電圧降下の傾き）が決められる。そして、時間Ｔｒ２において、“Ｈ”レベル読み出し時のセンス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡの電位差ΔＶｒと、“Ｌ”レベル読み出し時のセンス線対ＲＢＬ＿ＳＡ,ＷＢＬ＿ＳＡの電位差ΔＶｗとが、絶対値でほぼ等しくなる、センス線の放電速度（電圧降下の傾き）が望ましい。
以上の条件を満たすためには、ビット線対およびセンス線対の負荷、時間Ｔｒ０から時間Ｔｒ１や時間Ｔｒ２までの時間、センスアンプＳＡの駆動能力に応じて、図２４の参照レベル制御電圧ＶREFの値（放電能力）が決められる。
《その他：レイアウト等》
本実施形態で図２７のようなレイアウトを採用できる。
図２７では、センスアンプＳＡとＢＬセレクタ６Ｂを含むカラム回路６を、２つのカラムユニットＣＵＡ,ＣＵＢで共有している。
図９の構成で図２７のレイアウトを適用する場合、たとえば、セルアレイブロック１−０と１−１をカラム方向に配置して、その間に、当該２つのブロックで共有する１つのカラム回路６を配置し、同様に、セルアレイブロック１−２と１−３をカラム方向に配置して、その間に、当該２つのブロックで共有する１つのカラム回路６を配置するとよい。
このように図２７のレイアウトを採用すると、回路レイアウト面積の縮小が可能である。
なお、本実施形態におけるメモリセルは図１の構成に限らず、ストレージノードＳＮの電圧をアンプトランジスタで増幅して読み出す構成に広く適用できる。また、書き込みまたは読み出し時にキャパシタを介してストレージノードＳＮのハイレベルの電圧を昇圧する構成でもよい。
本実施形態によれば、データ読み出しの項目の最後に述べたように、ＢＬＩ回路８の作用によって時間Ｔｒ２から時間Ｔｒ３までの電圧センス時間が短くでき、そのため高速センス動作が行えるという利点がある。また、それによってセンスアンプＳＡの低消費電力化が図れるという利益が得られる。この時間Ｔｒ２から時間Ｔｒ３までの電圧センス時間は、図５および図６では時間Ｔ２から時間Ｔ３までの時間に相当することから、電圧センス時間の短縮が図られていることが図からも読み取れる。
また、本実施形態によれば、データ書き込み動作の項目中で述べたように、時間Ｔｗ１から時間Ｔｗ２までの書き込みデータによるビット線対電圧の反転動作が短くでき、これによって、さらには、書き込みに先立つ読み出し動作の短縮化との相乗効果によって、書き込み動作サイクル時間が大幅に短縮されるという利点がある。そして、それによってアンプ回路６ＣおよびセンスアンプＳＡの低消費電力化が測れるという利益が得られる。この時間Ｔｗ１から時間Ｔｗ２までの電圧反転時間は、図５および図６では時間Ｔ３から時間Ｔ４までの時間に相当することから、電圧反転時間の短縮が図られていることが図からも読み取れる。
アンプ回路６ＣおよびセンスアンプＳＡの低消費電力化は、データ書き込み動作の項目中で述べたように、書き込み対象セルと同一行の非選択のセルを含むカラムユニットにおいても得られる利益である。
以上より、本発明の適用によって、半導体メモリデバイスの高速動作と低消費電力の双方が達成されることが、実施形態において明らかにされた。
背景技術および実施形態に関わる３Ｔ型ゲインセルの等価回路図である。 背景技術のメモリセル制御系回路を含む回路図である。 （Ａ）〜（Ｇ）は、図２の構成で “Ｌ”データを読み出すときのタイミングチャートである。 （Ａ）〜（Ｇ）は、図２の構成で“Ｈ” データを読み出すときのタイミングチャートである。 （Ａ）〜（Ｉ）は、図２の構成で “Ｌ”データを書き込むときのタイミングチャートである。 （Ａ）〜（Ｉ）は、図２の構成で“Ｈ” データを書き込むときのタイミングチャートである。 背景技術のゲインセルがデータを保持しているときの等価回路図である。 実施形態の半導体メモリデバイスの概略的なブロック図である。 図８のより詳細なブロック図の例である。 カラムユニットの回路図である。 Ｘセレクタの回路図である。 Ｙセレクタの回路図である。 ロウデコーダユニットの回路図である。 ＹＳＷゲート回路の回路図である。 アンプ回路の構成を示す回路図である。 ＢＬＩドライバの回路図である。 （Ａ）〜（Ｅ）は、ビット線分離信号制御のタイミングチャートである。 （Ａ）〜（Ｌ）は、実施形態で“Ｈ”データを読み出すときのタイミングチャートである。 （Ａ）〜（Ｌ）は、実施形態で“Ｌ”データを読み出すときのタイミングチャートである。 （Ａ）〜（Ｍ）は、実施形態で“Ｌ”データを書き込むときのタイミングチャートである。 （Ａ）〜（Ｍ）は、実施形態で“Ｈ”データを書き込むときのタイミングチャートである。 ＢＬＩ回路の変形例を示すカラムユニットの回路図である。 ＢＬＩ回路の他の変形例を示すカラムユニットの回路図である。 カラムユニットの他の構成を示す回路図である。 （Ａ）〜（Ｍ）は、図２４の構成で“Ｈ”データを読み出すときのタイミングチャートである。 （Ａ）〜（Ｎ）は、図２４の構成で “Ｈ”データを書き込むときのタイミングチャートである。 ２つのカラムユニットのレイアウト例を示す回路図である。
符号の説明
１…メモリセルアレイ、２…Ｘアドレスデコーダ、２０…Ｘセレクタ、３…Ｙアドレスデコーダ、３０…Ｙセレクタ、４…ロウデコーダ、４Ａ…ＷＷＬデコーダ、４Ｂ…ＲＷＬデコーダ、４ＡＢ…ワード線デコーダ、４０…ロウデコーダユニット、５…ＢＬリセット回路、５０…プリチャージ回路、６…カラム回路、６Ａ…ＳＡアレイ、６Ｂ…ＢＬセレクタ、６Ｃ…アンプ回路、６０…ＹＳＷゲート回路、８,８Ａ,８Ｂ…ＢＬＩ回路、８ｉｒ,８ｉｒｐ,８ｉｗ,８ｉｗｐ,８ｔｒ,８ｔｗ…ＢＬスイッチ、９…Ｉ／Ｏバッファ、１１…制御回路、１１Ａ…読み出し制御回路、１１Ｂ…書き込み制御回路、１１Ｃ…ＢＬＩ制御回路、ＭＣａ…メモリセル、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＷＢＬ…書き込みビット線、ＲＢＬ…読み出しビット線、ＧＲＢＬ…グローバル読み出しビット線、ＧＷＢＬ…グローバル書き込みビット線、ＣＳＬ…コモンソース線、ＷＴ…書き込みトランジスタ、ＡＴ…アンプトランジスタ、ＳＴ…セレクトトランジスタ、ＰＴｒ,ＰＴｗ…プリチャージトランジスタ、ＳＮ…ストレージノード、ＳＡ…センスアンプ、ＳＡＯ…センスアンプ出力、ＷＥ…書き込みイネーブル信号、ＷＷＬＥ…ＷＷＬイネーブル信号、ＲＷＬＥ…ＲＷＬイネーブル信号、ＰＲＥ…プリチャージ・イネーブル信号、ＢＬＩＲ…ＲＢＬ分離信号、／ＢＬＩＲ…ＲＢＬ分離反転信号、ＢＬＩＷ…ＷＢＬ分離信号、／ＢＬＩＷ…ＷＢＬ分離反転信号、ＳＡＥＮ…ＳＡイネーブル信号、／ＳＡＥＰ…ＳＡイネーブル反転信号、ＹＳＷ…Ｙスイッチ信号

Claims (7)

  1. ソースとドレインの一方が記憶ノードに接続されている書き込みトランジスタ、ソースとドレインの他方が一定電圧線に接続され、前記記憶ノードの電位に応じて導通と非導通が制御される読み出しトランジスタ、およびセレクトトランジスタを有するメモリセルがアレイ状に配列されているメモリセルアレイと、
    前記メモリセルアレイ内の一方向に並ぶ複数のメモリセルで共有され、当該複数のメモリセルのそれぞれにおいて、前記読み出しトランジスタのソースとドレインの一方に対する接続と非接続が前記セレクトトランジスタにより制御される読み出しビット線と、
    前記複数のメモリセルで共有され、当該複数のメモリセルの各書き込みトランジスタのソースとドレインの他方に接続されている書き込みビット線と、
    前記読み出しビット線と前記書き込みビット線に供給するプリチャージ電圧を異なる電圧値に制御するプリチャージ回路と、
    第１センス線と、
    第２センス線と、
    前記第１センス線と前記読み出しビット線との電気的な接続と非接続を制御する第１ビット線スイッチと、
    前記第２センス線と前記書き込みビット線との電気的な接続と非接続を制御する第２ビット線スイッチと、
    電源電圧で駆動される２つのインバータの一方の入力と他方の出力が相互に接続され、前記第１センス線と前記第２センス線間の電圧差を電源電圧の振幅に増幅するクロスカップル・ラッチ型のセンスアンプと、
    データの読み出し時に、前記第１ビット線スイッチと前記第２ビット線スイッチの双方をオン（導通）からオフ（非導通）に制御し、データの書き込み時に、前記第２ビット線スイッチのみオンする制御を行うビット線スイッチ制御回路と、
    を有する半導体メモリデバイス。
  2. 前記ビット線スイッチ制御回路は、前記読み出しビット線にデータを出力して前記第１センス線に移送するまでは前記第１および第２ビット線スイッチの双方をオンしておき、前記クロスカップル・ラッチ型のセンスアンプの活性化の前に当該第１および第２ビット線スイッチの双方をオフし、活性化された前記クロスカップル・ラッチ型のセンスアンプによって前記第１および第２センス線間で振幅増幅されたデータを反転または非反転で読み出し元のメモリセルに書き込む時に、前記第２ビット線スイッチのみオンする制御を行う回路である、
    請求項１に記載の半導体メモリデバイス。
  3. 前記ビット線スイッチ制御回路は、前記書き込みと前記読み出しを行う以外の期間でオンするように前記第１および第２ビット線スイッチを制御する回路である
    請求項１または２に記載の半導体メモリデバイス。
  4. グローバル読み出しビット線と、
    グローバル書き込みビット線と、
    前記グローバル読み出しビット線と、前記第１センス線との電気的な接続と非接続を制御する第１カラムスイッチと、
    前記グローバル書き込みビット線と前記第２センス線との電気的な接続と非接続を制御する第２カラムスイッチと、
    前記グローバル読み出しビット線と前記グローバル書き込みビット線との電圧差を増幅するアンプ回路と、
    をさらに有する請求項１から３の何れか一項に記載の半導体メモリデバイス。
  5. ソースとドレインの一方が記憶ノードに接続され、他方が書き込みビット線に接続されている書き込みトランジスタ、および、ソースとドレインの一方がセレクトトランジスタを介して読み出しビット線に接続され、ソースとドレインの他方が一定電圧線に接続され、前記記憶ノードの電位に応じて導通と非導通が制御される読み出しトランジスタを有するメモリセルと、
    電源電圧で駆動される２つのインバータの一方の入力と他方の出力が相互に接続され、２つの入力間の電圧差を電源電圧の振幅に増幅するクロスカップル・ラッチ型のセンスアンプと、
    を備える半導体メモリデバイスの動作方法であって、
    データの読み出し時に、前記読み出しビット線と前記書き込みビット線に供給するプリチャージ電圧を異なる電圧値に制御し、当該読み出しビット線と当該書き込みビット線の各々を、前記クロスカップル・ラッチ型のセンスアンプの各入力と電気的に接続した状態から非接続に制御するステップと、
    データの書き込み時に、前記書き込みビット線のみ前記センスアンプ側と電気的に接続するステップと、
    を含む半導体メモリデバイスの動作方法。
  6. 前記読み出しビット線にデータを出力して前記クロスカップル・ラッチ型のセンスアンプの一方の入力に移送するまでは、前記読み出しビット線と前記書き込みビット線の双方を前記クロスカップル・ラッチ型のセンスアンプと電気的に接続するステップと、
    前記クロスカップル・ラッチ型のセンスアンプの活性化の前に、前記読み出しビット線と前記書き込みビット線の双方を前記クロスカップル・ラッチ型のセンスアンプと電気的に非接続にするステップと、
    活性化された前記クロスカップル・ラッチ型のセンスアンプによって前記第１および第２センス線間でデータ振幅を増幅するステップと、
    前記振幅が増幅された読み出しデータを反転または非反転で読み出し元のメモリセルに書き込む時に、前記書き込みビット線のみ前記クロスカップル・ラッチ型のセンスアンプと再度、電気的に接続するステップと、
    を含む請求項５に記載の半導体メモリデバイスの動作方法。
  7. 前記書き込みと前記読み出しを行う以外の期間で、前記読み出しビット線と前記書き込みビット線の双方を前記クロスカップル・ラッチ型のセンスアンプと電気的に接続にした状態を維持する、
    請求項５または６に記載の半導体メモリデバイスの動作方法。
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