KR20220056022A - 정적 램 메모리 장치 및 이의 동작 방법 - Google Patents

정적 램 메모리 장치 및 이의 동작 방법 Download PDF

Info

Publication number
KR20220056022A
KR20220056022A KR1020200140697A KR20200140697A KR20220056022A KR 20220056022 A KR20220056022 A KR 20220056022A KR 1020200140697 A KR1020200140697 A KR 1020200140697A KR 20200140697 A KR20200140697 A KR 20200140697A KR 20220056022 A KR20220056022 A KR 20220056022A
Authority
KR
South Korea
Prior art keywords
bit line
memory cell
charge storage
memory device
static ram
Prior art date
Application number
KR1020200140697A
Other languages
English (en)
Inventor
최태민
정성욱
조건희
Original Assignee
삼성전자주식회사
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 연세대학교 산학협력단 filed Critical 삼성전자주식회사
Priority to KR1020200140697A priority Critical patent/KR20220056022A/ko
Priority to US17/332,004 priority patent/US11568924B2/en
Priority to CN202111145879.5A priority patent/CN114496023A/zh
Publication of KR20220056022A publication Critical patent/KR20220056022A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/416—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 개시의 정적 램(SRAM) 메모리 장치는 워드라인 및 상기 워드라인과 교차된 비트라인들에 연결된 메모리 셀, 상기 메모리 셀에 연결되어 게이트 신호의 로직 레벨에 따라 그라운드와 상기 메모리 셀의 연결을 차단하도록 제어되는 스위칭 트랜지스터를 포함하고, 상기 그라운드와 상기 메모리 셀의 연결이 차단되는 경우에 응답하여 상기 비트라인들 중 적어도 하나의 비트라인으로부터 전하 저장 노드에 전하를 축적하는 전하 저장 회로, 및 상기 스위칭 트랜지스터의 게이트 신호의 로직 레벨을 결정함으로써 상기 전하 저장 회로를 제어하는 스위칭 컨트롤러를 포함할 수 있다.

Description

정적 램 메모리 장치 및 이의 동작 방법{STATIC RAM MEMORY DEVICE AND ITS OPERATION METHOD}
본 개시의 기술적 사상은 정적 램 메모리 장치에 관한 것으로, 더욱 상세하게는, 정적 램 메모리 장치 및 상기 정적 램 메모리 장치의 동작 방법에 관한 것이다.
높은 집적도에 대한 요구 및 반도체 공정의 발전에 기인하여, 집적 회로에 포함되는 배선들의 폭, 간격 및/또는 높이가 감소할 수 있고, 배선의 기생 성분(parasitic element)가 증가할 수 있다. 또한, 감소된 전력 소비, 높은 동작 속도 등을 위하여 집적 회로의 전원(power supply) 전압은 감소할 수 있고, 이에 따라 배선의 기생 성분이 집적 회로에 미치는 영향이 더욱 중대해질 수 있다. 이와 같은 기생 성분에도 불구하고, 반도체 공정에 의해서 제조되는 메모리 장치는 다양한 어플리케이션들의 요건들에 따라 높은 성능을 안정적으로 제공할 것이 요구될 수 있다. 이 때, 메모리 장치는 제한된 에너지를 이용하여 동작하기 위해 에너지 소비를 감소시키는 것이 중요할 수 있고, 에너지 소비를 줄이는 가장 효율적인 방법은 시스템 온 칩에 공급되는 전압을 감소시키는 것일 수 있다.
본 개시의 기술적 사상은 데이터를 관리하는 동작을 수행할 때 에너지 소비를 줄이기 위한 효율적인 정적 램 메모리 장치 및 이의 동작 방법을 제공한다.
본 개시의 정적 램 메모리 장치는 워드라인 및 상기 워드라인과 교차된 비트라인들에 연결된 메모리 셀, 상기 메모리 셀에 연결되어 게이트 신호의 로직 레벨에 따라 그라운드와 상기 메모리 셀의 연결을 차단하도록 제어되는 스위칭 트랜지스터를 포함하고, 상기 그라운드와 상기 메모리 셀의 연결이 차단되는 경우에 응답하여 상기 비트라인들 중 적어도 하나의 비트라인으로부터 전하 저장 노드에 전하를 축적하는 전하 저장 회로 및상기 스위칭 트랜지스터의 게이트 신호의 로직 레벨을 결정함으로써 상기 전하 저장 회로를 제어하는 스위칭 컨트롤러를 포함할 수 있다.
아울러, 정적 램 메모리 장치는 제1 비트라인 및 제2 비트라인 중 적어도 하나의 비트라인과 전하를 공유하고, 그라운드와의 연결이 차단되는 경우에 응답하여 상기 전하를 저장하는 전하 저장 노드를 포함하는 전하 저장 회로 및 상기 전하 저장 노드, 상기 제1 비트라인, 및 상기 제2 비트라인을 공유하는 적어도 하나의 메모리 셀을 포함할 수 있다.
또한, 정적 램 메모리 장치의 동작 방법은 기입 동작을 수행하기 전 상기 기입 동작을 수행할 대상 메모리 셀에 연결된 전하 저장 노드와 상기 대상 메모리 셀과 연결된 제1 비트라인 및 제2 비트라인 중 적어도 하나의 비트라인을 연결시키는 단계, 상기 전하 저장 노드와 그라운드의 연결을 차단시키는 단계, 상기 그라운드와의 연결을 차단한 후 상기 제1 비트라인 및 상기 제2 비트라인과 상기 전하 저장 노드의 연결을 차단시키는 단계, 상기 제1 비트라인 및 상기 제2 비트라인을 통해 상기 대상 메모리 셀에 기입 동작을 수행하는 단계, 상기 대상 메모리 셀에 기입 동작을 수행한 후 상기 제1 비트라인 및 상기 제2 비트라인 중 적어도 하나의 비트라인과 상기 전하 저장 노드를 연결시키는 단계 및상기 제1 비트라인 및 상기 제2 비트라인을 프리차지 시키는 단계를 포함할 수 있다.
본 개시의 기술적 사상에 따른 정적 램 메모리 장치는 스위칭 트랜지스터의 게이트 신호의 로직 레벨에 따라 전하 저장 노드에 적어도 하나의 비트라인으로부터 전하를 인가 받아 전하를 축적시킬 수 있다. 전하 저장 노드의 축적된 전하는 메모리 셀의 풀 다운 트랜지스터의 소스가 그라운드 레벨로 떨어지는 것을 방지할 수 있으며, 이에 따라 반전된 로직 레벨의 데이터가 기입되는 경우 수월하게 데이터를 기입할 수 있도록 어시스트 할 수 있다.
아울러, 일실시예에 따른 정적 램 메모리 장치는 데이터를 기입하거나 독출하는 동작을 수행한 후 비트라인들을 프리차지하는 과정에서 전하 저장 노드에 축적된 전하를 프리차지하는 비트라인에 인가함으로써 프리차지할 때 소요되는 에너지를 세이브할 수 있다. 따라서, 본 개시의 정적 램 메모리 장치는 제한된 에너지를 이용하여 데이터의 기입 동작 또는 독출 동작을 수행할 수 있다.
도 1은 본 개시의 일실시예에 따른 정적 램 메모리 장치의 블록도를 도시한 도면이다.
도 2는 일실시예에 따른 메모리 셀을 도시한 회로도이다.
도 3은 일실시예에 따른 전하 저장 회로, 칼럼 선택 회로, 및 기입 드라이브 회로를 도시한 회로도이다.
도 4는 일실시예에 따라 로직 로우 레벨의 데이터를 기입하기 위해 정적 램 메모리 장치에 인가되는 신호들의 레벨을 도시한 그래프이다.
도 5는 일실시예에 따라 비트 라인, 전하 저장 노드, 및 메모리 셀의 데이터 저장 영역에 인가되는 신호들의 레벨을 도시한 그래프이다.
도 6 내지 도 8은 일실시예에 따라 로직 로우 레벨의 데이터를 기입하기 위한 제1 시간 구간 내지 제3 시간 구간에서의 정적 램 메모리 장치의 동작을 도시한 회로도이다.
도 9는 일실시예에 따라 로직 하이 레벨의 데이터를 기입하기 위해 정적 램 메모리 장치에 인가되는 신호들의 레벨을 도시한 그래프이다.
도 10은 일실시예에 따라 비트 라인, 전하 저장 노드, 및 메모리 셀의 데이터 저장 영역에 인가되는 신호들의 레벨을 도시한 그래프이다.
도 11 내지 도 13은 일실시예에 따라 로직 하이 레벨의 데이터를 기입하기 위한 제4 시간 구간 내지 제6 시간 구간에서의 정적 램 메모리 장치의 동작을 도시한 회로도이다.
도 14는 일실시예에 따라 비선택 메모리 셀에 인가되는 신호들을 도시한 그래프이다.
도 15는 일실시예에 따라 비선택 메모리 셀에 전하를 저장하기 위한 정적 램 메모리 장치의 동작을 도시한 회로도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 일실시예에 따른 정적 램 메모리 장치(10)의 블록도를 도시한 도면이다.
도 1을 참조하면, 정적 램 메모리 장치(10)는 셀 어레이(11), 전하 저장 회로(12), 칼럼 선택 회로(13), 기입 드라이브 회로(14), 로우 디코더(15), 및 스위치 컨트롤러를 포함할 수 있다. 도 1에는 도시되어 있지 않지만, 일부 실시예들에서 메모리 장치는 독출 회로, 데이터 버퍼, 어드레스 디코더, 데이터 입출력 회로 등을 더 포함할 수 있다.
메모리 장치는 외부 호스트 장치로부터 커맨드, 어드레스 및 데이터를 수신할 수 있다. 예시적으로, 메모리 장치는 기입을 지시하는 커맨드, 기입하고자 하는 메모리 셀의 어드레스, 및 데이터를 수신할 수 있다. 또한, 메모리 장치는 독출을 지시하는 커맨드 및 어드레스를 수신할 수 있고, 어드레스에 대응하는 영역에 저장된 데이터를 독출함으로써 외부 호스트 장치로 데이터를 제공할 수 있다. 메모리 장치는 반도체 공정에 의해서 제조될 수 있고, 독립형(stand-alone) 메모리 또는 반도체 공정에 의해서 다른 구성요소들과 제조되는 내장형(embedded) 메모리일 수도 있다.
셀 어레이(11)는 복수의 메모리 셀들을 포함할 수 있다. 본 개시의 실시예에 따르면, SRAM(static random access memory), DRAM(dynamic random access memory) 등과 같은 휘발성(volatile) 메모리 셀들일 수 있다. 일부 실시예들에서, 셀 어레이(11)에 포함된 메모리 셀들은 플래시 메모리, RRAM(resistive random access memory) 등과 같은 비휘발성(non-volatile) 메모리 셀들일 수도 있다. 본 개시의 예시적 실시예들은, 도 2를 참조하여 후술되는 바와 같이, SRAM 셀을 주로 참조하여 설명될 것이나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
도 1을 참조하면, 셀 어레이(11)에 포함된 메모리 셀은, 셀 어레이(11)에서 순차적으로 배열된 제1 내지 제n 워드 라인(WL1 내지 WLn) 중 하나에 연결될 수 있고(n은 1보다 큰 정수), 각 메모리 셀들은 기입 동작이 수행된 후 데이터를 유지하기 위한 전력이 공급되는 전원에 연결될 수 있다. 아울러, 셀 어레이(11)에 포함된 각 메모리 셀들은 복수의 비트라인들 중 적어도 하나에 연결될 수 있다. 복수의 메모리 셀들 중 일부는 제1 내지 제n 워드 라인 (WL1 내지 WLn) 중 활성화된 워드 라인에 의해서 선택될 수 있다. 예를 들면, 제1 워드 라인(WL1)에 연결된 m개의 메모리 셀들(M11 내지 M1m)은 활성화된 제1 워드 라인(WL1)에 의해서 선택될 수 있고, 복수의 비트 라인들(BLs)의 상태들에 따라, m개의 메모리 셀들(M11 내지 M1m)에 데이터(즉, 기입 데이터(D_WR))가 기입되거나 m개의 메모리 셀들(M11 내지 M1m)에 저장된 데이터(즉, 독출 데이터)에 대응하는 신호들이 복수의 비트 라인들(BLs)을 통해서 출력될 수 있다.
로우 디코더(15)는 로우 어드레스(Y_ADDR)를 수신할 수 있고, 로우 어드레스(Y_ADDR)에 따라 제1 내지 제n 워드 라인(WL1 내지 WLn) 중 하나의 워드 라인을 활성화할 수 있다. 일부 실시예들에서, 메모리 장치는 어드레스 디코더를 포함할 수 있고, 어드레스 디코더는 커맨드와 함께 수신된 어드레스로부터 로우 어드레스(Y_ADDR)를 생성할 수 있다. 일부 실시예들에서, 메모리 장치는 컬럼 디코더를 더 포함할 수 있고, 컬럼 디코더는 어드레스 디코더로부터 수신된 컬럼 어드레스에 기초하여 복수의 비트 라인(BL)들 중 일부를 선택할 수 있다. 일부 실시예들에서, 컬럼 디코더는 생략될 수 있고, 메모리 장치에 수신된 어드레스 전체가 로우 어드레스(Y_ADDR)로서 어드레스 디코더에 의해서 로우 디코더(15)에 제공될 수도 있다.
기입 드라이브 회로(14)는 기입 드라이브 라인(WD) 및 상보적 기입 드라이브 라인(WDB)을 통해 칼럼 선택 회로(13)와 연결될 수 있고, 기입 데이터(D_WR)를 수신함으로써 기입 드라이브 라인(WD) 및 상보적 기입 드라이브 라인(WDB)에 인가할 전압 레벨을 결정할 수 있다. 예시적으로, 기입 드라이브 회로(14)가 로직 하이 레벨의 기입 데이터(D_WR)를 수신하는 경우 로직 하이 레벨의 전압을 기입 드라이브 라인(WD)으로 인가할 수 있고, 로직 로우 레벨의 전압을 상보적 기입 드라이브 라인(WDB)으로 인가할 수 있다.
칼럼 선택 회로(13)는 칼럼 어드레스(X_ADDR)를 수신하고, 칼럼 어드레스(X_ADDR)에 기초하여 칼럼 어드레스(X_ADDR)가 지시하는 칼럼을 선택하기 위한 스위칭 동작을 수행할 수 있다. 스위칭 동작을 수행한 칼럼 선택 회로(13)는 기입 드라이브 라인(WD) 및 상보적 기입 드라이브 라인(WDB)의 전압을 비트 라인(BL)을 통해 해당 칼럼으로 제공할 수 있다. 예시적으로, 칼럼 어드레스(X_ADDR)가 제1 칼럼을 지시하는 경우 칼럼 선택 회로(13)는 제1 비트 라인(BL1)에 연결된 제1 스위치를 활성화시켜 기입 드라이브 회로(14)로부터 수신한 전압을 제1 비트 라인(BL1)으로 전달할 수 있다.
스위칭 컨트롤러(16)는 기입 데이터(D_WR) 및 칼럼 어드레스(X_ADDR)를 수신하고, 기입 데이터(D_WR)에 기초하여 제1 기입 어시스트 신호(WAL), 제2 기입 어시스트 신호(WAR), 및 스위칭 신호(SW)의 로직 레벨을 결정할 수 있다. 아울러, 스위칭 컨트롤러(16)는 칼럼 어드레스(X_ADDR)에 기초하여 전하 저장 회로(12) 중 제1 기입 어시스트 신호(WAL), 제2 기입 어시스트 신호(WAR), 및 스위칭 신호(SW)를 인가할 칼럼을 결정할 수 있다. 본 개시의 스위칭 컨트롤러(16)는 이에 국한되지 않고, 칼럼 어드레스(X_ADDR)가 지시하는 칼럼을 제외한 나머지 칼럼에 제1 기입 어시스트 신호(WAL), 제2 기입 어시스트 신호(WAR), 및 스위칭 신호(SW)를 인가하기 위한 제어 동작을 수행할 수도 있다. 예시적으로, 스위칭 컨트롤러(16)는 기입 동작 또는 독출 동작을 수행하는 대상 메모리 셀을 제외한 비선택 메모리 셀과 연결된 전하 저장 회로(12)에 로직 로우의 제1 기입 어시스트 신호(WAL) 및 제2 기입 어시스트 신호(WAR)를 인가하고, 로직 하이의 스위칭 신호(SW)를 인가할 수 있다.
전하 저장 회로(12)는 스위칭 컨트롤러(16)로부터 수신된 스위칭 신호(SW)에 기초하여 그라운드와 메모리 셀의 연결을 차단시킬 지 여부를 결정할 수 있다. 아울러, 전하 저장 회로(12)는 제1 기입 어시스트 신호(WAL) 및 제2 기입 어시스트 신호(WAR)에 기초하여 비트라인들로부터 전하를 수신할 지 여부를 결정할 수 있다. 본 개시의 전하 저장 회로(12)의 자세한 동작은 도 3을 통해 상세히 후술하도록 한다.
도 1에서 도시하지 않았지만, 정적 램 메모리 장치(10)는 커맨드 디코더를 더 포함할 수 있고, 커맨드 디코더는 커맨드를 수신하며, 커맨드를 디코딩함으로써 정적 램 메모리 장치(10)는 메모리 셀들에 관련된 동작을 수행할 수 있다. 예를 들면, 커맨드가 기입 커맨드에 대응하는 경우, 커맨드 디코더는 활성화된 기입 인에이블 신호를 생성할 수 있고, 커맨드가 독출 커맨드에 대응하는 경우, 커맨드 디코더는 기입 인에이블 신호를 비활성화 시키고, 활성화된 독출 인에이블 신호를 출력할 수 있다.
본 개시의 실시예에 따른 정적 램 메모리 장치(10)는 기입 어시스트 신호에 따라 적어도 하나의 비트라인으로부터 전하를 공유 받을 수 있고, 스위칭 신호(SW)에 따라 그라운드와 전하 저장 노드의 연결을 차단시킴으로써 전하 저장 노드에 전하를 축적시킬 수 있다. 이에 따라, 정적 램 메모리 장치(10)는 기입 동작 또는 독출 동작을 수행한 후 비트 라인(BL)들을 로직 하이 레벨로 프리차지 시키는 과정에서 전하 저장 노드에 축적된 전하를 이용하여 적은 전압으로 비트 라인(BL)들을 프리차지 시킬 수 있다. 아울러, 정적 램 메모리 장치(10)가 메모리 셀의 데이터 저장 영역을 로직 하이 레벨로부터 로직 로우 레벨로 풀 다운(pull-down) 시키는 과정에서 전하 저장 노드에 저장된 전하는 풀업 트랜지스터가 데이터 저장 영역을 풀 업 시키는 힘을 약화시켜 데이터를 더 수월하게 기입할 수 있도록 어시스트할 수 있다.
도 2는 일실시예에 따른 메모리 셀을 도시한 회로도이다.
도 2를 참조하면, 본 개시의 메모리 셀(M'1)은 제1 패스 게이트 트랜지스터(PGL), 제1 풀업 트랜지스터(PUL), 제1 풀다운 트랜지스터(PDL), 제2 패스 게이트 트랜지스터(PGR), 제2 풀업 트랜지스터(PUR), 및 제2 풀다운 트랜지스터(PDR)의 6개 트랜지스터를 포함하는 정적 램 메모리 셀(M'1)일 수 있다. 비교 실시예에 따른 메모리 셀(M'1)은 제1 풀다운 트랜지스터(PDL) 및 제2 풀다운 트랜지스터(PDR)가 직접 그라운드와 연결되어 있으나, 본 개시의 실시예에 따른 메모리 셀(M'1)은 제1 전하 저장 라인(CSL) 및 제2 전하 저장 라인(CSR)을 통해 전하 저장 노드와 연결되고, 전하 저장 노드에 연결된 스위칭 트랜지스터를 통해 메모리 셀(M'1)을 그라운드와 연결시킬 지 여부를 결정할 수 있다.
일실시예에 따르면, 복수의 비트 라인(BL)들은 복수의 비트 라인(BL) 쌍들을 포함할 수 있고, 메모리 셀(M'1) 각각은 하나의 비트 라인(BL) 쌍에 연결될 수 있다. 예를 들면, 각 메모리 셀(M'1)은 비트 라인(BL) 및 상보적 비트 라인(BLB)을 포함하는 비트 라인(BL) 쌍에 연결될 수 있다. 정적 램 메모리 장치(10)가 기입 동작을 수행할 때 비트 라인(BL) 및 상보적 비트 라인(BLB)은 서로 다른 로직 레벨의 전압이 인가될 수 있으며, 예시적으로 비트 라인(BL)에 로직 로우 레벨의 전압이 인가된 경우 상보적 비트 라인(BLB)에는 로직 하이 레벨의 전압이 인가될 수 있다.
도 2를 참조하면, 메모리 셀(M'1)은 워드 라인(WL), 비트 라인(BL), 및 상보적 비트 라인(BLB)에 연결될 수 있고, 비트 라인(BL)은 제1 패스 게이트 트랜지스터(PGL)의 일단에 연결되며, 상보적 비트 라인(BLB)은 제2 패스 게이트 트랜지스터(PGR)의 일단에 연결될 수 있다. 제1 패스 게이트 트랜지스터(PGL) 및 제2 패스 게이트 트랜지스터(PGR)는 워드 라인이 활성화된 경우 비트 라인(BL) 및 상보적 비트 라인(BLB)의 전압이 각각 메모리 셀(M'1)의 제1 노드(QL) 및 제2 노드(QR)로 인가될 수 있다. 예시적으로, 정적 램 메모리 장치(10)가 '0' 비트의 기입 동작을 수행하는 경우 비트 라인(BL)을 통해 로직 로우 레벨의 전압을 인가하고, 상보적 비트 라인(BLB)을 통해 로직 하이 레벨의 전압을 인가할 수 있다. 제1 패스 게이트 트랜지스터(PGL) 및 제2 패스 게이트 트랜지스터(PGR)가 활성화된 경우 메모리 셀(M'1)의 제1 노드(QL)는 로직 로우 레벨의 전압이 형성되며, 제2 노드(QR)는 로직 하이 레벨의 전압이 형성될 수 있다. 이에 따라 정적 램 메모리 장치(10)는 메모리 셀(M'1)에 '0' 비트의 데이터를 기입할 수 있다.
메모리 셀(M'1)은 교차 결합된 인버터 쌍을 형성하는 제1 풀업 트랜지스터(PUL), 제2 풀업 트랜지스터(PUR), 제1 풀다운 트랜지스터(PDL), 및 제2 풀다운 트랜지스터(PDR)를 포함할 수 있다. 예시적으로, 메모리 셀(M'1)에 '0' 비트의 데이터가 기입되는 경우 제1 노드(QL)는 로직 로우 레벨의 전압이 형성되므로, 제2 풀업 트랜지스터(PUR)는 활성화되고, 제2 풀다운 트랜지스터(PDR)는 비활성화될 수 있다. 아울러, 제2 노드(QR)는 로직 하이 레벨의 전압이 형성되므로, 제1 풀업 트랜지스터(PUL)는 비활성화되고, 제1 풀다운 트랜지스터(PDL)는 활성화될 수 있다. 이에 따라, 정적 램 메모리 장치(10)는 기입이 완료된 후에도 계속하여 기입된 데이터가 유지될 수 있다.
도 3은 일실시예에 따른 전하 저장 회로(12), 칼럼 선택 회로(13), 및 기입 드라이브 회로(14)를 도시한 회로도이다.
도 3을 참조하면, 정적 램 메모리 장치(10)는 전하 저장 회로(12), 칼럼 선택 회로(13), 및 기입 드라이브 회로(14)를 포함하고, 각 픽셀 칼럼마다 전하 저장 회로(12)가 연결되며, 칼럼 선택 회로(13)의 스위칭 동작에 따라 복수의 전하 저장 회로(12) 중 어느 하나의 전하 저장 회로(12)에 전압이 인가될 수 있다. 예시적으로, 도 3의 일실시예에서 칼럼 선택 회로(13)는 제1 칼럼에 연결된 제1 전하 저장 회로(12)에 전압을 인가하기 위해 제어될 수 있고, 기입 드라이브 회로(14)로부터 생성된 전압은 제1 전하 저장 회로(12)에 제공될 수 있다.
전하 저장 회로(12)는 각 칼럼에 대응하여 셀 어레이(11)에 연결될 수 있으며, 예시적으로, 셀 어레이(11)에 m개의 칼럼이 있는 경우 m개의 전하 저장 회로(12)가 셀 어레이(11)에 연결될 수 있다. 전하 저장 회로(12)는 스위칭 트랜지스터(ST) 및 적어도 하나의 기입 어시스트 트랜지스터(WAT)를 포함할 수 있다. 스위칭 트랜지스터(ST)의 소스 또는 드레인 단은 적어도 하나의 전하 저장 라인(CSL, CSR)을 통해 각 칼럼의 메모리 셀들과 연결되며, 메모리 셀들과 연결되지 않은 소스 또는 드레인 단은 그라운드와 연결될 수 있다. 따라서, 스위칭 트랜지스터(ST)는 게이트로 인가되는 전압의 로직 레벨에 따라 메모리 셀과 그라운드를 연결시킬지 여부를 결정할 수 있다. 예시적으로, 스위칭 트랜지스터(ST)는 로직 로우 레벨의 스위칭 신호(SW)를 수신한 경우에 응답하여 메모리 셀과 그라운드의 연결을 차단할 수 있다.
도 3을 참조하면, 전하 저장 회로(12)는 제1 기입 어시스트 트랜지스터(WATL) 및 제2 기입 어시스트 트랜지스터(WATR)를 포함할 수 있고, 제1 기입 어시스트 트랜지스터(WATL) 및 제2 기입 어시스트 트랜지스터(WATR) 각각의 소스 또는 드레인 단은 비트 라인(BL) 및 상보적 비트 라인(BLB)에 연결될 수 있다. 비트 라인(BL) 및 상보적 비트 라인(BLB)에 연결되지 않은 소스 또는 드레인 단은 적어도 하나의 전하 저장 라인(CSL, CSR)을 통해 셀 어레이(11)의 메모리 셀에 연결될 수 있다. 따라서, 기입 어시스트 트랜지스터(WAT)는 게이트로 인가되는 전압의 로직 레벨에 따라 메모리 셀과 그라운드를 연결시킬지 여부를 결정할 수 있다. 예시적으로, 제1 기입 어시스트 트랜지스터(WATL) 및 제2 기입 어시스트 트랜지스터(WATR) 중 적어도 하나가 로직 하이 레벨의 기입 어시스트 신호를 수신한 경우에 응답하여 전하 저장 회로(12)는 비트 라인(BL) 및 상보적 비트 라인(BLB) 중 어느 하나로부터 전하를 공유 받을 수 있다.
도 1 및 도 3을 참조하면, 칼럼 선택 회로(13)는 셀 어레이(11) 중 기입 동작을 수행할 칼럼 어드레스를 수신할 수 있고, 칼럼 어드레스에 기초하여 스위칭 동작을 수행할 수 있다. 예시적으로, 제1 칼럼에 연결된 메모리 셀에 기입 동작을 수행하고자 하는 경우 칼럼 선택 회로(13)는 제1 칼럼의 비트 라인(BL) 및 상보적 비트 라인(BLB)과 기입 드라이브 회로(14)의 연결을 활성화시킬 수 있으며, 제1 칼럼을 제외한 나머지 칼럼의 비트 라인(BL) 및 상보적 비트 라인(BLB)과 기입 드라이브 회로(14)의 연결을 비활성화시킬 수 있다.
기입 드라이브 회로(14)는 비트 라인(BL) 및 상보적 비트 라인(BLB) 각각에 대응되는 기입 드라이브 라인(WD) 및 상보적 기입 드라이브 라인(WDB)을 통해 비트 라인(BL) 및 상보적 비트 라인(BLB)으로 전압을 인가할 수 있다. 기입 드라이브는 비트 라인(BL)으로 인가될 전압의 로직 레벨과 상반된 로직 레벨의 전압을 상보적 비트 라인(BLB)으로 인가할 수 있다. 예시적으로, 기입 드라이브 회로(14)가 비트 라인(BL)으로 로직 하이 레벨의 전압을 인가하는 경우 상보적 비트 라인(BLB)으로 로직 로우 레벨의 전압을 인가하기 위해 기입 드라이브 회로(14)에 포함된 트랜지스터들이 제어될 수 있다.
도 4는 일실시예에 따라 로직 로우 레벨의 데이터를 기입하기 위해 정적 램 메모리 장치(10)에 인가되는 신호들의 레벨을 도시한 그래프이고, 도 5는 일실시예에 따라 비트 라인(BLn), 전하 저장 노드(CSn), 및 메모리 셀의 데이터 저장 영역에 인가되는 신호들의 레벨을 도시한 그래프이다
도 4 및 도 5를 참조하면, 정적 램 메모리 장치(10)는 기입 동작을 수행할 때 대상 메모리 셀에 연결된 워드 라인(WL)으로 워드 라인 선택 전압을 인가하고, 로직 하이 레벨로 프리 차지된 비트 라인(BLn) 및 상보적 비트 라인(BLBn) 중 어느 하나의 전압을 로직 로우 레벨로 드랍시킬 수 있다. 이 때, 본 개시의 전하 저장 회로(12)는 비트 라인(BLn) 및 상보적 비트 라인(BLBn) 중 전압이 드랍되는 라인으로부터 전하를 공유 받아 저장함으로써 기입 어시스트 동작을 수행할 수 있다.
제1 시간 구간(T1)에서, 정적 램 메모리 장치(10)는 대상 메모리 셀에 기입 동작을 수행하기 위해 대상 메모리 셀에 연결된 워드 라인(WL)에 로직 하이 레벨의 워드 라인 선택 전압을 인가하고, 기입 어시스트 동작을 수행하기 위해 로직 로우 레벨의 스위칭 신호(SWn)를 인가함으로써 전하 저장 노드(CSn)를 플로팅(floating)시킬 수 있다. 제2 시간 구간(T2)에서, 정적 램 메모리 장치(10)는 비트 라인(BLn) 및 상보적 비트 라인(BLBn)과 전하 저장 노드(CSn)의 연결을 차단시키고, 비트 라인(BLn)을 로직 로우 레벨로 풀다운 시킴으로써 대상 메모리 셀에 '0' 비트의 데이터를 기입할 수 있다. 제3 시간 구간(T3)에서, 정적 램 메모리 장치(10)는 대상 메모리 셀과 비트 라인(BLn) 및 상보적 비트 라인(BLBn)과의 연결을 차단시키고, 전하 저장 노드(CSn)와 비트 라인(BLn)의 연결을 활성화시킬 수 있다. 이에 따라, 정적 램 메모리 장치(10)는 로직 로우 레벨로 풀다운된 비트 라인(BLn)으로 전하 저장 노드(CSn)에 축적된 전하를 제공할 수 있다.
도 6은 로직 로우 레벨의 데이터를 기입하기 위한 제1 시간에서의 정적 램 메모리 장치(10)의 동작을, 도 7은 제2 시간에서의 정적 램 메모리 장치(10)의 동작을, 도 8은 제3 시간에서의 정적 램 메모리 장치(10)의 동작을 도시한 회로도이다.
도 4 내지 도 6을 참조하면, 정적 램 메모리 장치(10)는 '0' 비트의 데이터를 기입하기 위해 로직 로우 레벨의 전압을 비트 라인(BLn)으로, 로직 하이 레벨의 전압을 상보적 비트 라인(BLBn)으로 인가할 수 있다. 제1 시간 구간(T1)에서, 정적 램 메모리 장치(10)는 전하 저장 회로(12)로 인가되는 제1 기입 어시스트 신호(WALn)를 로직 하이 레벨로, 스위칭 신호(SWn)를 로직 로우 레벨로 천이시킬 수 있다. 스위칭 신호(SWn)가 로직 로우 레벨로 천이됨으로써 전하 저장 노드(CSn)와 그라운드의 연결이 차단될 수 있고, 로직 하이 레벨의 제1 기입 어시스트 신호(WALn)로 인해 비트 라인(BLn)과 연결된 제1 기입 어시스트 트랜지스터(WATLn)가 활성화될 수 있다. 이에 따라, 비트 라인(BLn)의 전압이 전하 저장 노드(CSn)로 인가될 수 있고, 전하 저장 노드(CSn)와 그라운드의 연결이 차단됨으로써 비트 라인(BLn)과 전하 저장 노드(CSn)의 전하가 공유될 수 있다. 즉, 대상 메모리 셀의 제1 풀다운 트랜지스터(PDL) 및 제2 풀다운 트랜지스터(PDR)의 일단의 전압 레벨 또한 로직 로우 레벨로부터 일정 전압만큼 상승될 수 있다.
제1 구간에서 정적 램 메모리 장치(10)는 제1 PMOS 트랜지스터의 게이트 신호(D1)의 전압을 로직 로우 레벨로 천이시킴으로써 제1 PMOS 트랜지스터를 활성화시킬 수 있고, 이에 따라 상보적 비트 라인(BLBn)의 전압을 로직 하이 레벨로 유지시킬 수 있다.
도 7을 참조하면, 제2 시간 구간(T2)에서 정적 램 메모리 장치(10)는 제1 기입 어시스트 신호(WALn)를 로직 하이로부터 로직 로우로 천이시켜 제1 기입 어시스트 트랜지스터(WATLn)를 비활성화시킬 수 있다. 이에 따라, 정적 램 메모리 장치(10)는 전하 저장 노드(CSn)와 비트 라인(BLn) 및 상보적 비트 라인(BLBn)의 연결을 차단시킬 수 있고, 스위칭 신호(SWn)가 로직 로우 레벨로 유지되므로 전하 저장 회로(12)는 전하 저장 노드(CSn)에 비트 라인(BLn)으로부터 공유된 전하를 계속하여 저장하고 있을 수 있다. 제2 시간 구간(T2)에서 정적 램 메모리 장치(10)는 제2 NMOS 트랜지스터의 게이트 신호(D2b)의 전압을 로직 하이로 천이시킴으로써 제2 NMOS 트랜지스터를 활성화시킬 수 있다. 이에 따라, 정적 램 메모리 장치(10)는 비트 라인(BLn)의 전압을 로직 로우 레벨로 풀다운 시켜 대상 메모리 셀에 '0' 비트의 데이터를 기입할 수 있다.
비교 실시예에 따른 정적 램 메모리 장치는 대상 메모리 셀에 포함된 풀다운 트랜지스터(PD)들의 일단이 그라운드와 직접적으로 연결되어 있을 수 있다. 이 때, 대상 메모리 셀의 제1 노드(QL)가 로직 하이 레벨로 유지되어 대상 메모리 셀에 '1' 비트의 데이터가 저장된 상태일 때, 제2 노드(QR)에 연결된 제2 풀다운 트랜지스터(PDR)는 제1 노드(QL)의 전압을 게이트 전압으로 인가받으므로, 제2 노드(QR)도 그라운드 레벨로 유지되어 있을 수 있다. 따라서, 그라운드 레벨의 제2 노드(QR) 전압을 게이트 전압으로 인가 받는 PMOS 트랜지스터로 구성된 제1 풀업 트랜지스터(PUL)는 로직 하이의 전원 전압 레벨로 제1 노드(QL)를 강하게 풀업 시키고 있을 수 있다. 정적 램 메모리 장치가 '1' 비트의 데이터가 저장된 대상 메모리 셀을 '0' 비트의 데이터로 반전 기입하는 과정에서 제1 노드(QL)가 로직 하이 레벨로 강하게 풀업됨으로 인해 정적 램 메모리 장치(10)가 제1 노드(QL)의 전압 레벨을 로직 로우 레벨로 드랍시키는 데에 많은 에너지를 소모할 수 있다.
이에 반해, 본 개시의 일실시예에 따른 정적 램 메모리 장치(10)는 기입 동작을 수행할 때에 풀다운 트랜지스터(PD)의 일단을 직접적으로 그라운드와 연결시키지 않고, 전하 저장 노드(CSn)에 일정 전압만큼 축적된 상태에서 기입 동작을 수행할 수 있다. 즉, 제2 노드(QR)의 전압 레벨은 그라운드 전압 레벨에 비해 높은 전압으로 형성되어 있고, 이에 따라 제1 노드(QL)에 연결된 제1 풀업 트랜지스터(PUL)는 비교 실시예에 비해 제1 노드(QL)를 약하게 풀업시키고 있을 수 있다. 따라서, 본 개시의 일실시예에 따른 정적 램 메모리 장치(10)는 '1' 비트의 데이터가 저장된 대상 메모리 셀을 '0' 비트의 데이터로 반전 기입하는 과정에서 제1 노드(QL)가 로직 하이 레벨로 약하게 풀업됨으로 인해, 정적 램 메모리 장치(10)가 제1 노드(QL)의 전압 레벨을 로직 로우 레벨로 드랍시키는 데에 비교 실시예에 비해 적은 에너지를 소모하여 기입 어시스트 동작을 수행할 수 있다.
도 8을 참조하면, 정적 램 메모리 장치(10)가 대상 메모리 셀의 제1 노드(QL)에 로직 로우 레벨의 전압을 제공하고, 제2 노드(QR)에 로직 하이 레벨의 전압을 제공함으로써 '0' 비트의 데이터를 대상 메모리 셀에 기입한 후, 제3 시간 구간(T3)에서 정적 램 메모리 장치(10)는 프리 차지 동작을 수행하기 전 비트 라인(BLn)으로 전하 저장 노드(CSn)에 저장된 전하를 공유할 수 있다. 제3 시간 구간(T3)에서, 대상 메모리 셀에 연결된 워드 라인(WL)의 전압 레벨이 로직 로우로 천이됨으로써 정적 램 메모리 장치(10)는 대상 메모리 셀과 비트 라인(BLn) 및 상보적 비트 라인(BLBn)의 연결을 차단시킬 수 있다. 아울러, 기입 드라이브 회로(14)의 제1 PMOS 트랜지스터의 게이트 신호(D1)의 전압이 로직 하이 레벨로 천이되고, 제2 NMOS 트랜지스터의 게이트 신호(D2b)의 전압이 로직 로우 레벨로 천이됨으로써 정적 램 메모리 장치(10)는 기입 동작을 수행하기 위해 비트 라인(BLn) 및 상보적 비트 라인(BLBn)으로 인가되는 전압을 차단시킬 수 있다.
제3 시간 구간(T3)에서, 정적 램 메모리 장치(10)는 로직 하이 레벨의 제1 기입 어시스트 신호(WALn)를 제1 기입 어시스트 트랜지스터(WATLn)로 인가함으로써 제1 기입 어시스트 트랜지스터(WATLn)를 활성화시킬 수 있다. 제1 기입 어시스트 트랜지스터(WATLn)의 일단은 '0' 비트의 데이터를 기입하기 위해 로직 로우 레벨로 풀다운된 비트 라인(BLn)에 연결되고, 타단은 그라운드 레벨로부터 일정 전압만큼 상승된 전압 레벨의 전하 저장 노드(CSn)와 연결되므로, 전하 저장 노드(CSn)의 전하가 비트 라인(BLn)으로 공유될 수 있다. 즉, 제3 시간 구간(T3) 이후, 비트 라인(BLn) 및 상보적 비트 라인(BLBn)을 로직 하이 레벨로 프리 차지시키는 과정에서 비교 실시예의 정적 램 메모리 장치는 그라운드 레벨로부터 로직 하이 레벨로 전압 레벨을 풀업시키기 위해 많은 에너지를 소모한다. 이에 반해, 본 개시의 일실시예에 따르면 정적 램 메모리 장치(10)는 제3 시간 구간(T3)에서 비트 라인(BLn)의 전압 레벨이 그라운드 레벨보다 일정 전압만큼 상승된 상태이므로, 비트 라인(BLn)의 전압을 프리 차지 시키는 데에 비교 실시예 보다 적은 에너지를 소모할 수 있다.
본 개시의 정적 램 메모리 장치(10)는 풀다운 트랜지스터(PD)들의 일단에 그라운드가 직접적으로 연결되지 않고, 비트 라인(BLn) 및 상보적 비트 라인(BLBn) 중 어느 하나로부터 전하가 공유되는 전하 저장 노드(CSn)가 풀다운 트랜지스터(PD)들의 일단에 연결될 수 있다. 이에 따라, 도 4 내지 도 8을 참조하면, 정적 램 메모리 장치(10)는 제2 시간 구간(T2)에서 대상 메모리 셀에 기입된 데이터와 반전되는 로직 레벨의 데이터를 기입할 때 기입 어시스트 동작을 수행할 수 있고, 제3 시간 구간(T3)에서 전하 저장 노드(CSn)로부터 로직 로우 레벨의 비트 라인(BLn)으로 전하를 공유함으로써 비트 라인(BLn) 전압을 로직 하이 레벨로 프리 차지 시키기 위한 에너지를 절약할 수 있다.
도 9는 일실시예에 따라 로직 하이 레벨의 데이터를 기입하기 위해 정적 램 메모리 장치(10)에 인가되는 신호들의 레벨을 도시한 그래프이고, 도 10은 일실시예에 따라 비트 라인(BLn), 전하 저장 노드(CSn), 및 메모리 셀의 데이터 저장 영역에 인가되는 신호들의 레벨을 도시한 그래프이다.
도 9 및 도 10을 참조하면, 정적 램 메모리 장치(10)는 대상 메모리 장치에 '1' 비트의 데이터를 기입하기 위해 대상 메모리 셀에 연결된 워드 라인(WL)으로 로직 하이 레벨의 워드 라인 선택 전압을 인가하고, 로직 하이 레벨로 프리 차지된 상보적 비트 라인(BLBn)을 로직 로우 레벨로 드랍시킬 수 있다. 이 때, 본 개시의 전하 저장 회로(12)는 상보적 비트 라인(BLBn)으로부터 전하를 공유 받아 저장함으로써 기입 어시스트 동작을 수행할 수 있다.
제4 시간 구간(T4)에서, 정적 램 메모리 장치(10)는 기입 어시스트 동작을 수행하기 위해 로직 로우 레벨의 스위칭 신호(SWn)를 인가함으로써 전하 저장 노드(CSn)와 그라운드의 연결을 차단하고, 전하 저장 노드(CSn)를 플로팅 시킬 수 있다. 제5 시간 구간(T5)에서, 정적 램 메모리 장치(10)는 비트 라인(BLn) 및 상보적 비트 라인(BLBn)과 전하 저장 노드(CSn)의 연결을 차단시키고, 상보적 비트 라인(BLBn)을 로직 로우 레벨로 풀다운 시킴으로써 대상 메모리 셀에 '1'비트의 데이터를 기입할 수 있다. 제6 시간 구간(T6)에서, 정적 램 메모리 장치(10)는 대상 메모리 셀과 비트 라인(BLn) 및 상보적 비트 라인(BLBn)과의 연결을 차단시키고, 전하 저장 노드(CSn)와 상보적 비트 라인(BLBn)의 연결을 활성화시킬 수 있다. 이에 따라, 정적 램 메모리 장치(10)는 로직 로우 레벨로 풀다운된 상보적 비트 라인(BLBn)으로 전하 저장 노드(CSn)에 축적된 전하를 제공할 수 있다.
도 11은 로직 하이 레벨의 데이터를 기입하기 위한 제4 시간에서의 정적 램 메모리 장치(10)의 동작을, 도 12는 제5 시간에서의 정적 램 메모리 장치(10)의 동작을, 도 13은 제6 시간에서의 정적 램 메모리 장치(10)의 동작을 도시한 회로도이다.
도 9 내지 도 11을 참조하면, 정적 램 메모리 장치(10)는 '1'비트의 데이터를 기입하기 위해 로직 하이 레벨의 전압을 비트 라인(BLn)으로, 로직 로우 레벨의 전압을 상보적 비트 라인(BLBn)으로 인가할 수 있다. 제4 시간 구간(T4)에서, 정적 램 메모리 장치(10)는 전하 저장 회로(12)로 인가되는 제2 기입 어시스트 신호(WARn)를 로직 하이 레벨로, 스위칭 신호(SWn)를 로직 로우 레벨로 천이시킬 수 있다. 스위칭 신호(SWn)가 로직 로우 레벨로 천이됨으로써 전하 저장 노드(CSn)와 그라운드의 연결이 차단될 수 있고, 로직 하이 레벨의 제2 기입 어시스트 신호(WARn)로 인해 비트 라인(BLn)과 연결된 제2 기입 어시스트 트랜지스터(WATRn)가 활성화될 수 있다. 이에 따라, 상보적 비트 라인(BLBn)의 전압이 전하 저장 노드(CSn)로 인가될 수 있고, 전하 저장 노드(CSn)와 그라운드의 연결이 차단됨으로써 상보적 비트 라인(BLBn)과 전하 저장 노드(CSn)의 전하가 공유될 수 있다. 즉, 대상 메모리 셀의 제1 풀다운 트랜지스터(PDL) 및 제2 풀다운 트랜지스터(PDR)의 일단의 전압 레벨 또한 로직 로우 레벨로부터 일정 전압만큼 상승될 수 있다.
제4 구간에서 정적 램 메모리 장치(10)는 제2 PMOS 트랜지스터의 게이트 신호(D1b)의 전압을 로직 로우 레벨로 천이시킴으로써 제2 PMOS 트랜지스터를 활성화시킬 수 있고, 이에 따라 비트 라인(BLn)의 전압을 로직 하이 레벨로 유지시킬 수 있다.
도 12를 참조하면, 제5 시간 구간(T5)에서 정적 램 메모리 장치(10)는 제2 기입 어시스트 신호(WARn)를 로직 하이로부터 로직 로우로 천이시켜 제2 기입 어시스트 트랜지스터(WATRn)를 비활성화시킬 수 있다. 이에 따라, 정적 램 메모리 장치(10)는 전하 저장 노드(CSn)와 비트 라인(BLn) 및 상보적 비트 라인(BLBn)의 연결을 차단시킬 수 있고, 스위칭 신호(SWn)가 로직 로우 레벨로 유지되므로 전하 저장 회로(12)는 전하 저장 노드(CSn)에 비트 라인(BLn)으로부터 공유된 전하를 계속하여 저장하고 있을 수 있다. 제5 시간 구간(T5)에서 정적 램 메모리 장치(10)는 제1 NMOS 트랜지스터의 게이트 신호(D2)의 전압을 로직 하이로 천이시킴으로써 제1 NMOS 트랜지스터를 활성화시킬 수 있다. 이에 따라, 정적 램 메모리 장치(10)는 상보적 비트 라인(BLBn)의 전압을 로직 로우 레벨로 풀다운 시켜 대상 메모리 셀에 '1' 비트의 데이터를 기입할 수 있다.
도 13을 참조하면, 정적 램 메모리 장치(10)가 대상 메모리 셀의 제1 노드(QL)에 로직 하이 레벨의 전압을 제공하고, 제2 노드(QR)에 로직 로우 레벨의 전압을 제공함으로써 '1' 비트의 데이터를 대상 메모리 셀에 기입한 후, 제6 시간 구간(T6)에서 정적 램 메모리 장치(10)는 프리 차지 동작을 수행하기 전 상보적 비트 라인(BLBn)으로 전하 저장 노드(CSn)에 저장된 전하를 공유할 수 있다. 제6 시간 구간(T6)에서, 대상 메모리 셀에 연결된 워드 라인(WL)의 전압 레벨이 로직 로우로 천이됨으로써 정적 램 메모리 장치(10)는 대상 메모리 셀과 비트 라인(BLn) 및 상보적 비트 라인(BLBn)의 연결을 차단시킬 수 있다. 아울러, 기입 드라이브 회로(14)의 제2 PMOS 트랜지스터의 게이트 신호(D1b)의 전압이 로직 하이 레벨로 천이되고, 제1 NMOS 트랜지스터의 게이트 신호(D2)의 전압이 로직 로우 레벨로 천이됨으로써 정적 램 메모리 장치(10)는 기입 동작을 수행하기 위해 비트 라인(BLn) 및 상보적 비트 라인(BLBn)으로 인가되는 전압을 차단시킬 수 있다.
제6 시간 구간(T6)에서, 정적 램 메모리 장치(10)는 로직 하이 레벨의 제2 기입 어시스트 신호(WARn)를 제2 기입 어시스트 트랜지스터(WATRn)로 인가함으로써 제2 기입 어시스트 트랜지스터(WATRn)를 활성화시킬 수 있다. 제2 기입 어시스트 트랜지스터(WATRn)의 일단은 '1' 비트의 데이터를 기입하기 위해 로직 로우 레벨로 풀다운된 상보적 비트 라인(BLBn)에 연결되고, 타단은 그라운드 레벨로부터 일정 전압만큼 상승된 전압 레벨의 전하 저장 노드(CSn)와 연결되므로, 전하 저장 노드(CSn)의 전하가 상보적 비트 라인(BLBn)으로 공유될 수 있다. 즉, 제6 시간 구간(T6) 이후, 비트 라인(BLn) 및 상보적 비트 라인(BLBn)을 로직 하이 레벨로 프리 차지시키는 과정에서 비교 실시예의 정적 램 메모리 장치는 그라운드 레벨로부터 로직 하이 레벨로 전압 레벨을 풀업시키기 위해 많은 에너지를 소모한다. 이에 반해, 본 개시의 일실시예에 따르면 정적 램 메모리 장치(10)는 제6 시간 구간(T6)에서 상보적 비트 라인(BLBn)의 전압 레벨이 그라운드 레벨보다 일정 전압만큼 상승된 상태이므로, 상보적 비트 라인(BLBn)의 전압을 프리 차지 시키는 데에 비교 실시예 보다 적은 에너지를 소모할 수 있다. 본 개시의 정적 램 메모리 장치(10)는 도 4 내지 도 8에서 선술하였던 것과 마찬가지로 '1' 비트의 데이터를 기입하는 과정에서도 기입 어시스트 동작을 수행할 수 있으며, 상보적 비트 라인(BLBn)을 프리 차지 시키기 위한 에너지를 절약할 수 있다.
도 14는 일실시예에 따라 비선택 메모리 셀에 인가되는 신호들을 도시한 그래프이고, 도 15는 일실시예에 따라 비선택 메모리 셀에 전하를 저장하기 위한 정적 램 메모리 장치(10)의 동작을 도시한 회로도이다.
본 개시의 일실시예에 따른 정적 램 메모리 장치(10)는 기입 동작 또는 독출 동작을 수행할 때, 비선택 메모리 셀에 연결된 전하 저장 회로(12)에 비트 라인(BLm) 또는 상보적 비트 라인(BLBm)의 전하를 일부 저장함으로써 프리 차지 어시스트 동작을 수행할 수 있다. 비선택 메모리 셀은 기입 동작 또는 독출 동작이 수행되는 대상 메모리 셀을 제외한 메모리 셀들 중 워드 라인을 공유하는 메모리 셀일 수 있다. 즉, 대상 메모리 셀은 칼럼 선택 회로(13)에 의해 활성화된 칼럼에 연결된 메모리 셀일 수 있으며, 비선택 메모리 셀은 비활성화된 칼럼에 연결된 메모리 셀일 수 있다.
도 14 및 도 15를 참조하면, 정적 램 메모리 장치(10)는 대상 메모리 셀에 워드 라인 선택 전압을 인가하기 위해 대상 메모리 셀과 워드 라인(WL)을 공유하고 있는 비선택 메모리 셀들에도 워드 라인 선택 전압을 제공할 수 있다. 이에 따라, 비선택 메모리 셀의 패스 게이트 트랜지스터(PG)가 활성화되고, 비트 라인(BL) 또는 상보적 비트 라인(BLB)의 전하가 비선택 메모리 셀로 공유될 수 있다. 정적 램 메모리 장치(10)는 제7 시간 구간(T7)에서 비선택 메모리 셀에 연결된 전하 저장 회로(12)에 로직 로우 레벨의 스위칭 신호(SWm)를 제공할 수 있고, 로직 로우 레벨의 스위칭 신호(SWm)를 수신한 스위칭 트랜지스터(STm)는 그라운드와 전하 저장 노드 (CSm)의 연결을 차단함으로써 정적 램 메모리 장치(10)는 비트 라인(BLm) 또는 상보적 비트 라인(BLBm)으로부터 공유된 전하를 저장할 수 있다. 이에 따라, 비선택 메모리 셀에 연결된 비트 라인(BLm) 또는 상보적 비트 라인(BLBm)에는 그라운드 레벨로부터 일정 전압 상승된 레벨의 전압이 형성될 수 있다. 도 14 및 도 15는 비선택 메모리 셀이 '0' 비트의 데이터가 기입된 상태로 비트 라인(BLm)에 연결된 제1 노드(QLm)를 통해 비트 라인(BLm)의 전하가 전하 저장 노드(CSm)와 공유되는 일실시예를 도시한 것이나, 본 개시의 정적 램 메모리 장치(10)는 이에 국한되지 않고, 상보적 비트 라인(BLBm)의 전하가 전하 저장 노드(CSm)로 공유되는 실시예도 포함할 수 있다.
비교 실시예에 따르면, 비선택 메모리 셀의 데이터 기입 상태에 따라 비트 라인(BLm) 및 상보적 비트 라인(BLBm) 중 어느 하나는 비선택 메모리 셀의 일단에 연결된 그라운드와 연결됨으로써 비트 라인(BLm) 또는 상보적 비트 라인(BLBm)은 그라운드 전압 레벨로 천이될 수 있다. 이에 따라, 비교 실시예에 따른 정적 램 메모리 장치는 그라운드 레벨로 형성된 비트 라인(BLm) 또는 상보적 비트 라인(BLBm)을 로직 하이 레벨의 전압으로 프리 차지 시키기 위해 많은 에너지를 소비하게 된다. 이에 반해, 본 개시의 정적 램 메모리 장치(10)는 제7 시간 구간(T7)에서 비선택 메모리 셀과 그라운드의 연결을 차단함으로써 비트 라인(BLm) 또는 상보적 비트 라인(BLBm)의 전압 레벨을 그라운드 레벨로부터 일정 전압 레벨만큼 상승된 전압으로 형성시킬 수 있다. 따라서, 제7 시간 구간(T7) 후, 본 개시의 일실시예에 따른 정적 램 메모리 장치(10)는 비교 실시예에 비해 적은 에너지로 비트 라인(BLm) 및 상보적 비트 라인(BLBm)을 프리 차지 시킬 수 있다.
본 개시의 정적 램 메모리 장치(10)는 메모리 셀에 연결된 전하 저장 회로(12)가 스위칭 트랜지스터(ST)를 포함하고, 스위칭 트랜지스터(ST)로 인가되는 게이트 신호의 로직 레벨에 따라 그라운드와 메모리 셀의 연결을 차단하도록 제어함으로써 비트 라인(BL) 또는 상보적 비트 라인(BLB)의 전하를 전하 저장 노드(CS)에 축적시킬 수 있다. 이에 따라, 정적 램 메모리 장치(10)는 전하 저장 노드(CS)에 전하를 축적시킴으로써 기입 동작이 수행되는 대상 메모리 셀에 기입 어시스트 동작 및 프리 차지 어시스트 동작을 수행할 수 있고, 대상 메모리 셀을 제외한 비선택 메모리 셀에는 프리 차지 어시스트 동작을 수행할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 워드라인 및 상기 워드라인과 교차된 비트라인들에 연결된 메모리 셀;
    상기 메모리 셀에 연결되어 게이트 신호의 로직 레벨에 따라 그라운드와 상기 메모리 셀의 연결을 차단하도록 제어되는 스위칭 트랜지스터를 포함하고, 상기 그라운드와 상기 메모리 셀의 연결이 차단되는 경우에 응답하여 상기 비트라인들 중 적어도 하나의 비트라인으로부터 전하 저장 노드에 전하를 축적하는 전하 저장 회로; 및
    상기 스위칭 트랜지스터의 게이트 신호의 로직 레벨을 결정함으로써 상기 전하 저장 회로를 제어하는 스위칭 컨트롤러
    를 포함하는 정적 램(SRAM) 메모리 장치.
  2. 제1항에 있어서,
    상기 전하 저장 회로는,
    상기 메모리 셀에 연결된 적어도 하나의 비트라인과 연결되고, 게이트 신호의 로직 상태에 따라 상기 전하 저장 노드와의 연결이 차단되도록 제어되는 기입 어시스트 트랜지스터
    를 적어도 하나 포함하는 것을 특징으로 하는 정적 램 메모리 장치.
  3. 제2항에 있어서,
    상기 메모리 셀은,
    상기 메모리 셀의 일측에 연결된 제1 비트라인을 통해 제1 로직 상태의 전압이 인가되고, 상기 메모리 셀의 상기 일측과 구별되는 타측에 연결된 제2 비트라인을 통해 상기 제1 로직 상태와 구별되는 제2 로직 상태의 전압이 인가됨으로써 저장할 데이터의 로직 상태를 결정하는 것을 특징으로 하는 정적 램 메모리 장치.
  4. 제3항에 있어서,
    상기 전하 저장 회로는,
    상기 제1 비트라인과 연결된 제1 기입 어시스트 트랜지스터; 및
    상기 제2 비트라인과 연결된 제2 기입 어시스트 트랜지스터
    를 포함하고,
    상기 스위칭 컨트롤러는,
    상기 메모리 셀에 기입 동작이 수행될 때 상기 메모리 셀에 기입되는 데이터 로직 상태에 따라 상기 제1 기입 어시스트 트랜지스터 및 상기 제2 기입 어시스트 트랜지스터 중 어느 하나의 기입 어시스트 트랜지스터를 대상 기입 어시시트 트랜지스터로 활성화시키는 것을 특징으로 하는 정적 램 메모리 장치.
  5. 제4항에 있어서,
    상기 스위칭 컨트롤러는,
    상기 메모리 셀에 기입 동작이 수행될 때 상기 대상 기입 어시스트 트랜지스터를 활성화시킴으로써 상기 전하 저장 노드와 상기 대상 기입 어시스트 트랜지스터와 연결된 대상 비트라인의 전하가 공유되어 상기 전하 저장 노드에 전하가 저장되도록 상기 전하 저장 회로를 제어하는 것을 특징으로 하는 정적 램 메모리 장치.
  6. 제5항에 있어서,
    상기 스위칭 컨트롤러는,
    상기 전하 저장 노드와 상기 대상 비트라인의 전하가 공유된 후 상기 대상 기입 어시스트 트랜지스터를 비활성화시킴으로써 상기 메모리 셀에 데이터가 기입되는 것을 특징으로 하는 정적 램 메모리 장치.
  7. 제6항에 있어서,
    상기 스위칭 컨트롤러는,
    상기 메모리 셀에 데이터가 기입된 후 프리 차지 동작이 수행되는 경우에 응답하여 상기 대상 기입 어시스트 트랜지스터를 활성화시킴으로써 상기 전하 저장 노드에 저장된 전하가 상기 대상 비트라인으로 인가되도록 상기 전하 저장 회로를 제어하는 것을 특징으로 하는 정적 램 메모리 장치.
  8. 제1항에 있어서,
    상기 스위칭 컨트롤러는,
    상기 메모리 셀이 기입 동작 또는 독출 동작이 수행되지 않는 비선택 메모리 셀인 경우에 응답하여 상기 스위칭 트랜지스터를 비활성화시키 것을 특징으로 하는 정적 램 메모리 장치.
  9. 제1 비트라인 및 제2 비트라인 중 적어도 하나의 비트라인과 전하를 공유하고, 그라운드와의 연결이 차단되는 경우에 응답하여 상기 전하를 저장하는 전하 저장 노드를 포함하는 전하 저장 회로; 및
    상기 전하 저장 노드, 상기 제1 비트라인, 및 상기 제2 비트라인을 공유하는 적어도 하나의 메모리 셀
    을 포함하는 정적 램 메모리 장치.
  10. 정적 램 메모리 장치의 동작 방법에 있어서,
    기입 동작을 수행하기 전 상기 기입 동작을 수행할 대상 메모리 셀에 연결된 전하 저장 노드와 상기 대상 메모리 셀과 연결된 제1 비트라인 및 제2 비트라인 중 적어도 하나의 비트라인을 연결시키는 단계;
    상기 전하 저장 노드와 그라운드의 연결을 차단시키는 단계;
    상기 그라운드와의 연결을 차단한 후 상기 제1 비트라인 및 상기 제2 비트라인과 상기 전하 저장 노드의 연결을 차단시키는 단계;
    상기 제1 비트라인 및 상기 제2 비트라인을 통해 상기 대상 메모리 셀에 기입 동작을 수행하는 단계;
    상기 대상 메모리 셀에 기입 동작을 수행한 후 상기 제1 비트라인 및 상기 제2 비트라인 중 적어도 하나의 비트라인과 상기 전하 저장 노드를 연결시키는 단계; 및
    상기 제1 비트라인 및 상기 제2 비트라인을 프리차지 시키는 단계
    를 포함하는 정적 램 메모리 장치의 동작 방법.
KR1020200140697A 2020-10-27 2020-10-27 정적 램 메모리 장치 및 이의 동작 방법 KR20220056022A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200140697A KR20220056022A (ko) 2020-10-27 2020-10-27 정적 램 메모리 장치 및 이의 동작 방법
US17/332,004 US11568924B2 (en) 2020-10-27 2021-05-27 Static random access memory (SRAM) devices and methods of operating the same
CN202111145879.5A CN114496023A (zh) 2020-10-27 2021-09-28 集成电路存储器装置和静态随机存取存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200140697A KR20220056022A (ko) 2020-10-27 2020-10-27 정적 램 메모리 장치 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
KR20220056022A true KR20220056022A (ko) 2022-05-04

Family

ID=81257757

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200140697A KR20220056022A (ko) 2020-10-27 2020-10-27 정적 램 메모리 장치 및 이의 동작 방법

Country Status (3)

Country Link
US (1) US11568924B2 (ko)
KR (1) KR20220056022A (ko)
CN (1) CN114496023A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117476067A (zh) * 2023-11-01 2024-01-30 合芯科技(苏州)有限公司 下拉电路、存储电路、存储器、数据写入方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5986923A (en) * 1998-05-06 1999-11-16 Hewlett-Packard Company Method and apparatus for improving read/write stability of a single-port SRAM cell
JP3517411B2 (ja) * 2002-04-08 2004-04-12 沖電気工業株式会社 半導体記憶装置
KR101488166B1 (ko) 2008-03-26 2015-02-02 삼성전자주식회사 정적 메모리 장치 및 라이트 어시시트 기능을 구비하는에스램
US8004924B2 (en) * 2009-02-18 2011-08-23 Atmel Corporation Voltage regulator for memory
US8462542B2 (en) * 2010-06-24 2013-06-11 Texas Instruments Incorporated Bit-by-bit write assist for solid-state memory
US8654575B2 (en) 2010-07-16 2014-02-18 Texas Instruments Incorporated Disturb-free static random access memory cell
US8503221B1 (en) * 2011-06-02 2013-08-06 Richard Frederic Hobson SRAM cell with common bit line and source line standby voltage
JP5760829B2 (ja) 2011-08-09 2015-08-12 富士通セミコンダクター株式会社 スタティックｒａｍ
US9378805B2 (en) * 2012-01-03 2016-06-28 Medtronic, Inc. Stable memory source bias over temperature and method
US9224453B2 (en) 2013-03-13 2015-12-29 Qualcomm Incorporated Write-assisted memory with enhanced speed
US9355710B2 (en) 2014-01-23 2016-05-31 Nvidia Corporation Hybrid approach to write assist for memory array
US9431098B1 (en) 2015-08-10 2016-08-30 International Business Machines Corporation Structure for reducing pre-charge voltage for static random-access memory arrays
US9697889B1 (en) 2016-03-08 2017-07-04 Samsung Electronics Co., Ltd. Method and apparatus for read assist to achieve robust static random access memory (SRAM)
KR101907028B1 (ko) 2016-07-06 2018-10-11 주식회사 유엑스팩토리 아날로그 디지털 인터페이스 sram 구조
US9922701B2 (en) 2016-08-08 2018-03-20 Taiwan Semiconductor Manufacturing Company Limited Pre-charging bit lines through charge-sharing
JP2020042873A (ja) 2018-09-11 2020-03-19 株式会社東芝 半導体記憶装置
US10748603B2 (en) 2018-09-28 2020-08-18 Intel Corporation In-memory multiply and accumulate with global charge-sharing
WO2020142743A1 (en) * 2019-01-05 2020-07-09 Synopsys, Inc. Enhanced read sensing margin and minimized vdd for sram cell arrays
US10803942B1 (en) * 2019-06-07 2020-10-13 Qualcomm Technologies, Inc. Transistor noise tolerant, non-volatile (NV) resistance element-based static random access memory (SRAM) physically unclonable function (PUF) circuits, and related systems and methods

Also Published As

Publication number Publication date
US20220130453A1 (en) 2022-04-28
US11568924B2 (en) 2023-01-31
CN114496023A (zh) 2022-05-13

Similar Documents

Publication Publication Date Title
JP5181423B2 (ja) 半導体メモリデバイスとその動作方法
KR102207102B1 (ko) Ｆｅｒａｍ―ｄｒａｍ 하이브리드 메모리
KR100489357B1 (ko) 불휘발성 강유전체 메모리 장치의 셀 어레이와, 그의 구동장치 및 방법
US20080080230A1 (en) Two-port SRAM with a high speed sensing scheme
JP5798120B2 (ja) 半導体記憶装置
US20220199153A1 (en) Semiconductor device
US7889576B2 (en) Semiconductor storage device
US10102900B2 (en) Memory device with separate read active signal and write active signal having different activation periods used for word line selection during read and write operation
KR20130143471A (ko) 라인 셀프 부스팅 스킴을 가진 반도체 장치
US9881669B1 (en) Wordline driver with integrated voltage level shift function
JP2014078305A (ja) 半導体記憶装置
KR20220056022A (ko) 정적 램 메모리 장치 및 이의 동작 방법
KR20230091034A (ko) 반도체 장치
US11869581B2 (en) Compensation word line driver
US8363489B2 (en) Semiconductor device having bit line equalization using low voltage and a method thereof
JP2008065974A (ja) 半導体記憶装置
TWI699764B (zh) 記憶體寫入裝置及方法
CN112786090B (zh) 储存器写入装置及方法
US9263123B2 (en) Memory device and a method of operating the same
KR20190009143A (ko) 로컬 비트 라인의 전압을 공유하는 정적 랜덤 액세스 메모리 장치 및 그 제어 방법
US20080123437A1 (en) Apparatus for Floating Bitlines in Static Random Access Memory Arrays
CN116434798A (zh) 存储器装置及其操作方法和存储器系统
KR100687877B1 (ko) 액티브 코아전압 드라이버 제어회로
CN103578528A (zh) 五晶体管sram单元
JP2013206529A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination