CN114496023A - 集成电路存储器装置和静态随机存取存储器装置 - Google Patents

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Abstract

提供了集成电路存储器装置和静态随机存取存储器装置。集成电路存储器装置包括静态随机存取存储器(SRAM)单元和电耦接到所述SRAM单元的电荷存储电路。提供了电耦接到所述电荷存储电路的开关控制器。所述开关控制器和所述电荷存储电路被共同配置为通过以下方式循环与电耦接到所述SRAM单元的位线相关联的电荷来节省功率：(i)一旦SRAM单元写入操作开始，就从所述位线向电耦接到所述SRAM单元内的一对NMOS下拉晶体管的源极端子的电荷存储节点传输电荷，然后(ii)一旦所述SRAM单元写入操作完成，就使至少一部分电荷返回所述位线。

Description

集成电路存储器装置和静态随机存取存储器装置
优先申请的引用
本申请要求于2020年10月27日提交的韩国专利申请No.10-2020-0140697的优先权，其公开内容通过引用并入本文。
技术领域
本发明构思涉及集成电路存储装置，并且更具体地涉及静态随机存取存储器(SRAM)装置和SRAM装置的运行方法。
背景技术
由于半导体工艺的高度集成和发展的需求，集成电路(IC)中包括的布线(wiringline)的宽度、间隔和/或高度会减小并且布线的寄生元件会增加。另外，IC的电源电压可能会被降低以降低功耗，并且运行速度可能会被提高，这样，布线的寄生元件对IC的影响可能会增加。尽管存在寄生元件，但通过各种半导体工艺制造的存储器件需要根据各种应用的要求稳定地提供高性能。降低能耗也很重要，降低能耗的最有效方法之一是降低供应给片上系统(SoC)架构的电压。
发明内容
本发明构思涉及一种减少在管理数据传输和存储的操作期间的能耗的高效的静态随机存取存储器(SRAM)装置及其运行方法。
根据本发明构思的一个方面，提供了一种SRAM装置，包括连接到字线和与所述字线相交的位线的存储单元。提供了包括开关晶体管的电荷存储电路，所述开关晶体管连接到所述存储单元并且被控制为(根据栅极信号的逻辑电平)选择性地阻断接地与所述存储单元之间的连接，所述电荷存储电路在所述接地与所述存储单元之间的连接被阻断时将来自所述位线当中的至少一条位线的电荷累积在电荷存储节点中。提供了开关控制器，所述开关控制器通过确定所述开关晶体管的所述栅极信号的所述逻辑电平来控制所述电荷存储电路。
根据本发明构思的一个方面，提供了一种SRAM装置，所述SRAM装置包括电荷存储电路以及共享电荷存储节点、第一位线和第二位线的至少一个存储单元，所述电荷存储电路与所述第一位线和所述第二位线中的至少一者共享电荷，并且所述电荷存储电路包括当与接地的电连接被阻断时存储所述电荷的所述电荷存储节点。
根据本发明构思的另一方面，提供了一种SRAM装置的操作方法，所述方法包括：(i)在执行写入操作之前，将连接到要被执行所述写入操作的存储单元的电荷存储节点与连接到要被执行所述写入操作的所述存储单元的第一位线和第二位线中的至少一条位线相连接，(ii)阻断所述电荷存储节点与接地之间的连接，(iii)在阻断与所述接地的连接之后，阻断所述第一位线和所述第二位线与所述电荷存储节点之间的连接，(iv)通过所述第一位线和所述第二位线对要被执行所述写入操作的所述存储单元执行所述写入操作，(v)在对要被执行所述写入操作的所述存储单元执行了所述写入操作之后，将所述第一位线和所述第二位线中的至少一条位线连接到所述电荷存储节点，以及(vi)至少部分地对所述第一位线和所述第二位线进行预充电。
根据本发明构思的另一实施例的集成电路存储器装置包括连接到字线(WL)和一对位线(BL、BLB)的静态随机存取存储器(SRAM)单元。提供了电耦接到SRAM单元的电荷存储电路。电荷存储电路包括电耦接在电荷存储节点与接地参考线(GND)之间的开关晶体管，电荷存储节点电连接到SRAM单元。提供了电耦接到电荷存储电路的开关控制器。开关控制器被配置为在写入操作期间关断开关晶体管，同时在一对位线中的第一位线与电荷存储节点之间传输电荷。
根据这些实施例中的一些实施例，电荷存储电路包括电耦接在一对位线中的第一位线与电荷存储节点之间的第一写入辅助晶体管。开关控制器还被配置为导通第一写入辅助晶体管，以使电荷能够从一对位线中的第一位线到电荷存储节点正向传输。开关控制器还被配置为一旦写入操作完成，就导通第一写入辅助晶体管，从而使电荷能够从电荷存储节点到一对位线中的第一位线反向传输。开关控制器还可以被配置为在写入操作的尾部期间关断第一写入辅助晶体管。该写入操作可以在字线从无效逻辑电平切换到有效逻辑电平时开始，并且在字线下一次从有效逻辑电平切换到无效逻辑电平时终止。有利地，SRAM单元可以包括第一NMOS下拉晶体管和第二NMOS下拉晶体管，第一NMOS下拉晶体管的源极端子和第二NMOS下拉晶体管的源极端子电连接到开关晶体管的漏极端子。并且，在写入操作的一部分期间，第一NMOS下拉晶体管和第二NMOS下拉晶体管中的一者的源极端子和开关晶体管的漏极端子可以被电浮置。
根据本发明构思的另一实施例的集成电路存储器装置包括连接到字线和一对位线的静态随机存取存储器(SRAM)单元。提供了电耦接到一对位线、SRAM单元内的第一NMOS下拉晶体管的源极端子以及SRAM单元内的第二NMOS下拉晶体管的源极端子的电荷存储电路。提供了电耦接到电荷存储电路的开关控制器。该开关控制器被配置为通过使用以下信号来驱动电荷存储电路来循环位线电荷以节省功率：(i)第一信号，所述第一信号在写入操作的一部分期间使得电荷能够从一对位线中的第一位线向第一NMOS下拉晶体管的源极端子和第二NMOS下拉晶体管的源极端子正向传输，以及(ii)第二信号，所述第二信号在写入操作一旦完成就使得电荷能够向一对位线中的第一位线反向传输。在一些实施例中，第一NMOS下拉晶体管的源极端子和第二NMOS下拉晶体管中的一者的源极端子在写入操作的一部分期间被电浮置。写入操作也可以在电荷从一对位线中的第一位线向第一NMOS下拉晶体管的源极端子和第二NMOS下拉晶体管的源极端子正向传输期间开始。电荷存储电路还可以包括具有响应于相应的第一信号和相应的第二信号的栅极端子的写入辅助晶体管。在电荷的正向传输和反向传输期间，该写入辅助晶体管可以将一对位线中的第一位线与第一NMOS下拉晶体管的源极端子和第二NMOS下拉晶体管的源极端子电短路。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是根据本发明构思的实施例的静态随机存取存储器(SRAM)装置的框图；
图2是示出根据本发明构思的实施例的存储单元的电路图；
图3是示出根据本发明构思的实施例的电荷存储电路、列选择电路和写入驱动电路的电路图；
图4是示出根据本发明构思的实施例的施加到SRAM装置以便以逻辑低电平(例如，“0”)写入数据的信号电平的曲线图；
图5是示出了根据本发明构思的实施例的施加到位线、电荷存储节点和存储单元的数据存储区域的信号电平的曲线图；
图6至图8是示出SRAM装置在以逻辑低电平写入数据的第一时间间隔至第三时间间隔的操作的电路图；
图9是示出施加到SRAM装置以便以逻辑高电平(例如，“1”)写入数据的信号电平的曲线图；
图10是示出根据本发明构思的实施例的施加到位线、电荷存储节点和存储单元的数据存储区域的信号电平的曲线图；
图11至图13是示出根据本发明构思的实施例的SRAM装置在以逻辑高电平写入数据的第四时间间隔至第六时间间隔的操作的电路图；
图14是示出了根据本发明构思的实施例的施加到非选择性存储单元的信号的曲线图；以及
图15是示出根据本发明构思的实施例的用于将电荷存储在非选择性存储单元中的SRAM装置的操作的电路图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的实施例。
图1是根据本发明构思的实施例的静态随机存取存储器(SRAM)装置10的框图。该SRAM装置10可以包括单元阵列11、电荷存储电路12、列选择电路13、写入驱动电路14、行译码器15和开关控制器16。尽管在图1中未示出，但是在一些实施例中，存储器装置10还可以包括例如读出电路、数据缓冲器、地址译码器以及数据输入和输出电路。
存储器装置10可以从外部主机装置接收命令、地址和数据。作为一个示例，存储器装置10可以接收指示要写入数据的命令、要被写入数据的存储单元的地址以及“写入”数据。此外，存储器装置10可以接收指示要读取数据的命令和地址，可以读取存储在与地址对应的区域中的数据，并且可以将数据提供给外部主机装置。存储器装置10可以通过半导体工艺制造，并且可以是独立存储器或者是使用半导体工艺与其他组件一起制造的嵌入式存储器。
单元阵列11可以包括多个存储单元。根据本发明构思的实施例，多个存储单元可以是诸如SRAM或动态RAM(DRAM)的易失性存储单元。在一些实施例中，包括在单元阵列11中的多个存储单元可以是诸如闪存或电阻RAM(RRAM)的非易失性存储单元。将主要参照图2中的SRAM单元描述本发明构思的示例性实施例。然而，本发明构思的示例性实施例不限于此。
参照图1，包括在单元阵列11中的多个存储单元中的每一个存储单元可以连接到顺序排列在单元阵列11中的第一字线WL1至第n字线WLn(n是大于1的整数)之一，并且多个存储单元中的每一个存储单元可以连接到如下电源：在执行写入操作之后向该电源供应用于保持数据的电力。此外，包括在单元阵列11中的多个存储单元中的每一个存储单元可以连接到多条位线BL中的至少一条位线。可以通过第一字线WL1至第n字线WLn当中的激活的字线来选择多个存储单元中的一些存储单元。例如，可以通过激活的第一字线WL1来选择连接到第一字线WL1的m个存储单元M11至M1m，并且根据多条位线BL的状态，数据(即，写入数据D_WR)可以被写入m个存储单元M11至M1m中。或者，在读取操作期间，可以通过多条位线BL输出与存储在m个存储单元M11至M1m中的数据(即，读取数据)对应的信号。
行译码器15可以接收行地址Y_ADDR，并且可以根据行地址Y_ADDR激活第一字线WLl至第n字线WLn之一。在一些实施例中，存储器装置可以包括地址译码器，并且地址译码器可以从与命令一起接收的地址生成行地址Y_ADDR。在一些实施例中，存储器装置还可以包括列译码器，并且列译码器可以基于从地址译码器接收的列地址X_ADDR来选择多条位线BL中的一些位线。在一些实施例中，可以省略列译码器，并且可以通过地址译码器将存储器装置接收到的所有地址作为行地址Y_ADDR提供给行译码器15。
写入驱动电路14可以通过写入驱动线WD和互补写入驱动线WDB连接到列选择电路13，并且可以通过接收写入数据D_WR来确定要施加到写入驱动线WD和互补写入驱动线WDB的电压的电平。作为示例，当写入驱动电路14接收到逻辑高电平的写入数据D_WR时，可以向写入驱动线WD施加逻辑高电平的电压，并且可以向互补写入驱动线WDB施加逻辑低电平的电压。
列选择电路13可以接收列地址X_ADDR，并且可以基于列地址X_ADDR执行用于选择由列地址X_ADDR指示的列的开关操作。执行开关操作的列选择电路13可以通过多条位线BL向相应的列提供写入驱动线WD的电压和互补写入驱动线WDB的电压。作为示例，当列地址X_ADDR指示第一列时，列选择电路13可以激活连接到第一位线BL1的第一开关，并且可以向第一位线BL1发送从写入驱动电路14接收的电压。
开关控制器16可以接收写入数据D_WR和列地址X_ADDR，并且可以基于写入数据D_WR来确定第一写入辅助信号WAL、第二写入辅助信号WAR和开关信号SW的逻辑电平。开关控制器16可以基于列地址X_ADDR来确定电荷存储电路12中要被施加第一写入辅助信号WAL、第二写入辅助信号WAR和开关信号SW的列。根据本发明构思的开关控制器16不限于此，并且可以执行用于向除了由列地址X_ADDR指示的列之外的其余列施加第一写入辅助信号WAL、第二写入辅助信号WAR和开关信号SW的控制操作。作为示例，开关控制器16可以向连接到除了要被执行写入操作或读取操作的存储单元之外的非选择性存储单元的电荷存储电路12施加逻辑低电平的第一写入辅助信号WAL和第二写入辅助信号WAR以及逻辑高电平的开关信号SW。
电荷存储电路12可以基于从开关控制器16接收的开关信号SW来确定是否阻止接地与存储单元之间的连接。电荷存储电路12可以基于第一写入辅助信号WAL和第二写入辅助信号WAR来确定是否从多条位线BL接收电荷。将参照图3详细描述根据本发明构思的电荷存储电路12的详细操作。
尽管图1未示出，但是SRAM装置10还可以包括接收命令的命令译码器，并且可以通过对命令进行译码来执行与存储单元相关的操作。例如，当命令对应于写入命令时，命令译码器可以产生激活的写入使能信号，并且当命令对应于读取命令时，命令译码器可以去激活(deactivate)写入使能信号并且可以输出激活的读取使能信号。
根据本发明构思的实施例的SRAM装置10可以根据第一写入辅助信号WAL和第二写入辅助信号WAR从至少一条位线接收电荷，并且可以根据开关信号SW通过阻断接地与电荷存储节点之间的连接来在电荷存储节点中累积电荷。在执行写入操作或读取操作之后将多条位线BL预充电到逻辑高电平的过程中，SRAM装置10可以通过使用在电荷存储节点中累积的电荷来以小电压对多条位线BL进行预充电。在SRAM装置10将存储单元的数据存储区域从逻辑高电平下拉到逻辑低电平的过程中，电荷存储节点中存储的电荷可以通过减弱上拉晶体管上拉数据存储区域的强度来辅助数据被容易地写入。
图2是示出根据本发明构思的实施例的SRAM存储单元M'1的电路图。参照图2，根据本发明构思的存储单元M'1可以包括六个晶体管：第一传输门晶体管PGL、第一上拉晶体管PUL、第一下拉晶体管PDL、第二传输门晶体管PGR、第二上拉晶体管PUR和第二下拉晶体管PDR。在根据比较实施例的存储单元M'1中，第一下拉晶体管PDL和第二下拉晶体管PDR直接接地。然而，在根据本发明构思的实施例的存储单元M'1中，第一下拉晶体管PDL和第二下拉晶体管PDR通过第一电荷存储线CSL和第二电荷存储线CSR连接到电荷存储节点；并且这些线CSL和CSR可以经由电荷存储电路12内的开关晶体管选择性地电耦接到接地，如下文更充分地说明的。
根据实施例，多条位线BL可以包括多对位线BL，并且存储单元M'1可以连接到一对位线BL。例如，存储单元M'1可以连接到包括位线BL和互补位线BLB的一对位线BL。当SRAM装置10执行写入操作时，不同逻辑电平的电压可以被施加到位线BL和互补位线BLB。例如，当逻辑低电平的电压被施加到位线BL时，逻辑高电平的电压可以被施加到互补位线BLB。
参照图2，存储单元M'1可以是连接到字线WL、位线BL和互补位线BLB的6T单元。位线BL可以连接到第一传输门晶体管PGL的一端，并且互补位线BLB可以连接到第二传输门晶体管PGR的一端。在第一传输门晶体管PGL和第二传输门晶体管PGR中，当字线WL被激活时，位线BL的电压和互补位线BLB的电压可以分别被施加到存储单元M'1的第一节点QL和第二节点QR。作为示例，当SRAM装置10执行“0”位的数据的写入操作时，可以通过位线BL施加逻辑低电平的电压，并且可以通过互补位线BLB施加逻辑高电平的电压。当第一传输门晶体管PGL和第二传输门晶体管PGR被激活时，在存储单元M'1的第一节点QL中，可以形成逻辑低电平的电压，并且在存储单元M'1的第二节点QR中，可以形成逻辑高电平的电压。因此，SRAM装置10可以将“0”位的数据写入在存储单元M'1中。
存储单元M'1可以包括形成一对交联(例如，交叉耦接)反相器的第一上拉晶体管PUL、第二上拉晶体管PUR、第一下拉晶体管PDL和第二下拉晶体管PDR。作为示例，当“0”位的写入数据被写入存储单元M'1时，因为在存储单元M'1的第一节点QL中形成了逻辑低电平的电压，所以第二上拉晶体管PUR可以被激活并且第二下拉晶体管PDR可以被去激活。因为在存储单元M'1的第二节点QR中形成了逻辑高电平的电压，所以第一上拉晶体管PUL可以被去激活并且第一下拉晶体管PDL可以被激活。因此，在数据被完全写入SRAM装置10之后，被写入的数据可以持续稳定地被保持。
图3示出了根据本发明构思的实施例的如下电路图：(i)耦接到单元阵列11的电荷存储电路12、(ii)列选择电路13、以及(iii)写入驱动电路14。参照图3，SRAM装置10可以包括电荷存储电路12、列选择电路13和写入驱动电路14。电荷存储电路12可以连接到单元阵列11的每一列，并且根据列选择电路13的开关操作电压可以被施加到电荷存储电路12。作为示例，可以控制图3的实施例中的列选择电路13以向连接到每一列的电荷存储电路12施加电压，并且可以将写入驱动电路14产生的电压提供给电荷存储电路12。
电荷存储电路12可以对应于单元阵列11的每一列并且可以连接到单元阵列11的每一列。作为示例，当在单元阵列11中提供m列时，可以将m个电荷存储电路12连接到单元阵列11。电荷存储电路12可以包括开关晶体管ST和至少一个写入辅助晶体管WAT。开关晶体管ST的第一源极/漏极载流端子可以通过至少一个“左”或“右”电荷存储线(即，CSL或CSR)连接到每一列的存储单元，并且未连接到存储单元的第二源极/漏极载流端子可以连接到接地参考线(GND)。因此，开关晶体管ST可以根据施加到其栅极端子的电压的逻辑电平来确定是否将存储单元接地。作为示例，当在栅极端子处接收到逻辑低电平(即，“非激活”电平)的相应的开关信号SW时，被示出为NMOS晶体管的开关晶体管ST可以阻断存储单元与接地之间的连接。
参照图3，电荷存储电路12可以包括第一写入辅助晶体管WATL和第二写入辅助晶体管WATR。如图所示，第一写入辅助晶体管WATL和第二写入辅助晶体管WATR中的每一者的源极/漏极端可以分别连接到位线BL和互补位线BLB。然而，未连接到位线BL和互补位线BLB的源极/漏极端可以通过至少一条电荷存储线CSL或CSR连接到单元阵列11的存储单元。因此，写入辅助晶体管WAT可以根据施加到栅极的电压的逻辑电平来确定是否将存储单元接地。作为示例，当第一写入辅助晶体管WATL和第二写入辅助晶体管WATR中的至少一者接收到逻辑高电平的写入辅助信号时，电荷存储电路12(和其中的电荷存储节点)可以从位线BL和互补位线BLB之一接收电荷。
参照图1和图3，列选择电路13可以接收列地址以在单元阵列11中执行写入操作，并且可以基于列地址执行开关操作。作为示例，当要在连接到第一列的存储单元中执行写入操作时，列选择电路13可以激活第一列的位线BL和互补位线BLB与写入驱动电路14之间的连接，并且可以去激活除了第一列之外的其余列中的每一列的位线BL和互补位线BLB与写入驱动电路14之间的连接。
写入驱动电路14可以分别通过对应于位线BL和互补位线BLB的写入驱动线WD和互补写入驱动线WDB向位线BL和互补位线BLB施加电压。写入驱动电路14可以向互补位线BLB施加与要施加到位线BL的电压的逻辑电平相反的逻辑电平的电压。例如，当写入驱动电路14向位线BL施加逻辑高电平的电压时，可以控制写入驱动电路14中包括的晶体管以向互补位线BLB施加逻辑低电平的电压。
图4是示出根据本发明构思的实施例的施加到SRAM装置10以便以逻辑低电平“0”写入数据的信号的电压电平的曲线图。图5是示出根据本发明构思的实施例的施加到位线BLn、电荷存储节点CSn和存储单元的数据存储区域的信号电平的曲线图。
参照图4和图5，SRAM装置10可以向与要写入数据的存储单元连接的字线WL施加字线选择电压以执行写入操作，并且可以将位线BLn和互补位线BLBn中的先前被预充电到逻辑高电平的线的电压降低到逻辑低电平。此时，根据本发明构思的电荷存储电路12可以通过从电压下降的线(位线BLn和互补位线BLBn之中的线)接收电荷，并存储接收到的电荷使得它们不会“丢失”到接地参考线GND，来执行写入辅助操作(和省电操作)。
在第一时间间隔Tl内，SRAM装置10可以向连接到要写入数据的存储单元的字线WL施加逻辑高电平的字线选择电压以执行写入操作，并且可以通过施加逻辑低电平的开关信号SWn来使电荷存储节点CSn浮置以执行写入辅助操作。在第二时间间隔T2内，SRAM装置10可以阻断位线BLn和互补位线BLBn与电荷存储节点CSn之间的连接，并且可以通过将位线BLn的电压下拉到逻辑低电平来将“0”位的数据写入到待写入数据的存储单元。在第三时间间隔T3内，SRAM装置10可以阻断待写入数据的存储单元与位线BLn和互补位线BLBn之间的连接，并且可以激活电荷存储节点CSn与位线BLn之间的连接。因此，SRAM装置10可以将电荷存储节点CSn中累积的电荷提供给被下拉到逻辑低电平的位线BLn。
图6是示出SRAM装置10在第一时间间隔T1内以逻辑低电平写入数据的操作的电路图，图7是示出SRAM装置10在第二时间间隔T2内的操作的电路图，并且图8是示出SRAM装置10在第三时间间隔T3内的操作的电路图。
参照图4至图6，SRAM装置10可以向位线BLn施加逻辑低电平的电压并且向互补位线BLBn施加逻辑高电平的电压，以写入“0”位的数据。在第一时间间隔T1内，SRAM装置10可以将施加到电荷存储电路12的第一写入辅助信号WALn转变为逻辑高电平，并且可以将施加到电荷存储电路12的开关信号SWn转变为逻辑低电平。当开关信号SWn转变为逻辑低电平时，电荷存储节点CSn与接地之间的连接可以被阻断，并且连接到位线BLn的第一写入辅助晶体管WATLn可以被逻辑高电平的第一写入辅助信号WALn激活。因此，位线BLn的电压可以被施加到电荷存储节点CSn，并且由于电荷存储节点CSn与接地之间的连接被阻断，所以位线BLn和电荷存储节点CSn的电荷可以被共享。即，待写入数据的存储单元的第一下拉晶体管PDL和第二下拉晶体管PDR中的每一者的一端的电压电平可以从逻辑低电平增加特定电压电平。
在第一时间间隔Tl内，SRAM装置10可以通过将第一PMOS晶体管的栅极信号Dl的电压转变为逻辑低电平来激活第一p沟道金属氧化物半导体(PMOS)晶体管，使得互补位线BLBn的电压可以保持在逻辑高电平。
参照图7，在第二时间间隔T2内，SRAM装置10可以通过将第一写入辅助信号WALn从逻辑高电平转变为逻辑低电平来去激活第一写入辅助晶体管WATLn。因此，SRAM装置10可以阻断电荷存储节点CSn与位线BLn和互补位线BLBn之间的连接，并且因为开关信号SWn维持在逻辑低电平，所以电荷存储电路12可以将从位线BLn接收的电荷继续存储在电荷存储节点CSn中。在第二时间间隔T2内，SRAM装置10可以通过将第二NMOS晶体管的栅极信号D2b的电压转变为逻辑高电平来激活第二n沟道MOS(NMOS)晶体管。因此，SRAM装置10可以通过将位线BLn的电压下拉到逻辑低电平来将“0”位的数据写入待写入数据的存储单元中。
在根据比较实施例的SRAM装置中，待写入数据的存储单元中包括的下拉晶体管PD可以直接接地。此时，当待写入数据的存储单元的第一节点QL保持在逻辑高电平使得“1”位的数据被存储在待写入数据的存储单元中时，因为连接到第二节点QR的第二下拉晶体管PDR接收第一节点QL的电压作为栅极电压，所以第二节点QR可以保持在接地电平。因此，由接收第二节点QR的处于接地电平的电压作为栅极电压的PMOS晶体管配置的第一上拉晶体管PUL可以将第一节点QL强上拉到逻辑高电源电压电平。在SRAM装置将存储单元中存储的“1”位的数据反转为“0”位的数据并将“0”位的数据写入存储单元的过程中，因为第一节点QL是被强上拉到逻辑高电平，所以SRAM装置10可能会花费大量能量使第一节点QL的电压电平降低到逻辑低电平。
另一方面，根据本发明构思的实施例的SRAM装置10可以在电荷以特定电压电平累积在电荷存储节点CSn中的状态下执行写入操作，而不将下拉晶体管PD的一端直接接地以执行写入操作。即，第二节点QR的电压电平高于接地的电压电平，使得与比较实施例相比，连接到第一节点QL的第一上拉晶体管PUL可以弱上拉第一节点QL。因此，在根据本发明构思的实施例的SRAM装置10将存储在存储单元中的“1”位的数据反转为“0”位的数据并将“0”位的数据写入在存储单元中的过程中，因为第一节点QL被弱上拉到逻辑高电平，所以与比较实施例相比，SRAM装置10可以花费更少的能量来使第一节点QL的电压电平降低到逻辑低电平以执行写入辅助操作。
参照图8，在SRAM装置10通过向待写入数据的存储单元的第一节点QL提供处于逻辑低电平的电压，并通过向待写入数据的存储单元的第二节点QR提供处于逻辑高电平的电压，来将“0”位的数据写入待写入数据的存储单元中之后，在第三时间间隔T3内，SRAM装置10可以在执行预充电操作之前将存储在电荷存储节点CSn中的电荷提供给位线BLn。在第三时间间隔T3内，由于与待写入数据的存储单元连接的字线WL的电压电平转变为逻辑低电平，因此SRAM装置10可以阻断待写入数据的存储单元与位线BLn和互补位线BLBn之间的连接。由于写入驱动电路14的第一PMOS晶体管的栅极信号D1的电压转变为逻辑高电平并且第二NMOS晶体管的栅极信号D2b的电压转变为逻辑低电平，因此SRAM装置10可以阻断施加到位线BLn和互补位线BLBn的电压以执行写入操作。
在第三时间间隔T3内，SRAM装置10可以通过向第一写入辅助晶体管WATLn施加逻辑高电平的第一写入辅助信号WALn来激活第一写入辅助晶体管WATLn。因为第一写入辅助晶体管WATLn的一端连接到被下拉到逻辑低电平的位线BLn以写入“0”位的数据，而第一写入辅助晶体管WATLn的另一端连接到处于从接地电平增加了特定电压电平的电压电平的电荷存储节点CSn，所以电荷存储节点CSn的电荷可以被提供给位线BLn。即，在第三时间间隔T3之后，在将位线BLn和互补位线BLBn预充电到逻辑高电平的过程中，根据比较实施例的SRAM装置消耗大量的能量以上拉从接地电平到逻辑高电平的电压电平。另一方面，根据本发明构思的实施例，因为在第三时间间隔T3内位线BLn的电压电平从接地电平增加了特定电压电平，所以与比较实施例相比，SRAM装置10可以花费较少的能量来对位线BLn的电压进行预充电。
在根据当前实施例的SRAM装置10中，接地可以不直接连接到每个下拉晶体管PD的一端，并且从位线BLn和互补位线BLBn之一接收电荷的电荷存储节点CSn可以连接到每个下拉晶体管PD的一端。因此，参照图4至图8，当逻辑电平与写入在存储单元中的数据相反的数据在第二时间间隔T2内被写入存储单元时，SRAM装置10可以执行写入辅助操作，并且可以在第三时间间隔T3内将电荷从电荷存储节点CSn提供给处于逻辑低电平的位线BLn，从而可以节省用于将位线BLn的电压预充电到逻辑高电平的能量。
因此，如上文针对图1至图8所描述的，集成电路存储装置10包括静态随机存取存储器(SRAM)单元，其可以是连接到字线WL和一对位线BL、BLB的六个晶体管(6T)单元，如图2所示。六个晶体管包括：一对传输门晶体管PGL、PGR(又被称为“存取”晶体管)，一对PMOS上拉晶体管PUL、PUR，以及一对NMOS下拉晶体管PDL、PDR。提供了如下电荷存储电路12：其电耦接到一对位线BL、BLB，SRAM单元内的第一NMOS下拉晶体管(PDL)的源极端子(例如，导通线CSL)，以及SRAM单元内的第二NMOS下拉晶体管(PDR)的源极端子(例如，导通线CSR)。提供了电耦接到电荷存储电路12的开关控制器16。该开关控制器16被配置为通过用以下信号驱动电荷存储电路12来循环位线电荷以节省功率：(i)第一信号(WAL、WAR、SW)，该第一信号(WAL、WAR、SW)在写入操作的一部分期间(例如，当WL＝1时)，使电荷能够从一对位线中的第一位线(例如，BL)向第一NMOS下拉晶体管和第二NMOS下拉晶体管(PDL、PDR)的源极端子正向传输，以及(ii)第二信号(WAL、WAR、SW)，该第二信号(WAL、WAR、SW)在一旦写入操作完成(当WL1→0切换时)，就使电荷能够向一对位线中的第一位线(例如，BL)反向传输。在一些实施例中，第一NMOS下拉晶体管和第二NMOS下拉晶体管(PDL、PDR)中的一者的源极端子在写入操作的一部分期间被电浮置。写入操作也可以在电荷从一对位线中的第一位线向第一NMOS下拉晶体管和第二NMOS下拉晶体管的源极端子正向传输期间开始(例如，在WL0→1切换之前，在T1，WALn0→1切换)。电荷存储电路12还可以包括具有响应于相应的第一信号和相应的第二信号的栅极端子的写入辅助晶体管WAT。在电荷的正向传输和反向传输期间，该写入辅助晶体管WAT可以将一对位线中的第一位线与第一NMOS下拉晶体管的源极端子和第二NMOS下拉晶体管的源极端子电短路。例如，如图4的定时图所示，在T1和T3开始时WALn从0→1的切换导致位线BL与相应的电荷存储节点CS(以及线CSL、CSR)电“短路”。
图9是示出施加到SRAM装置10以便以逻辑高电平(例如，逻辑“1”)写入数据的信号电平的曲线图。图10是示出了根据本发明构思的实施例的施加到位线BLn、电荷存储节点CSn和存储单元的数据存储区域的信号电平的曲线图。
参照图9和图10，SRAM装置10可以向连接到待写入数据的存储单元的字线WL施加逻辑高电平的字线选择电压，以便将“1”位的数据写入待写入数据的存储单元，并且可以使被预充电到逻辑高电平的互补位线BLBn下降到逻辑低电平。此时，根据本发明构思的电荷存储电路12可以通过从互补位线BLBn接收电荷并存储接收到的电荷来执行写入辅助操作。
在第四时间间隔T4内，SRAM装置10可以通过施加逻辑低电平的开关信号SWn来阻断电荷存储节点CSn与接地之间的连接，并且可以使电荷存储节点CSn浮置以执行写入辅助操作。在第五时间间隔T5内，SRAM装置10可以通过阻断位线BLn和互补位线BLBn与电荷存储节点CSn之间的连接，并将互补位线BLBn的电压下拉到逻辑低电平，来将“1”位的数据写入待写入数据的存储单元中。在第六时间间隔T6内，SRAM装置10可以阻断待写入数据的存储单元与位线BLn和互补位线BLBn之间的连接，并且可以激活电荷存储节点CSn与互补位线BLBn之间的连接。因此，SRAM装置10可以将电荷存储节点CSn中累积的电荷提供给被下拉到逻辑低电平的互补位线BLBn。
图11是示出SRAM装置10在第四时间间隔T4内以逻辑高电平写入数据的操作的电路图，图12是示出SRAM装置10在第五时间间隔T5内的操作的电路图，并且图13是示出SRAM装置10在第六时间间隔T6内的操作的电路图。
参照图9至图11，SRAM装置10可以向位线BLn施加逻辑高电平的电压并且向互补位线BLBn施加逻辑低电平的电压，以写入“1”位的数据。在第四时间间隔T4内，SRAM装置10可以将施加到电荷存储电路12的第二写入辅助信号WARn转变为逻辑高电平并且可以将开关信号SWn转变为逻辑低电平。由于开关信号SWn转变为逻辑低电平，因此电荷存储节点CSn与接地之间的连接可以被阻断，并且连接到位线BLn的第二写入辅助晶体管WATRn可以通过逻辑高电平的第二写入辅助信号WARn被激活。因此，互补位线BLBn的电压可以被施加到电荷存储节点CSn，并且可以通过阻断电荷存储节点CSn与接地之间的连接来共享互补位线BLBn和电荷存储节点CSn的电荷。即，待写入数据的存储单元的第一下拉晶体管PDL和第二下拉晶体管PDR中的每一者的一端的电压电平也可以从逻辑低电平增加特定电压电平。
在第四时间间隔T4内，SRAM装置10可以通过将第二PMOS晶体管的栅极信号D1b的电压转变为逻辑低电平来激活第二PMOS晶体管，使得位线BLn的电压可以保持在逻辑高电平。
参照图12，在第五时间间隔T5内，SRAM装置10可以通过将第二写入辅助信号WARn从逻辑高电平转变为逻辑低电平来去激活第二写入辅助晶体管WATRn。因此，SRAM装置10可以阻断位线BLn和互补位线BLBn与电荷存储节点CSn之间的连接，且由于开关信号SWn保持在逻辑低电平，因此电荷存储电路12可以将从位线BLn接收的电荷继续存储在电荷存储节点CSn中。在第五时间间隔T5内，SRAM装置10可以通过转变第一NMOS晶体管的栅极信号D2的电压来激活第一NMOS晶体管。因此，SRAM装置10可以通过将互补位线BLBn的电压下拉到逻辑低电平来将“1”位的数据写入到待写入数据的存储单元中。
参照图13，在SRAM装置10通过向待写入数据的存储单元的第一节点QL提供逻辑高电平的电压，并向待写入数据的存储单元的第二节点QR提供逻辑低电平的电压，来将“1”位的数据写入到该待写入数据的存储单元中之后，在第六时间间隔T6内，SRAM装置10可以在执行预充电操作之前将存储在电荷存储节点CSn中的电荷提供给互补位线BLBn。在第六时间间隔T6内，由于与待写入数据的存储单元相连的字线WL的电压电平转变为逻辑低电平，因此SRAM装置10可以阻断待写入数据的存储单元与位线BLn和互补位线BLBn之间的连接。由于写入驱动电路14的第二PMOS晶体管的栅极信号D1b的电压转变为逻辑高电平并且第一NMOS晶体管的栅极信号D2的电压转变为逻辑低电平，因此SRAM装置10可以阻断施加到位线BLn和互补位线BLBn的电压以执行写入操作。
在第六时间间隔T6内，SRAM装置10可以通过向第二写入辅助晶体管WATRn施加逻辑高电平的第二写入辅助信号WARn，来激活第二写入辅助晶体管WATRn。因为第二写入辅助晶体管WATRn的一端连接到被下拉到逻辑低电平以写入“1”位的数据的互补位线BLBn，并且第二写入辅助晶体管WATRn的另一端连接到处于从接地电平增加了特定电压电平的电压电平的电荷存储节点CSn，所以电荷存储节点CSn的电荷可以被提供给互补位线BLBn。即，在第六时间间隔T6之后，在将位线BLn和互补位线BLBn预充电到逻辑高电平的过程中，根据比较实施例的SRAM装置为了将电压电平从接地电平上拉到逻辑高电平消耗了大量的能量。另一方面，根据本发明构思的实施例，因为互补位线BLBn的电压电平在第六时间间隔T6内从接地电平增加了特定电压电平，所以与比较实施例相比SRAM装置10可以花费较少的能量来对互补位线BLBn的电压进行预充电。在根据当前实施例的SRAM装置10中，如上面参照图4至图8所描述的，也可以在写入“1”位的数据的过程中执行写入辅助操作，并且可以节省用于对互补位线BLBn进行预充电的能量。
图14是示出了根据本发明构思的实施例的施加到非选择性存储单元的信号的曲线图，并且图15是示出根据本发明构思的实施例的SRAM装置10将电荷存储在非选择性存储单元中的操作的电路图。
在执行写入操作或读取操作时，根据本发明构思的实施例的SRAM装置10可以通过将位线BLm或互补位线BLBm的电荷部分地存储在连接到非选择性存储单元的电荷存储电路12中来执行预充电辅助操作。非选择性存储单元可以是在除了要被执行写入操作或读取操作的存储单元之外的存储单元中共享字线的存储单元。即，要被执行写入操作或读取操作的存储单元可以连接到由列选择电路13激活的列，而非选择存储单元可以连接到去激活的列。
参照图14和图15，SRAM装置10还可以向与要被执行写入操作或读取操作的存储单元共享字线WL的非选择性存储单元提供字线选择电压，以便向要被执行写入操作或读取操作的存储单元施加字线选择电压。因此，非选择性存储单元的传输门晶体管PG可以被激活，并且位线BL或互补位线BLB的电荷可以被提供给非选择性存储单元。在第七时间间隔T7内，SRAM装置10可以向连接到非选择性存储单元的电荷存储电路12提供逻辑低电平的开关信号SWm，并且接收逻辑低电平的开关信号SWm的开关晶体管STm阻断接地与电荷存储节点CSm之间的连接，使得SRAM装置10可以存储从位线BLm或互补位线BLBm提供的电荷。因此，可以在连接到非选择性存储单元的位线BLm或互补位线BLBm中形成电平从接地电平增加了特定电压电平的电压。图14和图15示出了在“0”位的数据被写入非选择性存储单元的状态下通过连接到位线BLm的第一节点QLm与电荷存储节点CSm共享位线BLm的电荷的实施例。然而，根据本发明构思的SRAM装置10不限于此，并且可以包括互补位线BLBm的电荷与电荷存储节点CSm共享的实施例。
根据比较实施例，根据数据被写入非选择性存储单元中的状态，位线BLm和互补位线BLBm之一连接到接地，接地连接到该非选择性存储单元的一端，使得位线BLm或互补位线BLBm可以转变到接地电压电平。因此，根据比较实施例的SRAM装置花费大量的能量以将处于接地电平的位线BLm或互补位线BLBm预充电到处于逻辑高电平的电压。另一方面，在第七时间间隔T7内，根据本发明构思的SRAM装置10可以通过阻断非选择性存储单元与接地之间的连接，来使位线BLm或互补位线BLBm的电压电平从接地电平增加特定电压电平。因此，在第七时间间隔T7之后，与比较实施例相比，根据本发明构思的实施例的SRAM装置10可以以较少的能量对位线BLm和互补位线BLBm进行预充电。
根据本发明构思的SRAM装置10可以通过控制连接到存储单元的电荷存储电路12以包括开关晶体管ST，并且根据施加到开关晶体管ST的栅极信号的逻辑电平阻断接地与存储单元之间的连接，将位线BL或互补位线BLB的电荷累积在电荷存储节点CS中。因此，SRAM装置10可以通过在电荷存储节点CS中累积电荷来对要被执行写入操作的存储单元执行写入辅助操作和预充电辅助操作，并且可以对除了要被执行预充电辅助操作的非存储单元的非选择性存储单元执行预充电辅助操作。
尽管已经参照本发明构思的实施例具体示出和描述了本发明构思，但是应当理解的是，在不脱离所附权利要求的精神和范围的情况下，可以对本文进行形式和细节上的各种改变。

Claims (20)

1.一种集成电路存储器装置，包括：
静态随机存取存储器单元，所述静态随机存取存储器单元连接到字线和一对位线；
电荷存储电路，所述电荷存储电路电耦接到所述静态随机存取存储器单元，所述电荷存储电路包括电耦接于电荷存储节点与接地参考线之间的开关晶体管，所述电荷存储节点电连接到所述静态随机存取存储器单元；以及
开关控制器，所述开关控制器电耦接到所述电荷存储电路，所述开关控制器被配置为在写入操作期间关断所述开关晶体管，同时电荷在所述一对位线中的第一位线与所述电荷存储节点之间传输。
2.根据权利要求1所述的存储器装置，其中，所述电荷存储电路包括电耦接在所述一对位线中的所述第一位线与所述电荷存储节点之间的第一写入辅助晶体管；并且其中，所述开关控制器还被配置为导通所述第一写入辅助晶体管以使电荷能够从所述一对位线中的所述第一位线向所述电荷存储节点正向传输。
3.根据权利要求2所述的存储器装置，其中，所述开关控制器还被配置为一旦所述写入操作完成，就导通所述第一写入辅助晶体管，从而使电荷能够从所述电荷存储节点向所述一对位线中的所述第一位线反向传输。
4.根据权利要求3所述的存储器装置，其中，所述开关控制器还被配置为在所述写入操作的尾部期间关断所述第一写入辅助晶体管；并且其中，所述写入操作在所述字线从无效逻辑电平切换到有效逻辑电平时开始，并且在所述字线接下来从所述有效逻辑电平切换到所述无效逻辑电平时终止。
5.根据权利要求1所述的存储器装置，其中，所述静态随机存取存储器单元包括第一NMOS下拉晶体管和第二NMOS下拉晶体管，所述第一NMOS下拉晶体管的源极端子和所述第二NMOS下拉晶体管的源极端子经由所述电荷存储电路电连接在一起；并且其中，所述第一NMOS下拉晶体管和所述第二NMOS下拉晶体管中的一者的所述源极端子在所述写入操作的一部分期间被电浮置。
6.根据权利要求1所述的存储器装置，其中，所述静态随机存取存储器单元包括第一NMOS下拉晶体管和第二NMOS下拉晶体管，所述第一NMOS下拉晶体管的源极端子和所述第二NMOS下拉晶体管的源极端子电连接到所述开关晶体管的漏极端子；并且其中，所述第一NMOS下拉晶体管和所述第二NMOS下拉晶体管中的一者的所述源极端子以及所述开关晶体管的所述漏极端子在所述写入操作的一部分期间被电浮置。
7.一种集成电路存储器装置，包括：
静态随机存取存储器单元，所述静态随机存取存储器单元连接到字线和一对位线；
电荷存储电路，所述电荷存储电路电耦接到所述一对位线、所述静态随机存取存储器单元内的第一NMOS下拉晶体管的源极端子以及所述静态随机存取存储器单元内的第二NMOS下拉晶体管的源极端子；以及
开关控制器，所述开关控制器电耦接到所述电荷存储电路，所述开关控制器被配置为通过用以下信号驱动所述电荷存储电路来循环位线电荷：(i)第一信号，所述第一信号在所述写入操作的一部分期间，使电荷能够从所述一对位线中的第一位线向所述第一NMOS下拉晶体管的源极端子和所述第二NMOS下拉晶体管的源极端子正向传输，以及(ii)第二信号，所述第二信号在所述写入操作一旦完成就使电荷能够向所述一对位线中的所述第一位线反向传输。
8.根据权利要求7所述的存储器装置，其中，所述第一NMOS下拉晶体管和所述第二NMOS下拉晶体管中的一者的所述源极端子在所述写入操作的一部分期间被电浮置。
9.根据权利要求7所述的存储器装置，其中，所述写入操作在电荷从所述一对位线中的所述第一位线向所述第一NMOS下拉晶体管的源极端子和所述第二NMOS下拉晶体管的源极端子的正向传输期间开始。
10.根据权利要求7所述的存储器装置，其中，所述电荷存储电路包括写入辅助晶体管，所述写入辅助晶体管具有响应于相应的所述第一信号和相应的所述第二信号的栅极端子；并且其中，所述写入辅助晶体管在电荷的所述正向传输和所述反向传输期间，将所述一对位线中的所述第一位线与所述第一NMOS下拉晶体管的所述源极端子和所述第二NMOS下拉晶体管的所述源极端子电短路。
11.一种静态随机存取存储器装置，包括：
存储单元，所述存储单元连接到字线和与所述字线相交的位线；
电荷存储电路，所述电荷存储电路包括开关晶体管，所述开关晶体管连接到所述存储单元并且被控制为根据栅极信号的逻辑电平阻断接地与所述存储单元之间的连接，所述电荷存储电路在所述接地与所述存储单元之间的连接被阻断时将来自所述位线当中的至少一条位线的电荷累积在电荷存储节点中；以及
开关控制器，所述开关控制器通过确定所述开关晶体管的所述栅极信号的逻辑电平来控制所述电荷存储电路。
12.根据权利要求11所述的静态随机存取存储器装置，其中，所述电荷存储电路包括至少一个写入辅助晶体管，所述至少一个写入辅助晶体管连接到与所述存储单元连接的所述至少一条位线，并且被控制为根据栅极信号的逻辑状态阻断到所述电荷存储节点的连接。
13.根据权利要求12所述的静态随机存取存储器装置，其中，所述存储单元根据通过连接到所述存储单元的一侧的第一位线以第一逻辑状态接收到的电压和通过连接到所述存储单元的另一侧的第二位线以不同于所述第一逻辑状态的第二逻辑状态接收到的电压，来确定要存储在所述存储单元的中的数据的逻辑状态。
14.根据权利要求13所述的静态随机存取存储器装置，其中，所述电荷存储电路包括：
第一写入辅助晶体管，所述第一写入辅助晶体管连接到所述第一位线；以及
第二写入辅助晶体管，所述第二写入辅助晶体管连接到所述第二位线，并且
其中，在对所述存储单元执行所述写入操作时，所述开关控制器根据被写入在所述存储单元中的数据的逻辑状态，激活所述第一写入辅助晶体管和所述第二写入辅助晶体管之一作为要被执行所述写入操作的写入辅助晶体管。
15.根据权利要求14所述的静态随机存取存储器装置，其中，所述开关控制器控制所述电荷存储电路，使得：连接到所述电荷存储节点的位线的电荷和要被执行所述写入操作的所述写入辅助晶体管的电荷被共享，并且当对所述存储单元执行所述写入操作时通过激活要被执行所述写入操作的所述写入辅助晶体管，电荷被存储在所述电荷存储节点中。
16.根据权利要求15所述的静态随机存取存储器装置，其中，在所述电荷存储节点的电荷与所述位线的电荷被共享之后，所述开关控制器去激活要被执行所述写入操作的所述写入辅助晶体管，以将数据写入所述存储单元。
17.根据权利要求16所述的静态随机存取存储器装置，其中，所述开关控制器控制所述电荷存储电路，使得：当在数据被写入所述存储单元之后执行预充电操作时，通过激活要被执行所述写入操作的所述写入辅助晶体管，存储在所述电荷存储节点中的电荷被施加到所述位线。
18.根据权利要求11所述的静态随机存取存储器装置，其中，当所述存储单元是不被执行写入操作或读取操作的非选择性存储单元时，所述开关控制器去激活所述开关晶体管。
19.根据权利要求11所述的静态随机存取存储器装置，所述静态随机存取存储器装置还包括写入驱动电路，所述写入驱动电路通过向连接到所述存储单元的第一位线和第二位线施加处于相反逻辑状态的信号来执行写入操作。
20.根据权利要求11所述的静态随机存取存储器装置，所述静态随机存取存储器装置还包括列选择电路，所述列选择电路被控制为当对所述存储单元执行写入操作或读取操作时连接到所述写入驱动电路。
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